8a0a0a7d5d4985ffb6a411dafd51119cb35dbe74
[linux-3.10.git] / sound / pci / hda / hda_intel.c
1 /*
2  *
3  *  hda_intel.c - Implementation of primary alsa driver code base for Intel HD Audio.
4  *
5  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
6  *
7  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
8  *                     PeiSen Hou <pshou@realtek.com.tw>
9  *
10  *  This program is free software; you can redistribute it and/or modify it
11  *  under the terms of the GNU General Public License as published by the Free
12  *  Software Foundation; either version 2 of the License, or (at your option)
13  *  any later version.
14  *
15  *  This program is distributed in the hope that it will be useful, but WITHOUT
16  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  *  more details.
19  *
20  *  You should have received a copy of the GNU General Public License along with
21  *  this program; if not, write to the Free Software Foundation, Inc., 59
22  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
23  *
24  *  CONTACTS:
25  *
26  *  Matt Jared          matt.jared@intel.com
27  *  Andy Kopp           andy.kopp@intel.com
28  *  Dan Kogan           dan.d.kogan@intel.com
29  *
30  *  CHANGES:
31  *
32  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
33  * 
34  */
35
36 #include <sound/driver.h>
37 #include <asm/io.h>
38 #include <linux/delay.h>
39 #include <linux/interrupt.h>
40 #include <linux/kernel.h>
41 #include <linux/module.h>
42 #include <linux/moduleparam.h>
43 #include <linux/init.h>
44 #include <linux/slab.h>
45 #include <linux/pci.h>
46 #include <sound/core.h>
47 #include <sound/initval.h>
48 #include "hda_codec.h"
49
50
51 static int index = SNDRV_DEFAULT_IDX1;
52 static char *id = SNDRV_DEFAULT_STR1;
53 static char *model;
54 static int position_fix;
55 static int probe_mask;
56
57 module_param(index, int, 0444);
58 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
59 module_param(id, charp, 0444);
60 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
61 module_param(model, charp, 0444);
62 MODULE_PARM_DESC(model, "Use the given board model.");
63 module_param(position_fix, int, 0444);
64 MODULE_PARM_DESC(position_fix, "Fix DMA pointer (0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
65 module_param(probe_mask, int, 0444);
66 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
67
68
69 /* just for backward compatibility */
70 static int enable;
71 module_param(enable, bool, 0444);
72
73 MODULE_LICENSE("GPL");
74 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
75                          "{Intel, ICH6M},"
76                          "{Intel, ICH7},"
77                          "{Intel, ESB2},"
78                          "{ATI, SB450},"
79                          "{VIA, VT8251},"
80                          "{VIA, VT8237A},"
81                          "{SiS, SIS966},"
82                          "{ULI, M5461}}");
83 MODULE_DESCRIPTION("Intel HDA driver");
84
85 #define SFX     "hda-intel: "
86
87 /*
88  * registers
89  */
90 #define ICH6_REG_GCAP                   0x00
91 #define ICH6_REG_VMIN                   0x02
92 #define ICH6_REG_VMAJ                   0x03
93 #define ICH6_REG_OUTPAY                 0x04
94 #define ICH6_REG_INPAY                  0x06
95 #define ICH6_REG_GCTL                   0x08
96 #define ICH6_REG_WAKEEN                 0x0c
97 #define ICH6_REG_STATESTS               0x0e
98 #define ICH6_REG_GSTS                   0x10
99 #define ICH6_REG_INTCTL                 0x20
100 #define ICH6_REG_INTSTS                 0x24
101 #define ICH6_REG_WALCLK                 0x30
102 #define ICH6_REG_SYNC                   0x34    
103 #define ICH6_REG_CORBLBASE              0x40
104 #define ICH6_REG_CORBUBASE              0x44
105 #define ICH6_REG_CORBWP                 0x48
106 #define ICH6_REG_CORBRP                 0x4A
107 #define ICH6_REG_CORBCTL                0x4c
108 #define ICH6_REG_CORBSTS                0x4d
109 #define ICH6_REG_CORBSIZE               0x4e
110
111 #define ICH6_REG_RIRBLBASE              0x50
112 #define ICH6_REG_RIRBUBASE              0x54
113 #define ICH6_REG_RIRBWP                 0x58
114 #define ICH6_REG_RINTCNT                0x5a
115 #define ICH6_REG_RIRBCTL                0x5c
116 #define ICH6_REG_RIRBSTS                0x5d
117 #define ICH6_REG_RIRBSIZE               0x5e
118
119 #define ICH6_REG_IC                     0x60
120 #define ICH6_REG_IR                     0x64
121 #define ICH6_REG_IRS                    0x68
122 #define   ICH6_IRS_VALID        (1<<1)
123 #define   ICH6_IRS_BUSY         (1<<0)
124
125 #define ICH6_REG_DPLBASE                0x70
126 #define ICH6_REG_DPUBASE                0x74
127 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
128
129 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
130 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
131
132 /* stream register offsets from stream base */
133 #define ICH6_REG_SD_CTL                 0x00
134 #define ICH6_REG_SD_STS                 0x03
135 #define ICH6_REG_SD_LPIB                0x04
136 #define ICH6_REG_SD_CBL                 0x08
137 #define ICH6_REG_SD_LVI                 0x0c
138 #define ICH6_REG_SD_FIFOW               0x0e
139 #define ICH6_REG_SD_FIFOSIZE            0x10
140 #define ICH6_REG_SD_FORMAT              0x12
141 #define ICH6_REG_SD_BDLPL               0x18
142 #define ICH6_REG_SD_BDLPU               0x1c
143
144 /* PCI space */
145 #define ICH6_PCIREG_TCSEL       0x44
146
147 /*
148  * other constants
149  */
150
151 /* max number of SDs */
152 /* ICH, ATI and VIA have 4 playback and 4 capture */
153 #define ICH6_CAPTURE_INDEX      0
154 #define ICH6_NUM_CAPTURE        4
155 #define ICH6_PLAYBACK_INDEX     4
156 #define ICH6_NUM_PLAYBACK       4
157
158 /* ULI has 6 playback and 5 capture */
159 #define ULI_CAPTURE_INDEX       0
160 #define ULI_NUM_CAPTURE         5
161 #define ULI_PLAYBACK_INDEX      5
162 #define ULI_NUM_PLAYBACK        6
163
164 /* this number is statically defined for simplicity */
165 #define MAX_AZX_DEV             16
166
167 /* max number of fragments - we may use more if allocating more pages for BDL */
168 #define BDL_SIZE                PAGE_ALIGN(8192)
169 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
170 /* max buffer size - no h/w limit, you can increase as you like */
171 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
172 /* max number of PCM devics per card */
173 #define AZX_MAX_AUDIO_PCMS      6
174 #define AZX_MAX_MODEM_PCMS      2
175 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
176
177 /* RIRB int mask: overrun[2], response[0] */
178 #define RIRB_INT_RESPONSE       0x01
179 #define RIRB_INT_OVERRUN        0x04
180 #define RIRB_INT_MASK           0x05
181
182 /* STATESTS int mask: SD2,SD1,SD0 */
183 #define STATESTS_INT_MASK       0x07
184 #define AZX_MAX_CODECS          4
185
186 /* SD_CTL bits */
187 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
188 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
189 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
190 #define SD_CTL_STREAM_TAG_SHIFT 20
191
192 /* SD_CTL and SD_STS */
193 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
194 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
195 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
196 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|SD_INT_COMPLETE)
197
198 /* SD_STS */
199 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
200
201 /* INTCTL and INTSTS */
202 #define ICH6_INT_ALL_STREAM     0xff            /* all stream interrupts */
203 #define ICH6_INT_CTRL_EN        0x40000000      /* controller interrupt enable bit */
204 #define ICH6_INT_GLOBAL_EN      0x80000000      /* global interrupt enable bit */
205
206 /* GCTL unsolicited response enable bit */
207 #define ICH6_GCTL_UREN          (1<<8)
208
209 /* GCTL reset bit */
210 #define ICH6_GCTL_RESET         (1<<0)
211
212 /* CORB/RIRB control, read/write pointer */
213 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
214 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
215 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
216 /* below are so far hardcoded - should read registers in future */
217 #define ICH6_MAX_CORB_ENTRIES   256
218 #define ICH6_MAX_RIRB_ENTRIES   256
219
220 /* position fix mode */
221 enum {
222         POS_FIX_AUTO,
223         POS_FIX_NONE,
224         POS_FIX_POSBUF,
225         POS_FIX_FIFO,
226 };
227
228 /* Defines for ATI HD Audio support in SB450 south bridge */
229 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
230 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
231
232 /* Defines for Nvidia HDA support */
233 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
234 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
235
236 /*
237  * Use CORB/RIRB for communication from/to codecs.
238  * This is the way recommended by Intel (see below).
239  */
240 #define USE_CORB_RIRB
241
242 /*
243  */
244
245 struct azx_dev {
246         u32 *bdl;                       /* virtual address of the BDL */
247         dma_addr_t bdl_addr;            /* physical address of the BDL */
248         volatile u32 *posbuf;                   /* position buffer pointer */
249
250         unsigned int bufsize;           /* size of the play buffer in bytes */
251         unsigned int fragsize;          /* size of each period in bytes */
252         unsigned int frags;             /* number for period in the play buffer */
253         unsigned int fifo_size;         /* FIFO size */
254         unsigned int last_pos;          /* last updated period position */
255
256         void __iomem *sd_addr;          /* stream descriptor pointer */
257
258         u32 sd_int_sta_mask;            /* stream int status mask */
259
260         /* pcm support */
261         struct snd_pcm_substream *substream;    /* assigned substream, set in PCM open */
262         unsigned int format_val;        /* format value to be set in the controller and the codec */
263         unsigned char stream_tag;       /* assigned stream */
264         unsigned char index;            /* stream index */
265
266         unsigned int opened: 1;
267         unsigned int running: 1;
268         unsigned int period_updating: 1;
269 };
270
271 /* CORB/RIRB */
272 struct azx_rb {
273         u32 *buf;               /* CORB/RIRB buffer
274                                  * Each CORB entry is 4byte, RIRB is 8byte
275                                  */
276         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
277         /* for RIRB */
278         unsigned short rp, wp;  /* read/write pointers */
279         int cmds;               /* number of pending requests */
280         u32 res;                /* last read value */
281 };
282
283 struct azx {
284         struct snd_card *card;
285         struct pci_dev *pci;
286
287         /* chip type specific */
288         int driver_type;
289         int playback_streams;
290         int playback_index_offset;
291         int capture_streams;
292         int capture_index_offset;
293         int num_streams;
294
295         /* pci resources */
296         unsigned long addr;
297         void __iomem *remap_addr;
298         int irq;
299
300         /* locks */
301         spinlock_t reg_lock;
302         struct semaphore open_mutex;
303
304         /* streams (x num_streams) */
305         struct azx_dev *azx_dev;
306
307         /* PCM */
308         unsigned int pcm_devs;
309         struct snd_pcm *pcm[AZX_MAX_PCMS];
310
311         /* HD codec */
312         unsigned short codec_mask;
313         struct hda_bus *bus;
314
315         /* CORB/RIRB */
316         struct azx_rb corb;
317         struct azx_rb rirb;
318
319         /* BDL, CORB/RIRB and position buffers */
320         struct snd_dma_buffer bdl;
321         struct snd_dma_buffer rb;
322         struct snd_dma_buffer posbuf;
323
324         /* flags */
325         int position_fix;
326         unsigned int initialized: 1;
327 };
328
329 /* driver types */
330 enum {
331         AZX_DRIVER_ICH,
332         AZX_DRIVER_ATI,
333         AZX_DRIVER_VIA,
334         AZX_DRIVER_SIS,
335         AZX_DRIVER_ULI,
336         AZX_DRIVER_NVIDIA,
337 };
338
339 static char *driver_short_names[] __devinitdata = {
340         [AZX_DRIVER_ICH] = "HDA Intel",
341         [AZX_DRIVER_ATI] = "HDA ATI SB",
342         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
343         [AZX_DRIVER_SIS] = "HDA SIS966",
344         [AZX_DRIVER_ULI] = "HDA ULI M5461",
345         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
346 };
347
348 /*
349  * macros for easy use
350  */
351 #define azx_writel(chip,reg,value) \
352         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
353 #define azx_readl(chip,reg) \
354         readl((chip)->remap_addr + ICH6_REG_##reg)
355 #define azx_writew(chip,reg,value) \
356         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
357 #define azx_readw(chip,reg) \
358         readw((chip)->remap_addr + ICH6_REG_##reg)
359 #define azx_writeb(chip,reg,value) \
360         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
361 #define azx_readb(chip,reg) \
362         readb((chip)->remap_addr + ICH6_REG_##reg)
363
364 #define azx_sd_writel(dev,reg,value) \
365         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
366 #define azx_sd_readl(dev,reg) \
367         readl((dev)->sd_addr + ICH6_REG_##reg)
368 #define azx_sd_writew(dev,reg,value) \
369         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
370 #define azx_sd_readw(dev,reg) \
371         readw((dev)->sd_addr + ICH6_REG_##reg)
372 #define azx_sd_writeb(dev,reg,value) \
373         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
374 #define azx_sd_readb(dev,reg) \
375         readb((dev)->sd_addr + ICH6_REG_##reg)
376
377 /* for pcm support */
378 #define get_azx_dev(substream) (substream->runtime->private_data)
379
380 /* Get the upper 32bit of the given dma_addr_t
381  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
382  */
383 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
384
385
386 /*
387  * Interface for HD codec
388  */
389
390 #ifdef USE_CORB_RIRB
391 /*
392  * CORB / RIRB interface
393  */
394 static int azx_alloc_cmd_io(struct azx *chip)
395 {
396         int err;
397
398         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
399         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
400                                   PAGE_SIZE, &chip->rb);
401         if (err < 0) {
402                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
403                 return err;
404         }
405         return 0;
406 }
407
408 static void azx_init_cmd_io(struct azx *chip)
409 {
410         /* CORB set up */
411         chip->corb.addr = chip->rb.addr;
412         chip->corb.buf = (u32 *)chip->rb.area;
413         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
414         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
415
416         /* set the corb size to 256 entries (ULI requires explicitly) */
417         azx_writeb(chip, CORBSIZE, 0x02);
418         /* set the corb write pointer to 0 */
419         azx_writew(chip, CORBWP, 0);
420         /* reset the corb hw read pointer */
421         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
422         /* enable corb dma */
423         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
424
425         /* RIRB set up */
426         chip->rirb.addr = chip->rb.addr + 2048;
427         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
428         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
429         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
430
431         /* set the rirb size to 256 entries (ULI requires explicitly) */
432         azx_writeb(chip, RIRBSIZE, 0x02);
433         /* reset the rirb hw write pointer */
434         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
435         /* set N=1, get RIRB response interrupt for new entry */
436         azx_writew(chip, RINTCNT, 1);
437         /* enable rirb dma and response irq */
438 #ifdef USE_CORB_RIRB
439         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
440 #else
441         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN);
442 #endif
443         chip->rirb.rp = chip->rirb.cmds = 0;
444 }
445
446 static void azx_free_cmd_io(struct azx *chip)
447 {
448         /* disable ringbuffer DMAs */
449         azx_writeb(chip, RIRBCTL, 0);
450         azx_writeb(chip, CORBCTL, 0);
451 }
452
453 /* send a command */
454 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
455                         unsigned int verb, unsigned int para)
456 {
457         struct azx *chip = codec->bus->private_data;
458         unsigned int wp;
459         u32 val;
460
461         val = (u32)(codec->addr & 0x0f) << 28;
462         val |= (u32)direct << 27;
463         val |= (u32)nid << 20;
464         val |= verb << 8;
465         val |= para;
466
467         /* add command to corb */
468         wp = azx_readb(chip, CORBWP);
469         wp++;
470         wp %= ICH6_MAX_CORB_ENTRIES;
471
472         spin_lock_irq(&chip->reg_lock);
473         chip->rirb.cmds++;
474         chip->corb.buf[wp] = cpu_to_le32(val);
475         azx_writel(chip, CORBWP, wp);
476         spin_unlock_irq(&chip->reg_lock);
477
478         return 0;
479 }
480
481 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
482
483 /* retrieve RIRB entry - called from interrupt handler */
484 static void azx_update_rirb(struct azx *chip)
485 {
486         unsigned int rp, wp;
487         u32 res, res_ex;
488
489         wp = azx_readb(chip, RIRBWP);
490         if (wp == chip->rirb.wp)
491                 return;
492         chip->rirb.wp = wp;
493                 
494         while (chip->rirb.rp != wp) {
495                 chip->rirb.rp++;
496                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
497
498                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
499                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
500                 res = le32_to_cpu(chip->rirb.buf[rp]);
501                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
502                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
503                 else if (chip->rirb.cmds) {
504                         chip->rirb.cmds--;
505                         chip->rirb.res = res;
506                 }
507         }
508 }
509
510 /* receive a response */
511 static unsigned int azx_get_response(struct hda_codec *codec)
512 {
513         struct azx *chip = codec->bus->private_data;
514         int timeout = 50;
515
516         while (chip->rirb.cmds) {
517                 if (! --timeout) {
518                         if (printk_ratelimit())
519                                 snd_printk(KERN_ERR
520                                         "azx_get_response timeout\n");
521                         chip->rirb.rp = azx_readb(chip, RIRBWP);
522                         chip->rirb.cmds = 0;
523                         return -1;
524                 }
525                 msleep(1);
526         }
527         return chip->rirb.res; /* the last value */
528 }
529
530 #else
531 /*
532  * Use the single immediate command instead of CORB/RIRB for simplicity
533  *
534  * Note: according to Intel, this is not preferred use.  The command was
535  *       intended for the BIOS only, and may get confused with unsolicited
536  *       responses.  So, we shouldn't use it for normal operation from the
537  *       driver.
538  *       I left the codes, however, for debugging/testing purposes.
539  */
540
541 #define azx_alloc_cmd_io(chip)  0
542 #define azx_init_cmd_io(chip)
543 #define azx_free_cmd_io(chip)
544
545 /* send a command */
546 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
547                         unsigned int verb, unsigned int para)
548 {
549         struct azx *chip = codec->bus->private_data;
550         u32 val;
551         int timeout = 50;
552
553         val = (u32)(codec->addr & 0x0f) << 28;
554         val |= (u32)direct << 27;
555         val |= (u32)nid << 20;
556         val |= verb << 8;
557         val |= para;
558
559         while (timeout--) {
560                 /* check ICB busy bit */
561                 if (! (azx_readw(chip, IRS) & ICH6_IRS_BUSY)) {
562                         /* Clear IRV valid bit */
563                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_VALID);
564                         azx_writel(chip, IC, val);
565                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_BUSY);
566                         return 0;
567                 }
568                 udelay(1);
569         }
570         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n", azx_readw(chip, IRS), val);
571         return -EIO;
572 }
573
574 /* receive a response */
575 static unsigned int azx_get_response(struct hda_codec *codec)
576 {
577         struct azx *chip = codec->bus->private_data;
578         int timeout = 50;
579
580         while (timeout--) {
581                 /* check IRV busy bit */
582                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
583                         return azx_readl(chip, IR);
584                 udelay(1);
585         }
586         snd_printd(SFX "get_response timeout: IRS=0x%x\n", azx_readw(chip, IRS));
587         return (unsigned int)-1;
588 }
589
590 #define azx_update_rirb(chip)
591
592 #endif /* USE_CORB_RIRB */
593
594 /* reset codec link */
595 static int azx_reset(struct azx *chip)
596 {
597         int count;
598
599         /* reset controller */
600         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
601
602         count = 50;
603         while (azx_readb(chip, GCTL) && --count)
604                 msleep(1);
605
606         /* delay for >= 100us for codec PLL to settle per spec
607          * Rev 0.9 section 5.5.1
608          */
609         msleep(1);
610
611         /* Bring controller out of reset */
612         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
613
614         count = 50;
615         while (! azx_readb(chip, GCTL) && --count)
616                 msleep(1);
617
618         /* Brent Chartrand said to wait >= 540us for codecs to intialize */
619         msleep(1);
620
621         /* check to see if controller is ready */
622         if (! azx_readb(chip, GCTL)) {
623                 snd_printd("azx_reset: controller not ready!\n");
624                 return -EBUSY;
625         }
626
627         /* Accept unsolicited responses */
628         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
629
630         /* detect codecs */
631         if (! chip->codec_mask) {
632                 chip->codec_mask = azx_readw(chip, STATESTS);
633                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
634         }
635
636         return 0;
637 }
638
639
640 /*
641  * Lowlevel interface
642  */  
643
644 /* enable interrupts */
645 static void azx_int_enable(struct azx *chip)
646 {
647         /* enable controller CIE and GIE */
648         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
649                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
650 }
651
652 /* disable interrupts */
653 static void azx_int_disable(struct azx *chip)
654 {
655         int i;
656
657         /* disable interrupts in stream descriptor */
658         for (i = 0; i < chip->num_streams; i++) {
659                 struct azx_dev *azx_dev = &chip->azx_dev[i];
660                 azx_sd_writeb(azx_dev, SD_CTL,
661                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
662         }
663
664         /* disable SIE for all streams */
665         azx_writeb(chip, INTCTL, 0);
666
667         /* disable controller CIE and GIE */
668         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
669                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
670 }
671
672 /* clear interrupts */
673 static void azx_int_clear(struct azx *chip)
674 {
675         int i;
676
677         /* clear stream status */
678         for (i = 0; i < chip->num_streams; i++) {
679                 struct azx_dev *azx_dev = &chip->azx_dev[i];
680                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
681         }
682
683         /* clear STATESTS */
684         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
685
686         /* clear rirb status */
687         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
688
689         /* clear int status */
690         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
691 }
692
693 /* start a stream */
694 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
695 {
696         /* enable SIE */
697         azx_writeb(chip, INTCTL,
698                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
699         /* set DMA start and interrupt mask */
700         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
701                       SD_CTL_DMA_START | SD_INT_MASK);
702 }
703
704 /* stop a stream */
705 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
706 {
707         /* stop DMA */
708         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
709                       ~(SD_CTL_DMA_START | SD_INT_MASK));
710         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
711         /* disable SIE */
712         azx_writeb(chip, INTCTL,
713                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
714 }
715
716
717 /*
718  * initialize the chip
719  */
720 static void azx_init_chip(struct azx *chip)
721 {
722         unsigned char reg;
723
724         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
725          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
726          * Ensuring these bits are 0 clears playback static on some HD Audio codecs
727          */
728         pci_read_config_byte (chip->pci, ICH6_PCIREG_TCSEL, &reg);
729         pci_write_config_byte(chip->pci, ICH6_PCIREG_TCSEL, reg & 0xf8);
730
731         /* reset controller */
732         azx_reset(chip);
733
734         /* initialize interrupts */
735         azx_int_clear(chip);
736         azx_int_enable(chip);
737
738         /* initialize the codec command I/O */
739         azx_init_cmd_io(chip);
740
741         /* program the position buffer */
742         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
743         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
744
745         switch (chip->driver_type) {
746         case AZX_DRIVER_ATI:
747                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
748                 pci_read_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR, 
749                                      &reg);
750                 pci_write_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR, 
751                                       (reg & 0xf8) | ATI_SB450_HDAUDIO_ENABLE_SNOOP);
752                 break;
753         case AZX_DRIVER_NVIDIA:
754                 /* For NVIDIA HDA, enable snoop */
755                 pci_read_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR, &reg);
756                 pci_write_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR,
757                                       (reg & 0xf0) | NVIDIA_HDA_ENABLE_COHBITS);
758                 break;
759         }
760 }
761
762
763 /*
764  * interrupt handler
765  */
766 static irqreturn_t azx_interrupt(int irq, void* dev_id, struct pt_regs *regs)
767 {
768         struct azx *chip = dev_id;
769         struct azx_dev *azx_dev;
770         u32 status;
771         int i;
772
773         spin_lock(&chip->reg_lock);
774
775         status = azx_readl(chip, INTSTS);
776         if (status == 0) {
777                 spin_unlock(&chip->reg_lock);
778                 return IRQ_NONE;
779         }
780         
781         for (i = 0; i < chip->num_streams; i++) {
782                 azx_dev = &chip->azx_dev[i];
783                 if (status & azx_dev->sd_int_sta_mask) {
784                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
785                         if (azx_dev->substream && azx_dev->running) {
786                                 azx_dev->period_updating = 1;
787                                 spin_unlock(&chip->reg_lock);
788                                 snd_pcm_period_elapsed(azx_dev->substream);
789                                 spin_lock(&chip->reg_lock);
790                                 azx_dev->period_updating = 0;
791                         }
792                 }
793         }
794
795         /* clear rirb int */
796         status = azx_readb(chip, RIRBSTS);
797         if (status & RIRB_INT_MASK) {
798                 if (status & RIRB_INT_RESPONSE)
799                         azx_update_rirb(chip);
800                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
801         }
802
803 #if 0
804         /* clear state status int */
805         if (azx_readb(chip, STATESTS) & 0x04)
806                 azx_writeb(chip, STATESTS, 0x04);
807 #endif
808         spin_unlock(&chip->reg_lock);
809         
810         return IRQ_HANDLED;
811 }
812
813
814 /*
815  * set up BDL entries
816  */
817 static void azx_setup_periods(struct azx_dev *azx_dev)
818 {
819         u32 *bdl = azx_dev->bdl;
820         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
821         int idx;
822
823         /* reset BDL address */
824         azx_sd_writel(azx_dev, SD_BDLPL, 0);
825         azx_sd_writel(azx_dev, SD_BDLPU, 0);
826
827         /* program the initial BDL entries */
828         for (idx = 0; idx < azx_dev->frags; idx++) {
829                 unsigned int off = idx << 2; /* 4 dword step */
830                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
831                 /* program the address field of the BDL entry */
832                 bdl[off] = cpu_to_le32((u32)addr);
833                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
834
835                 /* program the size field of the BDL entry */
836                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
837
838                 /* program the IOC to enable interrupt when buffer completes */
839                 bdl[off+3] = cpu_to_le32(0x01);
840         }
841 }
842
843 /*
844  * set up the SD for streaming
845  */
846 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
847 {
848         unsigned char val;
849         int timeout;
850
851         /* make sure the run bit is zero for SD */
852         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) & ~SD_CTL_DMA_START);
853         /* reset stream */
854         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) | SD_CTL_STREAM_RESET);
855         udelay(3);
856         timeout = 300;
857         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
858                --timeout)
859                 ;
860         val &= ~SD_CTL_STREAM_RESET;
861         azx_sd_writeb(azx_dev, SD_CTL, val);
862         udelay(3);
863
864         timeout = 300;
865         /* waiting for hardware to report that the stream is out of reset */
866         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
867                --timeout)
868                 ;
869
870         /* program the stream_tag */
871         azx_sd_writel(azx_dev, SD_CTL,
872                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK) |
873                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
874
875         /* program the length of samples in cyclic buffer */
876         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
877
878         /* program the stream format */
879         /* this value needs to be the same as the one programmed */
880         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
881
882         /* program the stream LVI (last valid index) of the BDL */
883         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
884
885         /* program the BDL address */
886         /* lower BDL address */
887         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
888         /* upper BDL address */
889         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
890
891         /* enable the position buffer */
892         if (! (azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
893                 azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr | ICH6_DPLBASE_ENABLE);
894
895         /* set the interrupt enable bits in the descriptor control register */
896         azx_sd_writel(azx_dev, SD_CTL, azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
897
898         return 0;
899 }
900
901
902 /*
903  * Codec initialization
904  */
905
906 static int __devinit azx_codec_create(struct azx *chip, const char *model)
907 {
908         struct hda_bus_template bus_temp;
909         int c, codecs, err;
910
911         memset(&bus_temp, 0, sizeof(bus_temp));
912         bus_temp.private_data = chip;
913         bus_temp.modelname = model;
914         bus_temp.pci = chip->pci;
915         bus_temp.ops.command = azx_send_cmd;
916         bus_temp.ops.get_response = azx_get_response;
917
918         if ((err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus)) < 0)
919                 return err;
920
921         codecs = 0;
922         for (c = 0; c < AZX_MAX_CODECS; c++) {
923                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
924                         err = snd_hda_codec_new(chip->bus, c, NULL);
925                         if (err < 0)
926                                 continue;
927                         codecs++;
928                 }
929         }
930         if (! codecs) {
931                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
932                 return -ENXIO;
933         }
934
935         return 0;
936 }
937
938
939 /*
940  * PCM support
941  */
942
943 /* assign a stream for the PCM */
944 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
945 {
946         int dev, i, nums;
947         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
948                 dev = chip->playback_index_offset;
949                 nums = chip->playback_streams;
950         } else {
951                 dev = chip->capture_index_offset;
952                 nums = chip->capture_streams;
953         }
954         for (i = 0; i < nums; i++, dev++)
955                 if (! chip->azx_dev[dev].opened) {
956                         chip->azx_dev[dev].opened = 1;
957                         return &chip->azx_dev[dev];
958                 }
959         return NULL;
960 }
961
962 /* release the assigned stream */
963 static inline void azx_release_device(struct azx_dev *azx_dev)
964 {
965         azx_dev->opened = 0;
966 }
967
968 static struct snd_pcm_hardware azx_pcm_hw = {
969         .info =                 (SNDRV_PCM_INFO_MMAP | SNDRV_PCM_INFO_INTERLEAVED |
970                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
971                                  SNDRV_PCM_INFO_MMAP_VALID |
972                                  SNDRV_PCM_INFO_PAUSE /*|*/
973                                  /*SNDRV_PCM_INFO_RESUME*/),
974         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
975         .rates =                SNDRV_PCM_RATE_48000,
976         .rate_min =             48000,
977         .rate_max =             48000,
978         .channels_min =         2,
979         .channels_max =         2,
980         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
981         .period_bytes_min =     128,
982         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
983         .periods_min =          2,
984         .periods_max =          AZX_MAX_FRAG,
985         .fifo_size =            0,
986 };
987
988 struct azx_pcm {
989         struct azx *chip;
990         struct hda_codec *codec;
991         struct hda_pcm_stream *hinfo[2];
992 };
993
994 static int azx_pcm_open(struct snd_pcm_substream *substream)
995 {
996         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
997         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
998         struct azx *chip = apcm->chip;
999         struct azx_dev *azx_dev;
1000         struct snd_pcm_runtime *runtime = substream->runtime;
1001         unsigned long flags;
1002         int err;
1003
1004         down(&chip->open_mutex);
1005         azx_dev = azx_assign_device(chip, substream->stream);
1006         if (azx_dev == NULL) {
1007                 up(&chip->open_mutex);
1008                 return -EBUSY;
1009         }
1010         runtime->hw = azx_pcm_hw;
1011         runtime->hw.channels_min = hinfo->channels_min;
1012         runtime->hw.channels_max = hinfo->channels_max;
1013         runtime->hw.formats = hinfo->formats;
1014         runtime->hw.rates = hinfo->rates;
1015         snd_pcm_limit_hw_rates(runtime);
1016         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1017         if ((err = hinfo->ops.open(hinfo, apcm->codec, substream)) < 0) {
1018                 azx_release_device(azx_dev);
1019                 up(&chip->open_mutex);
1020                 return err;
1021         }
1022         spin_lock_irqsave(&chip->reg_lock, flags);
1023         azx_dev->substream = substream;
1024         azx_dev->running = 0;
1025         spin_unlock_irqrestore(&chip->reg_lock, flags);
1026
1027         runtime->private_data = azx_dev;
1028         up(&chip->open_mutex);
1029         return 0;
1030 }
1031
1032 static int azx_pcm_close(struct snd_pcm_substream *substream)
1033 {
1034         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1035         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1036         struct azx *chip = apcm->chip;
1037         struct azx_dev *azx_dev = get_azx_dev(substream);
1038         unsigned long flags;
1039
1040         down(&chip->open_mutex);
1041         spin_lock_irqsave(&chip->reg_lock, flags);
1042         azx_dev->substream = NULL;
1043         azx_dev->running = 0;
1044         spin_unlock_irqrestore(&chip->reg_lock, flags);
1045         azx_release_device(azx_dev);
1046         hinfo->ops.close(hinfo, apcm->codec, substream);
1047         up(&chip->open_mutex);
1048         return 0;
1049 }
1050
1051 static int azx_pcm_hw_params(struct snd_pcm_substream *substream, struct snd_pcm_hw_params *hw_params)
1052 {
1053         return snd_pcm_lib_malloc_pages(substream, params_buffer_bytes(hw_params));
1054 }
1055
1056 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1057 {
1058         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1059         struct azx_dev *azx_dev = get_azx_dev(substream);
1060         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1061
1062         /* reset BDL address */
1063         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1064         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1065         azx_sd_writel(azx_dev, SD_CTL, 0);
1066
1067         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1068
1069         return snd_pcm_lib_free_pages(substream);
1070 }
1071
1072 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1073 {
1074         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1075         struct azx *chip = apcm->chip;
1076         struct azx_dev *azx_dev = get_azx_dev(substream);
1077         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1078         struct snd_pcm_runtime *runtime = substream->runtime;
1079
1080         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1081         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1082         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1083         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1084                                                          runtime->channels,
1085                                                          runtime->format,
1086                                                          hinfo->maxbps);
1087         if (! azx_dev->format_val) {
1088                 snd_printk(KERN_ERR SFX "invalid format_val, rate=%d, ch=%d, format=%d\n",
1089                            runtime->rate, runtime->channels, runtime->format);
1090                 return -EINVAL;
1091         }
1092
1093         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, format=0x%x\n",
1094                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1095         azx_setup_periods(azx_dev);
1096         azx_setup_controller(chip, azx_dev);
1097         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1098                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1099         else
1100                 azx_dev->fifo_size = 0;
1101         azx_dev->last_pos = 0;
1102
1103         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1104                                   azx_dev->format_val, substream);
1105 }
1106
1107 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1108 {
1109         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1110         struct azx_dev *azx_dev = get_azx_dev(substream);
1111         struct azx *chip = apcm->chip;
1112         int err = 0;
1113
1114         spin_lock(&chip->reg_lock);
1115         switch (cmd) {
1116         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1117         case SNDRV_PCM_TRIGGER_RESUME:
1118         case SNDRV_PCM_TRIGGER_START:
1119                 azx_stream_start(chip, azx_dev);
1120                 azx_dev->running = 1;
1121                 break;
1122         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1123         case SNDRV_PCM_TRIGGER_SUSPEND:
1124         case SNDRV_PCM_TRIGGER_STOP:
1125                 azx_stream_stop(chip, azx_dev);
1126                 azx_dev->running = 0;
1127                 break;
1128         default:
1129                 err = -EINVAL;
1130         }
1131         spin_unlock(&chip->reg_lock);
1132         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1133             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1134             cmd == SNDRV_PCM_TRIGGER_STOP) {
1135                 int timeout = 5000;
1136                 while (azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START && --timeout)
1137                         ;
1138         }
1139         return err;
1140 }
1141
1142 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1143 {
1144         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1145         struct azx *chip = apcm->chip;
1146         struct azx_dev *azx_dev = get_azx_dev(substream);
1147         unsigned int pos;
1148
1149         if (chip->position_fix == POS_FIX_POSBUF) {
1150                 /* use the position buffer */
1151                 pos = *azx_dev->posbuf;
1152         } else {
1153                 /* read LPIB */
1154                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1155                 if (chip->position_fix == POS_FIX_FIFO)
1156                         pos += azx_dev->fifo_size;
1157         }
1158         if (pos >= azx_dev->bufsize)
1159                 pos = 0;
1160         return bytes_to_frames(substream->runtime, pos);
1161 }
1162
1163 static struct snd_pcm_ops azx_pcm_ops = {
1164         .open = azx_pcm_open,
1165         .close = azx_pcm_close,
1166         .ioctl = snd_pcm_lib_ioctl,
1167         .hw_params = azx_pcm_hw_params,
1168         .hw_free = azx_pcm_hw_free,
1169         .prepare = azx_pcm_prepare,
1170         .trigger = azx_pcm_trigger,
1171         .pointer = azx_pcm_pointer,
1172 };
1173
1174 static void azx_pcm_free(struct snd_pcm *pcm)
1175 {
1176         kfree(pcm->private_data);
1177 }
1178
1179 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1180                                       struct hda_pcm *cpcm, int pcm_dev)
1181 {
1182         int err;
1183         struct snd_pcm *pcm;
1184         struct azx_pcm *apcm;
1185
1186         snd_assert(cpcm->stream[0].substreams || cpcm->stream[1].substreams, return -EINVAL);
1187         snd_assert(cpcm->name, return -EINVAL);
1188
1189         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1190                           cpcm->stream[0].substreams, cpcm->stream[1].substreams,
1191                           &pcm);
1192         if (err < 0)
1193                 return err;
1194         strcpy(pcm->name, cpcm->name);
1195         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1196         if (apcm == NULL)
1197                 return -ENOMEM;
1198         apcm->chip = chip;
1199         apcm->codec = codec;
1200         apcm->hinfo[0] = &cpcm->stream[0];
1201         apcm->hinfo[1] = &cpcm->stream[1];
1202         pcm->private_data = apcm;
1203         pcm->private_free = azx_pcm_free;
1204         if (cpcm->stream[0].substreams)
1205                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1206         if (cpcm->stream[1].substreams)
1207                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1208         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1209                                               snd_dma_pci_data(chip->pci),
1210                                               1024 * 64, 1024 * 128);
1211         chip->pcm[pcm_dev] = pcm;
1212         chip->pcm_devs = pcm_dev + 1;
1213
1214         return 0;
1215 }
1216
1217 static int __devinit azx_pcm_create(struct azx *chip)
1218 {
1219         struct list_head *p;
1220         struct hda_codec *codec;
1221         int c, err;
1222         int pcm_dev;
1223
1224         if ((err = snd_hda_build_pcms(chip->bus)) < 0)
1225                 return err;
1226
1227         /* create audio PCMs */
1228         pcm_dev = 0;
1229         list_for_each(p, &chip->bus->codec_list) {
1230                 codec = list_entry(p, struct hda_codec, list);
1231                 for (c = 0; c < codec->num_pcms; c++) {
1232                         if (codec->pcm_info[c].is_modem)
1233                                 continue; /* create later */
1234                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1235                                 snd_printk(KERN_ERR SFX "Too many audio PCMs\n");
1236                                 return -EINVAL;
1237                         }
1238                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1239                         if (err < 0)
1240                                 return err;
1241                         pcm_dev++;
1242                 }
1243         }
1244
1245         /* create modem PCMs */
1246         pcm_dev = AZX_MAX_AUDIO_PCMS;
1247         list_for_each(p, &chip->bus->codec_list) {
1248                 codec = list_entry(p, struct hda_codec, list);
1249                 for (c = 0; c < codec->num_pcms; c++) {
1250                         if (! codec->pcm_info[c].is_modem)
1251                                 continue; /* already created */
1252                         if (pcm_dev >= AZX_MAX_PCMS) {
1253                                 snd_printk(KERN_ERR SFX "Too many modem PCMs\n");
1254                                 return -EINVAL;
1255                         }
1256                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1257                         if (err < 0)
1258                                 return err;
1259                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1260                         pcm_dev++;
1261                 }
1262         }
1263         return 0;
1264 }
1265
1266 /*
1267  * mixer creation - all stuff is implemented in hda module
1268  */
1269 static int __devinit azx_mixer_create(struct azx *chip)
1270 {
1271         return snd_hda_build_controls(chip->bus);
1272 }
1273
1274
1275 /*
1276  * initialize SD streams
1277  */
1278 static int __devinit azx_init_stream(struct azx *chip)
1279 {
1280         int i;
1281
1282         /* initialize each stream (aka device)
1283          * assign the starting bdl address to each stream (device) and initialize
1284          */
1285         for (i = 0; i < chip->num_streams; i++) {
1286                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1287                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1288                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1289                 azx_dev->bdl_addr = chip->bdl.addr + off;
1290                 azx_dev->posbuf = (volatile u32 *)(chip->posbuf.area + i * 8);
1291                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1292                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1293                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1294                 azx_dev->sd_int_sta_mask = 1 << i;
1295                 /* stream tag: must be non-zero and unique */
1296                 azx_dev->index = i;
1297                 azx_dev->stream_tag = i + 1;
1298         }
1299
1300         return 0;
1301 }
1302
1303
1304 #ifdef CONFIG_PM
1305 /*
1306  * power management
1307  */
1308 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1309 {
1310         struct snd_card *card = pci_get_drvdata(pci);
1311         struct azx *chip = card->private_data;
1312         int i;
1313
1314         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1315         for (i = 0; i < chip->pcm_devs; i++)
1316                 snd_pcm_suspend_all(chip->pcm[i]);
1317         snd_hda_suspend(chip->bus, state);
1318         azx_free_cmd_io(chip);
1319         pci_disable_device(pci);
1320         pci_save_state(pci);
1321         return 0;
1322 }
1323
1324 static int azx_resume(struct pci_dev *pci)
1325 {
1326         struct snd_card *card = pci_get_drvdata(pci);
1327         struct azx *chip = card->private_data;
1328
1329         pci_restore_state(pci);
1330         pci_enable_device(pci);
1331         pci_set_master(pci);
1332         azx_init_chip(chip);
1333         snd_hda_resume(chip->bus);
1334         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1335         return 0;
1336 }
1337 #endif /* CONFIG_PM */
1338
1339
1340 /*
1341  * destructor
1342  */
1343 static int azx_free(struct azx *chip)
1344 {
1345         if (chip->initialized) {
1346                 int i;
1347
1348                 for (i = 0; i < chip->num_streams; i++)
1349                         azx_stream_stop(chip, &chip->azx_dev[i]);
1350
1351                 /* disable interrupts */
1352                 azx_int_disable(chip);
1353                 azx_int_clear(chip);
1354
1355                 /* disable CORB/RIRB */
1356                 azx_free_cmd_io(chip);
1357
1358                 /* disable position buffer */
1359                 azx_writel(chip, DPLBASE, 0);
1360                 azx_writel(chip, DPUBASE, 0);
1361
1362                 /* wait a little for interrupts to finish */
1363                 msleep(1);
1364         }
1365
1366         if (chip->remap_addr)
1367                 iounmap(chip->remap_addr);
1368         if (chip->irq >= 0)
1369                 free_irq(chip->irq, (void*)chip);
1370
1371         if (chip->bdl.area)
1372                 snd_dma_free_pages(&chip->bdl);
1373         if (chip->rb.area)
1374                 snd_dma_free_pages(&chip->rb);
1375         if (chip->posbuf.area)
1376                 snd_dma_free_pages(&chip->posbuf);
1377         pci_release_regions(chip->pci);
1378         pci_disable_device(chip->pci);
1379         kfree(chip->azx_dev);
1380         kfree(chip);
1381
1382         return 0;
1383 }
1384
1385 static int azx_dev_free(struct snd_device *device)
1386 {
1387         return azx_free(device->device_data);
1388 }
1389
1390 /*
1391  * constructor
1392  */
1393 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1394                                 int driver_type,
1395                                 struct azx **rchip)
1396 {
1397         struct azx *chip;
1398         int err = 0;
1399         static struct snd_device_ops ops = {
1400                 .dev_free = azx_dev_free,
1401         };
1402
1403         *rchip = NULL;
1404         
1405         if ((err = pci_enable_device(pci)) < 0)
1406                 return err;
1407
1408         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1409         
1410         if (NULL == chip) {
1411                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1412                 pci_disable_device(pci);
1413                 return -ENOMEM;
1414         }
1415
1416         spin_lock_init(&chip->reg_lock);
1417         init_MUTEX(&chip->open_mutex);
1418         chip->card = card;
1419         chip->pci = pci;
1420         chip->irq = -1;
1421         chip->driver_type = driver_type;
1422
1423         chip->position_fix = position_fix ? position_fix : POS_FIX_POSBUF;
1424
1425 #if BITS_PER_LONG != 64
1426         /* Fix up base address on ULI M5461 */
1427         if (chip->driver_type == AZX_DRIVER_ULI) {
1428                 u16 tmp3;
1429                 pci_read_config_word(pci, 0x40, &tmp3);
1430                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1431                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1432         }
1433 #endif
1434
1435         if ((err = pci_request_regions(pci, "ICH HD audio")) < 0) {
1436                 kfree(chip);
1437                 pci_disable_device(pci);
1438                 return err;
1439         }
1440
1441         chip->addr = pci_resource_start(pci,0);
1442         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1443         if (chip->remap_addr == NULL) {
1444                 snd_printk(KERN_ERR SFX "ioremap error\n");
1445                 err = -ENXIO;
1446                 goto errout;
1447         }
1448
1449         if (request_irq(pci->irq, azx_interrupt, SA_INTERRUPT|SA_SHIRQ,
1450                         "HDA Intel", (void*)chip)) {
1451                 snd_printk(KERN_ERR SFX "unable to grab IRQ %d\n", pci->irq);
1452                 err = -EBUSY;
1453                 goto errout;
1454         }
1455         chip->irq = pci->irq;
1456
1457         pci_set_master(pci);
1458         synchronize_irq(chip->irq);
1459
1460         switch (chip->driver_type) {
1461         case AZX_DRIVER_ULI:
1462                 chip->playback_streams = ULI_NUM_PLAYBACK;
1463                 chip->capture_streams = ULI_NUM_CAPTURE;
1464                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1465                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1466                 break;
1467         default:
1468                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1469                 chip->capture_streams = ICH6_NUM_CAPTURE;
1470                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1471                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1472                 break;
1473         }
1474         chip->num_streams = chip->playback_streams + chip->capture_streams;
1475         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev), GFP_KERNEL);
1476         if (! chip->azx_dev) {
1477                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1478                 goto errout;
1479         }
1480
1481         /* allocate memory for the BDL for each stream */
1482         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1483                                        BDL_SIZE, &chip->bdl)) < 0) {
1484                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1485                 goto errout;
1486         }
1487         /* allocate memory for the position buffer */
1488         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1489                                        chip->num_streams * 8, &chip->posbuf)) < 0) {
1490                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1491                 goto errout;
1492         }
1493         /* allocate CORB/RIRB */
1494         if ((err = azx_alloc_cmd_io(chip)) < 0)
1495                 goto errout;
1496
1497         /* initialize streams */
1498         azx_init_stream(chip);
1499
1500         /* initialize chip */
1501         azx_init_chip(chip);
1502
1503         chip->initialized = 1;
1504
1505         /* codec detection */
1506         if (! chip->codec_mask) {
1507                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1508                 err = -ENODEV;
1509                 goto errout;
1510         }
1511
1512         if ((err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops)) <0) {
1513                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1514                 goto errout;
1515         }
1516
1517         strcpy(card->driver, "HDA-Intel");
1518         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1519         sprintf(card->longname, "%s at 0x%lx irq %i", card->shortname, chip->addr, chip->irq);
1520
1521         *rchip = chip;
1522         return 0;
1523
1524  errout:
1525         azx_free(chip);
1526         return err;
1527 }
1528
1529 static int __devinit azx_probe(struct pci_dev *pci, const struct pci_device_id *pci_id)
1530 {
1531         struct snd_card *card;
1532         struct azx *chip;
1533         int err = 0;
1534
1535         card = snd_card_new(index, id, THIS_MODULE, 0);
1536         if (NULL == card) {
1537                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1538                 return -ENOMEM;
1539         }
1540
1541         if ((err = azx_create(card, pci, pci_id->driver_data,
1542                               &chip)) < 0) {
1543                 snd_card_free(card);
1544                 return err;
1545         }
1546         card->private_data = chip;
1547
1548         /* create codec instances */
1549         if ((err = azx_codec_create(chip, model)) < 0) {
1550                 snd_card_free(card);
1551                 return err;
1552         }
1553
1554         /* create PCM streams */
1555         if ((err = azx_pcm_create(chip)) < 0) {
1556                 snd_card_free(card);
1557                 return err;
1558         }
1559
1560         /* create mixer controls */
1561         if ((err = azx_mixer_create(chip)) < 0) {
1562                 snd_card_free(card);
1563                 return err;
1564         }
1565
1566         snd_card_set_dev(card, &pci->dev);
1567
1568         if ((err = snd_card_register(card)) < 0) {
1569                 snd_card_free(card);
1570                 return err;
1571         }
1572
1573         pci_set_drvdata(pci, card);
1574
1575         return err;
1576 }
1577
1578 static void __devexit azx_remove(struct pci_dev *pci)
1579 {
1580         snd_card_free(pci_get_drvdata(pci));
1581         pci_set_drvdata(pci, NULL);
1582 }
1583
1584 /* PCI IDs */
1585 static struct pci_device_id azx_ids[] = {
1586         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1587         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1588         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1589         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1590         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1591         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1592         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1593         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 026c */
1594         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 0371 */
1595         { 0, }
1596 };
1597 MODULE_DEVICE_TABLE(pci, azx_ids);
1598
1599 /* pci_driver definition */
1600 static struct pci_driver driver = {
1601         .name = "HDA Intel",
1602         .id_table = azx_ids,
1603         .probe = azx_probe,
1604         .remove = __devexit_p(azx_remove),
1605 #ifdef CONFIG_PM
1606         .suspend = azx_suspend,
1607         .resume = azx_resume,
1608 #endif
1609 };
1610
1611 static int __init alsa_card_azx_init(void)
1612 {
1613         return pci_register_driver(&driver);
1614 }
1615
1616 static void __exit alsa_card_azx_exit(void)
1617 {
1618         pci_unregister_driver(&driver);
1619 }
1620
1621 module_init(alsa_card_azx_init)
1622 module_exit(alsa_card_azx_exit)