f8976e3f6ada87af62f5407b0f633248d97062dc
[linux-2.6.git] / drivers / scsi / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2005: EMC Corporation, all rights reserved. 
5  *
6  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License as published by
10  * the Free Software Foundation; version 2 of the License.
11  *
12  * This program is distributed in the hope that it will be useful,
13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15  * GNU General Public License for more details.
16  *
17  * You should have received a copy of the GNU General Public License
18  * along with this program; if not, write to the Free Software
19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
20  *
21  */
22
23 #include <linux/kernel.h>
24 #include <linux/module.h>
25 #include <linux/pci.h>
26 #include <linux/init.h>
27 #include <linux/blkdev.h>
28 #include <linux/delay.h>
29 #include <linux/interrupt.h>
30 #include <linux/sched.h>
31 #include <linux/dma-mapping.h>
32 #include <linux/device.h>
33 #include <scsi/scsi_host.h>
34 #include <scsi/scsi_cmnd.h>
35 #include <linux/libata.h>
36 #include <asm/io.h>
37
38 #define DRV_NAME        "sata_mv"
39 #define DRV_VERSION     "0.25"
40
41 enum {
42         /* BAR's are enumerated in terms of pci_resource_start() terms */
43         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
44         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
45         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
46
47         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
48         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
49
50         MV_PCI_REG_BASE         = 0,
51         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
52         MV_SATAHC0_REG_BASE     = 0x20000,
53
54         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
55         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
56         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
57         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
58
59         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
60
61         MV_MAX_Q_DEPTH          = 32,
62         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
63
64         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
65          * CRPB needs alignment on a 256B boundary. Size == 256B
66          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
67          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
68          */
69         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
70         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
71         MV_MAX_SG_CT            = 176,
72         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
73         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
74
75         /* Our DMA boundary is determined by an ePRD being unable to handle
76          * anything larger than 64KB
77          */
78         MV_DMA_BOUNDARY         = 0xffffU,
79
80         MV_PORTS_PER_HC         = 4,
81         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
82         MV_PORT_HC_SHIFT        = 2,
83         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
84         MV_PORT_MASK            = 3,
85
86         /* Host Flags */
87         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
88         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
89         MV_FLAG_GLBL_SFT_RST    = (1 << 28),  /* Global Soft Reset support */
90         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
91                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
92                                    ATA_FLAG_PIO_POLLING),
93         MV_6XXX_FLAGS           = (MV_FLAG_IRQ_COALESCE | 
94                                    MV_FLAG_GLBL_SFT_RST),
95
96         chip_504x               = 0,
97         chip_508x               = 1,
98         chip_604x               = 2,
99         chip_608x               = 3,
100
101         CRQB_FLAG_READ          = (1 << 0),
102         CRQB_TAG_SHIFT          = 1,
103         CRQB_CMD_ADDR_SHIFT     = 8,
104         CRQB_CMD_CS             = (0x2 << 11),
105         CRQB_CMD_LAST           = (1 << 15),
106
107         CRPB_FLAG_STATUS_SHIFT  = 8,
108
109         EPRD_FLAG_END_OF_TBL    = (1 << 31),
110
111         /* PCI interface registers */
112
113         PCI_COMMAND_OFS         = 0xc00,
114
115         PCI_MAIN_CMD_STS_OFS    = 0xd30,
116         STOP_PCI_MASTER         = (1 << 2),
117         PCI_MASTER_EMPTY        = (1 << 3),
118         GLOB_SFT_RST            = (1 << 4),
119
120         PCI_IRQ_CAUSE_OFS       = 0x1d58,
121         PCI_IRQ_MASK_OFS        = 0x1d5c,
122         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
123
124         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
125         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
126         PORT0_ERR               = (1 << 0),     /* shift by port # */
127         PORT0_DONE              = (1 << 1),     /* shift by port # */
128         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
129         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
130         PCI_ERR                 = (1 << 18),
131         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
132         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
133         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
134         GPIO_INT                = (1 << 22),
135         SELF_INT                = (1 << 23),
136         TWSI_INT                = (1 << 24),
137         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
138         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE | 
139                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
140                                    HC_MAIN_RSVD),
141
142         /* SATAHC registers */
143         HC_CFG_OFS              = 0,
144
145         HC_IRQ_CAUSE_OFS        = 0x14,
146         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
147         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
148         DEV_IRQ                 = (1 << 8),     /* shift by port # */
149
150         /* Shadow block registers */
151         SHD_BLK_OFS             = 0x100,
152         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
153
154         /* SATA registers */
155         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
156         SATA_ACTIVE_OFS         = 0x350,
157
158         /* Port registers */
159         EDMA_CFG_OFS            = 0,
160         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
161         EDMA_CFG_NCQ            = (1 << 5),
162         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
163         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
164         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
165
166         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
167         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
168         EDMA_ERR_D_PAR          = (1 << 0),
169         EDMA_ERR_PRD_PAR        = (1 << 1),
170         EDMA_ERR_DEV            = (1 << 2),
171         EDMA_ERR_DEV_DCON       = (1 << 3),
172         EDMA_ERR_DEV_CON        = (1 << 4),
173         EDMA_ERR_SERR           = (1 << 5),
174         EDMA_ERR_SELF_DIS       = (1 << 7),
175         EDMA_ERR_BIST_ASYNC     = (1 << 8),
176         EDMA_ERR_CRBQ_PAR       = (1 << 9),
177         EDMA_ERR_CRPB_PAR       = (1 << 10),
178         EDMA_ERR_INTRL_PAR      = (1 << 11),
179         EDMA_ERR_IORDY          = (1 << 12),
180         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
181         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
182         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
183         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
184         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
185         EDMA_ERR_TRANS_PROTO    = (1 << 31),
186         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR | 
187                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
188                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
189                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 | 
190                                    EDMA_ERR_LNK_DATA_RX |
191                                    EDMA_ERR_LNK_DATA_TX | 
192                                    EDMA_ERR_TRANS_PROTO),
193
194         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
195         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
196         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
197
198         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
199         EDMA_REQ_Q_PTR_SHIFT    = 5,
200
201         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
202         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
203         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
204         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
205         EDMA_RSP_Q_PTR_SHIFT    = 3,
206
207         EDMA_CMD_OFS            = 0x28,
208         EDMA_EN                 = (1 << 0),
209         EDMA_DS                 = (1 << 1),
210         ATA_RST                 = (1 << 2),
211
212         /* Host private flags (hp_flags) */
213         MV_HP_FLAG_MSI          = (1 << 0),
214
215         /* Port private flags (pp_flags) */
216         MV_PP_FLAG_EDMA_EN      = (1 << 0),
217         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
218 };
219
220 /* Command ReQuest Block: 32B */
221 struct mv_crqb {
222         u32                     sg_addr;
223         u32                     sg_addr_hi;
224         u16                     ctrl_flags;
225         u16                     ata_cmd[11];
226 };
227
228 /* Command ResPonse Block: 8B */
229 struct mv_crpb {
230         u16                     id;
231         u16                     flags;
232         u32                     tmstmp;
233 };
234
235 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
236 struct mv_sg {
237         u32                     addr;
238         u32                     flags_size;
239         u32                     addr_hi;
240         u32                     reserved;
241 };
242
243 struct mv_port_priv {
244         struct mv_crqb          *crqb;
245         dma_addr_t              crqb_dma;
246         struct mv_crpb          *crpb;
247         dma_addr_t              crpb_dma;
248         struct mv_sg            *sg_tbl;
249         dma_addr_t              sg_tbl_dma;
250
251         unsigned                req_producer;           /* cp of req_in_ptr */
252         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
253         u32                     pp_flags;
254 };
255
256 struct mv_host_priv {
257         u32                     hp_flags;
258 };
259
260 static void mv_irq_clear(struct ata_port *ap);
261 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
262 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
263 static void mv_phy_reset(struct ata_port *ap);
264 static void mv_host_stop(struct ata_host_set *host_set);
265 static int mv_port_start(struct ata_port *ap);
266 static void mv_port_stop(struct ata_port *ap);
267 static void mv_qc_prep(struct ata_queued_cmd *qc);
268 static int mv_qc_issue(struct ata_queued_cmd *qc);
269 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
270                                 struct pt_regs *regs);
271 static void mv_eng_timeout(struct ata_port *ap);
272 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
273
274 static struct scsi_host_template mv_sht = {
275         .module                 = THIS_MODULE,
276         .name                   = DRV_NAME,
277         .ioctl                  = ata_scsi_ioctl,
278         .queuecommand           = ata_scsi_queuecmd,
279         .eh_strategy_handler    = ata_scsi_error,
280         .can_queue              = MV_USE_Q_DEPTH,
281         .this_id                = ATA_SHT_THIS_ID,
282         .sg_tablesize           = MV_MAX_SG_CT,
283         .max_sectors            = ATA_MAX_SECTORS,
284         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
285         .emulated               = ATA_SHT_EMULATED,
286         .use_clustering         = ATA_SHT_USE_CLUSTERING,
287         .proc_name              = DRV_NAME,
288         .dma_boundary           = MV_DMA_BOUNDARY,
289         .slave_configure        = ata_scsi_slave_config,
290         .bios_param             = ata_std_bios_param,
291         .ordered_flush          = 1,
292 };
293
294 static const struct ata_port_operations mv_ops = {
295         .port_disable           = ata_port_disable,
296
297         .tf_load                = ata_tf_load,
298         .tf_read                = ata_tf_read,
299         .check_status           = ata_check_status,
300         .exec_command           = ata_exec_command,
301         .dev_select             = ata_std_dev_select,
302
303         .phy_reset              = mv_phy_reset,
304
305         .qc_prep                = mv_qc_prep,
306         .qc_issue               = mv_qc_issue,
307
308         .eng_timeout            = mv_eng_timeout,
309
310         .irq_handler            = mv_interrupt,
311         .irq_clear              = mv_irq_clear,
312
313         .scr_read               = mv_scr_read,
314         .scr_write              = mv_scr_write,
315
316         .port_start             = mv_port_start,
317         .port_stop              = mv_port_stop,
318         .host_stop              = mv_host_stop,
319 };
320
321 static struct ata_port_info mv_port_info[] = {
322         {  /* chip_504x */
323                 .sht            = &mv_sht,
324                 .host_flags     = MV_COMMON_FLAGS,
325                 .pio_mask       = 0x1f, /* pio0-4 */
326                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
327                 .port_ops       = &mv_ops,
328         },
329         {  /* chip_508x */
330                 .sht            = &mv_sht,
331                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
332                 .pio_mask       = 0x1f, /* pio0-4 */
333                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
334                 .port_ops       = &mv_ops,
335         },
336         {  /* chip_604x */
337                 .sht            = &mv_sht,
338                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
339                 .pio_mask       = 0x1f, /* pio0-4 */
340                 .udma_mask      = 0x7f, /* udma0-6 */
341                 .port_ops       = &mv_ops,
342         },
343         {  /* chip_608x */
344                 .sht            = &mv_sht,
345                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS | 
346                                    MV_FLAG_DUAL_HC),
347                 .pio_mask       = 0x1f, /* pio0-4 */
348                 .udma_mask      = 0x7f, /* udma0-6 */
349                 .port_ops       = &mv_ops,
350         },
351 };
352
353 static struct pci_device_id mv_pci_tbl[] = {
354         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
355         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
356         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_508x},
357         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
358
359         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
360         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
361         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
362         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
363         {}                      /* terminate list */
364 };
365
366 static struct pci_driver mv_pci_driver = {
367         .name                   = DRV_NAME,
368         .id_table               = mv_pci_tbl,
369         .probe                  = mv_init_one,
370         .remove                 = ata_pci_remove_one,
371 };
372
373 /*
374  * Functions
375  */
376
377 static inline void writelfl(unsigned long data, void __iomem *addr)
378 {
379         writel(data, addr);
380         (void) readl(addr);     /* flush to avoid PCI posted write */
381 }
382
383 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
384 {
385         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
386 }
387
388 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
389 {
390         return (mv_hc_base(base, port >> MV_PORT_HC_SHIFT) +
391                 MV_SATAHC_ARBTR_REG_SZ + 
392                 ((port & MV_PORT_MASK) * MV_PORT_REG_SZ));
393 }
394
395 static inline void __iomem *mv_ap_base(struct ata_port *ap)
396 {
397         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
398 }
399
400 static inline int mv_get_hc_count(unsigned long hp_flags)
401 {
402         return ((hp_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
403 }
404
405 static void mv_irq_clear(struct ata_port *ap)
406 {
407 }
408
409 /**
410  *      mv_start_dma - Enable eDMA engine
411  *      @base: port base address
412  *      @pp: port private data
413  *
414  *      Verify the local cache of the eDMA state is accurate with an
415  *      assert.
416  *
417  *      LOCKING:
418  *      Inherited from caller.
419  */
420 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
421 {
422         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
423                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
424                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
425         }
426         assert(EDMA_EN & readl(base + EDMA_CMD_OFS));
427 }
428
429 /**
430  *      mv_stop_dma - Disable eDMA engine
431  *      @ap: ATA channel to manipulate
432  *
433  *      Verify the local cache of the eDMA state is accurate with an
434  *      assert.
435  *
436  *      LOCKING:
437  *      Inherited from caller.
438  */
439 static void mv_stop_dma(struct ata_port *ap)
440 {
441         void __iomem *port_mmio = mv_ap_base(ap);
442         struct mv_port_priv *pp = ap->private_data;
443         u32 reg;
444         int i;
445
446         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
447                 /* Disable EDMA if active.   The disable bit auto clears.
448                  */
449                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
450                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
451         } else {
452                 assert(!(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS)));
453         }
454         
455         /* now properly wait for the eDMA to stop */
456         for (i = 1000; i > 0; i--) {
457                 reg = readl(port_mmio + EDMA_CMD_OFS);
458                 if (!(EDMA_EN & reg)) {
459                         break;
460                 }
461                 udelay(100);
462         }
463
464         if (EDMA_EN & reg) {
465                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
466                 /* FIXME: Consider doing a reset here to recover */
467         }
468 }
469
470 #ifdef ATA_DEBUG
471 static void mv_dump_mem(void __iomem *start, unsigned bytes)
472 {
473         int b, w;
474         for (b = 0; b < bytes; ) {
475                 DPRINTK("%p: ", start + b);
476                 for (w = 0; b < bytes && w < 4; w++) {
477                         printk("%08x ",readl(start + b));
478                         b += sizeof(u32);
479                 }
480                 printk("\n");
481         }
482 }
483 #endif
484
485 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
486 {
487 #ifdef ATA_DEBUG
488         int b, w;
489         u32 dw;
490         for (b = 0; b < bytes; ) {
491                 DPRINTK("%02x: ", b);
492                 for (w = 0; b < bytes && w < 4; w++) {
493                         (void) pci_read_config_dword(pdev,b,&dw);
494                         printk("%08x ",dw);
495                         b += sizeof(u32);
496                 }
497                 printk("\n");
498         }
499 #endif
500 }
501 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
502                              struct pci_dev *pdev)
503 {
504 #ifdef ATA_DEBUG
505         void __iomem *hc_base = mv_hc_base(mmio_base, 
506                                            port >> MV_PORT_HC_SHIFT);
507         void __iomem *port_base;
508         int start_port, num_ports, p, start_hc, num_hcs, hc;
509
510         if (0 > port) {
511                 start_hc = start_port = 0;
512                 num_ports = 8;          /* shld be benign for 4 port devs */
513                 num_hcs = 2;
514         } else {
515                 start_hc = port >> MV_PORT_HC_SHIFT;
516                 start_port = port;
517                 num_ports = num_hcs = 1;
518         }
519         DPRINTK("All registers for port(s) %u-%u:\n", start_port, 
520                 num_ports > 1 ? num_ports - 1 : start_port);
521
522         if (NULL != pdev) {
523                 DPRINTK("PCI config space regs:\n");
524                 mv_dump_pci_cfg(pdev, 0x68);
525         }
526         DPRINTK("PCI regs:\n");
527         mv_dump_mem(mmio_base+0xc00, 0x3c);
528         mv_dump_mem(mmio_base+0xd00, 0x34);
529         mv_dump_mem(mmio_base+0xf00, 0x4);
530         mv_dump_mem(mmio_base+0x1d00, 0x6c);
531         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
532                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
533                 DPRINTK("HC regs (HC %i):\n", hc);
534                 mv_dump_mem(hc_base, 0x1c);
535         }
536         for (p = start_port; p < start_port + num_ports; p++) {
537                 port_base = mv_port_base(mmio_base, p);
538                 DPRINTK("EDMA regs (port %i):\n",p);
539                 mv_dump_mem(port_base, 0x54);
540                 DPRINTK("SATA regs (port %i):\n",p);
541                 mv_dump_mem(port_base+0x300, 0x60);
542         }
543 #endif
544 }
545
546 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
547 {
548         unsigned int ofs;
549
550         switch (sc_reg_in) {
551         case SCR_STATUS:
552         case SCR_CONTROL:
553         case SCR_ERROR:
554                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
555                 break;
556         case SCR_ACTIVE:
557                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
558                 break;
559         default:
560                 ofs = 0xffffffffU;
561                 break;
562         }
563         return ofs;
564 }
565
566 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
567 {
568         unsigned int ofs = mv_scr_offset(sc_reg_in);
569
570         if (0xffffffffU != ofs) {
571                 return readl(mv_ap_base(ap) + ofs);
572         } else {
573                 return (u32) ofs;
574         }
575 }
576
577 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
578 {
579         unsigned int ofs = mv_scr_offset(sc_reg_in);
580
581         if (0xffffffffU != ofs) {
582                 writelfl(val, mv_ap_base(ap) + ofs);
583         }
584 }
585
586 /**
587  *      mv_global_soft_reset - Perform the 6xxx global soft reset
588  *      @mmio_base: base address of the HBA
589  *
590  *      This routine only applies to 6xxx parts.
591  *
592  *      LOCKING:
593  *      Inherited from caller.
594  */
595 static int mv_global_soft_reset(void __iomem *mmio_base)
596 {
597         void __iomem *reg = mmio_base + PCI_MAIN_CMD_STS_OFS;
598         int i, rc = 0;
599         u32 t;
600
601         /* Following procedure defined in PCI "main command and status
602          * register" table.
603          */
604         t = readl(reg);
605         writel(t | STOP_PCI_MASTER, reg);
606
607         for (i = 0; i < 1000; i++) {
608                 udelay(1);
609                 t = readl(reg);
610                 if (PCI_MASTER_EMPTY & t) {
611                         break;
612                 }
613         }
614         if (!(PCI_MASTER_EMPTY & t)) {
615                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
616                 rc = 1;
617                 goto done;
618         }
619
620         /* set reset */
621         i = 5;
622         do {
623                 writel(t | GLOB_SFT_RST, reg);
624                 t = readl(reg);
625                 udelay(1);
626         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
627
628         if (!(GLOB_SFT_RST & t)) {
629                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
630                 rc = 1;
631                 goto done;
632         }
633
634         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
635         i = 5;
636         do {
637                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
638                 t = readl(reg);
639                 udelay(1);
640         } while ((GLOB_SFT_RST & t) && (i-- > 0));
641
642         if (GLOB_SFT_RST & t) {
643                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
644                 rc = 1;
645         }
646 done:
647         return rc;
648 }
649
650 /**
651  *      mv_host_stop - Host specific cleanup/stop routine.
652  *      @host_set: host data structure
653  *
654  *      Disable ints, cleanup host memory, call general purpose
655  *      host_stop.
656  *
657  *      LOCKING:
658  *      Inherited from caller.
659  */
660 static void mv_host_stop(struct ata_host_set *host_set)
661 {
662         struct mv_host_priv *hpriv = host_set->private_data;
663         struct pci_dev *pdev = to_pci_dev(host_set->dev);
664
665         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
666                 pci_disable_msi(pdev);
667         } else {
668                 pci_intx(pdev, 0);
669         }
670         kfree(hpriv);
671         ata_host_stop(host_set);
672 }
673
674 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
675 {
676         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
677 }
678
679 /**
680  *      mv_port_start - Port specific init/start routine.
681  *      @ap: ATA channel to manipulate
682  *
683  *      Allocate and point to DMA memory, init port private memory,
684  *      zero indices.
685  *
686  *      LOCKING:
687  *      Inherited from caller.
688  */
689 static int mv_port_start(struct ata_port *ap)
690 {
691         struct device *dev = ap->host_set->dev;
692         struct mv_port_priv *pp;
693         void __iomem *port_mmio = mv_ap_base(ap);
694         void *mem;
695         dma_addr_t mem_dma;
696         int rc = -ENOMEM;
697
698         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
699         if (!pp)
700                 goto err_out;
701         memset(pp, 0, sizeof(*pp));
702
703         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma, 
704                                  GFP_KERNEL);
705         if (!mem)
706                 goto err_out_pp;
707         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
708
709         rc = ata_pad_alloc(ap, dev);
710         if (rc)
711                 goto err_out_priv;
712
713         /* First item in chunk of DMA memory: 
714          * 32-slot command request table (CRQB), 32 bytes each in size
715          */
716         pp->crqb = mem;
717         pp->crqb_dma = mem_dma;
718         mem += MV_CRQB_Q_SZ;
719         mem_dma += MV_CRQB_Q_SZ;
720
721         /* Second item: 
722          * 32-slot command response table (CRPB), 8 bytes each in size
723          */
724         pp->crpb = mem;
725         pp->crpb_dma = mem_dma;
726         mem += MV_CRPB_Q_SZ;
727         mem_dma += MV_CRPB_Q_SZ;
728
729         /* Third item:
730          * Table of scatter-gather descriptors (ePRD), 16 bytes each
731          */
732         pp->sg_tbl = mem;
733         pp->sg_tbl_dma = mem_dma;
734
735         writelfl(EDMA_CFG_Q_DEPTH | EDMA_CFG_RD_BRST_EXT | 
736                  EDMA_CFG_WR_BUFF_LEN, port_mmio + EDMA_CFG_OFS);
737
738         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
739         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK, 
740                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
741
742         writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
743         writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
744
745         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
746         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK, 
747                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
748
749         pp->req_producer = pp->rsp_consumer = 0;
750
751         /* Don't turn on EDMA here...do it before DMA commands only.  Else
752          * we'll be unable to send non-data, PIO, etc due to restricted access
753          * to shadow regs.
754          */
755         ap->private_data = pp;
756         return 0;
757
758 err_out_priv:
759         mv_priv_free(pp, dev);
760 err_out_pp:
761         kfree(pp);
762 err_out:
763         return rc;
764 }
765
766 /**
767  *      mv_port_stop - Port specific cleanup/stop routine.
768  *      @ap: ATA channel to manipulate
769  *
770  *      Stop DMA, cleanup port memory.
771  *
772  *      LOCKING:
773  *      This routine uses the host_set lock to protect the DMA stop.
774  */
775 static void mv_port_stop(struct ata_port *ap)
776 {
777         struct device *dev = ap->host_set->dev;
778         struct mv_port_priv *pp = ap->private_data;
779         unsigned long flags;
780
781         spin_lock_irqsave(&ap->host_set->lock, flags);
782         mv_stop_dma(ap);
783         spin_unlock_irqrestore(&ap->host_set->lock, flags);
784
785         ap->private_data = NULL;
786         ata_pad_free(ap, dev);
787         mv_priv_free(pp, dev);
788         kfree(pp);
789 }
790
791 /**
792  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
793  *      @qc: queued command whose SG list to source from
794  *
795  *      Populate the SG list and mark the last entry.
796  *
797  *      LOCKING:
798  *      Inherited from caller.
799  */
800 static void mv_fill_sg(struct ata_queued_cmd *qc)
801 {
802         struct mv_port_priv *pp = qc->ap->private_data;
803         unsigned int i = 0;
804         struct scatterlist *sg;
805
806         ata_for_each_sg(sg, qc) {
807                 u32 sg_len;
808                 dma_addr_t addr;
809
810                 addr = sg_dma_address(sg);
811                 sg_len = sg_dma_len(sg);
812
813                 pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
814                 pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
815                 assert(0 == (sg_len & ~MV_DMA_BOUNDARY));
816                 pp->sg_tbl[i].flags_size = cpu_to_le32(sg_len);
817                 if (ata_sg_is_last(sg, qc))
818                         pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
819
820                 i++;
821         }
822 }
823
824 static inline unsigned mv_inc_q_index(unsigned *index)
825 {
826         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
827         return *index;
828 }
829
830 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
831 {
832         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
833                 (last ? CRQB_CMD_LAST : 0);
834 }
835
836 /**
837  *      mv_qc_prep - Host specific command preparation.
838  *      @qc: queued command to prepare
839  *
840  *      This routine simply redirects to the general purpose routine
841  *      if command is not DMA.  Else, it handles prep of the CRQB
842  *      (command request block), does some sanity checking, and calls
843  *      the SG load routine.
844  *
845  *      LOCKING:
846  *      Inherited from caller.
847  */
848 static void mv_qc_prep(struct ata_queued_cmd *qc)
849 {
850         struct ata_port *ap = qc->ap;
851         struct mv_port_priv *pp = ap->private_data;
852         u16 *cw;
853         struct ata_taskfile *tf;
854         u16 flags = 0;
855
856         if (ATA_PROT_DMA != qc->tf.protocol) {
857                 return;
858         }
859
860         /* the req producer index should be the same as we remember it */
861         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >> 
862                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
863                pp->req_producer);
864
865         /* Fill in command request block
866          */
867         if (!(qc->tf.flags & ATA_TFLAG_WRITE)) {
868                 flags |= CRQB_FLAG_READ;
869         }
870         assert(MV_MAX_Q_DEPTH > qc->tag);
871         flags |= qc->tag << CRQB_TAG_SHIFT;
872
873         pp->crqb[pp->req_producer].sg_addr = 
874                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
875         pp->crqb[pp->req_producer].sg_addr_hi = 
876                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
877         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
878
879         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
880         tf = &qc->tf;
881
882         /* Sadly, the CRQB cannot accomodate all registers--there are
883          * only 11 bytes...so we must pick and choose required
884          * registers based on the command.  So, we drop feature and
885          * hob_feature for [RW] DMA commands, but they are needed for
886          * NCQ.  NCQ will drop hob_nsect.
887          */
888         switch (tf->command) {
889         case ATA_CMD_READ:
890         case ATA_CMD_READ_EXT:
891         case ATA_CMD_WRITE:
892         case ATA_CMD_WRITE_EXT:
893                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
894                 break;
895 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
896         case ATA_CMD_FPDMA_READ:
897         case ATA_CMD_FPDMA_WRITE:
898                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0); 
899                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
900                 break;
901 #endif                          /* FIXME: remove this line when NCQ added */
902         default:
903                 /* The only other commands EDMA supports in non-queued and
904                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
905                  * of which are defined/used by Linux.  If we get here, this
906                  * driver needs work.
907                  *
908                  * FIXME: modify libata to give qc_prep a return value and
909                  * return error here.
910                  */
911                 BUG_ON(tf->command);
912                 break;
913         }
914         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
915         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
916         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
917         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
918         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
919         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
920         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
921         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
922         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
923
924         if (!(qc->flags & ATA_QCFLAG_DMAMAP)) {
925                 return;
926         }
927         mv_fill_sg(qc);
928 }
929
930 /**
931  *      mv_qc_issue - Initiate a command to the host
932  *      @qc: queued command to start
933  *
934  *      This routine simply redirects to the general purpose routine
935  *      if command is not DMA.  Else, it sanity checks our local
936  *      caches of the request producer/consumer indices then enables
937  *      DMA and bumps the request producer index.
938  *
939  *      LOCKING:
940  *      Inherited from caller.
941  */
942 static int mv_qc_issue(struct ata_queued_cmd *qc)
943 {
944         void __iomem *port_mmio = mv_ap_base(qc->ap);
945         struct mv_port_priv *pp = qc->ap->private_data;
946         u32 in_ptr;
947
948         if (ATA_PROT_DMA != qc->tf.protocol) {
949                 /* We're about to send a non-EDMA capable command to the
950                  * port.  Turn off EDMA so there won't be problems accessing
951                  * shadow block, etc registers.
952                  */
953                 mv_stop_dma(qc->ap);
954                 return ata_qc_issue_prot(qc);
955         }
956
957         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
958
959         /* the req producer index should be the same as we remember it */
960         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
961                pp->req_producer);
962         /* until we do queuing, the queue should be empty at this point */
963         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
964                ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >> 
965                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
966
967         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
968
969         mv_start_dma(port_mmio, pp);
970
971         /* and write the request in pointer to kick the EDMA to life */
972         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
973         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
974         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
975
976         return 0;
977 }
978
979 /**
980  *      mv_get_crpb_status - get status from most recently completed cmd
981  *      @ap: ATA channel to manipulate
982  *
983  *      This routine is for use when the port is in DMA mode, when it
984  *      will be using the CRPB (command response block) method of
985  *      returning command completion information.  We assert indices
986  *      are good, grab status, and bump the response consumer index to
987  *      prove that we're up to date.
988  *
989  *      LOCKING:
990  *      Inherited from caller.
991  */
992 static u8 mv_get_crpb_status(struct ata_port *ap)
993 {
994         void __iomem *port_mmio = mv_ap_base(ap);
995         struct mv_port_priv *pp = ap->private_data;
996         u32 out_ptr;
997
998         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
999
1000         /* the response consumer index should be the same as we remember it */
1001         assert(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) == 
1002                pp->rsp_consumer);
1003
1004         /* increment our consumer index... */
1005         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1006         
1007         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1008         assert(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >> 
1009                  EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) == 
1010                pp->rsp_consumer);
1011
1012         /* write out our inc'd consumer index so EDMA knows we're caught up */
1013         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1014         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1015         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1016
1017         /* Return ATA status register for completed CRPB */
1018         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1019 }
1020
1021 /**
1022  *      mv_err_intr - Handle error interrupts on the port
1023  *      @ap: ATA channel to manipulate
1024  *
1025  *      In most cases, just clear the interrupt and move on.  However,
1026  *      some cases require an eDMA reset, which is done right before
1027  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1028  *      clear of pending errors in the SATA SERROR register.  Finally,
1029  *      if the port disabled DMA, update our cached copy to match.
1030  *
1031  *      LOCKING:
1032  *      Inherited from caller.
1033  */
1034 static void mv_err_intr(struct ata_port *ap)
1035 {
1036         void __iomem *port_mmio = mv_ap_base(ap);
1037         u32 edma_err_cause, serr = 0;
1038
1039         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1040
1041         if (EDMA_ERR_SERR & edma_err_cause) {
1042                 serr = scr_read(ap, SCR_ERROR);
1043                 scr_write_flush(ap, SCR_ERROR, serr);
1044         }
1045         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1046                 struct mv_port_priv *pp = ap->private_data;
1047                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1048         }
1049         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1050                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1051
1052         /* Clear EDMA now that SERR cleanup done */
1053         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1054
1055         /* check for fatal here and recover if needed */
1056         if (EDMA_ERR_FATAL & edma_err_cause) {
1057                 mv_phy_reset(ap);
1058         }
1059 }
1060
1061 /**
1062  *      mv_host_intr - Handle all interrupts on the given host controller
1063  *      @host_set: host specific structure
1064  *      @relevant: port error bits relevant to this host controller
1065  *      @hc: which host controller we're to look at
1066  *
1067  *      Read then write clear the HC interrupt status then walk each
1068  *      port connected to the HC and see if it needs servicing.  Port
1069  *      success ints are reported in the HC interrupt status reg, the
1070  *      port error ints are reported in the higher level main
1071  *      interrupt status register and thus are passed in via the
1072  *      'relevant' argument.
1073  *
1074  *      LOCKING:
1075  *      Inherited from caller.
1076  */
1077 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1078                          unsigned int hc)
1079 {
1080         void __iomem *mmio = host_set->mmio_base;
1081         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1082         struct ata_port *ap;
1083         struct ata_queued_cmd *qc;
1084         u32 hc_irq_cause;
1085         int shift, port, port0, hard_port, handled;
1086         unsigned int err_mask;
1087         u8 ata_status = 0;
1088
1089         if (hc == 0) {
1090                 port0 = 0;
1091         } else {
1092                 port0 = MV_PORTS_PER_HC;
1093         }
1094
1095         /* we'll need the HC success int register in most cases */
1096         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1097         if (hc_irq_cause) {
1098                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1099         }
1100
1101         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1102                 hc,relevant,hc_irq_cause);
1103
1104         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1105                 ap = host_set->ports[port];
1106                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1107                 handled = 0;    /* ensure ata_status is set if handled++ */
1108
1109                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1110                         /* new CRPB on the queue; just one at a time until NCQ
1111                          */
1112                         ata_status = mv_get_crpb_status(ap);
1113                         handled++;
1114                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1115                         /* received ATA IRQ; read the status reg to clear INTRQ
1116                          */
1117                         ata_status = readb((void __iomem *)
1118                                            ap->ioaddr.status_addr);
1119                         handled++;
1120                 }
1121
1122                 err_mask = ac_err_mask(ata_status);
1123
1124                 shift = port << 1;              /* (port * 2) */
1125                 if (port >= MV_PORTS_PER_HC) {
1126                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1127                 }
1128                 if ((PORT0_ERR << shift) & relevant) {
1129                         mv_err_intr(ap);
1130                         err_mask |= AC_ERR_OTHER;
1131                         handled++;
1132                 }
1133                 
1134                 if (handled && ap) {
1135                         qc = ata_qc_from_tag(ap, ap->active_tag);
1136                         if (NULL != qc) {
1137                                 VPRINTK("port %u IRQ found for qc, "
1138                                         "ata_status 0x%x\n", port,ata_status);
1139                                 /* mark qc status appropriately */
1140                                 ata_qc_complete(qc, err_mask);
1141                         }
1142                 }
1143         }
1144         VPRINTK("EXIT\n");
1145 }
1146
1147 /**
1148  *      mv_interrupt - 
1149  *      @irq: unused
1150  *      @dev_instance: private data; in this case the host structure
1151  *      @regs: unused
1152  *
1153  *      Read the read only register to determine if any host
1154  *      controllers have pending interrupts.  If so, call lower level
1155  *      routine to handle.  Also check for PCI errors which are only
1156  *      reported here.
1157  *
1158  *      LOCKING: 
1159  *      This routine holds the host_set lock while processing pending
1160  *      interrupts.
1161  */
1162 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1163                                 struct pt_regs *regs)
1164 {
1165         struct ata_host_set *host_set = dev_instance;
1166         unsigned int hc, handled = 0, n_hcs;
1167         void __iomem *mmio = host_set->mmio_base;
1168         u32 irq_stat;
1169
1170         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1171
1172         /* check the cases where we either have nothing pending or have read
1173          * a bogus register value which can indicate HW removal or PCI fault
1174          */
1175         if (!irq_stat || (0xffffffffU == irq_stat)) {
1176                 return IRQ_NONE;
1177         }
1178
1179         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1180         spin_lock(&host_set->lock);
1181
1182         for (hc = 0; hc < n_hcs; hc++) {
1183                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1184                 if (relevant) {
1185                         mv_host_intr(host_set, relevant, hc);
1186                         handled++;
1187                 }
1188         }
1189         if (PCI_ERR & irq_stat) {
1190                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1191                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1192
1193                 DPRINTK("All regs @ PCI error\n");
1194                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1195
1196                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1197                 handled++;
1198         }
1199         spin_unlock(&host_set->lock);
1200
1201         return IRQ_RETVAL(handled);
1202 }
1203
1204 /**
1205  *      mv_phy_reset - Perform eDMA reset followed by COMRESET
1206  *      @ap: ATA channel to manipulate
1207  *
1208  *      Part of this is taken from __sata_phy_reset and modified to
1209  *      not sleep since this routine gets called from interrupt level.
1210  *
1211  *      LOCKING:
1212  *      Inherited from caller.  This is coded to safe to call at
1213  *      interrupt level, i.e. it does not sleep.
1214  */
1215 static void mv_phy_reset(struct ata_port *ap)
1216 {
1217         void __iomem *port_mmio = mv_ap_base(ap);
1218         struct ata_taskfile tf;
1219         struct ata_device *dev = &ap->device[0];
1220         unsigned long timeout;
1221
1222         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1223
1224         mv_stop_dma(ap);
1225
1226         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1227         udelay(25);             /* allow reset propagation */
1228
1229         /* Spec never mentions clearing the bit.  Marvell's driver does
1230          * clear the bit, however.
1231          */
1232         writelfl(0, port_mmio + EDMA_CMD_OFS);
1233
1234         VPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1235                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1236                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1237
1238         /* proceed to init communications via the scr_control reg */
1239         scr_write_flush(ap, SCR_CONTROL, 0x301);
1240         mdelay(1);
1241         scr_write_flush(ap, SCR_CONTROL, 0x300);
1242         timeout = jiffies + (HZ * 1);
1243         do {
1244                 mdelay(10);
1245                 if ((scr_read(ap, SCR_STATUS) & 0xf) != 1)
1246                         break;
1247         } while (time_before(jiffies, timeout));
1248
1249         VPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1250                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1251                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1252
1253         if (sata_dev_present(ap)) {
1254                 ata_port_probe(ap);
1255         } else {
1256                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1257                        ap->id, scr_read(ap, SCR_STATUS));
1258                 ata_port_disable(ap);
1259                 return;
1260         }
1261         ap->cbl = ATA_CBL_SATA;
1262
1263         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1264         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1265         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1266         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1267
1268         dev->class = ata_dev_classify(&tf);
1269         if (!ata_dev_present(dev)) {
1270                 VPRINTK("Port disabled post-sig: No device present.\n");
1271                 ata_port_disable(ap);
1272         }
1273         VPRINTK("EXIT\n");
1274 }
1275
1276 /**
1277  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
1278  *      @ap: ATA channel to manipulate
1279  *
1280  *      Intent is to clear all pending error conditions, reset the
1281  *      chip/bus, fail the command, and move on.
1282  *
1283  *      LOCKING:
1284  *      This routine holds the host_set lock while failing the command.
1285  */
1286 static void mv_eng_timeout(struct ata_port *ap)
1287 {
1288         struct ata_queued_cmd *qc;
1289         unsigned long flags;
1290
1291         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
1292         DPRINTK("All regs @ start of eng_timeout\n");
1293         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no, 
1294                          to_pci_dev(ap->host_set->dev));
1295
1296         qc = ata_qc_from_tag(ap, ap->active_tag);
1297         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
1298                ap->host_set->mmio_base, ap, qc, qc->scsicmd, 
1299                &qc->scsicmd->cmnd);
1300
1301         mv_err_intr(ap);
1302         mv_phy_reset(ap);
1303
1304         if (!qc) {
1305                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
1306                        ap->id);
1307         } else {
1308                 /* hack alert!  We cannot use the supplied completion
1309                  * function from inside the ->eh_strategy_handler() thread.
1310                  * libata is the only user of ->eh_strategy_handler() in
1311                  * any kernel, so the default scsi_done() assumes it is
1312                  * not being called from the SCSI EH.
1313                  */
1314                 spin_lock_irqsave(&ap->host_set->lock, flags);
1315                 qc->scsidone = scsi_finish_command;
1316                 ata_qc_complete(qc, AC_ERR_OTHER);
1317                 spin_unlock_irqrestore(&ap->host_set->lock, flags);
1318         }
1319 }
1320
1321 /**
1322  *      mv_port_init - Perform some early initialization on a single port.
1323  *      @port: libata data structure storing shadow register addresses
1324  *      @port_mmio: base address of the port
1325  *
1326  *      Initialize shadow register mmio addresses, clear outstanding
1327  *      interrupts on the port, and unmask interrupts for the future
1328  *      start of the port.
1329  *
1330  *      LOCKING:
1331  *      Inherited from caller.
1332  */
1333 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
1334 {
1335         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
1336         unsigned serr_ofs;
1337
1338         /* PIO related setup 
1339          */
1340         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
1341         port->error_addr = 
1342                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
1343         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
1344         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
1345         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
1346         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
1347         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
1348         port->status_addr = 
1349                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
1350         /* special case: control/altstatus doesn't have ATA_REG_ address */
1351         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
1352
1353         /* unused: */
1354         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
1355
1356         /* Clear any currently outstanding port interrupt conditions */
1357         serr_ofs = mv_scr_offset(SCR_ERROR);
1358         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
1359         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1360
1361         /* unmask all EDMA error interrupts */
1362         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
1363
1364         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n", 
1365                 readl(port_mmio + EDMA_CFG_OFS),
1366                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
1367                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
1368 }
1369
1370 /**
1371  *      mv_host_init - Perform some early initialization of the host.
1372  *      @probe_ent: early data struct representing the host
1373  *
1374  *      If possible, do an early global reset of the host.  Then do
1375  *      our port init and clear/unmask all/relevant host interrupts.
1376  *
1377  *      LOCKING:
1378  *      Inherited from caller.
1379  */
1380 static int mv_host_init(struct ata_probe_ent *probe_ent)
1381 {
1382         int rc = 0, n_hc, port, hc;
1383         void __iomem *mmio = probe_ent->mmio_base;
1384         void __iomem *port_mmio;
1385
1386         if ((MV_FLAG_GLBL_SFT_RST & probe_ent->host_flags) && 
1387             mv_global_soft_reset(probe_ent->mmio_base)) {
1388                 rc = 1;
1389                 goto done;
1390         }
1391
1392         n_hc = mv_get_hc_count(probe_ent->host_flags);
1393         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
1394
1395         for (port = 0; port < probe_ent->n_ports; port++) {
1396                 port_mmio = mv_port_base(mmio, port);
1397                 mv_port_init(&probe_ent->port[port], port_mmio);
1398         }
1399
1400         for (hc = 0; hc < n_hc; hc++) {
1401                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1402
1403                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
1404                         "(before clear)=0x%08x\n", hc,
1405                         readl(hc_mmio + HC_CFG_OFS),
1406                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
1407
1408                 /* Clear any currently outstanding hc interrupt conditions */
1409                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
1410         }
1411
1412         /* Clear any currently outstanding host interrupt conditions */
1413         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1414
1415         /* and unmask interrupt generation for host regs */
1416         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
1417         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
1418
1419         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
1420                 "PCI int cause/mask=0x%08x/0x%08x\n", 
1421                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
1422                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
1423                 readl(mmio + PCI_IRQ_CAUSE_OFS),
1424                 readl(mmio + PCI_IRQ_MASK_OFS));
1425 done:
1426         return rc;
1427 }
1428
1429 /**
1430  *      mv_print_info - Dump key info to kernel log for perusal.
1431  *      @probe_ent: early data struct representing the host
1432  *
1433  *      FIXME: complete this.
1434  *
1435  *      LOCKING:
1436  *      Inherited from caller.
1437  */
1438 static void mv_print_info(struct ata_probe_ent *probe_ent)
1439 {
1440         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1441         struct mv_host_priv *hpriv = probe_ent->private_data;
1442         u8 rev_id, scc;
1443         const char *scc_s;
1444
1445         /* Use this to determine the HW stepping of the chip so we know
1446          * what errata to workaround
1447          */
1448         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1449
1450         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
1451         if (scc == 0)
1452                 scc_s = "SCSI";
1453         else if (scc == 0x01)
1454                 scc_s = "RAID";
1455         else
1456                 scc_s = "unknown";
1457
1458         dev_printk(KERN_INFO, &pdev->dev,
1459                "%u slots %u ports %s mode IRQ via %s\n",
1460                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports, 
1461                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
1462 }
1463
1464 /**
1465  *      mv_init_one - handle a positive probe of a Marvell host
1466  *      @pdev: PCI device found
1467  *      @ent: PCI device ID entry for the matched host
1468  *
1469  *      LOCKING:
1470  *      Inherited from caller.
1471  */
1472 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1473 {
1474         static int printed_version = 0;
1475         struct ata_probe_ent *probe_ent = NULL;
1476         struct mv_host_priv *hpriv;
1477         unsigned int board_idx = (unsigned int)ent->driver_data;
1478         void __iomem *mmio_base;
1479         int pci_dev_busy = 0, rc;
1480
1481         if (!printed_version++)
1482                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
1483
1484         rc = pci_enable_device(pdev);
1485         if (rc) {
1486                 return rc;
1487         }
1488
1489         rc = pci_request_regions(pdev, DRV_NAME);
1490         if (rc) {
1491                 pci_dev_busy = 1;
1492                 goto err_out;
1493         }
1494
1495         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1496         if (probe_ent == NULL) {
1497                 rc = -ENOMEM;
1498                 goto err_out_regions;
1499         }
1500
1501         memset(probe_ent, 0, sizeof(*probe_ent));
1502         probe_ent->dev = pci_dev_to_dev(pdev);
1503         INIT_LIST_HEAD(&probe_ent->node);
1504
1505         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
1506         if (mmio_base == NULL) {
1507                 rc = -ENOMEM;
1508                 goto err_out_free_ent;
1509         }
1510
1511         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1512         if (!hpriv) {
1513                 rc = -ENOMEM;
1514                 goto err_out_iounmap;
1515         }
1516         memset(hpriv, 0, sizeof(*hpriv));
1517
1518         probe_ent->sht = mv_port_info[board_idx].sht;
1519         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
1520         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
1521         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
1522         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
1523
1524         probe_ent->irq = pdev->irq;
1525         probe_ent->irq_flags = SA_SHIRQ;
1526         probe_ent->mmio_base = mmio_base;
1527         probe_ent->private_data = hpriv;
1528
1529         /* initialize adapter */
1530         rc = mv_host_init(probe_ent);
1531         if (rc) {
1532                 goto err_out_hpriv;
1533         }
1534
1535         /* Enable interrupts */
1536         if (pci_enable_msi(pdev) == 0) {
1537                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
1538         } else {
1539                 pci_intx(pdev, 1);
1540         }
1541
1542         mv_dump_pci_cfg(pdev, 0x68);
1543         mv_print_info(probe_ent);
1544
1545         if (ata_device_add(probe_ent) == 0) {
1546                 rc = -ENODEV;           /* No devices discovered */
1547                 goto err_out_dev_add;
1548         }
1549
1550         kfree(probe_ent);
1551         return 0;
1552
1553 err_out_dev_add:
1554         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
1555                 pci_disable_msi(pdev);
1556         } else {
1557                 pci_intx(pdev, 0);
1558         }
1559 err_out_hpriv:
1560         kfree(hpriv);
1561 err_out_iounmap:
1562         pci_iounmap(pdev, mmio_base);
1563 err_out_free_ent:
1564         kfree(probe_ent);
1565 err_out_regions:
1566         pci_release_regions(pdev);
1567 err_out:
1568         if (!pci_dev_busy) {
1569                 pci_disable_device(pdev);
1570         }
1571
1572         return rc;
1573 }
1574
1575 static int __init mv_init(void)
1576 {
1577         return pci_module_init(&mv_pci_driver);
1578 }
1579
1580 static void __exit mv_exit(void)
1581 {
1582         pci_unregister_driver(&mv_pci_driver);
1583 }
1584
1585 MODULE_AUTHOR("Brett Russ");
1586 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
1587 MODULE_LICENSE("GPL");
1588 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
1589 MODULE_VERSION(DRV_VERSION);
1590
1591 module_init(mv_init);
1592 module_exit(mv_exit);