Merge branch 'upstream'
[linux-2.6.git] / drivers / scsi / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2005: EMC Corporation, all rights reserved.
5  * Copyright 2005 Red Hat, Inc.  All rights reserved.
6  *
7  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
8  *
9  * This program is free software; you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License as published by
11  * the Free Software Foundation; version 2 of the License.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
21  *
22  */
23
24 #include <linux/kernel.h>
25 #include <linux/module.h>
26 #include <linux/pci.h>
27 #include <linux/init.h>
28 #include <linux/blkdev.h>
29 #include <linux/delay.h>
30 #include <linux/interrupt.h>
31 #include <linux/sched.h>
32 #include <linux/dma-mapping.h>
33 #include <linux/device.h>
34 #include <scsi/scsi_host.h>
35 #include <scsi/scsi_cmnd.h>
36 #include <linux/libata.h>
37 #include <asm/io.h>
38
39 #define DRV_NAME        "sata_mv"
40 #define DRV_VERSION     "0.6"
41
42 enum {
43         /* BAR's are enumerated in terms of pci_resource_start() terms */
44         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
45         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
46         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
47
48         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
49         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
50
51         MV_PCI_REG_BASE         = 0,
52         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
53         MV_SATAHC0_REG_BASE     = 0x20000,
54         MV_FLASH_CTL            = 0x1046c,
55         MV_GPIO_PORT_CTL        = 0x104f0,
56         MV_RESET_CFG            = 0x180d8,
57
58         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
59         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
60         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
61         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
62
63         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
64
65         MV_MAX_Q_DEPTH          = 32,
66         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
67
68         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
69          * CRPB needs alignment on a 256B boundary. Size == 256B
70          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
71          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
72          */
73         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
74         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
75         MV_MAX_SG_CT            = 176,
76         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
77         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
78
79         MV_PORTS_PER_HC         = 4,
80         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
81         MV_PORT_HC_SHIFT        = 2,
82         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
83         MV_PORT_MASK            = 3,
84
85         /* Host Flags */
86         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
87         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
88         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
89                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
90                                    ATA_FLAG_PIO_POLLING),
91         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
92
93         CRQB_FLAG_READ          = (1 << 0),
94         CRQB_TAG_SHIFT          = 1,
95         CRQB_CMD_ADDR_SHIFT     = 8,
96         CRQB_CMD_CS             = (0x2 << 11),
97         CRQB_CMD_LAST           = (1 << 15),
98
99         CRPB_FLAG_STATUS_SHIFT  = 8,
100
101         EPRD_FLAG_END_OF_TBL    = (1 << 31),
102
103         /* PCI interface registers */
104
105         PCI_COMMAND_OFS         = 0xc00,
106
107         PCI_MAIN_CMD_STS_OFS    = 0xd30,
108         STOP_PCI_MASTER         = (1 << 2),
109         PCI_MASTER_EMPTY        = (1 << 3),
110         GLOB_SFT_RST            = (1 << 4),
111
112         MV_PCI_MODE             = 0xd00,
113         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
114         MV_PCI_DISC_TIMER       = 0xd04,
115         MV_PCI_MSI_TRIGGER      = 0xc38,
116         MV_PCI_SERR_MASK        = 0xc28,
117         MV_PCI_XBAR_TMOUT       = 0x1d04,
118         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
119         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
120         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
121         MV_PCI_ERR_COMMAND      = 0x1d50,
122
123         PCI_IRQ_CAUSE_OFS               = 0x1d58,
124         PCI_IRQ_MASK_OFS                = 0x1d5c,
125         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
126
127         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
128         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
129         PORT0_ERR               = (1 << 0),     /* shift by port # */
130         PORT0_DONE              = (1 << 1),     /* shift by port # */
131         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
132         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
133         PCI_ERR                 = (1 << 18),
134         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
135         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
136         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
137         GPIO_INT                = (1 << 22),
138         SELF_INT                = (1 << 23),
139         TWSI_INT                = (1 << 24),
140         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
141         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
142                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
143                                    HC_MAIN_RSVD),
144
145         /* SATAHC registers */
146         HC_CFG_OFS              = 0,
147
148         HC_IRQ_CAUSE_OFS        = 0x14,
149         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
150         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
151         DEV_IRQ                 = (1 << 8),     /* shift by port # */
152
153         /* Shadow block registers */
154         SHD_BLK_OFS             = 0x100,
155         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
156
157         /* SATA registers */
158         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
159         SATA_ACTIVE_OFS         = 0x350,
160         PHY_MODE3               = 0x310,
161         PHY_MODE4               = 0x314,
162         PHY_MODE2               = 0x330,
163         MV5_PHY_MODE            = 0x74,
164         MV5_LT_MODE             = 0x30,
165         MV5_PHY_CTL             = 0x0C,
166         SATA_INTERFACE_CTL      = 0x050,
167
168         MV_M2_PREAMP_MASK       = 0x7e0,
169
170         /* Port registers */
171         EDMA_CFG_OFS            = 0,
172         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
173         EDMA_CFG_NCQ            = (1 << 5),
174         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
175         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
176         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
177
178         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
179         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
180         EDMA_ERR_D_PAR          = (1 << 0),
181         EDMA_ERR_PRD_PAR        = (1 << 1),
182         EDMA_ERR_DEV            = (1 << 2),
183         EDMA_ERR_DEV_DCON       = (1 << 3),
184         EDMA_ERR_DEV_CON        = (1 << 4),
185         EDMA_ERR_SERR           = (1 << 5),
186         EDMA_ERR_SELF_DIS       = (1 << 7),
187         EDMA_ERR_BIST_ASYNC     = (1 << 8),
188         EDMA_ERR_CRBQ_PAR       = (1 << 9),
189         EDMA_ERR_CRPB_PAR       = (1 << 10),
190         EDMA_ERR_INTRL_PAR      = (1 << 11),
191         EDMA_ERR_IORDY          = (1 << 12),
192         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
193         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
194         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
195         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
196         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
197         EDMA_ERR_TRANS_PROTO    = (1 << 31),
198         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
199                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
200                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
201                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
202                                    EDMA_ERR_LNK_DATA_RX |
203                                    EDMA_ERR_LNK_DATA_TX |
204                                    EDMA_ERR_TRANS_PROTO),
205
206         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
207         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
208
209         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
210         EDMA_REQ_Q_PTR_SHIFT    = 5,
211
212         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
213         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
214         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
215         EDMA_RSP_Q_PTR_SHIFT    = 3,
216
217         EDMA_CMD_OFS            = 0x28,
218         EDMA_EN                 = (1 << 0),
219         EDMA_DS                 = (1 << 1),
220         ATA_RST                 = (1 << 2),
221
222         EDMA_IORDY_TMOUT        = 0x34,
223         EDMA_ARB_CFG            = 0x38,
224
225         /* Host private flags (hp_flags) */
226         MV_HP_FLAG_MSI          = (1 << 0),
227         MV_HP_ERRATA_50XXB0     = (1 << 1),
228         MV_HP_ERRATA_50XXB2     = (1 << 2),
229         MV_HP_ERRATA_60X1B2     = (1 << 3),
230         MV_HP_ERRATA_60X1C0     = (1 << 4),
231         MV_HP_ERRATA_XX42A0     = (1 << 5),
232         MV_HP_50XX              = (1 << 6),
233         MV_HP_GEN_IIE           = (1 << 7),
234
235         /* Port private flags (pp_flags) */
236         MV_PP_FLAG_EDMA_EN      = (1 << 0),
237         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
238 };
239
240 #define IS_50XX(hpriv) ((hpriv)->hp_flags & MV_HP_50XX)
241 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
242 #define IS_GEN_I(hpriv) IS_50XX(hpriv)
243 #define IS_GEN_II(hpriv) IS_60XX(hpriv)
244 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
245
246 enum {
247         /* Our DMA boundary is determined by an ePRD being unable to handle
248          * anything larger than 64KB
249          */
250         MV_DMA_BOUNDARY         = 0xffffU,
251
252         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
253
254         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
255 };
256
257 enum chip_type {
258         chip_504x,
259         chip_508x,
260         chip_5080,
261         chip_604x,
262         chip_608x,
263         chip_6042,
264         chip_7042,
265 };
266
267 /* Command ReQuest Block: 32B */
268 struct mv_crqb {
269         u32                     sg_addr;
270         u32                     sg_addr_hi;
271         u16                     ctrl_flags;
272         u16                     ata_cmd[11];
273 };
274
275 struct mv_crqb_iie {
276         u32                     addr;
277         u32                     addr_hi;
278         u32                     flags;
279         u32                     len;
280         u32                     ata_cmd[4];
281 };
282
283 /* Command ResPonse Block: 8B */
284 struct mv_crpb {
285         u16                     id;
286         u16                     flags;
287         u32                     tmstmp;
288 };
289
290 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
291 struct mv_sg {
292         u32                     addr;
293         u32                     flags_size;
294         u32                     addr_hi;
295         u32                     reserved;
296 };
297
298 struct mv_port_priv {
299         struct mv_crqb          *crqb;
300         dma_addr_t              crqb_dma;
301         struct mv_crpb          *crpb;
302         dma_addr_t              crpb_dma;
303         struct mv_sg            *sg_tbl;
304         dma_addr_t              sg_tbl_dma;
305
306         unsigned                req_producer;           /* cp of req_in_ptr */
307         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
308         u32                     pp_flags;
309 };
310
311 struct mv_port_signal {
312         u32                     amps;
313         u32                     pre;
314 };
315
316 struct mv_host_priv;
317 struct mv_hw_ops {
318         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
319                            unsigned int port);
320         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
321         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
322                            void __iomem *mmio);
323         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
324                         unsigned int n_hc);
325         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
326         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
327 };
328
329 struct mv_host_priv {
330         u32                     hp_flags;
331         struct mv_port_signal   signal[8];
332         const struct mv_hw_ops  *ops;
333 };
334
335 static void mv_irq_clear(struct ata_port *ap);
336 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
337 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
338 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
339 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
340 static void mv_phy_reset(struct ata_port *ap);
341 static void __mv_phy_reset(struct ata_port *ap, int can_sleep);
342 static void mv_host_stop(struct ata_host_set *host_set);
343 static int mv_port_start(struct ata_port *ap);
344 static void mv_port_stop(struct ata_port *ap);
345 static void mv_qc_prep(struct ata_queued_cmd *qc);
346 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
347 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
348 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
349                                 struct pt_regs *regs);
350 static void mv_eng_timeout(struct ata_port *ap);
351 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
352
353 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
354                            unsigned int port);
355 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
356 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
357                            void __iomem *mmio);
358 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
359                         unsigned int n_hc);
360 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
361 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
362
363 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
364                            unsigned int port);
365 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
366 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
367                            void __iomem *mmio);
368 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
369                         unsigned int n_hc);
370 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
371 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
372 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
373                              unsigned int port_no);
374 static void mv_stop_and_reset(struct ata_port *ap);
375
376 static struct scsi_host_template mv_sht = {
377         .module                 = THIS_MODULE,
378         .name                   = DRV_NAME,
379         .ioctl                  = ata_scsi_ioctl,
380         .queuecommand           = ata_scsi_queuecmd,
381         .eh_strategy_handler    = ata_scsi_error,
382         .can_queue              = MV_USE_Q_DEPTH,
383         .this_id                = ATA_SHT_THIS_ID,
384         .sg_tablesize           = MV_MAX_SG_CT / 2,
385         .max_sectors            = ATA_MAX_SECTORS,
386         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
387         .emulated               = ATA_SHT_EMULATED,
388         .use_clustering         = ATA_SHT_USE_CLUSTERING,
389         .proc_name              = DRV_NAME,
390         .dma_boundary           = MV_DMA_BOUNDARY,
391         .slave_configure        = ata_scsi_slave_config,
392         .bios_param             = ata_std_bios_param,
393 };
394
395 static const struct ata_port_operations mv5_ops = {
396         .port_disable           = ata_port_disable,
397
398         .tf_load                = ata_tf_load,
399         .tf_read                = ata_tf_read,
400         .check_status           = ata_check_status,
401         .exec_command           = ata_exec_command,
402         .dev_select             = ata_std_dev_select,
403
404         .phy_reset              = mv_phy_reset,
405
406         .qc_prep                = mv_qc_prep,
407         .qc_issue               = mv_qc_issue,
408
409         .eng_timeout            = mv_eng_timeout,
410
411         .irq_handler            = mv_interrupt,
412         .irq_clear              = mv_irq_clear,
413
414         .scr_read               = mv5_scr_read,
415         .scr_write              = mv5_scr_write,
416
417         .port_start             = mv_port_start,
418         .port_stop              = mv_port_stop,
419         .host_stop              = mv_host_stop,
420 };
421
422 static const struct ata_port_operations mv6_ops = {
423         .port_disable           = ata_port_disable,
424
425         .tf_load                = ata_tf_load,
426         .tf_read                = ata_tf_read,
427         .check_status           = ata_check_status,
428         .exec_command           = ata_exec_command,
429         .dev_select             = ata_std_dev_select,
430
431         .phy_reset              = mv_phy_reset,
432
433         .qc_prep                = mv_qc_prep,
434         .qc_issue               = mv_qc_issue,
435
436         .eng_timeout            = mv_eng_timeout,
437
438         .irq_handler            = mv_interrupt,
439         .irq_clear              = mv_irq_clear,
440
441         .scr_read               = mv_scr_read,
442         .scr_write              = mv_scr_write,
443
444         .port_start             = mv_port_start,
445         .port_stop              = mv_port_stop,
446         .host_stop              = mv_host_stop,
447 };
448
449 static const struct ata_port_operations mv_iie_ops = {
450         .port_disable           = ata_port_disable,
451
452         .tf_load                = ata_tf_load,
453         .tf_read                = ata_tf_read,
454         .check_status           = ata_check_status,
455         .exec_command           = ata_exec_command,
456         .dev_select             = ata_std_dev_select,
457
458         .phy_reset              = mv_phy_reset,
459
460         .qc_prep                = mv_qc_prep_iie,
461         .qc_issue               = mv_qc_issue,
462
463         .eng_timeout            = mv_eng_timeout,
464
465         .irq_handler            = mv_interrupt,
466         .irq_clear              = mv_irq_clear,
467
468         .scr_read               = mv_scr_read,
469         .scr_write              = mv_scr_write,
470
471         .port_start             = mv_port_start,
472         .port_stop              = mv_port_stop,
473         .host_stop              = mv_host_stop,
474 };
475
476 static const struct ata_port_info mv_port_info[] = {
477         {  /* chip_504x */
478                 .sht            = &mv_sht,
479                 .host_flags     = MV_COMMON_FLAGS,
480                 .pio_mask       = 0x1f, /* pio0-4 */
481                 .udma_mask      = 0x7f, /* udma0-6 */
482                 .port_ops       = &mv5_ops,
483         },
484         {  /* chip_508x */
485                 .sht            = &mv_sht,
486                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
487                 .pio_mask       = 0x1f, /* pio0-4 */
488                 .udma_mask      = 0x7f, /* udma0-6 */
489                 .port_ops       = &mv5_ops,
490         },
491         {  /* chip_5080 */
492                 .sht            = &mv_sht,
493                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
494                 .pio_mask       = 0x1f, /* pio0-4 */
495                 .udma_mask      = 0x7f, /* udma0-6 */
496                 .port_ops       = &mv5_ops,
497         },
498         {  /* chip_604x */
499                 .sht            = &mv_sht,
500                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
501                 .pio_mask       = 0x1f, /* pio0-4 */
502                 .udma_mask      = 0x7f, /* udma0-6 */
503                 .port_ops       = &mv6_ops,
504         },
505         {  /* chip_608x */
506                 .sht            = &mv_sht,
507                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
508                                    MV_FLAG_DUAL_HC),
509                 .pio_mask       = 0x1f, /* pio0-4 */
510                 .udma_mask      = 0x7f, /* udma0-6 */
511                 .port_ops       = &mv6_ops,
512         },
513         {  /* chip_6042 */
514                 .sht            = &mv_sht,
515                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
516                 .pio_mask       = 0x1f, /* pio0-4 */
517                 .udma_mask      = 0x7f, /* udma0-6 */
518                 .port_ops       = &mv_iie_ops,
519         },
520         {  /* chip_7042 */
521                 .sht            = &mv_sht,
522                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
523                                    MV_FLAG_DUAL_HC),
524                 .pio_mask       = 0x1f, /* pio0-4 */
525                 .udma_mask      = 0x7f, /* udma0-6 */
526                 .port_ops       = &mv_iie_ops,
527         },
528 };
529
530 static const struct pci_device_id mv_pci_tbl[] = {
531         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
532         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
533         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
534         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
535
536         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
537         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
538         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6042), 0, 0, chip_6042},
539         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
540         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
541
542         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
543         {}                      /* terminate list */
544 };
545
546 static struct pci_driver mv_pci_driver = {
547         .name                   = DRV_NAME,
548         .id_table               = mv_pci_tbl,
549         .probe                  = mv_init_one,
550         .remove                 = ata_pci_remove_one,
551 };
552
553 static const struct mv_hw_ops mv5xxx_ops = {
554         .phy_errata             = mv5_phy_errata,
555         .enable_leds            = mv5_enable_leds,
556         .read_preamp            = mv5_read_preamp,
557         .reset_hc               = mv5_reset_hc,
558         .reset_flash            = mv5_reset_flash,
559         .reset_bus              = mv5_reset_bus,
560 };
561
562 static const struct mv_hw_ops mv6xxx_ops = {
563         .phy_errata             = mv6_phy_errata,
564         .enable_leds            = mv6_enable_leds,
565         .read_preamp            = mv6_read_preamp,
566         .reset_hc               = mv6_reset_hc,
567         .reset_flash            = mv6_reset_flash,
568         .reset_bus              = mv_reset_pci_bus,
569 };
570
571 /*
572  * module options
573  */
574 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
575
576
577 /*
578  * Functions
579  */
580
581 static inline void writelfl(unsigned long data, void __iomem *addr)
582 {
583         writel(data, addr);
584         (void) readl(addr);     /* flush to avoid PCI posted write */
585 }
586
587 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
588 {
589         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
590 }
591
592 static inline unsigned int mv_hc_from_port(unsigned int port)
593 {
594         return port >> MV_PORT_HC_SHIFT;
595 }
596
597 static inline unsigned int mv_hardport_from_port(unsigned int port)
598 {
599         return port & MV_PORT_MASK;
600 }
601
602 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
603                                                  unsigned int port)
604 {
605         return mv_hc_base(base, mv_hc_from_port(port));
606 }
607
608 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
609 {
610         return  mv_hc_base_from_port(base, port) +
611                 MV_SATAHC_ARBTR_REG_SZ +
612                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
613 }
614
615 static inline void __iomem *mv_ap_base(struct ata_port *ap)
616 {
617         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
618 }
619
620 static inline int mv_get_hc_count(unsigned long host_flags)
621 {
622         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
623 }
624
625 static void mv_irq_clear(struct ata_port *ap)
626 {
627 }
628
629 /**
630  *      mv_start_dma - Enable eDMA engine
631  *      @base: port base address
632  *      @pp: port private data
633  *
634  *      Verify the local cache of the eDMA state is accurate with an
635  *      assert.
636  *
637  *      LOCKING:
638  *      Inherited from caller.
639  */
640 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
641 {
642         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
643                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
644                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
645         }
646         assert(EDMA_EN & readl(base + EDMA_CMD_OFS));
647 }
648
649 /**
650  *      mv_stop_dma - Disable eDMA engine
651  *      @ap: ATA channel to manipulate
652  *
653  *      Verify the local cache of the eDMA state is accurate with an
654  *      assert.
655  *
656  *      LOCKING:
657  *      Inherited from caller.
658  */
659 static void mv_stop_dma(struct ata_port *ap)
660 {
661         void __iomem *port_mmio = mv_ap_base(ap);
662         struct mv_port_priv *pp = ap->private_data;
663         u32 reg;
664         int i;
665
666         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
667                 /* Disable EDMA if active.   The disable bit auto clears.
668                  */
669                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
670                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
671         } else {
672                 assert(!(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS)));
673         }
674
675         /* now properly wait for the eDMA to stop */
676         for (i = 1000; i > 0; i--) {
677                 reg = readl(port_mmio + EDMA_CMD_OFS);
678                 if (!(EDMA_EN & reg)) {
679                         break;
680                 }
681                 udelay(100);
682         }
683
684         if (EDMA_EN & reg) {
685                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
686                 /* FIXME: Consider doing a reset here to recover */
687         }
688 }
689
690 #ifdef ATA_DEBUG
691 static void mv_dump_mem(void __iomem *start, unsigned bytes)
692 {
693         int b, w;
694         for (b = 0; b < bytes; ) {
695                 DPRINTK("%p: ", start + b);
696                 for (w = 0; b < bytes && w < 4; w++) {
697                         printk("%08x ",readl(start + b));
698                         b += sizeof(u32);
699                 }
700                 printk("\n");
701         }
702 }
703 #endif
704
705 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
706 {
707 #ifdef ATA_DEBUG
708         int b, w;
709         u32 dw;
710         for (b = 0; b < bytes; ) {
711                 DPRINTK("%02x: ", b);
712                 for (w = 0; b < bytes && w < 4; w++) {
713                         (void) pci_read_config_dword(pdev,b,&dw);
714                         printk("%08x ",dw);
715                         b += sizeof(u32);
716                 }
717                 printk("\n");
718         }
719 #endif
720 }
721 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
722                              struct pci_dev *pdev)
723 {
724 #ifdef ATA_DEBUG
725         void __iomem *hc_base = mv_hc_base(mmio_base,
726                                            port >> MV_PORT_HC_SHIFT);
727         void __iomem *port_base;
728         int start_port, num_ports, p, start_hc, num_hcs, hc;
729
730         if (0 > port) {
731                 start_hc = start_port = 0;
732                 num_ports = 8;          /* shld be benign for 4 port devs */
733                 num_hcs = 2;
734         } else {
735                 start_hc = port >> MV_PORT_HC_SHIFT;
736                 start_port = port;
737                 num_ports = num_hcs = 1;
738         }
739         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
740                 num_ports > 1 ? num_ports - 1 : start_port);
741
742         if (NULL != pdev) {
743                 DPRINTK("PCI config space regs:\n");
744                 mv_dump_pci_cfg(pdev, 0x68);
745         }
746         DPRINTK("PCI regs:\n");
747         mv_dump_mem(mmio_base+0xc00, 0x3c);
748         mv_dump_mem(mmio_base+0xd00, 0x34);
749         mv_dump_mem(mmio_base+0xf00, 0x4);
750         mv_dump_mem(mmio_base+0x1d00, 0x6c);
751         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
752                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
753                 DPRINTK("HC regs (HC %i):\n", hc);
754                 mv_dump_mem(hc_base, 0x1c);
755         }
756         for (p = start_port; p < start_port + num_ports; p++) {
757                 port_base = mv_port_base(mmio_base, p);
758                 DPRINTK("EDMA regs (port %i):\n",p);
759                 mv_dump_mem(port_base, 0x54);
760                 DPRINTK("SATA regs (port %i):\n",p);
761                 mv_dump_mem(port_base+0x300, 0x60);
762         }
763 #endif
764 }
765
766 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
767 {
768         unsigned int ofs;
769
770         switch (sc_reg_in) {
771         case SCR_STATUS:
772         case SCR_CONTROL:
773         case SCR_ERROR:
774                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
775                 break;
776         case SCR_ACTIVE:
777                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
778                 break;
779         default:
780                 ofs = 0xffffffffU;
781                 break;
782         }
783         return ofs;
784 }
785
786 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
787 {
788         unsigned int ofs = mv_scr_offset(sc_reg_in);
789
790         if (0xffffffffU != ofs) {
791                 return readl(mv_ap_base(ap) + ofs);
792         } else {
793                 return (u32) ofs;
794         }
795 }
796
797 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
798 {
799         unsigned int ofs = mv_scr_offset(sc_reg_in);
800
801         if (0xffffffffU != ofs) {
802                 writelfl(val, mv_ap_base(ap) + ofs);
803         }
804 }
805
806 /**
807  *      mv_host_stop - Host specific cleanup/stop routine.
808  *      @host_set: host data structure
809  *
810  *      Disable ints, cleanup host memory, call general purpose
811  *      host_stop.
812  *
813  *      LOCKING:
814  *      Inherited from caller.
815  */
816 static void mv_host_stop(struct ata_host_set *host_set)
817 {
818         struct mv_host_priv *hpriv = host_set->private_data;
819         struct pci_dev *pdev = to_pci_dev(host_set->dev);
820
821         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
822                 pci_disable_msi(pdev);
823         } else {
824                 pci_intx(pdev, 0);
825         }
826         kfree(hpriv);
827         ata_host_stop(host_set);
828 }
829
830 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
831 {
832         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
833 }
834
835 static void mv_edma_cfg(struct mv_host_priv *hpriv, void __iomem *port_mmio)
836 {
837         u32 cfg = readl(port_mmio + EDMA_CFG_OFS);
838
839         /* set up non-NCQ EDMA configuration */
840         cfg &= ~0x1f;           /* clear queue depth */
841         cfg &= ~EDMA_CFG_NCQ;   /* clear NCQ mode */
842         cfg &= ~(1 << 9);       /* disable equeue */
843
844         if (IS_GEN_I(hpriv))
845                 cfg |= (1 << 8);        /* enab config burst size mask */
846
847         else if (IS_GEN_II(hpriv))
848                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
849
850         else if (IS_GEN_IIE(hpriv)) {
851                 cfg |= (1 << 23);       /* dis RX PM port mask */
852                 cfg &= ~(1 << 16);      /* dis FIS-based switching (for now) */
853                 cfg &= ~(1 << 19);      /* dis 128-entry queue (for now?) */
854                 cfg |= (1 << 18);       /* enab early completion */
855                 cfg |= (1 << 17);       /* enab host q cache */
856                 cfg |= (1 << 22);       /* enab cutthrough */
857         }
858
859         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
860 }
861
862 /**
863  *      mv_port_start - Port specific init/start routine.
864  *      @ap: ATA channel to manipulate
865  *
866  *      Allocate and point to DMA memory, init port private memory,
867  *      zero indices.
868  *
869  *      LOCKING:
870  *      Inherited from caller.
871  */
872 static int mv_port_start(struct ata_port *ap)
873 {
874         struct device *dev = ap->host_set->dev;
875         struct mv_host_priv *hpriv = ap->host_set->private_data;
876         struct mv_port_priv *pp;
877         void __iomem *port_mmio = mv_ap_base(ap);
878         void *mem;
879         dma_addr_t mem_dma;
880         int rc = -ENOMEM;
881
882         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
883         if (!pp)
884                 goto err_out;
885         memset(pp, 0, sizeof(*pp));
886
887         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
888                                  GFP_KERNEL);
889         if (!mem)
890                 goto err_out_pp;
891         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
892
893         rc = ata_pad_alloc(ap, dev);
894         if (rc)
895                 goto err_out_priv;
896
897         /* First item in chunk of DMA memory:
898          * 32-slot command request table (CRQB), 32 bytes each in size
899          */
900         pp->crqb = mem;
901         pp->crqb_dma = mem_dma;
902         mem += MV_CRQB_Q_SZ;
903         mem_dma += MV_CRQB_Q_SZ;
904
905         /* Second item:
906          * 32-slot command response table (CRPB), 8 bytes each in size
907          */
908         pp->crpb = mem;
909         pp->crpb_dma = mem_dma;
910         mem += MV_CRPB_Q_SZ;
911         mem_dma += MV_CRPB_Q_SZ;
912
913         /* Third item:
914          * Table of scatter-gather descriptors (ePRD), 16 bytes each
915          */
916         pp->sg_tbl = mem;
917         pp->sg_tbl_dma = mem_dma;
918
919         mv_edma_cfg(hpriv, port_mmio);
920
921         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
922         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
923                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
924
925         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
926                 writelfl(pp->crqb_dma & 0xffffffff,
927                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
928         else
929                 writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
930
931         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
932
933         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
934                 writelfl(pp->crpb_dma & 0xffffffff,
935                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
936         else
937                 writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
938
939         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
940                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
941
942         pp->req_producer = pp->rsp_consumer = 0;
943
944         /* Don't turn on EDMA here...do it before DMA commands only.  Else
945          * we'll be unable to send non-data, PIO, etc due to restricted access
946          * to shadow regs.
947          */
948         ap->private_data = pp;
949         return 0;
950
951 err_out_priv:
952         mv_priv_free(pp, dev);
953 err_out_pp:
954         kfree(pp);
955 err_out:
956         return rc;
957 }
958
959 /**
960  *      mv_port_stop - Port specific cleanup/stop routine.
961  *      @ap: ATA channel to manipulate
962  *
963  *      Stop DMA, cleanup port memory.
964  *
965  *      LOCKING:
966  *      This routine uses the host_set lock to protect the DMA stop.
967  */
968 static void mv_port_stop(struct ata_port *ap)
969 {
970         struct device *dev = ap->host_set->dev;
971         struct mv_port_priv *pp = ap->private_data;
972         unsigned long flags;
973
974         spin_lock_irqsave(&ap->host_set->lock, flags);
975         mv_stop_dma(ap);
976         spin_unlock_irqrestore(&ap->host_set->lock, flags);
977
978         ap->private_data = NULL;
979         ata_pad_free(ap, dev);
980         mv_priv_free(pp, dev);
981         kfree(pp);
982 }
983
984 /**
985  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
986  *      @qc: queued command whose SG list to source from
987  *
988  *      Populate the SG list and mark the last entry.
989  *
990  *      LOCKING:
991  *      Inherited from caller.
992  */
993 static void mv_fill_sg(struct ata_queued_cmd *qc)
994 {
995         struct mv_port_priv *pp = qc->ap->private_data;
996         unsigned int i = 0;
997         struct scatterlist *sg;
998
999         ata_for_each_sg(sg, qc) {
1000                 dma_addr_t addr;
1001                 u32 sg_len, len, offset;
1002
1003                 addr = sg_dma_address(sg);
1004                 sg_len = sg_dma_len(sg);
1005
1006                 while (sg_len) {
1007                         offset = addr & MV_DMA_BOUNDARY;
1008                         len = sg_len;
1009                         if ((offset + sg_len) > 0x10000)
1010                                 len = 0x10000 - offset;
1011
1012                         pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
1013                         pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
1014                         pp->sg_tbl[i].flags_size = cpu_to_le32(len);
1015
1016                         sg_len -= len;
1017                         addr += len;
1018
1019                         if (!sg_len && ata_sg_is_last(sg, qc))
1020                                 pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1021
1022                         i++;
1023                 }
1024         }
1025 }
1026
1027 static inline unsigned mv_inc_q_index(unsigned *index)
1028 {
1029         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
1030         return *index;
1031 }
1032
1033 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
1034 {
1035         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1036                 (last ? CRQB_CMD_LAST : 0);
1037 }
1038
1039 /**
1040  *      mv_qc_prep - Host specific command preparation.
1041  *      @qc: queued command to prepare
1042  *
1043  *      This routine simply redirects to the general purpose routine
1044  *      if command is not DMA.  Else, it handles prep of the CRQB
1045  *      (command request block), does some sanity checking, and calls
1046  *      the SG load routine.
1047  *
1048  *      LOCKING:
1049  *      Inherited from caller.
1050  */
1051 static void mv_qc_prep(struct ata_queued_cmd *qc)
1052 {
1053         struct ata_port *ap = qc->ap;
1054         struct mv_port_priv *pp = ap->private_data;
1055         u16 *cw;
1056         struct ata_taskfile *tf;
1057         u16 flags = 0;
1058
1059         if (ATA_PROT_DMA != qc->tf.protocol)
1060                 return;
1061
1062         /* the req producer index should be the same as we remember it */
1063         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
1064                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1065                pp->req_producer);
1066
1067         /* Fill in command request block
1068          */
1069         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1070                 flags |= CRQB_FLAG_READ;
1071         assert(MV_MAX_Q_DEPTH > qc->tag);
1072         flags |= qc->tag << CRQB_TAG_SHIFT;
1073
1074         pp->crqb[pp->req_producer].sg_addr =
1075                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1076         pp->crqb[pp->req_producer].sg_addr_hi =
1077                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1078         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
1079
1080         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
1081         tf = &qc->tf;
1082
1083         /* Sadly, the CRQB cannot accomodate all registers--there are
1084          * only 11 bytes...so we must pick and choose required
1085          * registers based on the command.  So, we drop feature and
1086          * hob_feature for [RW] DMA commands, but they are needed for
1087          * NCQ.  NCQ will drop hob_nsect.
1088          */
1089         switch (tf->command) {
1090         case ATA_CMD_READ:
1091         case ATA_CMD_READ_EXT:
1092         case ATA_CMD_WRITE:
1093         case ATA_CMD_WRITE_EXT:
1094                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1095                 break;
1096 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
1097         case ATA_CMD_FPDMA_READ:
1098         case ATA_CMD_FPDMA_WRITE:
1099                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1100                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1101                 break;
1102 #endif                          /* FIXME: remove this line when NCQ added */
1103         default:
1104                 /* The only other commands EDMA supports in non-queued and
1105                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1106                  * of which are defined/used by Linux.  If we get here, this
1107                  * driver needs work.
1108                  *
1109                  * FIXME: modify libata to give qc_prep a return value and
1110                  * return error here.
1111                  */
1112                 BUG_ON(tf->command);
1113                 break;
1114         }
1115         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1116         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1117         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1118         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1119         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1120         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1121         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1122         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1123         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1124
1125         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1126                 return;
1127         mv_fill_sg(qc);
1128 }
1129
1130 /**
1131  *      mv_qc_prep_iie - Host specific command preparation.
1132  *      @qc: queued command to prepare
1133  *
1134  *      This routine simply redirects to the general purpose routine
1135  *      if command is not DMA.  Else, it handles prep of the CRQB
1136  *      (command request block), does some sanity checking, and calls
1137  *      the SG load routine.
1138  *
1139  *      LOCKING:
1140  *      Inherited from caller.
1141  */
1142 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1143 {
1144         struct ata_port *ap = qc->ap;
1145         struct mv_port_priv *pp = ap->private_data;
1146         struct mv_crqb_iie *crqb;
1147         struct ata_taskfile *tf;
1148         u32 flags = 0;
1149
1150         if (ATA_PROT_DMA != qc->tf.protocol)
1151                 return;
1152
1153         /* the req producer index should be the same as we remember it */
1154         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
1155                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1156                pp->req_producer);
1157
1158         /* Fill in Gen IIE command request block
1159          */
1160         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1161                 flags |= CRQB_FLAG_READ;
1162
1163         assert(MV_MAX_Q_DEPTH > qc->tag);
1164         flags |= qc->tag << CRQB_TAG_SHIFT;
1165
1166         crqb = (struct mv_crqb_iie *) &pp->crqb[pp->req_producer];
1167         crqb->addr = cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1168         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1169         crqb->flags = cpu_to_le32(flags);
1170
1171         tf = &qc->tf;
1172         crqb->ata_cmd[0] = cpu_to_le32(
1173                         (tf->command << 16) |
1174                         (tf->feature << 24)
1175                 );
1176         crqb->ata_cmd[1] = cpu_to_le32(
1177                         (tf->lbal << 0) |
1178                         (tf->lbam << 8) |
1179                         (tf->lbah << 16) |
1180                         (tf->device << 24)
1181                 );
1182         crqb->ata_cmd[2] = cpu_to_le32(
1183                         (tf->hob_lbal << 0) |
1184                         (tf->hob_lbam << 8) |
1185                         (tf->hob_lbah << 16) |
1186                         (tf->hob_feature << 24)
1187                 );
1188         crqb->ata_cmd[3] = cpu_to_le32(
1189                         (tf->nsect << 0) |
1190                         (tf->hob_nsect << 8)
1191                 );
1192
1193         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1194                 return;
1195         mv_fill_sg(qc);
1196 }
1197
1198 /**
1199  *      mv_qc_issue - Initiate a command to the host
1200  *      @qc: queued command to start
1201  *
1202  *      This routine simply redirects to the general purpose routine
1203  *      if command is not DMA.  Else, it sanity checks our local
1204  *      caches of the request producer/consumer indices then enables
1205  *      DMA and bumps the request producer index.
1206  *
1207  *      LOCKING:
1208  *      Inherited from caller.
1209  */
1210 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1211 {
1212         void __iomem *port_mmio = mv_ap_base(qc->ap);
1213         struct mv_port_priv *pp = qc->ap->private_data;
1214         u32 in_ptr;
1215
1216         if (ATA_PROT_DMA != qc->tf.protocol) {
1217                 /* We're about to send a non-EDMA capable command to the
1218                  * port.  Turn off EDMA so there won't be problems accessing
1219                  * shadow block, etc registers.
1220                  */
1221                 mv_stop_dma(qc->ap);
1222                 return ata_qc_issue_prot(qc);
1223         }
1224
1225         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1226
1227         /* the req producer index should be the same as we remember it */
1228         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1229                pp->req_producer);
1230         /* until we do queuing, the queue should be empty at this point */
1231         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1232                ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
1233                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1234
1235         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
1236
1237         mv_start_dma(port_mmio, pp);
1238
1239         /* and write the request in pointer to kick the EDMA to life */
1240         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1241         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
1242         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1243
1244         return 0;
1245 }
1246
1247 /**
1248  *      mv_get_crpb_status - get status from most recently completed cmd
1249  *      @ap: ATA channel to manipulate
1250  *
1251  *      This routine is for use when the port is in DMA mode, when it
1252  *      will be using the CRPB (command response block) method of
1253  *      returning command completion information.  We assert indices
1254  *      are good, grab status, and bump the response consumer index to
1255  *      prove that we're up to date.
1256  *
1257  *      LOCKING:
1258  *      Inherited from caller.
1259  */
1260 static u8 mv_get_crpb_status(struct ata_port *ap)
1261 {
1262         void __iomem *port_mmio = mv_ap_base(ap);
1263         struct mv_port_priv *pp = ap->private_data;
1264         u32 out_ptr;
1265
1266         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1267
1268         /* the response consumer index should be the same as we remember it */
1269         assert(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1270                pp->rsp_consumer);
1271
1272         /* increment our consumer index... */
1273         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1274
1275         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1276         assert(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1277                  EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1278                pp->rsp_consumer);
1279
1280         /* write out our inc'd consumer index so EDMA knows we're caught up */
1281         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1282         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1283         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1284
1285         /* Return ATA status register for completed CRPB */
1286         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1287 }
1288
1289 /**
1290  *      mv_err_intr - Handle error interrupts on the port
1291  *      @ap: ATA channel to manipulate
1292  *
1293  *      In most cases, just clear the interrupt and move on.  However,
1294  *      some cases require an eDMA reset, which is done right before
1295  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1296  *      clear of pending errors in the SATA SERROR register.  Finally,
1297  *      if the port disabled DMA, update our cached copy to match.
1298  *
1299  *      LOCKING:
1300  *      Inherited from caller.
1301  */
1302 static void mv_err_intr(struct ata_port *ap)
1303 {
1304         void __iomem *port_mmio = mv_ap_base(ap);
1305         u32 edma_err_cause, serr = 0;
1306
1307         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1308
1309         if (EDMA_ERR_SERR & edma_err_cause) {
1310                 serr = scr_read(ap, SCR_ERROR);
1311                 scr_write_flush(ap, SCR_ERROR, serr);
1312         }
1313         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1314                 struct mv_port_priv *pp = ap->private_data;
1315                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1316         }
1317         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1318                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1319
1320         /* Clear EDMA now that SERR cleanup done */
1321         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1322
1323         /* check for fatal here and recover if needed */
1324         if (EDMA_ERR_FATAL & edma_err_cause) {
1325                 mv_stop_and_reset(ap);
1326         }
1327 }
1328
1329 /**
1330  *      mv_host_intr - Handle all interrupts on the given host controller
1331  *      @host_set: host specific structure
1332  *      @relevant: port error bits relevant to this host controller
1333  *      @hc: which host controller we're to look at
1334  *
1335  *      Read then write clear the HC interrupt status then walk each
1336  *      port connected to the HC and see if it needs servicing.  Port
1337  *      success ints are reported in the HC interrupt status reg, the
1338  *      port error ints are reported in the higher level main
1339  *      interrupt status register and thus are passed in via the
1340  *      'relevant' argument.
1341  *
1342  *      LOCKING:
1343  *      Inherited from caller.
1344  */
1345 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1346                          unsigned int hc)
1347 {
1348         void __iomem *mmio = host_set->mmio_base;
1349         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1350         struct ata_port *ap;
1351         struct ata_queued_cmd *qc;
1352         u32 hc_irq_cause;
1353         int shift, port, port0, hard_port, handled;
1354         unsigned int err_mask;
1355         u8 ata_status = 0;
1356
1357         if (hc == 0) {
1358                 port0 = 0;
1359         } else {
1360                 port0 = MV_PORTS_PER_HC;
1361         }
1362
1363         /* we'll need the HC success int register in most cases */
1364         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1365         if (hc_irq_cause) {
1366                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1367         }
1368
1369         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1370                 hc,relevant,hc_irq_cause);
1371
1372         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1373                 ap = host_set->ports[port];
1374                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1375                 handled = 0;    /* ensure ata_status is set if handled++ */
1376
1377                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1378                         /* new CRPB on the queue; just one at a time until NCQ
1379                          */
1380                         ata_status = mv_get_crpb_status(ap);
1381                         handled++;
1382                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1383                         /* received ATA IRQ; read the status reg to clear INTRQ
1384                          */
1385                         ata_status = readb((void __iomem *)
1386                                            ap->ioaddr.status_addr);
1387                         handled++;
1388                 }
1389
1390                 if (ap && (ap->flags & ATA_FLAG_PORT_DISABLED))
1391                         continue;
1392
1393                 err_mask = ac_err_mask(ata_status);
1394
1395                 shift = port << 1;              /* (port * 2) */
1396                 if (port >= MV_PORTS_PER_HC) {
1397                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1398                 }
1399                 if ((PORT0_ERR << shift) & relevant) {
1400                         mv_err_intr(ap);
1401                         err_mask |= AC_ERR_OTHER;
1402                         handled++;
1403                 }
1404
1405                 if (handled && ap) {
1406                         qc = ata_qc_from_tag(ap, ap->active_tag);
1407                         if (NULL != qc) {
1408                                 VPRINTK("port %u IRQ found for qc, "
1409                                         "ata_status 0x%x\n", port,ata_status);
1410                                 /* mark qc status appropriately */
1411                                 if (!(qc->tf.flags & ATA_TFLAG_POLLING)) {
1412                                         qc->err_mask |= err_mask;
1413                                         ata_qc_complete(qc);
1414                                 }
1415                         }
1416                 }
1417         }
1418         VPRINTK("EXIT\n");
1419 }
1420
1421 /**
1422  *      mv_interrupt -
1423  *      @irq: unused
1424  *      @dev_instance: private data; in this case the host structure
1425  *      @regs: unused
1426  *
1427  *      Read the read only register to determine if any host
1428  *      controllers have pending interrupts.  If so, call lower level
1429  *      routine to handle.  Also check for PCI errors which are only
1430  *      reported here.
1431  *
1432  *      LOCKING:
1433  *      This routine holds the host_set lock while processing pending
1434  *      interrupts.
1435  */
1436 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1437                                 struct pt_regs *regs)
1438 {
1439         struct ata_host_set *host_set = dev_instance;
1440         unsigned int hc, handled = 0, n_hcs;
1441         void __iomem *mmio = host_set->mmio_base;
1442         u32 irq_stat;
1443
1444         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1445
1446         /* check the cases where we either have nothing pending or have read
1447          * a bogus register value which can indicate HW removal or PCI fault
1448          */
1449         if (!irq_stat || (0xffffffffU == irq_stat)) {
1450                 return IRQ_NONE;
1451         }
1452
1453         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1454         spin_lock(&host_set->lock);
1455
1456         for (hc = 0; hc < n_hcs; hc++) {
1457                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1458                 if (relevant) {
1459                         mv_host_intr(host_set, relevant, hc);
1460                         handled++;
1461                 }
1462         }
1463         if (PCI_ERR & irq_stat) {
1464                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1465                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1466
1467                 DPRINTK("All regs @ PCI error\n");
1468                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1469
1470                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1471                 handled++;
1472         }
1473         spin_unlock(&host_set->lock);
1474
1475         return IRQ_RETVAL(handled);
1476 }
1477
1478 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
1479 {
1480         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
1481         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
1482
1483         return hc_mmio + ofs;
1484 }
1485
1486 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
1487 {
1488         unsigned int ofs;
1489
1490         switch (sc_reg_in) {
1491         case SCR_STATUS:
1492         case SCR_ERROR:
1493         case SCR_CONTROL:
1494                 ofs = sc_reg_in * sizeof(u32);
1495                 break;
1496         default:
1497                 ofs = 0xffffffffU;
1498                 break;
1499         }
1500         return ofs;
1501 }
1502
1503 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
1504 {
1505         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1506         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1507
1508         if (ofs != 0xffffffffU)
1509                 return readl(mmio + ofs);
1510         else
1511                 return (u32) ofs;
1512 }
1513
1514 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1515 {
1516         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1517         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1518
1519         if (ofs != 0xffffffffU)
1520                 writelfl(val, mmio + ofs);
1521 }
1522
1523 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1524 {
1525         u8 rev_id;
1526         int early_5080;
1527
1528         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1529
1530         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1531
1532         if (!early_5080) {
1533                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1534                 tmp |= (1 << 0);
1535                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1536         }
1537
1538         mv_reset_pci_bus(pdev, mmio);
1539 }
1540
1541 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1542 {
1543         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1544 }
1545
1546 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1547                            void __iomem *mmio)
1548 {
1549         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
1550         u32 tmp;
1551
1552         tmp = readl(phy_mmio + MV5_PHY_MODE);
1553
1554         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
1555         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
1556 }
1557
1558 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1559 {
1560         u32 tmp;
1561
1562         writel(0, mmio + MV_GPIO_PORT_CTL);
1563
1564         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1565
1566         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1567         tmp |= ~(1 << 0);
1568         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1569 }
1570
1571 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1572                            unsigned int port)
1573 {
1574         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
1575         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
1576         u32 tmp;
1577         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
1578
1579         if (fix_apm_sq) {
1580                 tmp = readl(phy_mmio + MV5_LT_MODE);
1581                 tmp |= (1 << 19);
1582                 writel(tmp, phy_mmio + MV5_LT_MODE);
1583
1584                 tmp = readl(phy_mmio + MV5_PHY_CTL);
1585                 tmp &= ~0x3;
1586                 tmp |= 0x1;
1587                 writel(tmp, phy_mmio + MV5_PHY_CTL);
1588         }
1589
1590         tmp = readl(phy_mmio + MV5_PHY_MODE);
1591         tmp &= ~mask;
1592         tmp |= hpriv->signal[port].pre;
1593         tmp |= hpriv->signal[port].amps;
1594         writel(tmp, phy_mmio + MV5_PHY_MODE);
1595 }
1596
1597
1598 #undef ZERO
1599 #define ZERO(reg) writel(0, port_mmio + (reg))
1600 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
1601                              unsigned int port)
1602 {
1603         void __iomem *port_mmio = mv_port_base(mmio, port);
1604
1605         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1606
1607         mv_channel_reset(hpriv, mmio, port);
1608
1609         ZERO(0x028);    /* command */
1610         writel(0x11f, port_mmio + EDMA_CFG_OFS);
1611         ZERO(0x004);    /* timer */
1612         ZERO(0x008);    /* irq err cause */
1613         ZERO(0x00c);    /* irq err mask */
1614         ZERO(0x010);    /* rq bah */
1615         ZERO(0x014);    /* rq inp */
1616         ZERO(0x018);    /* rq outp */
1617         ZERO(0x01c);    /* respq bah */
1618         ZERO(0x024);    /* respq outp */
1619         ZERO(0x020);    /* respq inp */
1620         ZERO(0x02c);    /* test control */
1621         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
1622 }
1623 #undef ZERO
1624
1625 #define ZERO(reg) writel(0, hc_mmio + (reg))
1626 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1627                         unsigned int hc)
1628 {
1629         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1630         u32 tmp;
1631
1632         ZERO(0x00c);
1633         ZERO(0x010);
1634         ZERO(0x014);
1635         ZERO(0x018);
1636
1637         tmp = readl(hc_mmio + 0x20);
1638         tmp &= 0x1c1c1c1c;
1639         tmp |= 0x03030303;
1640         writel(tmp, hc_mmio + 0x20);
1641 }
1642 #undef ZERO
1643
1644 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1645                         unsigned int n_hc)
1646 {
1647         unsigned int hc, port;
1648
1649         for (hc = 0; hc < n_hc; hc++) {
1650                 for (port = 0; port < MV_PORTS_PER_HC; port++)
1651                         mv5_reset_hc_port(hpriv, mmio,
1652                                           (hc * MV_PORTS_PER_HC) + port);
1653
1654                 mv5_reset_one_hc(hpriv, mmio, hc);
1655         }
1656
1657         return 0;
1658 }
1659
1660 #undef ZERO
1661 #define ZERO(reg) writel(0, mmio + (reg))
1662 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
1663 {
1664         u32 tmp;
1665
1666         tmp = readl(mmio + MV_PCI_MODE);
1667         tmp &= 0xff00ffff;
1668         writel(tmp, mmio + MV_PCI_MODE);
1669
1670         ZERO(MV_PCI_DISC_TIMER);
1671         ZERO(MV_PCI_MSI_TRIGGER);
1672         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
1673         ZERO(HC_MAIN_IRQ_MASK_OFS);
1674         ZERO(MV_PCI_SERR_MASK);
1675         ZERO(PCI_IRQ_CAUSE_OFS);
1676         ZERO(PCI_IRQ_MASK_OFS);
1677         ZERO(MV_PCI_ERR_LOW_ADDRESS);
1678         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
1679         ZERO(MV_PCI_ERR_ATTRIBUTE);
1680         ZERO(MV_PCI_ERR_COMMAND);
1681 }
1682 #undef ZERO
1683
1684 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1685 {
1686         u32 tmp;
1687
1688         mv5_reset_flash(hpriv, mmio);
1689
1690         tmp = readl(mmio + MV_GPIO_PORT_CTL);
1691         tmp &= 0x3;
1692         tmp |= (1 << 5) | (1 << 6);
1693         writel(tmp, mmio + MV_GPIO_PORT_CTL);
1694 }
1695
1696 /**
1697  *      mv6_reset_hc - Perform the 6xxx global soft reset
1698  *      @mmio: base address of the HBA
1699  *
1700  *      This routine only applies to 6xxx parts.
1701  *
1702  *      LOCKING:
1703  *      Inherited from caller.
1704  */
1705 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1706                         unsigned int n_hc)
1707 {
1708         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
1709         int i, rc = 0;
1710         u32 t;
1711
1712         /* Following procedure defined in PCI "main command and status
1713          * register" table.
1714          */
1715         t = readl(reg);
1716         writel(t | STOP_PCI_MASTER, reg);
1717
1718         for (i = 0; i < 1000; i++) {
1719                 udelay(1);
1720                 t = readl(reg);
1721                 if (PCI_MASTER_EMPTY & t) {
1722                         break;
1723                 }
1724         }
1725         if (!(PCI_MASTER_EMPTY & t)) {
1726                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
1727                 rc = 1;
1728                 goto done;
1729         }
1730
1731         /* set reset */
1732         i = 5;
1733         do {
1734                 writel(t | GLOB_SFT_RST, reg);
1735                 t = readl(reg);
1736                 udelay(1);
1737         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
1738
1739         if (!(GLOB_SFT_RST & t)) {
1740                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
1741                 rc = 1;
1742                 goto done;
1743         }
1744
1745         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
1746         i = 5;
1747         do {
1748                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
1749                 t = readl(reg);
1750                 udelay(1);
1751         } while ((GLOB_SFT_RST & t) && (i-- > 0));
1752
1753         if (GLOB_SFT_RST & t) {
1754                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
1755                 rc = 1;
1756         }
1757 done:
1758         return rc;
1759 }
1760
1761 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1762                            void __iomem *mmio)
1763 {
1764         void __iomem *port_mmio;
1765         u32 tmp;
1766
1767         tmp = readl(mmio + MV_RESET_CFG);
1768         if ((tmp & (1 << 0)) == 0) {
1769                 hpriv->signal[idx].amps = 0x7 << 8;
1770                 hpriv->signal[idx].pre = 0x1 << 5;
1771                 return;
1772         }
1773
1774         port_mmio = mv_port_base(mmio, idx);
1775         tmp = readl(port_mmio + PHY_MODE2);
1776
1777         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1778         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1779 }
1780
1781 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1782 {
1783         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1784 }
1785
1786 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1787                            unsigned int port)
1788 {
1789         void __iomem *port_mmio = mv_port_base(mmio, port);
1790
1791         u32 hp_flags = hpriv->hp_flags;
1792         int fix_phy_mode2 =
1793                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1794         int fix_phy_mode4 =
1795                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1796         u32 m2, tmp;
1797
1798         if (fix_phy_mode2) {
1799                 m2 = readl(port_mmio + PHY_MODE2);
1800                 m2 &= ~(1 << 16);
1801                 m2 |= (1 << 31);
1802                 writel(m2, port_mmio + PHY_MODE2);
1803
1804                 udelay(200);
1805
1806                 m2 = readl(port_mmio + PHY_MODE2);
1807                 m2 &= ~((1 << 16) | (1 << 31));
1808                 writel(m2, port_mmio + PHY_MODE2);
1809
1810                 udelay(200);
1811         }
1812
1813         /* who knows what this magic does */
1814         tmp = readl(port_mmio + PHY_MODE3);
1815         tmp &= ~0x7F800000;
1816         tmp |= 0x2A800000;
1817         writel(tmp, port_mmio + PHY_MODE3);
1818
1819         if (fix_phy_mode4) {
1820                 u32 m4;
1821
1822                 m4 = readl(port_mmio + PHY_MODE4);
1823
1824                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1825                         tmp = readl(port_mmio + 0x310);
1826
1827                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1828
1829                 writel(m4, port_mmio + PHY_MODE4);
1830
1831                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1832                         writel(tmp, port_mmio + 0x310);
1833         }
1834
1835         /* Revert values of pre-emphasis and signal amps to the saved ones */
1836         m2 = readl(port_mmio + PHY_MODE2);
1837
1838         m2 &= ~MV_M2_PREAMP_MASK;
1839         m2 |= hpriv->signal[port].amps;
1840         m2 |= hpriv->signal[port].pre;
1841         m2 &= ~(1 << 16);
1842
1843         /* according to mvSata 3.6.1, some IIE values are fixed */
1844         if (IS_GEN_IIE(hpriv)) {
1845                 m2 &= ~0xC30FF01F;
1846                 m2 |= 0x0000900F;
1847         }
1848
1849         writel(m2, port_mmio + PHY_MODE2);
1850 }
1851
1852 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
1853                              unsigned int port_no)
1854 {
1855         void __iomem *port_mmio = mv_port_base(mmio, port_no);
1856
1857         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1858
1859         if (IS_60XX(hpriv)) {
1860                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1861                 ifctl |= (1 << 12) | (1 << 7);
1862                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1863         }
1864
1865         udelay(25);             /* allow reset propagation */
1866
1867         /* Spec never mentions clearing the bit.  Marvell's driver does
1868          * clear the bit, however.
1869          */
1870         writelfl(0, port_mmio + EDMA_CMD_OFS);
1871
1872         hpriv->ops->phy_errata(hpriv, mmio, port_no);
1873
1874         if (IS_50XX(hpriv))
1875                 mdelay(1);
1876 }
1877
1878 static void mv_stop_and_reset(struct ata_port *ap)
1879 {
1880         struct mv_host_priv *hpriv = ap->host_set->private_data;
1881         void __iomem *mmio = ap->host_set->mmio_base;
1882
1883         mv_stop_dma(ap);
1884
1885         mv_channel_reset(hpriv, mmio, ap->port_no);
1886
1887         __mv_phy_reset(ap, 0);
1888 }
1889
1890 static inline void __msleep(unsigned int msec, int can_sleep)
1891 {
1892         if (can_sleep)
1893                 msleep(msec);
1894         else
1895                 mdelay(msec);
1896 }
1897
1898 /**
1899  *      __mv_phy_reset - Perform eDMA reset followed by COMRESET
1900  *      @ap: ATA channel to manipulate
1901  *
1902  *      Part of this is taken from __sata_phy_reset and modified to
1903  *      not sleep since this routine gets called from interrupt level.
1904  *
1905  *      LOCKING:
1906  *      Inherited from caller.  This is coded to safe to call at
1907  *      interrupt level, i.e. it does not sleep.
1908  */
1909 static void __mv_phy_reset(struct ata_port *ap, int can_sleep)
1910 {
1911         struct mv_port_priv *pp = ap->private_data;
1912         struct mv_host_priv *hpriv = ap->host_set->private_data;
1913         void __iomem *port_mmio = mv_ap_base(ap);
1914         struct ata_taskfile tf;
1915         struct ata_device *dev = &ap->device[0];
1916         unsigned long timeout;
1917         int retry = 5;
1918         u32 sstatus;
1919
1920         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1921
1922         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1923                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1924                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1925
1926         /* Issue COMRESET via SControl */
1927 comreset_retry:
1928         scr_write_flush(ap, SCR_CONTROL, 0x301);
1929         __msleep(1, can_sleep);
1930
1931         scr_write_flush(ap, SCR_CONTROL, 0x300);
1932         __msleep(20, can_sleep);
1933
1934         timeout = jiffies + msecs_to_jiffies(200);
1935         do {
1936                 sstatus = scr_read(ap, SCR_STATUS) & 0x3;
1937                 if ((sstatus == 3) || (sstatus == 0))
1938                         break;
1939
1940                 __msleep(1, can_sleep);
1941         } while (time_before(jiffies, timeout));
1942
1943         /* work around errata */
1944         if (IS_60XX(hpriv) &&
1945             (sstatus != 0x0) && (sstatus != 0x113) && (sstatus != 0x123) &&
1946             (retry-- > 0))
1947                 goto comreset_retry;
1948
1949         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1950                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1951                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1952
1953         if (sata_dev_present(ap)) {
1954                 ata_port_probe(ap);
1955         } else {
1956                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1957                        ap->id, scr_read(ap, SCR_STATUS));
1958                 ata_port_disable(ap);
1959                 return;
1960         }
1961         ap->cbl = ATA_CBL_SATA;
1962
1963         /* even after SStatus reflects that device is ready,
1964          * it seems to take a while for link to be fully
1965          * established (and thus Status no longer 0x80/0x7F),
1966          * so we poll a bit for that, here.
1967          */
1968         retry = 20;
1969         while (1) {
1970                 u8 drv_stat = ata_check_status(ap);
1971                 if ((drv_stat != 0x80) && (drv_stat != 0x7f))
1972                         break;
1973                 __msleep(500, can_sleep);
1974                 if (retry-- <= 0)
1975                         break;
1976         }
1977
1978         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1979         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1980         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1981         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1982
1983         dev->class = ata_dev_classify(&tf);
1984         if (!ata_dev_present(dev)) {
1985                 VPRINTK("Port disabled post-sig: No device present.\n");
1986                 ata_port_disable(ap);
1987         }
1988
1989         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1990
1991         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1992
1993         VPRINTK("EXIT\n");
1994 }
1995
1996 static void mv_phy_reset(struct ata_port *ap)
1997 {
1998         __mv_phy_reset(ap, 1);
1999 }
2000
2001 /**
2002  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
2003  *      @ap: ATA channel to manipulate
2004  *
2005  *      Intent is to clear all pending error conditions, reset the
2006  *      chip/bus, fail the command, and move on.
2007  *
2008  *      LOCKING:
2009  *      This routine holds the host_set lock while failing the command.
2010  */
2011 static void mv_eng_timeout(struct ata_port *ap)
2012 {
2013         struct ata_queued_cmd *qc;
2014
2015         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
2016         DPRINTK("All regs @ start of eng_timeout\n");
2017         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
2018                          to_pci_dev(ap->host_set->dev));
2019
2020         qc = ata_qc_from_tag(ap, ap->active_tag);
2021         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
2022                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
2023                &qc->scsicmd->cmnd);
2024
2025         mv_err_intr(ap);
2026         mv_stop_and_reset(ap);
2027
2028         if (!qc) {
2029                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
2030                        ap->id);
2031         } else {
2032                 qc->err_mask |= AC_ERR_TIMEOUT;
2033                 ata_eh_qc_complete(qc);
2034         }
2035 }
2036
2037 /**
2038  *      mv_port_init - Perform some early initialization on a single port.
2039  *      @port: libata data structure storing shadow register addresses
2040  *      @port_mmio: base address of the port
2041  *
2042  *      Initialize shadow register mmio addresses, clear outstanding
2043  *      interrupts on the port, and unmask interrupts for the future
2044  *      start of the port.
2045  *
2046  *      LOCKING:
2047  *      Inherited from caller.
2048  */
2049 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2050 {
2051         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
2052         unsigned serr_ofs;
2053
2054         /* PIO related setup
2055          */
2056         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2057         port->error_addr =
2058                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2059         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2060         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2061         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2062         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2063         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2064         port->status_addr =
2065                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2066         /* special case: control/altstatus doesn't have ATA_REG_ address */
2067         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2068
2069         /* unused: */
2070         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
2071
2072         /* Clear any currently outstanding port interrupt conditions */
2073         serr_ofs = mv_scr_offset(SCR_ERROR);
2074         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2075         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2076
2077         /* unmask all EDMA error interrupts */
2078         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2079
2080         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2081                 readl(port_mmio + EDMA_CFG_OFS),
2082                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2083                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2084 }
2085
2086 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
2087                       unsigned int board_idx)
2088 {
2089         u8 rev_id;
2090         u32 hp_flags = hpriv->hp_flags;
2091
2092         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2093
2094         switch(board_idx) {
2095         case chip_5080:
2096                 hpriv->ops = &mv5xxx_ops;
2097                 hp_flags |= MV_HP_50XX;
2098
2099                 switch (rev_id) {
2100                 case 0x1:
2101                         hp_flags |= MV_HP_ERRATA_50XXB0;
2102                         break;
2103                 case 0x3:
2104                         hp_flags |= MV_HP_ERRATA_50XXB2;
2105                         break;
2106                 default:
2107                         dev_printk(KERN_WARNING, &pdev->dev,
2108                            "Applying 50XXB2 workarounds to unknown rev\n");
2109                         hp_flags |= MV_HP_ERRATA_50XXB2;
2110                         break;
2111                 }
2112                 break;
2113
2114         case chip_504x:
2115         case chip_508x:
2116                 hpriv->ops = &mv5xxx_ops;
2117                 hp_flags |= MV_HP_50XX;
2118
2119                 switch (rev_id) {
2120                 case 0x0:
2121                         hp_flags |= MV_HP_ERRATA_50XXB0;
2122                         break;
2123                 case 0x3:
2124                         hp_flags |= MV_HP_ERRATA_50XXB2;
2125                         break;
2126                 default:
2127                         dev_printk(KERN_WARNING, &pdev->dev,
2128                            "Applying B2 workarounds to unknown rev\n");
2129                         hp_flags |= MV_HP_ERRATA_50XXB2;
2130                         break;
2131                 }
2132                 break;
2133
2134         case chip_604x:
2135         case chip_608x:
2136                 hpriv->ops = &mv6xxx_ops;
2137
2138                 switch (rev_id) {
2139                 case 0x7:
2140                         hp_flags |= MV_HP_ERRATA_60X1B2;
2141                         break;
2142                 case 0x9:
2143                         hp_flags |= MV_HP_ERRATA_60X1C0;
2144                         break;
2145                 default:
2146                         dev_printk(KERN_WARNING, &pdev->dev,
2147                                    "Applying B2 workarounds to unknown rev\n");
2148                         hp_flags |= MV_HP_ERRATA_60X1B2;
2149                         break;
2150                 }
2151                 break;
2152
2153         case chip_7042:
2154         case chip_6042:
2155                 hpriv->ops = &mv6xxx_ops;
2156
2157                 hp_flags |= MV_HP_GEN_IIE;
2158
2159                 switch (rev_id) {
2160                 case 0x0:
2161                         hp_flags |= MV_HP_ERRATA_XX42A0;
2162                         break;
2163                 case 0x1:
2164                         hp_flags |= MV_HP_ERRATA_60X1C0;
2165                         break;
2166                 default:
2167                         dev_printk(KERN_WARNING, &pdev->dev,
2168                            "Applying 60X1C0 workarounds to unknown rev\n");
2169                         hp_flags |= MV_HP_ERRATA_60X1C0;
2170                         break;
2171                 }
2172                 break;
2173
2174         default:
2175                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
2176                 return 1;
2177         }
2178
2179         hpriv->hp_flags = hp_flags;
2180
2181         return 0;
2182 }
2183
2184 /**
2185  *      mv_init_host - Perform some early initialization of the host.
2186  *      @pdev: host PCI device
2187  *      @probe_ent: early data struct representing the host
2188  *
2189  *      If possible, do an early global reset of the host.  Then do
2190  *      our port init and clear/unmask all/relevant host interrupts.
2191  *
2192  *      LOCKING:
2193  *      Inherited from caller.
2194  */
2195 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
2196                         unsigned int board_idx)
2197 {
2198         int rc = 0, n_hc, port, hc;
2199         void __iomem *mmio = probe_ent->mmio_base;
2200         struct mv_host_priv *hpriv = probe_ent->private_data;
2201
2202         /* global interrupt mask */
2203         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
2204
2205         rc = mv_chip_id(pdev, hpriv, board_idx);
2206         if (rc)
2207                 goto done;
2208
2209         n_hc = mv_get_hc_count(probe_ent->host_flags);
2210         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
2211
2212         for (port = 0; port < probe_ent->n_ports; port++)
2213                 hpriv->ops->read_preamp(hpriv, port, mmio);
2214
2215         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
2216         if (rc)
2217                 goto done;
2218
2219         hpriv->ops->reset_flash(hpriv, mmio);
2220         hpriv->ops->reset_bus(pdev, mmio);
2221         hpriv->ops->enable_leds(hpriv, mmio);
2222
2223         for (port = 0; port < probe_ent->n_ports; port++) {
2224                 if (IS_60XX(hpriv)) {
2225                         void __iomem *port_mmio = mv_port_base(mmio, port);
2226
2227                         u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
2228                         ifctl |= (1 << 12);
2229                         writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
2230                 }
2231
2232                 hpriv->ops->phy_errata(hpriv, mmio, port);
2233         }
2234
2235         for (port = 0; port < probe_ent->n_ports; port++) {
2236                 void __iomem *port_mmio = mv_port_base(mmio, port);
2237                 mv_port_init(&probe_ent->port[port], port_mmio);
2238         }
2239
2240         for (hc = 0; hc < n_hc; hc++) {
2241                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2242
2243                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
2244                         "(before clear)=0x%08x\n", hc,
2245                         readl(hc_mmio + HC_CFG_OFS),
2246                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
2247
2248                 /* Clear any currently outstanding hc interrupt conditions */
2249                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
2250         }
2251
2252         /* Clear any currently outstanding host interrupt conditions */
2253         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
2254
2255         /* and unmask interrupt generation for host regs */
2256         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
2257         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
2258
2259         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
2260                 "PCI int cause/mask=0x%08x/0x%08x\n",
2261                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
2262                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
2263                 readl(mmio + PCI_IRQ_CAUSE_OFS),
2264                 readl(mmio + PCI_IRQ_MASK_OFS));
2265
2266 done:
2267         return rc;
2268 }
2269
2270 /**
2271  *      mv_print_info - Dump key info to kernel log for perusal.
2272  *      @probe_ent: early data struct representing the host
2273  *
2274  *      FIXME: complete this.
2275  *
2276  *      LOCKING:
2277  *      Inherited from caller.
2278  */
2279 static void mv_print_info(struct ata_probe_ent *probe_ent)
2280 {
2281         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
2282         struct mv_host_priv *hpriv = probe_ent->private_data;
2283         u8 rev_id, scc;
2284         const char *scc_s;
2285
2286         /* Use this to determine the HW stepping of the chip so we know
2287          * what errata to workaround
2288          */
2289         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2290
2291         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
2292         if (scc == 0)
2293                 scc_s = "SCSI";
2294         else if (scc == 0x01)
2295                 scc_s = "RAID";
2296         else
2297                 scc_s = "unknown";
2298
2299         dev_printk(KERN_INFO, &pdev->dev,
2300                "%u slots %u ports %s mode IRQ via %s\n",
2301                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
2302                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
2303 }
2304
2305 /**
2306  *      mv_init_one - handle a positive probe of a Marvell host
2307  *      @pdev: PCI device found
2308  *      @ent: PCI device ID entry for the matched host
2309  *
2310  *      LOCKING:
2311  *      Inherited from caller.
2312  */
2313 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2314 {
2315         static int printed_version = 0;
2316         struct ata_probe_ent *probe_ent = NULL;
2317         struct mv_host_priv *hpriv;
2318         unsigned int board_idx = (unsigned int)ent->driver_data;
2319         void __iomem *mmio_base;
2320         int pci_dev_busy = 0, rc;
2321
2322         if (!printed_version++)
2323                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2324
2325         rc = pci_enable_device(pdev);
2326         if (rc) {
2327                 return rc;
2328         }
2329
2330         rc = pci_request_regions(pdev, DRV_NAME);
2331         if (rc) {
2332                 pci_dev_busy = 1;
2333                 goto err_out;
2334         }
2335
2336         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
2337         if (probe_ent == NULL) {
2338                 rc = -ENOMEM;
2339                 goto err_out_regions;
2340         }
2341
2342         memset(probe_ent, 0, sizeof(*probe_ent));
2343         probe_ent->dev = pci_dev_to_dev(pdev);
2344         INIT_LIST_HEAD(&probe_ent->node);
2345
2346         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
2347         if (mmio_base == NULL) {
2348                 rc = -ENOMEM;
2349                 goto err_out_free_ent;
2350         }
2351
2352         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
2353         if (!hpriv) {
2354                 rc = -ENOMEM;
2355                 goto err_out_iounmap;
2356         }
2357         memset(hpriv, 0, sizeof(*hpriv));
2358
2359         probe_ent->sht = mv_port_info[board_idx].sht;
2360         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
2361         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
2362         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
2363         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
2364
2365         probe_ent->irq = pdev->irq;
2366         probe_ent->irq_flags = SA_SHIRQ;
2367         probe_ent->mmio_base = mmio_base;
2368         probe_ent->private_data = hpriv;
2369
2370         /* initialize adapter */
2371         rc = mv_init_host(pdev, probe_ent, board_idx);
2372         if (rc) {
2373                 goto err_out_hpriv;
2374         }
2375
2376         /* Enable interrupts */
2377         if (msi && pci_enable_msi(pdev) == 0) {
2378                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
2379         } else {
2380                 pci_intx(pdev, 1);
2381         }
2382
2383         mv_dump_pci_cfg(pdev, 0x68);
2384         mv_print_info(probe_ent);
2385
2386         if (ata_device_add(probe_ent) == 0) {
2387                 rc = -ENODEV;           /* No devices discovered */
2388                 goto err_out_dev_add;
2389         }
2390
2391         kfree(probe_ent);
2392         return 0;
2393
2394 err_out_dev_add:
2395         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
2396                 pci_disable_msi(pdev);
2397         } else {
2398                 pci_intx(pdev, 0);
2399         }
2400 err_out_hpriv:
2401         kfree(hpriv);
2402 err_out_iounmap:
2403         pci_iounmap(pdev, mmio_base);
2404 err_out_free_ent:
2405         kfree(probe_ent);
2406 err_out_regions:
2407         pci_release_regions(pdev);
2408 err_out:
2409         if (!pci_dev_busy) {
2410                 pci_disable_device(pdev);
2411         }
2412
2413         return rc;
2414 }
2415
2416 static int __init mv_init(void)
2417 {
2418         return pci_module_init(&mv_pci_driver);
2419 }
2420
2421 static void __exit mv_exit(void)
2422 {
2423         pci_unregister_driver(&mv_pci_driver);
2424 }
2425
2426 MODULE_AUTHOR("Brett Russ");
2427 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
2428 MODULE_LICENSE("GPL");
2429 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
2430 MODULE_VERSION(DRV_VERSION);
2431
2432 module_param(msi, int, 0444);
2433 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
2434
2435 module_init(mv_init);
2436 module_exit(mv_exit);