Merge branch 'master'
[linux-2.6.git] / drivers / scsi / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *  Copyright 2004-2005 Red Hat, Inc.
9  *
10  *
11  *  This program is free software; you can redistribute it and/or modify
12  *  it under the terms of the GNU General Public License as published by
13  *  the Free Software Foundation; either version 2, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful,
17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  *  GNU General Public License for more details.
20  *
21  *  You should have received a copy of the GNU General Public License
22  *  along with this program; see the file COPYING.  If not, write to
23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
24  *
25  *
26  * libata documentation is available via 'make {ps|pdf}docs',
27  * as Documentation/DocBook/libata.*
28  *
29  * AHCI hardware documentation:
30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
32  *
33  */
34
35 #include <linux/kernel.h>
36 #include <linux/module.h>
37 #include <linux/pci.h>
38 #include <linux/init.h>
39 #include <linux/blkdev.h>
40 #include <linux/delay.h>
41 #include <linux/interrupt.h>
42 #include <linux/sched.h>
43 #include <linux/dma-mapping.h>
44 #include <linux/device.h>
45 #include "scsi.h"
46 #include <scsi/scsi_host.h>
47 #include <linux/libata.h>
48 #include <asm/io.h>
49
50 #define DRV_NAME        "ahci"
51 #define DRV_VERSION     "1.01"
52
53
54 enum {
55         AHCI_PCI_BAR            = 5,
56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
57         AHCI_DMA_BOUNDARY       = 0xffffffff,
58         AHCI_USE_CLUSTERING     = 0,
59         AHCI_CMD_SLOT_SZ        = 32 * 32,
60         AHCI_RX_FIS_SZ          = 256,
61         AHCI_CMD_TBL_HDR        = 0x80,
62         AHCI_CMD_TBL_CDB        = 0x40,
63         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
64         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
65                                   AHCI_RX_FIS_SZ,
66         AHCI_IRQ_ON_SG          = (1 << 31),
67         AHCI_CMD_ATAPI          = (1 << 5),
68         AHCI_CMD_WRITE          = (1 << 6),
69
70         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
71
72         board_ahci              = 0,
73
74         /* global controller registers */
75         HOST_CAP                = 0x00, /* host capabilities */
76         HOST_CTL                = 0x04, /* global host control */
77         HOST_IRQ_STAT           = 0x08, /* interrupt status */
78         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
79         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
80
81         /* HOST_CTL bits */
82         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
83         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
84         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
85
86         /* HOST_CAP bits */
87         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
88
89         /* registers for each SATA port */
90         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
91         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
92         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
93         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
94         PORT_IRQ_STAT           = 0x10, /* interrupt status */
95         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
96         PORT_CMD                = 0x18, /* port command */
97         PORT_TFDATA             = 0x20, /* taskfile data */
98         PORT_SIG                = 0x24, /* device TF signature */
99         PORT_CMD_ISSUE          = 0x38, /* command issue */
100         PORT_SCR                = 0x28, /* SATA phy register block */
101         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
102         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
103         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
104         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
105
106         /* PORT_IRQ_{STAT,MASK} bits */
107         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
108         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
109         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
110         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
111         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
112         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
113         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
114         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
115
116         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
117         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
118         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
119         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
120         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
121         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
122         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
123         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
124         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
125
126         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
127                                   PORT_IRQ_HBUS_ERR |
128                                   PORT_IRQ_HBUS_DATA_ERR |
129                                   PORT_IRQ_IF_ERR,
130         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
131                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
132                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
133                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
134                                   PORT_IRQ_D2H_REG_FIS,
135
136         /* PORT_CMD bits */
137         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
138         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
139         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
140         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
141         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
142         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
143
144         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
145         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
146         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
147
148         /* hpriv->flags bits */
149         AHCI_FLAG_MSI           = (1 << 0),
150 };
151
152 struct ahci_cmd_hdr {
153         u32                     opts;
154         u32                     status;
155         u32                     tbl_addr;
156         u32                     tbl_addr_hi;
157         u32                     reserved[4];
158 };
159
160 struct ahci_sg {
161         u32                     addr;
162         u32                     addr_hi;
163         u32                     reserved;
164         u32                     flags_size;
165 };
166
167 struct ahci_host_priv {
168         unsigned long           flags;
169         u32                     cap;    /* cache of HOST_CAP register */
170         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
171 };
172
173 struct ahci_port_priv {
174         struct ahci_cmd_hdr     *cmd_slot;
175         dma_addr_t              cmd_slot_dma;
176         void                    *cmd_tbl;
177         dma_addr_t              cmd_tbl_dma;
178         struct ahci_sg          *cmd_tbl_sg;
179         void                    *rx_fis;
180         dma_addr_t              rx_fis_dma;
181 };
182
183 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
184 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
185 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
186 static int ahci_qc_issue(struct ata_queued_cmd *qc);
187 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
188 static void ahci_phy_reset(struct ata_port *ap);
189 static void ahci_irq_clear(struct ata_port *ap);
190 static void ahci_eng_timeout(struct ata_port *ap);
191 static int ahci_port_start(struct ata_port *ap);
192 static void ahci_port_stop(struct ata_port *ap);
193 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
194 static void ahci_qc_prep(struct ata_queued_cmd *qc);
195 static u8 ahci_check_status(struct ata_port *ap);
196 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
197 static void ahci_remove_one (struct pci_dev *pdev);
198
199 static Scsi_Host_Template ahci_sht = {
200         .module                 = THIS_MODULE,
201         .name                   = DRV_NAME,
202         .ioctl                  = ata_scsi_ioctl,
203         .queuecommand           = ata_scsi_queuecmd,
204         .eh_strategy_handler    = ata_scsi_error,
205         .can_queue              = ATA_DEF_QUEUE,
206         .this_id                = ATA_SHT_THIS_ID,
207         .sg_tablesize           = AHCI_MAX_SG,
208         .max_sectors            = ATA_MAX_SECTORS,
209         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
210         .emulated               = ATA_SHT_EMULATED,
211         .use_clustering         = AHCI_USE_CLUSTERING,
212         .proc_name              = DRV_NAME,
213         .dma_boundary           = AHCI_DMA_BOUNDARY,
214         .slave_configure        = ata_scsi_slave_config,
215         .bios_param             = ata_std_bios_param,
216         .ordered_flush          = 1,
217 };
218
219 static const struct ata_port_operations ahci_ops = {
220         .port_disable           = ata_port_disable,
221
222         .check_status           = ahci_check_status,
223         .check_altstatus        = ahci_check_status,
224         .dev_select             = ata_noop_dev_select,
225
226         .tf_read                = ahci_tf_read,
227
228         .phy_reset              = ahci_phy_reset,
229
230         .qc_prep                = ahci_qc_prep,
231         .qc_issue               = ahci_qc_issue,
232
233         .eng_timeout            = ahci_eng_timeout,
234
235         .irq_handler            = ahci_interrupt,
236         .irq_clear              = ahci_irq_clear,
237
238         .scr_read               = ahci_scr_read,
239         .scr_write              = ahci_scr_write,
240
241         .port_start             = ahci_port_start,
242         .port_stop              = ahci_port_stop,
243 };
244
245 static struct ata_port_info ahci_port_info[] = {
246         /* board_ahci */
247         {
248                 .sht            = &ahci_sht,
249                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
250                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
251                                   ATA_FLAG_PIO_DMA,
252                 .pio_mask       = 0x1f, /* pio0-4 */
253                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
254                 .port_ops       = &ahci_ops,
255         },
256 };
257
258 static struct pci_device_id ahci_pci_tbl[] = {
259         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
260           board_ahci }, /* ICH6 */
261         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
262           board_ahci }, /* ICH6M */
263         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
264           board_ahci }, /* ICH7 */
265         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
266           board_ahci }, /* ICH7M */
267         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
268           board_ahci }, /* ICH7R */
269         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
270           board_ahci }, /* ULi M5288 */
271         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
272           board_ahci }, /* ESB2 */
273         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
274           board_ahci }, /* ESB2 */
275         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
276           board_ahci }, /* ESB2 */
277         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
278           board_ahci }, /* ICH7-M DH */
279         { }     /* terminate list */
280 };
281
282
283 static struct pci_driver ahci_pci_driver = {
284         .name                   = DRV_NAME,
285         .id_table               = ahci_pci_tbl,
286         .probe                  = ahci_init_one,
287         .remove                 = ahci_remove_one,
288 };
289
290
291 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
292 {
293         return base + 0x100 + (port * 0x80);
294 }
295
296 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
297 {
298         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
299 }
300
301 static int ahci_port_start(struct ata_port *ap)
302 {
303         struct device *dev = ap->host_set->dev;
304         struct ahci_host_priv *hpriv = ap->host_set->private_data;
305         struct ahci_port_priv *pp;
306         void __iomem *mmio = ap->host_set->mmio_base;
307         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
308         void *mem;
309         dma_addr_t mem_dma;
310
311         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
312         if (!pp)
313                 return -ENOMEM;
314         memset(pp, 0, sizeof(*pp));
315
316         ap->pad = dma_alloc_coherent(dev, ATA_DMA_PAD_BUF_SZ, &ap->pad_dma, GFP_KERNEL);
317         if (!ap->pad) {
318                 kfree(pp);
319                 return -ENOMEM;
320         }
321
322         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
323         if (!mem) {
324                 dma_free_coherent(dev, ATA_DMA_PAD_BUF_SZ, ap->pad, ap->pad_dma);
325                 kfree(pp);
326                 return -ENOMEM;
327         }
328         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
329
330         /*
331          * First item in chunk of DMA memory: 32-slot command table,
332          * 32 bytes each in size
333          */
334         pp->cmd_slot = mem;
335         pp->cmd_slot_dma = mem_dma;
336
337         mem += AHCI_CMD_SLOT_SZ;
338         mem_dma += AHCI_CMD_SLOT_SZ;
339
340         /*
341          * Second item: Received-FIS area
342          */
343         pp->rx_fis = mem;
344         pp->rx_fis_dma = mem_dma;
345
346         mem += AHCI_RX_FIS_SZ;
347         mem_dma += AHCI_RX_FIS_SZ;
348
349         /*
350          * Third item: data area for storing a single command
351          * and its scatter-gather table
352          */
353         pp->cmd_tbl = mem;
354         pp->cmd_tbl_dma = mem_dma;
355
356         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
357
358         ap->private_data = pp;
359
360         if (hpriv->cap & HOST_CAP_64)
361                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
362         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
363         readl(port_mmio + PORT_LST_ADDR); /* flush */
364
365         if (hpriv->cap & HOST_CAP_64)
366                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
367         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
368         readl(port_mmio + PORT_FIS_ADDR); /* flush */
369
370         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
371                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
372                PORT_CMD_START, port_mmio + PORT_CMD);
373         readl(port_mmio + PORT_CMD); /* flush */
374
375         return 0;
376 }
377
378
379 static void ahci_port_stop(struct ata_port *ap)
380 {
381         struct device *dev = ap->host_set->dev;
382         struct ahci_port_priv *pp = ap->private_data;
383         void __iomem *mmio = ap->host_set->mmio_base;
384         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
385         u32 tmp;
386
387         tmp = readl(port_mmio + PORT_CMD);
388         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
389         writel(tmp, port_mmio + PORT_CMD);
390         readl(port_mmio + PORT_CMD); /* flush */
391
392         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
393          * this is slightly incorrect.
394          */
395         msleep(500);
396
397         ap->private_data = NULL;
398         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
399                           pp->cmd_slot, pp->cmd_slot_dma);
400         dma_free_coherent(dev, ATA_DMA_PAD_BUF_SZ, ap->pad, ap->pad_dma);
401         kfree(pp);
402 }
403
404 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
405 {
406         unsigned int sc_reg;
407
408         switch (sc_reg_in) {
409         case SCR_STATUS:        sc_reg = 0; break;
410         case SCR_CONTROL:       sc_reg = 1; break;
411         case SCR_ERROR:         sc_reg = 2; break;
412         case SCR_ACTIVE:        sc_reg = 3; break;
413         default:
414                 return 0xffffffffU;
415         }
416
417         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
418 }
419
420
421 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
422                                u32 val)
423 {
424         unsigned int sc_reg;
425
426         switch (sc_reg_in) {
427         case SCR_STATUS:        sc_reg = 0; break;
428         case SCR_CONTROL:       sc_reg = 1; break;
429         case SCR_ERROR:         sc_reg = 2; break;
430         case SCR_ACTIVE:        sc_reg = 3; break;
431         default:
432                 return;
433         }
434
435         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
436 }
437
438 static void ahci_phy_reset(struct ata_port *ap)
439 {
440         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
441         struct ata_taskfile tf;
442         struct ata_device *dev = &ap->device[0];
443         u32 tmp;
444
445         __sata_phy_reset(ap);
446
447         if (ap->flags & ATA_FLAG_PORT_DISABLED)
448                 return;
449
450         tmp = readl(port_mmio + PORT_SIG);
451         tf.lbah         = (tmp >> 24)   & 0xff;
452         tf.lbam         = (tmp >> 16)   & 0xff;
453         tf.lbal         = (tmp >> 8)    & 0xff;
454         tf.nsect        = (tmp)         & 0xff;
455
456         dev->class = ata_dev_classify(&tf);
457         if (!ata_dev_present(dev))
458                 ata_port_disable(ap);
459 }
460
461 static u8 ahci_check_status(struct ata_port *ap)
462 {
463         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
464
465         return readl(mmio + PORT_TFDATA) & 0xFF;
466 }
467
468 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
469 {
470         struct ahci_port_priv *pp = ap->private_data;
471         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
472
473         ata_tf_from_fis(d2h_fis, tf);
474 }
475
476 static void ahci_fill_sg(struct ata_queued_cmd *qc)
477 {
478         struct ahci_port_priv *pp = qc->ap->private_data;
479         struct scatterlist *sg;
480         struct ahci_sg *ahci_sg;
481
482         VPRINTK("ENTER\n");
483
484         /*
485          * Next, the S/G list.
486          */
487         ahci_sg = pp->cmd_tbl_sg;
488         ata_for_each_sg(sg, qc) {
489                 dma_addr_t addr = sg_dma_address(sg);
490                 u32 sg_len = sg_dma_len(sg);
491
492                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
493                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
494                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
495                 ahci_sg++;
496         }
497 }
498
499 static void ahci_qc_prep(struct ata_queued_cmd *qc)
500 {
501         struct ata_port *ap = qc->ap;
502         struct ahci_port_priv *pp = ap->private_data;
503         u32 opts;
504         const u32 cmd_fis_len = 5; /* five dwords */
505
506         /*
507          * Fill in command slot information (currently only one slot,
508          * slot 0, is currently since we don't do queueing)
509          */
510
511         opts = (qc->n_elem << 16) | cmd_fis_len;
512         if (qc->tf.flags & ATA_TFLAG_WRITE)
513                 opts |= AHCI_CMD_WRITE;
514         if (is_atapi_taskfile(&qc->tf))
515                 opts |= AHCI_CMD_ATAPI;
516
517         pp->cmd_slot[0].opts = cpu_to_le32(opts);
518         pp->cmd_slot[0].status = 0;
519         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
520         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
521
522         /*
523          * Fill in command table information.  First, the header,
524          * a SATA Register - Host to Device command FIS.
525          */
526         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
527         if (opts & AHCI_CMD_ATAPI) {
528                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
529                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
530         }
531
532         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
533                 return;
534
535         ahci_fill_sg(qc);
536 }
537
538 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
539 {
540         void __iomem *mmio = ap->host_set->mmio_base;
541         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
542         u32 tmp;
543         int work;
544
545         /* stop DMA */
546         tmp = readl(port_mmio + PORT_CMD);
547         tmp &= ~PORT_CMD_START;
548         writel(tmp, port_mmio + PORT_CMD);
549
550         /* wait for engine to stop.  TODO: this could be
551          * as long as 500 msec
552          */
553         work = 1000;
554         while (work-- > 0) {
555                 tmp = readl(port_mmio + PORT_CMD);
556                 if ((tmp & PORT_CMD_LIST_ON) == 0)
557                         break;
558                 udelay(10);
559         }
560
561         /* clear SATA phy error, if any */
562         tmp = readl(port_mmio + PORT_SCR_ERR);
563         writel(tmp, port_mmio + PORT_SCR_ERR);
564
565         /* if DRQ/BSY is set, device needs to be reset.
566          * if so, issue COMRESET
567          */
568         tmp = readl(port_mmio + PORT_TFDATA);
569         if (tmp & (ATA_BUSY | ATA_DRQ)) {
570                 writel(0x301, port_mmio + PORT_SCR_CTL);
571                 readl(port_mmio + PORT_SCR_CTL); /* flush */
572                 udelay(10);
573                 writel(0x300, port_mmio + PORT_SCR_CTL);
574                 readl(port_mmio + PORT_SCR_CTL); /* flush */
575         }
576
577         /* re-start DMA */
578         tmp = readl(port_mmio + PORT_CMD);
579         tmp |= PORT_CMD_START;
580         writel(tmp, port_mmio + PORT_CMD);
581         readl(port_mmio + PORT_CMD); /* flush */
582
583         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->id);
584 }
585
586 static void ahci_eng_timeout(struct ata_port *ap)
587 {
588         struct ata_host_set *host_set = ap->host_set;
589         void __iomem *mmio = host_set->mmio_base;
590         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
591         struct ata_queued_cmd *qc;
592         unsigned long flags;
593
594         DPRINTK("ENTER\n");
595
596         spin_lock_irqsave(&host_set->lock, flags);
597
598         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
599
600         qc = ata_qc_from_tag(ap, ap->active_tag);
601         if (!qc) {
602                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
603                        ap->id);
604         } else {
605                 /* hack alert!  We cannot use the supplied completion
606                  * function from inside the ->eh_strategy_handler() thread.
607                  * libata is the only user of ->eh_strategy_handler() in
608                  * any kernel, so the default scsi_done() assumes it is
609                  * not being called from the SCSI EH.
610                  */
611                 qc->scsidone = scsi_finish_command;
612                 ata_qc_complete(qc, AC_ERR_OTHER);
613         }
614
615         spin_unlock_irqrestore(&host_set->lock, flags);
616 }
617
618 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
619 {
620         void __iomem *mmio = ap->host_set->mmio_base;
621         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
622         u32 status, serr, ci;
623
624         serr = readl(port_mmio + PORT_SCR_ERR);
625         writel(serr, port_mmio + PORT_SCR_ERR);
626
627         status = readl(port_mmio + PORT_IRQ_STAT);
628         writel(status, port_mmio + PORT_IRQ_STAT);
629
630         ci = readl(port_mmio + PORT_CMD_ISSUE);
631         if (likely((ci & 0x1) == 0)) {
632                 if (qc) {
633                         ata_qc_complete(qc, 0);
634                         qc = NULL;
635                 }
636         }
637
638         if (status & PORT_IRQ_FATAL) {
639                 ahci_intr_error(ap, status);
640                 if (qc)
641                         ata_qc_complete(qc, AC_ERR_OTHER);
642         }
643
644         return 1;
645 }
646
647 static void ahci_irq_clear(struct ata_port *ap)
648 {
649         /* TODO */
650 }
651
652 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
653 {
654         struct ata_host_set *host_set = dev_instance;
655         struct ahci_host_priv *hpriv;
656         unsigned int i, handled = 0;
657         void __iomem *mmio;
658         u32 irq_stat, irq_ack = 0;
659
660         VPRINTK("ENTER\n");
661
662         hpriv = host_set->private_data;
663         mmio = host_set->mmio_base;
664
665         /* sigh.  0xffffffff is a valid return from h/w */
666         irq_stat = readl(mmio + HOST_IRQ_STAT);
667         irq_stat &= hpriv->port_map;
668         if (!irq_stat)
669                 return IRQ_NONE;
670
671         spin_lock(&host_set->lock);
672
673         for (i = 0; i < host_set->n_ports; i++) {
674                 struct ata_port *ap;
675
676                 if (!(irq_stat & (1 << i)))
677                         continue;
678
679                 ap = host_set->ports[i];
680                 if (ap) {
681                         struct ata_queued_cmd *qc;
682                         qc = ata_qc_from_tag(ap, ap->active_tag);
683                         if (!ahci_host_intr(ap, qc))
684                                 if (ata_ratelimit()) {
685                                         struct pci_dev *pdev =
686                                                 to_pci_dev(ap->host_set->dev);
687                                         dev_printk(KERN_WARNING, &pdev->dev,
688                                           "unhandled interrupt on port %u\n",
689                                           i);
690                                 }
691
692                         VPRINTK("port %u\n", i);
693                 } else {
694                         VPRINTK("port %u (no irq)\n", i);
695                         if (ata_ratelimit()) {
696                                 struct pci_dev *pdev =
697                                         to_pci_dev(ap->host_set->dev);
698                                 dev_printk(KERN_WARNING, &pdev->dev,
699                                         "interrupt on disabled port %u\n", i);
700                         }
701                 }
702
703                 irq_ack |= (1 << i);
704         }
705
706         if (irq_ack) {
707                 writel(irq_ack, mmio + HOST_IRQ_STAT);
708                 handled = 1;
709         }
710
711         spin_unlock(&host_set->lock);
712
713         VPRINTK("EXIT\n");
714
715         return IRQ_RETVAL(handled);
716 }
717
718 static int ahci_qc_issue(struct ata_queued_cmd *qc)
719 {
720         struct ata_port *ap = qc->ap;
721         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
722
723         writel(1, port_mmio + PORT_CMD_ISSUE);
724         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
725
726         return 0;
727 }
728
729 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
730                             unsigned int port_idx)
731 {
732         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
733         base = ahci_port_base_ul(base, port_idx);
734         VPRINTK("base now==0x%lx\n", base);
735
736         port->cmd_addr          = base;
737         port->scr_addr          = base + PORT_SCR;
738
739         VPRINTK("EXIT\n");
740 }
741
742 static int ahci_host_init(struct ata_probe_ent *probe_ent)
743 {
744         struct ahci_host_priv *hpriv = probe_ent->private_data;
745         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
746         void __iomem *mmio = probe_ent->mmio_base;
747         u32 tmp, cap_save;
748         u16 tmp16;
749         unsigned int i, j, using_dac;
750         int rc;
751         void __iomem *port_mmio;
752
753         cap_save = readl(mmio + HOST_CAP);
754         cap_save &= ( (1<<28) | (1<<17) );
755         cap_save |= (1 << 27);
756
757         /* global controller reset */
758         tmp = readl(mmio + HOST_CTL);
759         if ((tmp & HOST_RESET) == 0) {
760                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
761                 readl(mmio + HOST_CTL); /* flush */
762         }
763
764         /* reset must complete within 1 second, or
765          * the hardware should be considered fried.
766          */
767         ssleep(1);
768
769         tmp = readl(mmio + HOST_CTL);
770         if (tmp & HOST_RESET) {
771                 dev_printk(KERN_ERR, &pdev->dev,
772                            "controller reset failed (0x%x)\n", tmp);
773                 return -EIO;
774         }
775
776         writel(HOST_AHCI_EN, mmio + HOST_CTL);
777         (void) readl(mmio + HOST_CTL);  /* flush */
778         writel(cap_save, mmio + HOST_CAP);
779         writel(0xf, mmio + HOST_PORTS_IMPL);
780         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
781
782         pci_read_config_word(pdev, 0x92, &tmp16);
783         tmp16 |= 0xf;
784         pci_write_config_word(pdev, 0x92, tmp16);
785
786         hpriv->cap = readl(mmio + HOST_CAP);
787         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
788         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
789
790         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
791                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
792
793         using_dac = hpriv->cap & HOST_CAP_64;
794         if (using_dac &&
795             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
796                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
797                 if (rc) {
798                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
799                         if (rc) {
800                                 dev_printk(KERN_ERR, &pdev->dev,
801                                            "64-bit DMA enable failed\n");
802                                 return rc;
803                         }
804                 }
805         } else {
806                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
807                 if (rc) {
808                         dev_printk(KERN_ERR, &pdev->dev,
809                                    "32-bit DMA enable failed\n");
810                         return rc;
811                 }
812                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
813                 if (rc) {
814                         dev_printk(KERN_ERR, &pdev->dev,
815                                    "32-bit consistent DMA enable failed\n");
816                         return rc;
817                 }
818         }
819
820         for (i = 0; i < probe_ent->n_ports; i++) {
821 #if 0 /* BIOSen initialize this incorrectly */
822                 if (!(hpriv->port_map & (1 << i)))
823                         continue;
824 #endif
825
826                 port_mmio = ahci_port_base(mmio, i);
827                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
828
829                 ahci_setup_port(&probe_ent->port[i],
830                                 (unsigned long) mmio, i);
831
832                 /* make sure port is not active */
833                 tmp = readl(port_mmio + PORT_CMD);
834                 VPRINTK("PORT_CMD 0x%x\n", tmp);
835                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
836                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
837                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
838                                  PORT_CMD_FIS_RX | PORT_CMD_START);
839                         writel(tmp, port_mmio + PORT_CMD);
840                         readl(port_mmio + PORT_CMD); /* flush */
841
842                         /* spec says 500 msecs for each bit, so
843                          * this is slightly incorrect.
844                          */
845                         msleep(500);
846                 }
847
848                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
849
850                 j = 0;
851                 while (j < 100) {
852                         msleep(10);
853                         tmp = readl(port_mmio + PORT_SCR_STAT);
854                         if ((tmp & 0xf) == 0x3)
855                                 break;
856                         j++;
857                 }
858
859                 tmp = readl(port_mmio + PORT_SCR_ERR);
860                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
861                 writel(tmp, port_mmio + PORT_SCR_ERR);
862
863                 /* ack any pending irq events for this port */
864                 tmp = readl(port_mmio + PORT_IRQ_STAT);
865                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
866                 if (tmp)
867                         writel(tmp, port_mmio + PORT_IRQ_STAT);
868
869                 writel(1 << i, mmio + HOST_IRQ_STAT);
870
871                 /* set irq mask (enables interrupts) */
872                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
873         }
874
875         tmp = readl(mmio + HOST_CTL);
876         VPRINTK("HOST_CTL 0x%x\n", tmp);
877         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
878         tmp = readl(mmio + HOST_CTL);
879         VPRINTK("HOST_CTL 0x%x\n", tmp);
880
881         pci_set_master(pdev);
882
883         return 0;
884 }
885
886 static void ahci_print_info(struct ata_probe_ent *probe_ent)
887 {
888         struct ahci_host_priv *hpriv = probe_ent->private_data;
889         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
890         void __iomem *mmio = probe_ent->mmio_base;
891         u32 vers, cap, impl, speed;
892         const char *speed_s;
893         u16 cc;
894         const char *scc_s;
895
896         vers = readl(mmio + HOST_VERSION);
897         cap = hpriv->cap;
898         impl = hpriv->port_map;
899
900         speed = (cap >> 20) & 0xf;
901         if (speed == 1)
902                 speed_s = "1.5";
903         else if (speed == 2)
904                 speed_s = "3";
905         else
906                 speed_s = "?";
907
908         pci_read_config_word(pdev, 0x0a, &cc);
909         if (cc == 0x0101)
910                 scc_s = "IDE";
911         else if (cc == 0x0106)
912                 scc_s = "SATA";
913         else if (cc == 0x0104)
914                 scc_s = "RAID";
915         else
916                 scc_s = "unknown";
917
918         dev_printk(KERN_INFO, &pdev->dev,
919                 "AHCI %02x%02x.%02x%02x "
920                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
921                 ,
922
923                 (vers >> 24) & 0xff,
924                 (vers >> 16) & 0xff,
925                 (vers >> 8) & 0xff,
926                 vers & 0xff,
927
928                 ((cap >> 8) & 0x1f) + 1,
929                 (cap & 0x1f) + 1,
930                 speed_s,
931                 impl,
932                 scc_s);
933
934         dev_printk(KERN_INFO, &pdev->dev,
935                 "flags: "
936                 "%s%s%s%s%s%s"
937                 "%s%s%s%s%s%s%s\n"
938                 ,
939
940                 cap & (1 << 31) ? "64bit " : "",
941                 cap & (1 << 30) ? "ncq " : "",
942                 cap & (1 << 28) ? "ilck " : "",
943                 cap & (1 << 27) ? "stag " : "",
944                 cap & (1 << 26) ? "pm " : "",
945                 cap & (1 << 25) ? "led " : "",
946
947                 cap & (1 << 24) ? "clo " : "",
948                 cap & (1 << 19) ? "nz " : "",
949                 cap & (1 << 18) ? "only " : "",
950                 cap & (1 << 17) ? "pmp " : "",
951                 cap & (1 << 15) ? "pio " : "",
952                 cap & (1 << 14) ? "slum " : "",
953                 cap & (1 << 13) ? "part " : ""
954                 );
955 }
956
957 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
958 {
959         static int printed_version;
960         struct ata_probe_ent *probe_ent = NULL;
961         struct ahci_host_priv *hpriv;
962         unsigned long base;
963         void __iomem *mmio_base;
964         unsigned int board_idx = (unsigned int) ent->driver_data;
965         int have_msi, pci_dev_busy = 0;
966         int rc;
967
968         VPRINTK("ENTER\n");
969
970         if (!printed_version++)
971                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
972
973         rc = pci_enable_device(pdev);
974         if (rc)
975                 return rc;
976
977         rc = pci_request_regions(pdev, DRV_NAME);
978         if (rc) {
979                 pci_dev_busy = 1;
980                 goto err_out;
981         }
982
983         if (pci_enable_msi(pdev) == 0)
984                 have_msi = 1;
985         else {
986                 pci_intx(pdev, 1);
987                 have_msi = 0;
988         }
989
990         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
991         if (probe_ent == NULL) {
992                 rc = -ENOMEM;
993                 goto err_out_msi;
994         }
995
996         memset(probe_ent, 0, sizeof(*probe_ent));
997         probe_ent->dev = pci_dev_to_dev(pdev);
998         INIT_LIST_HEAD(&probe_ent->node);
999
1000         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1001         if (mmio_base == NULL) {
1002                 rc = -ENOMEM;
1003                 goto err_out_free_ent;
1004         }
1005         base = (unsigned long) mmio_base;
1006
1007         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1008         if (!hpriv) {
1009                 rc = -ENOMEM;
1010                 goto err_out_iounmap;
1011         }
1012         memset(hpriv, 0, sizeof(*hpriv));
1013
1014         probe_ent->sht          = ahci_port_info[board_idx].sht;
1015         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1016         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1017         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1018         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1019
1020         probe_ent->irq = pdev->irq;
1021         probe_ent->irq_flags = SA_SHIRQ;
1022         probe_ent->mmio_base = mmio_base;
1023         probe_ent->private_data = hpriv;
1024
1025         if (have_msi)
1026                 hpriv->flags |= AHCI_FLAG_MSI;
1027
1028         /* initialize adapter */
1029         rc = ahci_host_init(probe_ent);
1030         if (rc)
1031                 goto err_out_hpriv;
1032
1033         ahci_print_info(probe_ent);
1034
1035         /* FIXME: check ata_device_add return value */
1036         ata_device_add(probe_ent);
1037         kfree(probe_ent);
1038
1039         return 0;
1040
1041 err_out_hpriv:
1042         kfree(hpriv);
1043 err_out_iounmap:
1044         pci_iounmap(pdev, mmio_base);
1045 err_out_free_ent:
1046         kfree(probe_ent);
1047 err_out_msi:
1048         if (have_msi)
1049                 pci_disable_msi(pdev);
1050         else
1051                 pci_intx(pdev, 0);
1052         pci_release_regions(pdev);
1053 err_out:
1054         if (!pci_dev_busy)
1055                 pci_disable_device(pdev);
1056         return rc;
1057 }
1058
1059 static void ahci_remove_one (struct pci_dev *pdev)
1060 {
1061         struct device *dev = pci_dev_to_dev(pdev);
1062         struct ata_host_set *host_set = dev_get_drvdata(dev);
1063         struct ahci_host_priv *hpriv = host_set->private_data;
1064         struct ata_port *ap;
1065         unsigned int i;
1066         int have_msi;
1067
1068         for (i = 0; i < host_set->n_ports; i++) {
1069                 ap = host_set->ports[i];
1070
1071                 scsi_remove_host(ap->host);
1072         }
1073
1074         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1075         free_irq(host_set->irq, host_set);
1076
1077         for (i = 0; i < host_set->n_ports; i++) {
1078                 ap = host_set->ports[i];
1079
1080                 ata_scsi_release(ap->host);
1081                 scsi_host_put(ap->host);
1082         }
1083
1084         kfree(hpriv);
1085         pci_iounmap(pdev, host_set->mmio_base);
1086         kfree(host_set);
1087
1088         if (have_msi)
1089                 pci_disable_msi(pdev);
1090         else
1091                 pci_intx(pdev, 0);
1092         pci_release_regions(pdev);
1093         pci_disable_device(pdev);
1094         dev_set_drvdata(dev, NULL);
1095 }
1096
1097 static int __init ahci_init(void)
1098 {
1099         return pci_module_init(&ahci_pci_driver);
1100 }
1101
1102 static void __exit ahci_exit(void)
1103 {
1104         pci_unregister_driver(&ahci_pci_driver);
1105 }
1106
1107
1108 MODULE_AUTHOR("Jeff Garzik");
1109 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1110 MODULE_LICENSE("GPL");
1111 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1112 MODULE_VERSION(DRV_VERSION);
1113
1114 module_init(ahci_init);
1115 module_exit(ahci_exit);