iwlwifi: document 4965 Tx scheduler
[linux-2.6.git] / drivers / net / wireless / iwlwifi / iwl-4965-hw.h
1 /******************************************************************************
2  *
3  * This file is provided under a dual BSD/GPLv2 license.  When using or
4  * redistributing this file, you may do so under either license.
5  *
6  * GPL LICENSE SUMMARY
7  *
8  * Copyright(c) 2005 - 2007 Intel Corporation. All rights reserved.
9  *
10  * This program is free software; you can redistribute it and/or modify
11  * it under the terms of version 2 of the GNU General Public License as
12  * published by the Free Software Foundation.
13  *
14  * This program is distributed in the hope that it will be useful, but
15  * WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
17  * General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA 02110,
22  * USA
23  *
24  * The full GNU General Public License is included in this distribution
25  * in the file called LICENSE.GPL.
26  *
27  * Contact Information:
28  * James P. Ketrenos <ipw2100-admin@linux.intel.com>
29  * Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
30  *
31  * BSD LICENSE
32  *
33  * Copyright(c) 2005 - 2007 Intel Corporation. All rights reserved.
34  * All rights reserved.
35  *
36  * Redistribution and use in source and binary forms, with or without
37  * modification, are permitted provided that the following conditions
38  * are met:
39  *
40  *  * Redistributions of source code must retain the above copyright
41  *    notice, this list of conditions and the following disclaimer.
42  *  * Redistributions in binary form must reproduce the above copyright
43  *    notice, this list of conditions and the following disclaimer in
44  *    the documentation and/or other materials provided with the
45  *    distribution.
46  *  * Neither the name Intel Corporation nor the names of its
47  *    contributors may be used to endorse or promote products derived
48  *    from this software without specific prior written permission.
49  *
50  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
51  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
52  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
53  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
54  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
55  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
56  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
57  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
58  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
59  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
60  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
61  *
62  *****************************************************************************/
63 /*
64  * Please use this file (iwl-4965-hw.h) only for hardware-related definitions.
65  * Use iwl-4965-commands.h for uCode API definitions.
66  * Use iwl-4965.h for driver implementation definitions.
67  */
68
69 #ifndef __iwl_4965_hw_h__
70 #define __iwl_4965_hw_h__
71
72 /*
73  * uCode queue management definitions ...
74  * Queue #4 is the command queue for 3945 and 4965; map it to Tx FIFO chnl 4.
75  * The first queue used for block-ack aggregation is #7 (4965 only).
76  * All block-ack aggregation queues should map to Tx DMA/FIFO channel 7.
77  */
78 #define IWL_CMD_QUEUE_NUM       4
79 #define IWL_CMD_FIFO_NUM        4
80 #define IWL_BACK_QUEUE_FIRST_ID 7
81
82 /* Tx rates */
83 #define IWL_CCK_RATES 4
84 #define IWL_OFDM_RATES 8
85 #define IWL_HT_RATES 16
86 #define IWL_MAX_RATES  (IWL_CCK_RATES+IWL_OFDM_RATES+IWL_HT_RATES)
87
88 /* Time constants */
89 #define SHORT_SLOT_TIME 9
90 #define LONG_SLOT_TIME 20
91
92 /* RSSI to dBm */
93 #define IWL_RSSI_OFFSET 44
94
95 /*
96  * EEPROM related constants, enums, and structures.
97  */
98
99 /*
100  * EEPROM access time values:
101  *
102  * Driver initiates EEPROM read by writing byte address << 1 to CSR_EEPROM_REG,
103  *   then clearing (with subsequent read/modify/write) CSR_EEPROM_REG bit
104  *   CSR_EEPROM_REG_BIT_CMD (0x2).
105  * Driver then polls CSR_EEPROM_REG for CSR_EEPROM_REG_READ_VALID_MSK (0x1).
106  * When polling, wait 10 uSec between polling loops, up to a maximum 5000 uSec.
107  * Driver reads 16-bit value from bits 31-16 of CSR_EEPROM_REG.
108  */
109 #define IWL_EEPROM_ACCESS_TIMEOUT       5000 /* uSec */
110 #define IWL_EEPROM_ACCESS_DELAY         10   /* uSec */
111
112 /*
113  * Regulatory channel usage flags in EEPROM struct iwl4965_eeprom_channel.flags.
114  *
115  * IBSS and/or AP operation is allowed *only* on those channels with
116  * (VALID && IBSS && ACTIVE && !RADAR).  This restriction is in place because
117  * RADAR detection is not supported by the 4965 driver, but is a
118  * requirement for establishing a new network for legal operation on channels
119  * requiring RADAR detection or restricting ACTIVE scanning.
120  *
121  * NOTE:  "WIDE" flag does not indicate anything about "FAT" 40 MHz channels.
122  *        It only indicates that 20 MHz channel use is supported; FAT channel
123  *        usage is indicated by a separate set of regulatory flags for each
124  *        FAT channel pair.
125  *
126  * NOTE:  Using a channel inappropriately will result in a uCode error!
127  */
128 enum {
129         EEPROM_CHANNEL_VALID = (1 << 0),        /* usable for this SKU/geo */
130         EEPROM_CHANNEL_IBSS = (1 << 1),         /* usable as an IBSS channel */
131         /* Bit 2 Reserved */
132         EEPROM_CHANNEL_ACTIVE = (1 << 3),       /* active scanning allowed */
133         EEPROM_CHANNEL_RADAR = (1 << 4),        /* radar detection required */
134         EEPROM_CHANNEL_WIDE = (1 << 5),         /* 20 MHz channel okay */
135         EEPROM_CHANNEL_NARROW = (1 << 6),       /* 10 MHz channel (not used) */
136         EEPROM_CHANNEL_DFS = (1 << 7),  /* dynamic freq selection candidate */
137 };
138
139 /* SKU Capabilities */
140 #define EEPROM_SKU_CAP_SW_RF_KILL_ENABLE                (1 << 0)
141 #define EEPROM_SKU_CAP_HW_RF_KILL_ENABLE                (1 << 1)
142
143 /* *regulatory* channel data format in eeprom, one for each channel.
144  * There are separate entries for FAT (40 MHz) vs. normal (20 MHz) channels. */
145 struct iwl4965_eeprom_channel {
146         u8 flags;               /* EEPROM_CHANNEL_* flags copied from EEPROM */
147         s8 max_power_avg;       /* max power (dBm) on this chnl, limit 31 */
148 } __attribute__ ((packed));
149
150 /* 4965 has two radio transmitters (and 3 radio receivers) */
151 #define EEPROM_TX_POWER_TX_CHAINS      (2)
152
153 /* 4965 has room for up to 8 sets of txpower calibration data */
154 #define EEPROM_TX_POWER_BANDS          (8)
155
156 /* 4965 factory calibration measures txpower gain settings for
157  * each of 3 target output levels */
158 #define EEPROM_TX_POWER_MEASUREMENTS   (3)
159
160 /* 4965 driver does not work with txpower calibration version < 5.
161  * Look for this in calib_version member of struct iwl4965_eeprom. */
162 #define EEPROM_TX_POWER_VERSION_NEW    (5)
163
164
165 /*
166  * 4965 factory calibration data for one txpower level, on one channel,
167  * measured on one of the 2 tx chains (radio transmitter and associated
168  * antenna).  EEPROM contains:
169  *
170  * 1)  Temperature (degrees Celsius) of device when measurement was made.
171  *
172  * 2)  Gain table index used to achieve the target measurement power.
173  *     This refers to the "well-known" gain tables (see iwl-4965-hw.h).
174  *
175  * 3)  Actual measured output power, in half-dBm ("34" = 17 dBm).
176  *
177  * 4)  RF power amplifier detector level measurement (not used).
178  */
179 struct iwl4965_eeprom_calib_measure {
180         u8 temperature;         /* Device temperature (Celsius) */
181         u8 gain_idx;            /* Index into gain table */
182         u8 actual_pow;          /* Measured RF output power, half-dBm */
183         s8 pa_det;              /* Power amp detector level (not used) */
184 } __attribute__ ((packed));
185
186
187 /*
188  * 4965 measurement set for one channel.  EEPROM contains:
189  *
190  * 1)  Channel number measured
191  *
192  * 2)  Measurements for each of 3 power levels for each of 2 radio transmitters
193  *     (a.k.a. "tx chains") (6 measurements altogether)
194  */
195 struct iwl4965_eeprom_calib_ch_info {
196         u8 ch_num;
197         struct iwl4965_eeprom_calib_measure measurements[EEPROM_TX_POWER_TX_CHAINS]
198                 [EEPROM_TX_POWER_MEASUREMENTS];
199 } __attribute__ ((packed));
200
201 /*
202  * 4965 txpower subband info.
203  *
204  * For each frequency subband, EEPROM contains the following:
205  *
206  * 1)  First and last channels within range of the subband.  "0" values
207  *     indicate that this sample set is not being used.
208  *
209  * 2)  Sample measurement sets for 2 channels close to the range endpoints.
210  */
211 struct iwl4965_eeprom_calib_subband_info {
212         u8 ch_from;     /* channel number of lowest channel in subband */
213         u8 ch_to;       /* channel number of highest channel in subband */
214         struct iwl4965_eeprom_calib_ch_info ch1;
215         struct iwl4965_eeprom_calib_ch_info ch2;
216 } __attribute__ ((packed));
217
218
219 /*
220  * 4965 txpower calibration info.  EEPROM contains:
221  *
222  * 1)  Factory-measured saturation power levels (maximum levels at which
223  *     tx power amplifier can output a signal without too much distortion).
224  *     There is one level for 2.4 GHz band and one for 5 GHz band.  These
225  *     values apply to all channels within each of the bands.
226  *
227  * 2)  Factory-measured power supply voltage level.  This is assumed to be
228  *     constant (i.e. same value applies to all channels/bands) while the
229  *     factory measurements are being made.
230  *
231  * 3)  Up to 8 sets of factory-measured txpower calibration values.
232  *     These are for different frequency ranges, since txpower gain
233  *     characteristics of the analog radio circuitry vary with frequency.
234  *
235  *     Not all sets need to be filled with data;
236  *     struct iwl4965_eeprom_calib_subband_info contains range of channels
237  *     (0 if unused) for each set of data.
238  */
239 struct iwl4965_eeprom_calib_info {
240         u8 saturation_power24;  /* half-dBm (e.g. "34" = 17 dBm) */
241         u8 saturation_power52;  /* half-dBm */
242         s16 voltage;            /* signed */
243         struct iwl4965_eeprom_calib_subband_info band_info[EEPROM_TX_POWER_BANDS];
244 } __attribute__ ((packed));
245
246
247 /*
248  * 4965 EEPROM map
249  */
250 struct iwl4965_eeprom {
251         u8 reserved0[16];
252 #define EEPROM_DEVICE_ID                    (2*0x08)    /* 2 bytes */
253         u16 device_id;          /* abs.ofs: 16 */
254         u8 reserved1[2];
255 #define EEPROM_PMC                          (2*0x0A)    /* 2 bytes */
256         u16 pmc;                /* abs.ofs: 20 */
257         u8 reserved2[20];
258 #define EEPROM_MAC_ADDRESS                  (2*0x15)    /* 6  bytes */
259         u8 mac_address[6];      /* abs.ofs: 42 */
260         u8 reserved3[58];
261 #define EEPROM_BOARD_REVISION               (2*0x35)    /* 2  bytes */
262         u16 board_revision;     /* abs.ofs: 106 */
263         u8 reserved4[11];
264 #define EEPROM_BOARD_PBA_NUMBER             (2*0x3B+1)  /* 9  bytes */
265         u8 board_pba_number[9]; /* abs.ofs: 119 */
266         u8 reserved5[8];
267 #define EEPROM_VERSION                      (2*0x44)    /* 2  bytes */
268         u16 version;            /* abs.ofs: 136 */
269 #define EEPROM_SKU_CAP                      (2*0x45)    /* 1  bytes */
270         u8 sku_cap;             /* abs.ofs: 138 */
271 #define EEPROM_LEDS_MODE                    (2*0x45+1)  /* 1  bytes */
272         u8 leds_mode;           /* abs.ofs: 139 */
273 #define EEPROM_OEM_MODE                     (2*0x46)    /* 2  bytes */
274         u16 oem_mode;
275 #define EEPROM_WOWLAN_MODE                  (2*0x47)    /* 2  bytes */
276         u16 wowlan_mode;        /* abs.ofs: 142 */
277 #define EEPROM_LEDS_TIME_INTERVAL           (2*0x48)    /* 2  bytes */
278         u16 leds_time_interval; /* abs.ofs: 144 */
279 #define EEPROM_LEDS_OFF_TIME                (2*0x49)    /* 1  bytes */
280         u8 leds_off_time;       /* abs.ofs: 146 */
281 #define EEPROM_LEDS_ON_TIME                 (2*0x49+1)  /* 1  bytes */
282         u8 leds_on_time;        /* abs.ofs: 147 */
283 #define EEPROM_ALMGOR_M_VERSION             (2*0x4A)    /* 1  bytes */
284         u8 almgor_m_version;    /* abs.ofs: 148 */
285 #define EEPROM_ANTENNA_SWITCH_TYPE          (2*0x4A+1)  /* 1  bytes */
286         u8 antenna_switch_type; /* abs.ofs: 149 */
287         u8 reserved6[8];
288 #define EEPROM_4965_BOARD_REVISION          (2*0x4F)    /* 2 bytes */
289         u16 board_revision_4965;        /* abs.ofs: 158 */
290         u8 reserved7[13];
291 #define EEPROM_4965_BOARD_PBA               (2*0x56+1)  /* 9 bytes */
292         u8 board_pba_number_4965[9];    /* abs.ofs: 173 */
293         u8 reserved8[10];
294 #define EEPROM_REGULATORY_SKU_ID            (2*0x60)    /* 4  bytes */
295         u8 sku_id[4];           /* abs.ofs: 192 */
296
297 /*
298  * Per-channel regulatory data.
299  *
300  * Each channel that *might* be supported by 3945 or 4965 has a fixed location
301  * in EEPROM containing EEPROM_CHANNEL_* usage flags (LSB) and max regulatory
302  * txpower (MSB).
303  *
304  * Entries immediately below are for 20 MHz channel width.  FAT (40 MHz)
305  * channels (only for 4965, not supported by 3945) appear later in the EEPROM.
306  *
307  * 2.4 GHz channels 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14
308  */
309 #define EEPROM_REGULATORY_BAND_1            (2*0x62)    /* 2  bytes */
310         u16 band_1_count;       /* abs.ofs: 196 */
311 #define EEPROM_REGULATORY_BAND_1_CHANNELS   (2*0x63)    /* 28 bytes */
312         struct iwl4965_eeprom_channel band_1_channels[14]; /* abs.ofs: 196 */
313
314 /*
315  * 4.9 GHz channels 183, 184, 185, 187, 188, 189, 192, 196,
316  * 5.0 GHz channels 7, 8, 11, 12, 16
317  * (4915-5080MHz) (none of these is ever supported)
318  */
319 #define EEPROM_REGULATORY_BAND_2            (2*0x71)    /* 2  bytes */
320         u16 band_2_count;       /* abs.ofs: 226 */
321 #define EEPROM_REGULATORY_BAND_2_CHANNELS   (2*0x72)    /* 26 bytes */
322         struct iwl4965_eeprom_channel band_2_channels[13]; /* abs.ofs: 228 */
323
324 /*
325  * 5.2 GHz channels 34, 36, 38, 40, 42, 44, 46, 48, 52, 56, 60, 64
326  * (5170-5320MHz)
327  */
328 #define EEPROM_REGULATORY_BAND_3            (2*0x7F)    /* 2  bytes */
329         u16 band_3_count;       /* abs.ofs: 254 */
330 #define EEPROM_REGULATORY_BAND_3_CHANNELS   (2*0x80)    /* 24 bytes */
331         struct iwl4965_eeprom_channel band_3_channels[12]; /* abs.ofs: 256 */
332
333 /*
334  * 5.5 GHz channels 100, 104, 108, 112, 116, 120, 124, 128, 132, 136, 140
335  * (5500-5700MHz)
336  */
337 #define EEPROM_REGULATORY_BAND_4            (2*0x8C)    /* 2  bytes */
338         u16 band_4_count;       /* abs.ofs: 280 */
339 #define EEPROM_REGULATORY_BAND_4_CHANNELS   (2*0x8D)    /* 22 bytes */
340         struct iwl4965_eeprom_channel band_4_channels[11]; /* abs.ofs: 282 */
341
342 /*
343  * 5.7 GHz channels 145, 149, 153, 157, 161, 165
344  * (5725-5825MHz)
345  */
346 #define EEPROM_REGULATORY_BAND_5            (2*0x98)    /* 2  bytes */
347         u16 band_5_count;       /* abs.ofs: 304 */
348 #define EEPROM_REGULATORY_BAND_5_CHANNELS   (2*0x99)    /* 12 bytes */
349         struct iwl4965_eeprom_channel band_5_channels[6]; /* abs.ofs: 306 */
350
351         u8 reserved10[2];
352
353
354 /*
355  * 2.4 GHz FAT channels 1 (5), 2 (6), 3 (7), 4 (8), 5 (9), 6 (10), 7 (11)
356  *
357  * The channel listed is the center of the lower 20 MHz half of the channel.
358  * The overall center frequency is actually 2 channels (10 MHz) above that,
359  * and the upper half of each FAT channel is centered 4 channels (20 MHz) away
360  * from the lower half; e.g. the upper half of FAT channel 1 is channel 5,
361  * and the overall FAT channel width centers on channel 3.
362  *
363  * NOTE:  The RXON command uses 20 MHz channel numbers to specify the
364  *        control channel to which to tune.  RXON also specifies whether the
365  *        control channel is the upper or lower half of a FAT channel.
366  *
367  * NOTE:  4965 does not support FAT channels on 2.4 GHz.
368  */
369 #define EEPROM_REGULATORY_BAND_24_FAT_CHANNELS (2*0xA0) /* 14 bytes */
370         struct iwl4965_eeprom_channel band_24_channels[7]; /* abs.ofs: 320 */
371         u8 reserved11[2];
372
373 /*
374  * 5.2 GHz FAT channels 36 (40), 44 (48), 52 (56), 60 (64),
375  * 100 (104), 108 (112), 116 (120), 124 (128), 132 (136), 149 (153), 157 (161)
376  */
377 #define EEPROM_REGULATORY_BAND_52_FAT_CHANNELS (2*0xA8) /* 22 bytes */
378         struct iwl4965_eeprom_channel band_52_channels[11]; /* abs.ofs: 336 */
379         u8 reserved12[6];
380
381 /*
382  * 4965 driver requires txpower calibration format version 5 or greater.
383  * Driver does not work with txpower calibration version < 5.
384  * This value is simply a 16-bit number, no major/minor versions here.
385  */
386 #define EEPROM_CALIB_VERSION_OFFSET            (2*0xB6) /* 2 bytes */
387         u16 calib_version;      /* abs.ofs: 364 */
388         u8 reserved13[2];
389         u8 reserved14[96];      /* abs.ofs: 368 */
390
391 /*
392  * 4965 Txpower calibration data.
393  */
394 #define EEPROM_IWL_CALIB_TXPOWER_OFFSET        (2*0xE8) /* 48  bytes */
395         struct iwl4965_eeprom_calib_info calib_info;    /* abs.ofs: 464 */
396
397         u8 reserved16[140];     /* fill out to full 1024 byte block */
398
399
400 } __attribute__ ((packed));
401
402 #define IWL_EEPROM_IMAGE_SIZE 1024
403
404 /* End of EEPROM */
405
406 #include "iwl-4965-commands.h"
407
408 #define PCI_LINK_CTRL      0x0F0
409 #define PCI_POWER_SOURCE   0x0C8
410 #define PCI_REG_WUM8       0x0E8
411 #define PCI_CFG_PMC_PME_FROM_D3COLD_SUPPORT         (0x80000000)
412
413 /*=== CSR (control and status registers) ===*/
414 #define CSR_BASE    (0x000)
415
416 #define CSR_SW_VER              (CSR_BASE+0x000)
417 #define CSR_HW_IF_CONFIG_REG    (CSR_BASE+0x000) /* hardware interface config */
418 #define CSR_INT_COALESCING      (CSR_BASE+0x004) /* accum ints, 32-usec units */
419 #define CSR_INT                 (CSR_BASE+0x008) /* host interrupt status/ack */
420 #define CSR_INT_MASK            (CSR_BASE+0x00c) /* host interrupt enable */
421 #define CSR_FH_INT_STATUS       (CSR_BASE+0x010) /* busmaster int status/ack*/
422 #define CSR_GPIO_IN             (CSR_BASE+0x018) /* read external chip pins */
423 #define CSR_RESET               (CSR_BASE+0x020) /* busmaster enable, NMI, etc*/
424 #define CSR_GP_CNTRL            (CSR_BASE+0x024)
425
426 /*
427  * Hardware revision info
428  * Bit fields:
429  * 31-8:  Reserved
430  *  7-4:  Type of device:  0x0 = 4965, 0xd = 3945
431  *  3-2:  Revision step:  0 = A, 1 = B, 2 = C, 3 = D
432  *  1-0:  "Dash" value, as in A-1, etc.
433  *
434  * NOTE:  Revision step affects calculation of CCK txpower for 4965.
435  */
436 #define CSR_HW_REV              (CSR_BASE+0x028)
437
438 /* EEPROM reads */
439 #define CSR_EEPROM_REG          (CSR_BASE+0x02c)
440 #define CSR_EEPROM_GP           (CSR_BASE+0x030)
441 #define CSR_GP_UCODE            (CSR_BASE+0x044)
442 #define CSR_UCODE_DRV_GP1       (CSR_BASE+0x054)
443 #define CSR_UCODE_DRV_GP1_SET   (CSR_BASE+0x058)
444 #define CSR_UCODE_DRV_GP1_CLR   (CSR_BASE+0x05c)
445 #define CSR_UCODE_DRV_GP2       (CSR_BASE+0x060)
446 #define CSR_GIO_CHICKEN_BITS    (CSR_BASE+0x100)
447
448 /*
449  * Indicates hardware rev, to determine CCK backoff for txpower calculation.
450  * Bit fields:
451  *  3-2:  0 = A, 1 = B, 2 = C, 3 = D step
452  */
453 #define CSR_HW_REV_WA_REG       (CSR_BASE+0x22C)
454
455 /* Hardware interface configuration bits */
456 #define CSR_HW_IF_CONFIG_REG_BIT_KEDRON_R       (0x00000010)
457 #define CSR_HW_IF_CONFIG_REG_MSK_BOARD_VER      (0x00000C00)
458 #define CSR_HW_IF_CONFIG_REG_BIT_MAC_SI         (0x00000100)
459 #define CSR_HW_IF_CONFIG_REG_BIT_RADIO_SI       (0x00000200)
460 #define CSR_HW_IF_CONFIG_REG_BIT_EEPROM_OWN_SEM (0x00200000)
461
462 /* interrupt flags in INTA, set by uCode or hardware (e.g. dma),
463  * acknowledged (reset) by host writing "1" to flagged bits. */
464 #define CSR_INT_BIT_FH_RX        (1<<31) /* Rx DMA, cmd responses, FH_INT[17:16] */
465 #define CSR_INT_BIT_HW_ERR       (1<<29) /* DMA hardware error FH_INT[31] */
466 #define CSR_INT_BIT_DNLD         (1<<28) /* uCode Download */
467 #define CSR_INT_BIT_FH_TX        (1<<27) /* Tx DMA FH_INT[1:0] */
468 #define CSR_INT_BIT_MAC_CLK_ACTV (1<<26) /* NIC controller's clock toggled on/off */
469 #define CSR_INT_BIT_SW_ERR       (1<<25) /* uCode error */
470 #define CSR_INT_BIT_RF_KILL      (1<<7)  /* HW RFKILL switch GP_CNTRL[27] toggled */
471 #define CSR_INT_BIT_CT_KILL      (1<<6)  /* Critical temp (chip too hot) rfkill */
472 #define CSR_INT_BIT_SW_RX        (1<<3)  /* Rx, command responses, 3945 */
473 #define CSR_INT_BIT_WAKEUP       (1<<1)  /* NIC controller waking up (pwr mgmt) */
474 #define CSR_INT_BIT_ALIVE        (1<<0)  /* uCode interrupts once it initializes */
475
476 #define CSR_INI_SET_MASK        (CSR_INT_BIT_FH_RX   | \
477                                  CSR_INT_BIT_HW_ERR  | \
478                                  CSR_INT_BIT_FH_TX   | \
479                                  CSR_INT_BIT_SW_ERR  | \
480                                  CSR_INT_BIT_RF_KILL | \
481                                  CSR_INT_BIT_SW_RX   | \
482                                  CSR_INT_BIT_WAKEUP  | \
483                                  CSR_INT_BIT_ALIVE)
484
485 /* interrupt flags in FH (flow handler) (PCI busmaster DMA) */
486 #define CSR_FH_INT_BIT_ERR       (1<<31) /* Error */
487 #define CSR_FH_INT_BIT_HI_PRIOR  (1<<30) /* High priority Rx, bypass coalescing */
488 #define CSR_FH_INT_BIT_RX_CHNL1  (1<<17) /* Rx channel 1 */
489 #define CSR_FH_INT_BIT_RX_CHNL0  (1<<16) /* Rx channel 0 */
490 #define CSR_FH_INT_BIT_TX_CHNL1  (1<<1)  /* Tx channel 1 */
491 #define CSR_FH_INT_BIT_TX_CHNL0  (1<<0)  /* Tx channel 0 */
492
493 #define CSR_FH_INT_RX_MASK      (CSR_FH_INT_BIT_HI_PRIOR | \
494                                  CSR_FH_INT_BIT_RX_CHNL1 | \
495                                  CSR_FH_INT_BIT_RX_CHNL0)
496
497 #define CSR_FH_INT_TX_MASK      (CSR_FH_INT_BIT_TX_CHNL1 | \
498                                  CSR_FH_INT_BIT_TX_CHNL0)
499
500
501 /* RESET */
502 #define CSR_RESET_REG_FLAG_NEVO_RESET                (0x00000001)
503 #define CSR_RESET_REG_FLAG_FORCE_NMI                 (0x00000002)
504 #define CSR_RESET_REG_FLAG_SW_RESET                  (0x00000080)
505 #define CSR_RESET_REG_FLAG_MASTER_DISABLED           (0x00000100)
506 #define CSR_RESET_REG_FLAG_STOP_MASTER               (0x00000200)
507
508 /* GP (general purpose) CONTROL */
509 #define CSR_GP_CNTRL_REG_FLAG_MAC_CLOCK_READY        (0x00000001)
510 #define CSR_GP_CNTRL_REG_FLAG_INIT_DONE              (0x00000004)
511 #define CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ         (0x00000008)
512 #define CSR_GP_CNTRL_REG_FLAG_GOING_TO_SLEEP         (0x00000010)
513
514 #define CSR_GP_CNTRL_REG_VAL_MAC_ACCESS_EN           (0x00000001)
515
516 #define CSR_GP_CNTRL_REG_MSK_POWER_SAVE_TYPE         (0x07000000)
517 #define CSR_GP_CNTRL_REG_FLAG_MAC_POWER_SAVE         (0x04000000)
518 #define CSR_GP_CNTRL_REG_FLAG_HW_RF_KILL_SW          (0x08000000)
519
520
521 /* EEPROM REG */
522 #define CSR_EEPROM_REG_READ_VALID_MSK   (0x00000001)
523 #define CSR_EEPROM_REG_BIT_CMD          (0x00000002)
524
525 /* EEPROM GP */
526 #define CSR_EEPROM_GP_VALID_MSK         (0x00000006)
527 #define CSR_EEPROM_GP_BAD_SIGNATURE     (0x00000000)
528 #define CSR_EEPROM_GP_IF_OWNER_MSK      (0x00000180)
529
530 /* UCODE DRV GP */
531 #define CSR_UCODE_DRV_GP1_BIT_MAC_SLEEP             (0x00000001)
532 #define CSR_UCODE_SW_BIT_RFKILL                     (0x00000002)
533 #define CSR_UCODE_DRV_GP1_BIT_CMD_BLOCKED           (0x00000004)
534 #define CSR_UCODE_DRV_GP1_REG_BIT_CT_KILL_EXIT      (0x00000008)
535
536 /* GPIO */
537 #define CSR_GPIO_IN_BIT_AUX_POWER                   (0x00000200)
538 #define CSR_GPIO_IN_VAL_VAUX_PWR_SRC                (0x00000000)
539 #define CSR_GPIO_IN_VAL_VMAIN_PWR_SRC           CSR_GPIO_IN_BIT_AUX_POWER
540
541 /* GI Chicken Bits */
542 #define CSR_GIO_CHICKEN_BITS_REG_BIT_L1A_NO_L0S_RX  (0x00800000)
543 #define CSR_GIO_CHICKEN_BITS_REG_BIT_DIS_L0S_EXIT_TIMER  (0x20000000)
544
545 /*=== HBUS (Host-side Bus) ===*/
546 #define HBUS_BASE       (0x400)
547
548 /*
549  * Registers for accessing device's internal SRAM memory (e.g. SCD SRAM
550  * structures, error log, event log, verifying uCode load).
551  * First write to address register, then read from or write to data register
552  * to complete the job.  Once the address register is set up, accesses to
553  * data registers auto-increment the address by one dword.
554  * Bit usage for address registers (read or write):
555  *  0-31:  memory address within device
556  */
557 #define HBUS_TARG_MEM_RADDR     (HBUS_BASE+0x00c)
558 #define HBUS_TARG_MEM_WADDR     (HBUS_BASE+0x010)
559 #define HBUS_TARG_MEM_WDAT      (HBUS_BASE+0x018)
560 #define HBUS_TARG_MEM_RDAT      (HBUS_BASE+0x01c)
561
562 /*
563  * Registers for accessing device's internal peripheral registers
564  * (e.g. SCD, BSM, etc.).  First write to address register,
565  * then read from or write to data register to complete the job.
566  * Bit usage for address registers (read or write):
567  *  0-15:  register address (offset) within device
568  * 24-25:  (# bytes - 1) to read or write (e.g. 3 for dword)
569  */
570 #define HBUS_TARG_PRPH_WADDR    (HBUS_BASE+0x044)
571 #define HBUS_TARG_PRPH_RADDR    (HBUS_BASE+0x048)
572 #define HBUS_TARG_PRPH_WDAT     (HBUS_BASE+0x04c)
573 #define HBUS_TARG_PRPH_RDAT     (HBUS_BASE+0x050)
574
575 /*
576  * Per-Tx-queue write pointer (index, really!) (3945 and 4965).
577  * Driver sets this to indicate index to next TFD that driver will fill
578  * (1 past latest filled).
579  * Bit usage:
580  *  0-7:  queue write index (0-255)
581  * 11-8:  queue selector (0-15)
582  */
583 #define HBUS_TARG_WRPTR         (HBUS_BASE+0x060)
584
585 #define HBUS_TARG_MBX_C         (HBUS_BASE+0x030)
586
587 #define HBUS_TARG_MBX_C_REG_BIT_CMD_BLOCKED         (0x00000004)
588
589 #define TFD_QUEUE_SIZE_MAX      (256)
590
591 #define IWL_NUM_SCAN_RATES         (2)
592
593 #define IWL_DEFAULT_TX_RETRY  15
594
595 #define RX_QUEUE_SIZE                         256
596 #define RX_QUEUE_MASK                         255
597 #define RX_QUEUE_SIZE_LOG                     8
598
599 #define TFD_TX_CMD_SLOTS 256
600 #define TFD_CMD_SLOTS 32
601
602 #define TFD_MAX_PAYLOAD_SIZE (sizeof(struct iwl4965_cmd) - \
603                               sizeof(struct iwl4965_cmd_meta))
604
605 /*
606  * RX related structures and functions
607  */
608 #define RX_FREE_BUFFERS 64
609 #define RX_LOW_WATERMARK 8
610
611 /* Size of one Rx buffer in host DRAM */
612 #define IWL_RX_BUF_SIZE (4 * 1024)
613
614 /* Sizes and addresses for instruction and data memory (SRAM) in
615  * 4965's embedded processor.  Driver access is via HBUS_TARG_MEM_* regs. */
616 #define RTC_INST_LOWER_BOUND                    (0x000000)
617 #define KDR_RTC_INST_UPPER_BOUND                (0x018000)
618
619 #define RTC_DATA_LOWER_BOUND                    (0x800000)
620 #define KDR_RTC_DATA_UPPER_BOUND                (0x80A000)
621
622 #define KDR_RTC_INST_SIZE    (KDR_RTC_INST_UPPER_BOUND - RTC_INST_LOWER_BOUND)
623 #define KDR_RTC_DATA_SIZE    (KDR_RTC_DATA_UPPER_BOUND - RTC_DATA_LOWER_BOUND)
624
625 #define IWL_MAX_INST_SIZE KDR_RTC_INST_SIZE
626 #define IWL_MAX_DATA_SIZE KDR_RTC_DATA_SIZE
627
628 /* Size of uCode instruction memory in bootstrap state machine */
629 #define IWL_MAX_BSM_SIZE BSM_SRAM_SIZE
630
631 static inline int iwl4965_hw_valid_rtc_data_addr(u32 addr)
632 {
633         return (addr >= RTC_DATA_LOWER_BOUND) &&
634                (addr < KDR_RTC_DATA_UPPER_BOUND);
635 }
636
637 /********************* START TEMPERATURE *************************************/
638
639 /**
640  * 4965 temperature calculation.
641  *
642  * The driver must calculate the device temperature before calculating
643  * a txpower setting (amplifier gain is temperature dependent).  The
644  * calculation uses 4 measurements, 3 of which (R1, R2, R3) are calibration
645  * values used for the life of the driver, and one of which (R4) is the
646  * real-time temperature indicator.
647  *
648  * uCode provides all 4 values to the driver via the "initialize alive"
649  * notification (see struct iwl4965_init_alive_resp).  After the runtime uCode
650  * image loads, uCode updates the R4 value via statistics notifications
651  * (see STATISTICS_NOTIFICATION), which occur after each received beacon
652  * when associated, or can be requested via REPLY_STATISTICS_CMD.
653  *
654  * NOTE:  uCode provides the R4 value as a 23-bit signed value.  Driver
655  *        must sign-extend to 32 bits before applying formula below.
656  *
657  * Formula:
658  *
659  * degrees Kelvin = ((97 * 259 * (R4 - R2) / (R3 - R1)) / 100) + 8
660  *
661  * NOTE:  The basic formula is 259 * (R4-R2) / (R3-R1).  The 97/100 is
662  * an additional correction, which should be centered around 0 degrees
663  * Celsius (273 degrees Kelvin).  The 8 (3 percent of 273) compensates for
664  * centering the 97/100 correction around 0 degrees K.
665  *
666  * Add 273 to Kelvin value to find degrees Celsius, for comparing current
667  * temperature with factory-measured temperatures when calculating txpower
668  * settings.
669  */
670 #define TEMPERATURE_CALIB_KELVIN_OFFSET 8
671 #define TEMPERATURE_CALIB_A_VAL 259
672
673 /* Limit range of calculated temperature to be between these Kelvin values */
674 #define IWL_TX_POWER_TEMPERATURE_MIN  (263)
675 #define IWL_TX_POWER_TEMPERATURE_MAX  (410)
676
677 #define IWL_TX_POWER_TEMPERATURE_OUT_OF_RANGE(t) \
678         (((t) < IWL_TX_POWER_TEMPERATURE_MIN) || \
679          ((t) > IWL_TX_POWER_TEMPERATURE_MAX))
680
681 /********************* END TEMPERATURE ***************************************/
682
683 /********************* START TXPOWER *****************************************/
684
685 /**
686  * 4965 txpower calculations rely on information from three sources:
687  *
688  *     1) EEPROM
689  *     2) "initialize" alive notification
690  *     3) statistics notifications
691  *
692  * EEPROM data consists of:
693  *
694  * 1)  Regulatory information (max txpower and channel usage flags) is provided
695  *     separately for each channel that can possibly supported by 4965.
696  *     40 MHz wide (.11n fat) channels are listed separately from 20 MHz
697  *     (legacy) channels.
698  *
699  *     See struct iwl4965_eeprom_channel for format, and struct iwl4965_eeprom
700  *     for locations in EEPROM.
701  *
702  * 2)  Factory txpower calibration information is provided separately for
703  *     sub-bands of contiguous channels.  2.4GHz has just one sub-band,
704  *     but 5 GHz has several sub-bands.
705  *
706  *     In addition, per-band (2.4 and 5 Ghz) saturation txpowers are provided.
707  *
708  *     See struct iwl4965_eeprom_calib_info (and the tree of structures
709  *     contained within it) for format, and struct iwl4965_eeprom for
710  *     locations in EEPROM.
711  *
712  * "Initialization alive" notification (see struct iwl4965_init_alive_resp)
713  * consists of:
714  *
715  * 1)  Temperature calculation parameters.
716  *
717  * 2)  Power supply voltage measurement.
718  *
719  * 3)  Tx gain compensation to balance 2 transmitters for MIMO use.
720  *
721  * Statistics notifications deliver:
722  *
723  * 1)  Current values for temperature param R4.
724  */
725
726 /**
727  * To calculate a txpower setting for a given desired target txpower, channel,
728  * modulation bit rate, and transmitter chain (4965 has 2 transmitters to
729  * support MIMO and transmit diversity), driver must do the following:
730  *
731  * 1)  Compare desired txpower vs. (EEPROM) regulatory limit for this channel.
732  *     Do not exceed regulatory limit; reduce target txpower if necessary.
733  *
734  *     If setting up txpowers for MIMO rates (rate indexes 8-15, 24-31),
735  *     2 transmitters will be used simultaneously; driver must reduce the
736  *     regulatory limit by 3 dB (half-power) for each transmitter, so the
737  *     combined total output of the 2 transmitters is within regulatory limits.
738  *
739  *
740  * 2)  Compare target txpower vs. (EEPROM) saturation txpower *reduced by
741  *     backoff for this bit rate*.  Do not exceed (saturation - backoff[rate]);
742  *     reduce target txpower if necessary.
743  *
744  *     Backoff values below are in 1/2 dB units (equivalent to steps in
745  *     txpower gain tables):
746  *
747  *     OFDM 6 - 36 MBit:  10 steps (5 dB)
748  *     OFDM 48 MBit:      15 steps (7.5 dB)
749  *     OFDM 54 MBit:      17 steps (8.5 dB)
750  *     OFDM 60 MBit:      20 steps (10 dB)
751  *     CCK all rates:     10 steps (5 dB)
752  *
753  *     Backoff values apply to saturation txpower on a per-transmitter basis;
754  *     when using MIMO (2 transmitters), each transmitter uses the same
755  *     saturation level provided in EEPROM, and the same backoff values;
756  *     no reduction (such as with regulatory txpower limits) is required.
757  *
758  *     Saturation and Backoff values apply equally to 20 Mhz (legacy) channel
759  *     widths and 40 Mhz (.11n fat) channel widths; there is no separate
760  *     factory measurement for fat channels.
761  *
762  *     The result of this step is the final target txpower.  The rest of
763  *     the steps figure out the proper settings for the device to achieve
764  *     that target txpower.
765  *
766  *
767  * 3)  Determine (EEPROM) calibration subband for the target channel, by
768  *     comparing against first and last channels in each subband
769  *     (see struct iwl4965_eeprom_calib_subband_info).
770  *
771  *
772  * 4)  Linearly interpolate (EEPROM) factory calibration measurement sets,
773  *     referencing the 2 factory-measured (sample) channels within the subband.
774  *
775  *     Interpolation is based on difference between target channel's frequency
776  *     and the sample channels' frequencies.  Since channel numbers are based
777  *     on frequency (5 MHz between each channel number), this is equivalent
778  *     to interpolating based on channel number differences.
779  *
780  *     Note that the sample channels may or may not be the channels at the
781  *     edges of the subband.  The target channel may be "outside" of the
782  *     span of the sampled channels.
783  *
784  *     Driver may choose the pair (for 2 Tx chains) of measurements (see
785  *     struct iwl4965_eeprom_calib_ch_info) for which the actual measured
786  *     txpower comes closest to the desired txpower.  Usually, though,
787  *     the middle set of measurements is closest to the regulatory limits,
788  *     and is therefore a good choice for all txpower calculations (this
789  *     assumes that high accuracy is needed for maximizing legal txpower,
790  *     while lower txpower configurations do not need as much accuracy).
791  *
792  *     Driver should interpolate both members of the chosen measurement pair,
793  *     i.e. for both Tx chains (radio transmitters), unless the driver knows
794  *     that only one of the chains will be used (e.g. only one tx antenna
795  *     connected, but this should be unusual).  The rate scaling algorithm
796  *     switches antennas to find best performance, so both Tx chains will
797  *     be used (although only one at a time) even for non-MIMO transmissions.
798  *
799  *     Driver should interpolate factory values for temperature, gain table
800  *     index, and actual power.  The power amplifier detector values are
801  *     not used by the driver.
802  *
803  *     Sanity check:  If the target channel happens to be one of the sample
804  *     channels, the results should agree with the sample channel's
805  *     measurements!
806  *
807  *
808  * 5)  Find difference between desired txpower and (interpolated)
809  *     factory-measured txpower.  Using (interpolated) factory gain table index
810  *     (shown elsewhere) as a starting point, adjust this index lower to
811  *     increase txpower, or higher to decrease txpower, until the target
812  *     txpower is reached.  Each step in the gain table is 1/2 dB.
813  *
814  *     For example, if factory measured txpower is 16 dBm, and target txpower
815  *     is 13 dBm, add 6 steps to the factory gain index to reduce txpower
816  *     by 3 dB.
817  *
818  *
819  * 6)  Find difference between current device temperature and (interpolated)
820  *     factory-measured temperature for sub-band.  Factory values are in
821  *     degrees Celsius.  To calculate current temperature, see comments for
822  *     "4965 temperature calculation".
823  *
824  *     If current temperature is higher than factory temperature, driver must
825  *     increase gain (lower gain table index), and vice versa.
826  *
827  *     Temperature affects gain differently for different channels:
828  *
829  *     2.4 GHz all channels:  3.5 degrees per half-dB step
830  *     5 GHz channels 34-43:  4.5 degrees per half-dB step
831  *     5 GHz channels >= 44:  4.0 degrees per half-dB step
832  *
833  *     NOTE:  Temperature can increase rapidly when transmitting, especially
834  *            with heavy traffic at high txpowers.  Driver should update
835  *            temperature calculations often under these conditions to
836  *            maintain strong txpower in the face of rising temperature.
837  *
838  *
839  * 7)  Find difference between current power supply voltage indicator
840  *     (from "initialize alive") and factory-measured power supply voltage
841  *     indicator (EEPROM).
842  *
843  *     If the current voltage is higher (indicator is lower) than factory
844  *     voltage, gain should be reduced (gain table index increased) by:
845  *
846  *     (eeprom - current) / 7
847  *
848  *     If the current voltage is lower (indicator is higher) than factory
849  *     voltage, gain should be increased (gain table index decreased) by:
850  *
851  *     2 * (current - eeprom) / 7
852  *
853  *     If number of index steps in either direction turns out to be > 2,
854  *     something is wrong ... just use 0.
855  *
856  *     NOTE:  Voltage compensation is independent of band/channel.
857  *
858  *     NOTE:  "Initialize" uCode measures current voltage, which is assumed
859  *            to be constant after this initial measurement.  Voltage
860  *            compensation for txpower (number of steps in gain table)
861  *            may be calculated once and used until the next uCode bootload.
862  *
863  *
864  * 8)  If setting up txpowers for MIMO rates (rate indexes 8-15, 24-31),
865  *     adjust txpower for each transmitter chain, so txpower is balanced
866  *     between the two chains.  There are 5 pairs of tx_atten[group][chain]
867  *     values in "initialize alive", one pair for each of 5 channel ranges:
868  *
869  *     Group 0:  5 GHz channel 34-43
870  *     Group 1:  5 GHz channel 44-70
871  *     Group 2:  5 GHz channel 71-124
872  *     Group 3:  5 GHz channel 125-200
873  *     Group 4:  2.4 GHz all channels
874  *
875  *     Add the tx_atten[group][chain] value to the index for the target chain.
876  *     The values are signed, but are in pairs of 0 and a non-negative number,
877  *     so as to reduce gain (if necessary) of the "hotter" channel.  This
878  *     avoids any need to double-check for regulatory compliance after
879  *     this step.
880  *
881  *
882  * 9)  If setting up for a CCK rate, lower the gain by adding a CCK compensation
883  *     value to the index:
884  *
885  *     Hardware rev B:  9 steps (4.5 dB)
886  *     Hardware rev C:  5 steps (2.5 dB)
887  *
888  *     Hardware rev for 4965 can be determined by reading CSR_HW_REV_WA_REG,
889  *     bits [3:2], 1 = B, 2 = C.
890  *
891  *     NOTE:  This compensation is in addition to any saturation backoff that
892  *            might have been applied in an earlier step.
893  *
894  *
895  * 10) Select the gain table, based on band (2.4 vs 5 GHz).
896  *
897  *     Limit the adjusted index to stay within the table!
898  *
899  *
900  * 11) Read gain table entries for DSP and radio gain, place into appropriate
901  *     location(s) in command (struct iwl4965_txpowertable_cmd).
902  */
903
904 /* Limit range of txpower output target to be between these values */
905 #define IWL_TX_POWER_TARGET_POWER_MIN       (0) /* 0 dBm = 1 milliwatt */
906 #define IWL_TX_POWER_TARGET_POWER_MAX      (16) /* 16 dBm */
907
908 /**
909  * When MIMO is used (2 transmitters operating simultaneously), driver should
910  * limit each transmitter to deliver a max of 3 dB below the regulatory limit
911  * for the device.  That is, use half power for each transmitter, so total
912  * txpower is within regulatory limits.
913  *
914  * The value "6" represents number of steps in gain table to reduce power 3 dB.
915  * Each step is 1/2 dB.
916  */
917 #define IWL_TX_POWER_MIMO_REGULATORY_COMPENSATION (6)
918
919 /**
920  * CCK gain compensation.
921  *
922  * When calculating txpowers for CCK, after making sure that the target power
923  * is within regulatory and saturation limits, driver must additionally
924  * back off gain by adding these values to the gain table index.
925  *
926  * Hardware rev for 4965 can be determined by reading CSR_HW_REV_WA_REG,
927  * bits [3:2], 1 = B, 2 = C.
928  */
929 #define IWL_TX_POWER_CCK_COMPENSATION_B_STEP (9)
930 #define IWL_TX_POWER_CCK_COMPENSATION_C_STEP (5)
931
932 /*
933  * 4965 power supply voltage compensation for txpower
934  */
935 #define TX_POWER_IWL_VOLTAGE_CODES_PER_03V   (7)
936
937 /**
938  * Gain tables.
939  *
940  * The following tables contain pair of values for setting txpower, i.e.
941  * gain settings for the output of the device's digital signal processor (DSP),
942  * and for the analog gain structure of the transmitter.
943  *
944  * Each entry in the gain tables represents a step of 1/2 dB.  Note that these
945  * are *relative* steps, not indications of absolute output power.  Output
946  * power varies with temperature, voltage, and channel frequency, and also
947  * requires consideration of average power (to satisfy regulatory constraints),
948  * and peak power (to avoid distortion of the output signal).
949  *
950  * Each entry contains two values:
951  * 1)  DSP gain (or sometimes called DSP attenuation).  This is a fine-grained
952  *     linear value that multiplies the output of the digital signal processor,
953  *     before being sent to the analog radio.
954  * 2)  Radio gain.  This sets the analog gain of the radio Tx path.
955  *     It is a coarser setting, and behaves in a logarithmic (dB) fashion.
956  *
957  * EEPROM contains factory calibration data for txpower.  This maps actual
958  * measured txpower levels to gain settings in the "well known" tables
959  * below ("well-known" means here that both factory calibration *and* the
960  * driver work with the same table).
961  *
962  * There are separate tables for 2.4 GHz and 5 GHz bands.  The 5 GHz table
963  * has an extension (into negative indexes), in case the driver needs to
964  * boost power setting for high device temperatures (higher than would be
965  * present during factory calibration).  A 5 Ghz EEPROM index of "40"
966  * corresponds to the 49th entry in the table used by the driver.
967  */
968 #define MIN_TX_GAIN_INDEX               (0)  /* highest gain, lowest idx, 2.4 */
969 #define MIN_TX_GAIN_INDEX_52GHZ_EXT     (-9) /* highest gain, lowest idx, 5 */
970
971 /**
972  * 2.4 GHz gain table
973  *
974  * Index    Dsp gain   Radio gain
975  *   0        110         0x3f      (highest gain)
976  *   1        104         0x3f
977  *   2         98         0x3f
978  *   3        110         0x3e
979  *   4        104         0x3e
980  *   5         98         0x3e
981  *   6        110         0x3d
982  *   7        104         0x3d
983  *   8         98         0x3d
984  *   9        110         0x3c
985  *  10        104         0x3c
986  *  11         98         0x3c
987  *  12        110         0x3b
988  *  13        104         0x3b
989  *  14         98         0x3b
990  *  15        110         0x3a
991  *  16        104         0x3a
992  *  17         98         0x3a
993  *  18        110         0x39
994  *  19        104         0x39
995  *  20         98         0x39
996  *  21        110         0x38
997  *  22        104         0x38
998  *  23         98         0x38
999  *  24        110         0x37
1000  *  25        104         0x37
1001  *  26         98         0x37
1002  *  27        110         0x36
1003  *  28        104         0x36
1004  *  29         98         0x36
1005  *  30        110         0x35
1006  *  31        104         0x35
1007  *  32         98         0x35
1008  *  33        110         0x34
1009  *  34        104         0x34
1010  *  35         98         0x34
1011  *  36        110         0x33
1012  *  37        104         0x33
1013  *  38         98         0x33
1014  *  39        110         0x32
1015  *  40        104         0x32
1016  *  41         98         0x32
1017  *  42        110         0x31
1018  *  43        104         0x31
1019  *  44         98         0x31
1020  *  45        110         0x30
1021  *  46        104         0x30
1022  *  47         98         0x30
1023  *  48        110          0x6
1024  *  49        104          0x6
1025  *  50         98          0x6
1026  *  51        110          0x5
1027  *  52        104          0x5
1028  *  53         98          0x5
1029  *  54        110          0x4
1030  *  55        104          0x4
1031  *  56         98          0x4
1032  *  57        110          0x3
1033  *  58        104          0x3
1034  *  59         98          0x3
1035  *  60        110          0x2
1036  *  61        104          0x2
1037  *  62         98          0x2
1038  *  63        110          0x1
1039  *  64        104          0x1
1040  *  65         98          0x1
1041  *  66        110          0x0
1042  *  67        104          0x0
1043  *  68         98          0x0
1044  *  69         97            0
1045  *  70         96            0
1046  *  71         95            0
1047  *  72         94            0
1048  *  73         93            0
1049  *  74         92            0
1050  *  75         91            0
1051  *  76         90            0
1052  *  77         89            0
1053  *  78         88            0
1054  *  79         87            0
1055  *  80         86            0
1056  *  81         85            0
1057  *  82         84            0
1058  *  83         83            0
1059  *  84         82            0
1060  *  85         81            0
1061  *  86         80            0
1062  *  87         79            0
1063  *  88         78            0
1064  *  89         77            0
1065  *  90         76            0
1066  *  91         75            0
1067  *  92         74            0
1068  *  93         73            0
1069  *  94         72            0
1070  *  95         71            0
1071  *  96         70            0
1072  *  97         69            0
1073  *  98         68            0
1074  */
1075
1076 /**
1077  * 5 GHz gain table
1078  *
1079  * Index    Dsp gain   Radio gain
1080  *  -9        123         0x3F      (highest gain)
1081  *  -8        117         0x3F
1082  *  -7        110         0x3F
1083  *  -6        104         0x3F
1084  *  -5         98         0x3F
1085  *  -4        110         0x3E
1086  *  -3        104         0x3E
1087  *  -2         98         0x3E
1088  *  -1        110         0x3D
1089  *   0        104         0x3D
1090  *   1         98         0x3D
1091  *   2        110         0x3C
1092  *   3        104         0x3C
1093  *   4         98         0x3C
1094  *   5        110         0x3B
1095  *   6        104         0x3B
1096  *   7         98         0x3B
1097  *   8        110         0x3A
1098  *   9        104         0x3A
1099  *  10         98         0x3A
1100  *  11        110         0x39
1101  *  12        104         0x39
1102  *  13         98         0x39
1103  *  14        110         0x38
1104  *  15        104         0x38
1105  *  16         98         0x38
1106  *  17        110         0x37
1107  *  18        104         0x37
1108  *  19         98         0x37
1109  *  20        110         0x36
1110  *  21        104         0x36
1111  *  22         98         0x36
1112  *  23        110         0x35
1113  *  24        104         0x35
1114  *  25         98         0x35
1115  *  26        110         0x34
1116  *  27        104         0x34
1117  *  28         98         0x34
1118  *  29        110         0x33
1119  *  30        104         0x33
1120  *  31         98         0x33
1121  *  32        110         0x32
1122  *  33        104         0x32
1123  *  34         98         0x32
1124  *  35        110         0x31
1125  *  36        104         0x31
1126  *  37         98         0x31
1127  *  38        110         0x30
1128  *  39        104         0x30
1129  *  40         98         0x30
1130  *  41        110         0x25
1131  *  42        104         0x25
1132  *  43         98         0x25
1133  *  44        110         0x24
1134  *  45        104         0x24
1135  *  46         98         0x24
1136  *  47        110         0x23
1137  *  48        104         0x23
1138  *  49         98         0x23
1139  *  50        110         0x22
1140  *  51        104         0x18
1141  *  52         98         0x18
1142  *  53        110         0x17
1143  *  54        104         0x17
1144  *  55         98         0x17
1145  *  56        110         0x16
1146  *  57        104         0x16
1147  *  58         98         0x16
1148  *  59        110         0x15
1149  *  60        104         0x15
1150  *  61         98         0x15
1151  *  62        110         0x14
1152  *  63        104         0x14
1153  *  64         98         0x14
1154  *  65        110         0x13
1155  *  66        104         0x13
1156  *  67         98         0x13
1157  *  68        110         0x12
1158  *  69        104         0x08
1159  *  70         98         0x08
1160  *  71        110         0x07
1161  *  72        104         0x07
1162  *  73         98         0x07
1163  *  74        110         0x06
1164  *  75        104         0x06
1165  *  76         98         0x06
1166  *  77        110         0x05
1167  *  78        104         0x05
1168  *  79         98         0x05
1169  *  80        110         0x04
1170  *  81        104         0x04
1171  *  82         98         0x04
1172  *  83        110         0x03
1173  *  84        104         0x03
1174  *  85         98         0x03
1175  *  86        110         0x02
1176  *  87        104         0x02
1177  *  88         98         0x02
1178  *  89        110         0x01
1179  *  90        104         0x01
1180  *  91         98         0x01
1181  *  92        110         0x00
1182  *  93        104         0x00
1183  *  94         98         0x00
1184  *  95         93         0x00
1185  *  96         88         0x00
1186  *  97         83         0x00
1187  *  98         78         0x00
1188  */
1189
1190
1191 /**
1192  * Sanity checks and default values for EEPROM regulatory levels.
1193  * If EEPROM values fall outside MIN/MAX range, use default values.
1194  *
1195  * Regulatory limits refer to the maximum average txpower allowed by
1196  * regulatory agencies in the geographies in which the device is meant
1197  * to be operated.  These limits are SKU-specific (i.e. geography-specific),
1198  * and channel-specific; each channel has an individual regulatory limit
1199  * listed in the EEPROM.
1200  *
1201  * Units are in half-dBm (i.e. "34" means 17 dBm).
1202  */
1203 #define IWL_TX_POWER_DEFAULT_REGULATORY_24   (34)
1204 #define IWL_TX_POWER_DEFAULT_REGULATORY_52   (34)
1205 #define IWL_TX_POWER_REGULATORY_MIN          (0)
1206 #define IWL_TX_POWER_REGULATORY_MAX          (34)
1207
1208 /**
1209  * Sanity checks and default values for EEPROM saturation levels.
1210  * If EEPROM values fall outside MIN/MAX range, use default values.
1211  *
1212  * Saturation is the highest level that the output power amplifier can produce
1213  * without significant clipping distortion.  This is a "peak" power level.
1214  * Different types of modulation (i.e. various "rates", and OFDM vs. CCK)
1215  * require differing amounts of backoff, relative to their average power output,
1216  * in order to avoid clipping distortion.
1217  *
1218  * Driver must make sure that it is violating neither the saturation limit,
1219  * nor the regulatory limit, when calculating Tx power settings for various
1220  * rates.
1221  *
1222  * Units are in half-dBm (i.e. "38" means 19 dBm).
1223  */
1224 #define IWL_TX_POWER_DEFAULT_SATURATION_24   (38)
1225 #define IWL_TX_POWER_DEFAULT_SATURATION_52   (38)
1226 #define IWL_TX_POWER_SATURATION_MIN          (20)
1227 #define IWL_TX_POWER_SATURATION_MAX          (50)
1228
1229 /**
1230  * Channel groups used for Tx Attenuation calibration (MIMO tx channel balance)
1231  * and thermal Txpower calibration.
1232  *
1233  * When calculating txpower, driver must compensate for current device
1234  * temperature; higher temperature requires higher gain.  Driver must calculate
1235  * current temperature (see "4965 temperature calculation"), then compare vs.
1236  * factory calibration temperature in EEPROM; if current temperature is higher
1237  * than factory temperature, driver must *increase* gain by proportions shown
1238  * in table below.  If current temperature is lower than factory, driver must
1239  * *decrease* gain.
1240  *
1241  * Different frequency ranges require different compensation, as shown below.
1242  */
1243 /* Group 0, 5.2 GHz ch 34-43:  4.5 degrees per 1/2 dB. */
1244 #define CALIB_IWL_TX_ATTEN_GR1_FCH 34
1245 #define CALIB_IWL_TX_ATTEN_GR1_LCH 43
1246
1247 /* Group 1, 5.3 GHz ch 44-70:  4.0 degrees per 1/2 dB. */
1248 #define CALIB_IWL_TX_ATTEN_GR2_FCH 44
1249 #define CALIB_IWL_TX_ATTEN_GR2_LCH 70
1250
1251 /* Group 2, 5.5 GHz ch 71-124:  4.0 degrees per 1/2 dB. */
1252 #define CALIB_IWL_TX_ATTEN_GR3_FCH 71
1253 #define CALIB_IWL_TX_ATTEN_GR3_LCH 124
1254
1255 /* Group 3, 5.7 GHz ch 125-200:  4.0 degrees per 1/2 dB. */
1256 #define CALIB_IWL_TX_ATTEN_GR4_FCH 125
1257 #define CALIB_IWL_TX_ATTEN_GR4_LCH 200
1258
1259 /* Group 4, 2.4 GHz all channels:  3.5 degrees per 1/2 dB. */
1260 #define CALIB_IWL_TX_ATTEN_GR5_FCH 1
1261 #define CALIB_IWL_TX_ATTEN_GR5_LCH 20
1262
1263 enum {
1264         CALIB_CH_GROUP_1 = 0,
1265         CALIB_CH_GROUP_2 = 1,
1266         CALIB_CH_GROUP_3 = 2,
1267         CALIB_CH_GROUP_4 = 3,
1268         CALIB_CH_GROUP_5 = 4,
1269         CALIB_CH_GROUP_MAX
1270 };
1271
1272 /********************* END TXPOWER *****************************************/
1273
1274 /****************************/
1275 /* Flow Handler Definitions */
1276 /****************************/
1277
1278 /**
1279  * This I/O area is directly read/writable by driver (e.g. Linux uses writel())
1280  * Addresses are offsets from device's PCI hardware base address.
1281  */
1282 #define FH_MEM_LOWER_BOUND                   (0x1000)
1283 #define FH_MEM_UPPER_BOUND                   (0x1EF0)
1284
1285 /**
1286  * Keep-Warm (KW) buffer base address.
1287  *
1288  * Driver must allocate a 4KByte buffer that is used by 4965 for keeping the
1289  * host DRAM powered on (via dummy accesses to DRAM) to maintain low-latency
1290  * DRAM access when 4965 is Txing or Rxing.  The dummy accesses prevent host
1291  * from going into a power-savings mode that would cause higher DRAM latency,
1292  * and possible data over/under-runs, before all Tx/Rx is complete.
1293  *
1294  * Driver loads IWL_FH_KW_MEM_ADDR_REG with the physical address (bits 35:4)
1295  * of the buffer, which must be 4K aligned.  Once this is set up, the 4965
1296  * automatically invokes keep-warm accesses when normal accesses might not
1297  * be sufficient to maintain fast DRAM response.
1298  *
1299  * Bit fields:
1300  *  31-0:  Keep-warm buffer physical base address [35:4], must be 4K aligned
1301  */
1302 #define IWL_FH_KW_MEM_ADDR_REG               (FH_MEM_LOWER_BOUND + 0x97C)
1303
1304
1305 /**
1306  * TFD Circular Buffers Base (CBBC) addresses
1307  *
1308  * 4965 has 16 base pointer registers, one for each of 16 host-DRAM-resident
1309  * circular buffers (CBs/queues) containing Transmit Frame Descriptors (TFDs)
1310  * (see struct iwl_tfd_frame).  These 16 pointer registers are offset by 0x04
1311  * bytes from one another.  Each TFD circular buffer in DRAM must be 256-byte
1312  * aligned (address bits 0-7 must be 0).
1313  *
1314  * Bit fields in each pointer register:
1315  *  27-0: TFD CB physical base address [35:8], must be 256-byte aligned
1316  */
1317 #define FH_MEM_CBBC_LOWER_BOUND              (FH_MEM_LOWER_BOUND + 0x9D0)
1318 #define FH_MEM_CBBC_UPPER_BOUND              (FH_MEM_LOWER_BOUND + 0xA10)
1319
1320 /* Find TFD CB base pointer for given queue (range 0-15). */
1321 #define FH_MEM_CBBC_QUEUE(x)  (FH_MEM_CBBC_LOWER_BOUND + (x) * 0x4)
1322
1323
1324 /**
1325  * Rx SRAM Control and Status Registers (RSCSR)
1326  *
1327  * These registers provide handshake between driver and 4965 for the Rx queue
1328  * (this queue handles *all* command responses, notifications, Rx data, etc.
1329  * sent from 4965 uCode to host driver).  Unlike Tx, there is only one Rx
1330  * queue, and only one Rx DMA/FIFO channel.  Also unlike Tx, which can
1331  * concatenate up to 20 DRAM buffers to form a Tx frame, each Receive Buffer
1332  * Descriptor (RBD) points to only one Rx Buffer (RB); there is a 1:1
1333  * mapping between RBDs and RBs.
1334  *
1335  * Driver must allocate host DRAM memory for the following, and set the
1336  * physical address of each into 4965 registers:
1337  *
1338  * 1)  Receive Buffer Descriptor (RBD) circular buffer (CB), typically with 256
1339  *     entries (although any power of 2, up to 4096, is selectable by driver).
1340  *     Each entry (1 dword) points to a receive buffer (RB) of consistent size
1341  *     (typically 4K, although 8K or 16K are also selectable by driver).
1342  *     Driver sets up RB size and number of RBDs in the CB via Rx config
1343  *     register FH_MEM_RCSR_CHNL0_CONFIG_REG.
1344  *
1345  *     Bit fields within one RBD:
1346  *     27-0:  Receive Buffer physical address bits [35:8], 256-byte aligned
1347  *
1348  *     Driver sets physical address [35:8] of base of RBD circular buffer
1349  *     into FH_RSCSR_CHNL0_RBDCB_BASE_REG [27:0].
1350  *
1351  * 2)  Rx status buffer, 8 bytes, in which 4965 indicates which Rx Buffers
1352  *     (RBs) have been filled, via a "write pointer", actually the index of
1353  *     the RB's corresponding RBD within the circular buffer.  Driver sets
1354  *     physical address [35:4] into FH_RSCSR_CHNL0_STTS_WPTR_REG [31:0].
1355  *
1356  *     Bit fields in lower dword of Rx status buffer (upper dword not used
1357  *     by driver; see struct iwl4965_shared, val0):
1358  *     31-12:  Not used by driver
1359  *     11- 0:  Index of last filled Rx buffer descriptor
1360  *             (4965 writes, driver reads this value)
1361  *
1362  * As the driver prepares Receive Buffers (RBs) for 4965 to fill, driver must
1363  * enter pointers to these RBs into contiguous RBD circular buffer entries,
1364  * and update the 4965's "write" index register, FH_RSCSR_CHNL0_RBDCB_WPTR_REG.
1365  *
1366  * This "write" index corresponds to the *next* RBD that the driver will make
1367  * available, i.e. one RBD past the tail of the ready-to-fill RBDs within
1368  * the circular buffer.  This value should initially be 0 (before preparing any
1369  * RBs), should be 8 after preparing the first 8 RBs (for example), and must
1370  * wrap back to 0 at the end of the circular buffer (but don't wrap before
1371  * "read" index has advanced past 1!  See below).
1372  * NOTE:  4965 EXPECTS THE WRITE INDEX TO BE INCREMENTED IN MULTIPLES OF 8.
1373  *
1374  * As the 4965 fills RBs (referenced from contiguous RBDs within the circular
1375  * buffer), it updates the Rx status buffer in host DRAM, 2) described above,
1376  * to tell the driver the index of the latest filled RBD.  The driver must
1377  * read this "read" index from DRAM after receiving an Rx interrupt from 4965.
1378  *
1379  * The driver must also internally keep track of a third index, which is the
1380  * next RBD to process.  When receiving an Rx interrupt, driver should process
1381  * all filled but unprocessed RBs up to, but not including, the RB
1382  * corresponding to the "read" index.  For example, if "read" index becomes "1",
1383  * driver may process the RB pointed to by RBD 0.  Depending on volume of
1384  * traffic, there may be many RBs to process.
1385  *
1386  * If read index == write index, 4965 thinks there is no room to put new data.
1387  * Due to this, the maximum number of filled RBs is 255, instead of 256.  To
1388  * be safe, make sure that there is a gap of at least 2 RBDs between "write"
1389  * and "read" indexes; that is, make sure that there are no more than 254
1390  * buffers waiting to be filled.
1391  */
1392 #define FH_MEM_RSCSR_LOWER_BOUND        (FH_MEM_LOWER_BOUND + 0xBC0)
1393 #define FH_MEM_RSCSR_UPPER_BOUND        (FH_MEM_LOWER_BOUND + 0xC00)
1394 #define FH_MEM_RSCSR_CHNL0              (FH_MEM_RSCSR_LOWER_BOUND)
1395
1396 /**
1397  * Physical base address of 8-byte Rx Status buffer.
1398  * Bit fields:
1399  *  31-0: Rx status buffer physical base address [35:4], must 16-byte aligned.
1400  */
1401 #define FH_RSCSR_CHNL0_STTS_WPTR_REG            (FH_MEM_RSCSR_CHNL0)
1402
1403 /**
1404  * Physical base address of Rx Buffer Descriptor Circular Buffer.
1405  * Bit fields:
1406  *  27-0:  RBD CD physical base address [35:8], must be 256-byte aligned.
1407  */
1408 #define FH_RSCSR_CHNL0_RBDCB_BASE_REG           (FH_MEM_RSCSR_CHNL0 + 0x004)
1409
1410 /**
1411  * Rx write pointer (index, really!).
1412  * Bit fields:
1413  *  11-0:  Index of driver's most recent prepared-to-be-filled RBD, + 1.
1414  *         NOTE:  For 256-entry circular buffer, use only bits [7:0].
1415  */
1416 #define FH_RSCSR_CHNL0_RBDCB_WPTR_REG           (FH_MEM_RSCSR_CHNL0 + 0x008)
1417 #define FH_RSCSR_CHNL0_WPTR        (FH_RSCSR_CHNL0_RBDCB_WPTR_REG)
1418
1419
1420 /**
1421  * Rx Config/Status Registers (RCSR)
1422  * Rx Config Reg for channel 0 (only channel used)
1423  *
1424  * Driver must initialize FH_MEM_RCSR_CHNL0_CONFIG_REG as follows for
1425  * normal operation (see bit fields).
1426  *
1427  * Clearing FH_MEM_RCSR_CHNL0_CONFIG_REG to 0 turns off Rx DMA.
1428  * Driver should poll FH_MEM_RSSR_RX_STATUS_REG for
1429  * FH_RSSR_CHNL0_RX_STATUS_CHNL_IDLE (bit 24) before continuing.
1430  *
1431  * Bit fields:
1432  * 31-30: Rx DMA channel enable: '00' off/pause, '01' pause at end of frame,
1433  *        '10' operate normally
1434  * 29-24: reserved
1435  * 23-20: # RBDs in circular buffer = 2^value; use "8" for 256 RBDs (normal),
1436  *        min "5" for 32 RBDs, max "12" for 4096 RBDs.
1437  * 19-18: reserved
1438  * 17-16: size of each receive buffer; '00' 4K (normal), '01' 8K,
1439  *        '10' 12K, '11' 16K.
1440  * 15-14: reserved
1441  * 13-12: IRQ destination; '00' none, '01' host driver (normal operation)
1442  * 11- 4: timeout for closing Rx buffer and interrupting host (units 32 usec)
1443  *        typical value 0x10 (about 1/2 msec)
1444  *  3- 0: reserved
1445  */
1446 #define FH_MEM_RCSR_LOWER_BOUND      (FH_MEM_LOWER_BOUND + 0xC00)
1447 #define FH_MEM_RCSR_UPPER_BOUND      (FH_MEM_LOWER_BOUND + 0xCC0)
1448 #define FH_MEM_RCSR_CHNL0            (FH_MEM_RCSR_LOWER_BOUND)
1449
1450 #define FH_MEM_RCSR_CHNL0_CONFIG_REG    (FH_MEM_RCSR_CHNL0)
1451
1452 #define FH_RCSR_CHNL0_RX_CONFIG_RB_TIMEOUT_MASK   (0x00000FF0) /* bit 4-11 */
1453 #define FH_RCSR_CHNL0_RX_CONFIG_IRQ_DEST_MASK     (0x00001000) /* bit 12 */
1454 #define FH_RCSR_CHNL0_RX_CONFIG_SINGLE_FRAME_MASK (0x00008000) /* bit 15 */
1455 #define FH_RCSR_CHNL0_RX_CONFIG_RB_SIZE_MASK      (0x00030000) /* bits 16-17 */
1456 #define FH_RCSR_CHNL0_RX_CONFIG_RBDBC_SIZE_MASK   (0x00F00000) /* bits 20-23 */
1457 #define FH_RCSR_CHNL0_RX_CONFIG_DMA_CHNL_EN_MASK  (0xC0000000) /* bits 30-31 */
1458
1459 #define FH_RCSR_RX_CONFIG_RBDCB_SIZE_BITSHIFT   (20)
1460 #define FH_RCSR_RX_CONFIG_RB_SIZE_BITSHIFT      (16)
1461
1462 #define FH_RCSR_RX_CONFIG_CHNL_EN_PAUSE_VAL         (0x00000000)
1463 #define FH_RCSR_RX_CONFIG_CHNL_EN_PAUSE_EOF_VAL     (0x40000000)
1464 #define FH_RCSR_RX_CONFIG_CHNL_EN_ENABLE_VAL        (0x80000000)
1465
1466 #define IWL_FH_RCSR_RX_CONFIG_REG_VAL_RB_SIZE_4K    (0x00000000)
1467
1468 #define FH_RCSR_CHNL0_RX_CONFIG_IRQ_DEST_NO_INT_VAL       (0x00000000)
1469 #define FH_RCSR_CHNL0_RX_CONFIG_IRQ_DEST_INT_HOST_VAL     (0x00001000)
1470
1471
1472 /**
1473  * Rx Shared Status Registers (RSSR)
1474  *
1475  * After stopping Rx DMA channel (writing 0 to FH_MEM_RCSR_CHNL0_CONFIG_REG),
1476  * driver must poll FH_MEM_RSSR_RX_STATUS_REG until Rx channel is idle.
1477  *
1478  * Bit fields:
1479  *  24:  1 = Channel 0 is idle
1480  *
1481  * FH_MEM_RSSR_SHARED_CTRL_REG and FH_MEM_RSSR_RX_ENABLE_ERR_IRQ2DRV contain
1482  * default values that should not be altered by the driver.
1483  */
1484 #define FH_MEM_RSSR_LOWER_BOUND                 (FH_MEM_LOWER_BOUND + 0xC40)
1485 #define FH_MEM_RSSR_UPPER_BOUND                 (FH_MEM_LOWER_BOUND + 0xD00)
1486
1487 #define FH_MEM_RSSR_SHARED_CTRL_REG             (FH_MEM_RSSR_LOWER_BOUND)
1488 #define FH_MEM_RSSR_RX_STATUS_REG       (FH_MEM_RSSR_LOWER_BOUND + 0x004)
1489 #define FH_MEM_RSSR_RX_ENABLE_ERR_IRQ2DRV  (FH_MEM_RSSR_LOWER_BOUND + 0x008)
1490
1491 #define FH_RSSR_CHNL0_RX_STATUS_CHNL_IDLE       (0x01000000)
1492
1493
1494 /**
1495  * Transmit DMA Channel Control/Status Registers (TCSR)
1496  *
1497  * 4965 has one configuration register for each of 8 Tx DMA/FIFO channels
1498  * supported in hardware (don't confuse these with the 16 Tx queues in DRAM,
1499  * which feed the DMA/FIFO channels); config regs are separated by 0x20 bytes.
1500  *
1501  * To use a Tx DMA channel, driver must initialize its
1502  * IWL_FH_TCSR_CHNL_TX_CONFIG_REG(chnl) with:
1503  *
1504  * IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CHNL_ENABLE |
1505  * IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CREDIT_ENABLE_VAL
1506  *
1507  * All other bits should be 0.
1508  *
1509  * Bit fields:
1510  * 31-30: Tx DMA channel enable: '00' off/pause, '01' pause at end of frame,
1511  *        '10' operate normally
1512  * 29- 4: Reserved, set to "0"
1513  *     3: Enable internal DMA requests (1, normal operation), disable (0)
1514  *  2- 0: Reserved, set to "0"
1515  */
1516 #define IWL_FH_TCSR_LOWER_BOUND  (FH_MEM_LOWER_BOUND + 0xD00)
1517 #define IWL_FH_TCSR_UPPER_BOUND  (FH_MEM_LOWER_BOUND + 0xE60)
1518
1519 /* Find Control/Status reg for given Tx DMA/FIFO channel */
1520 #define IWL_FH_TCSR_CHNL_TX_CONFIG_REG(_chnl) \
1521         (IWL_FH_TCSR_LOWER_BOUND + 0x20 * _chnl)
1522
1523 #define IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CREDIT_DISABLE_VAL    (0x00000000)
1524 #define IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CREDIT_ENABLE_VAL     (0x00000008)
1525
1526 #define IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CHNL_PAUSE            (0x00000000)
1527 #define IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CHNL_PAUSE_EOF        (0x40000000)
1528 #define IWL_FH_TCSR_TX_CONFIG_REG_VAL_DMA_CHNL_ENABLE           (0x80000000)
1529
1530 /**
1531  * Tx Shared Status Registers (TSSR)
1532  *
1533  * After stopping Tx DMA channel (writing 0 to
1534  * IWL_FH_TCSR_CHNL_TX_CONFIG_REG(chnl)), driver must poll
1535  * IWL_FH_TSSR_TX_STATUS_REG until selected Tx channel is idle
1536  * (channel's buffers empty | no pending requests).
1537  *
1538  * Bit fields:
1539  * 31-24:  1 = Channel buffers empty (channel 7:0)
1540  * 23-16:  1 = No pending requests (channel 7:0)
1541  */
1542 #define IWL_FH_TSSR_LOWER_BOUND         (FH_MEM_LOWER_BOUND + 0xEA0)
1543 #define IWL_FH_TSSR_UPPER_BOUND         (FH_MEM_LOWER_BOUND + 0xEC0)
1544
1545 #define IWL_FH_TSSR_TX_STATUS_REG       (IWL_FH_TSSR_LOWER_BOUND + 0x010)
1546
1547 #define IWL_FH_TSSR_TX_STATUS_REG_BIT_BUFS_EMPTY(_chnl) \
1548         ((1 << (_chnl)) << 24)
1549 #define IWL_FH_TSSR_TX_STATUS_REG_BIT_NO_PEND_REQ(_chnl) \
1550         ((1 << (_chnl)) << 16)
1551
1552 #define IWL_FH_TSSR_TX_STATUS_REG_MSK_CHNL_IDLE(_chnl) \
1553         (IWL_FH_TSSR_TX_STATUS_REG_BIT_BUFS_EMPTY(_chnl) | \
1554         IWL_FH_TSSR_TX_STATUS_REG_BIT_NO_PEND_REQ(_chnl))
1555
1556
1557 /********************* START TX SCHEDULER *************************************/
1558
1559 /**
1560  * 4965 Tx Scheduler
1561  *
1562  * The Tx Scheduler selects the next frame to be transmitted, chosing TFDs
1563  * (Transmit Frame Descriptors) from up to 16 circular Tx queues resident in
1564  * host DRAM.  It steers each frame's Tx command (which contains the frame
1565  * data) into one of up to 7 prioritized Tx DMA FIFO channels within the
1566  * device.  A queue maps to only one (selectable by driver) Tx DMA channel,
1567  * but one DMA channel may take input from several queues.
1568  *
1569  * Tx DMA channels have dedicated purposes.  For 4965, they are used as follows:
1570  *
1571  * 0 -- EDCA BK (background) frames, lowest priority
1572  * 1 -- EDCA BE (best effort) frames, normal priority
1573  * 2 -- EDCA VI (video) frames, higher priority
1574  * 3 -- EDCA VO (voice) and management frames, highest priority
1575  * 4 -- Commands (e.g. RXON, etc.)
1576  * 5 -- HCCA short frames
1577  * 6 -- HCCA long frames
1578  * 7 -- not used by driver (device-internal only)
1579  *
1580  * Driver should normally map queues 0-6 to Tx DMA/FIFO channels 0-6.
1581  * In addition, driver can map queues 7-15 to Tx DMA/FIFO channels 0-3 to
1582  * support 11n aggregation via EDCA DMA channels.
1583  *
1584  * The driver sets up each queue to work in one of two modes:
1585  *
1586  * 1)  Scheduler-Ack, in which the scheduler automatically supports a
1587  *     block-ack (BA) window of up to 64 TFDs.  In this mode, each queue
1588  *     contains TFDs for a unique combination of Recipient Address (RA)
1589  *     and Traffic Identifier (TID), that is, traffic of a given
1590  *     Quality-Of-Service (QOS) priority, destined for a single station.
1591  *
1592  *     In scheduler-ack mode, the scheduler keeps track of the Tx status of
1593  *     each frame within the BA window, including whether it's been transmitted,
1594  *     and whether it's been acknowledged by the receiving station.  The device
1595  *     automatically processes block-acks received from the receiving STA,
1596  *     and reschedules un-acked frames to be retransmitted (successful
1597  *     Tx completion may end up being out-of-order).
1598  *
1599  *     The driver must maintain the queue's Byte Count table in host DRAM
1600  *     (struct iwl4965_sched_queue_byte_cnt_tbl) for this mode.
1601  *     This mode does not support fragmentation.
1602  *
1603  * 2)  FIFO (a.k.a. non-Scheduler-ACK), in which each TFD is processed in order.
1604  *     The device may automatically retry Tx, but will retry only one frame
1605  *     at a time, until receiving ACK from receiving station, or reaching
1606  *     retry limit and giving up.
1607  *
1608  *     The command queue (#4) must use this mode!
1609  *     This mode does not require use of the Byte Count table in host DRAM.
1610  *
1611  * Driver controls scheduler operation via 3 means:
1612  * 1)  Scheduler registers
1613  * 2)  Shared scheduler data base in internal 4956 SRAM
1614  * 3)  Shared data in host DRAM
1615  *
1616  * Initialization:
1617  *
1618  * When loading, driver should allocate memory for:
1619  * 1)  16 TFD circular buffers, each with space for (typically) 256 TFDs.
1620  * 2)  16 Byte Count circular buffers in 16 KBytes contiguous memory
1621  *     (1024 bytes for each queue).
1622  *
1623  * After receiving "Alive" response from uCode, driver must initialize
1624  * the scheduler (especially for queue #4, the command queue, otherwise
1625  * the driver can't issue commands!):
1626  */
1627
1628 /**
1629  * Max Tx window size is the max number of contiguous TFDs that the scheduler
1630  * can keep track of at one time when creating block-ack chains of frames.
1631  * Note that "64" matches the number of ack bits in a block-ack packet.
1632  * Driver should use SCD_WIN_SIZE and SCD_FRAME_LIMIT values to initialize
1633  * SCD_CONTEXT_QUEUE_OFFSET(x) values.
1634  */
1635 #define SCD_WIN_SIZE                            64
1636 #define SCD_FRAME_LIMIT                         64
1637
1638 /* SCD registers are internal, must be accessed via HBUS_TARG_PRPH regs */
1639 #define SCD_START_OFFSET                0xa02c00
1640
1641 /*
1642  * 4965 tells driver SRAM address for internal scheduler structs via this reg.
1643  * Value is valid only after "Alive" response from uCode.
1644  */
1645 #define SCD_SRAM_BASE_ADDR           (SCD_START_OFFSET + 0x0)
1646
1647 /*
1648  * Driver may need to update queue-empty bits after changing queue's
1649  * write and read pointers (indexes) during (re-)initialization (i.e. when
1650  * scheduler is not tracking what's happening).
1651  * Bit fields:
1652  * 31-16:  Write mask -- 1: update empty bit, 0: don't change empty bit
1653  * 15-00:  Empty state, one for each queue -- 1: empty, 0: non-empty
1654  * NOTE:  This register is not used by Linux driver.
1655  */
1656 #define SCD_EMPTY_BITS               (SCD_START_OFFSET + 0x4)
1657
1658 /*
1659  * Physical base address of array of byte count (BC) circular buffers (CBs).
1660  * Each Tx queue has a BC CB in host DRAM to support Scheduler-ACK mode.
1661  * This register points to BC CB for queue 0, must be on 1024-byte boundary.
1662  * Others are spaced by 1024 bytes.
1663  * Each BC CB is 2 bytes * (256 + 64) = 740 bytes, followed by 384 bytes pad.
1664  * (Index into a queue's BC CB) = (index into queue's TFD CB) = (SSN & 0xff).
1665  * Bit fields:
1666  * 25-00:  Byte Count CB physical address [35:10], must be 1024-byte aligned.
1667  */
1668 #define SCD_DRAM_BASE_ADDR           (SCD_START_OFFSET + 0x10)
1669
1670 /*
1671  * Enables any/all Tx DMA/FIFO channels.
1672  * Scheduler generates requests for only the active channels.
1673  * Set this to 0xff to enable all 8 channels (normal usage).
1674  * Bit fields:
1675  *  7- 0:  Enable (1), disable (0), one bit for each channel 0-7
1676  */
1677 #define SCD_TXFACT                   (SCD_START_OFFSET + 0x1c)
1678
1679 /* Mask to enable contiguous Tx DMA/FIFO channels between "lo" and "hi". */
1680 #define SCD_TXFACT_REG_TXFIFO_MASK(lo, hi) \
1681        ((1<<(hi))|((1<<(hi))-(1<<(lo))))
1682
1683 /*
1684  * Queue (x) Write Pointers (indexes, really!), one for each Tx queue.
1685  * Initialized and updated by driver as new TFDs are added to queue.
1686  * NOTE:  If using Block Ack, index must correspond to frame's
1687  *        Start Sequence Number; index = (SSN & 0xff)
1688  * NOTE:  Alternative to HBUS_TARG_WRPTR, which is what Linux driver uses?
1689  */
1690 #define SCD_QUEUE_WRPTR(x)           (SCD_START_OFFSET + 0x24 + (x) * 4)
1691
1692 /*
1693  * Queue (x) Read Pointers (indexes, really!), one for each Tx queue.
1694  * For FIFO mode, index indicates next frame to transmit.
1695  * For Scheduler-ACK mode, index indicates first frame in Tx window.
1696  * Initialized by driver, updated by scheduler.
1697  */
1698 #define SCD_QUEUE_RDPTR(x)           (SCD_START_OFFSET + 0x64 + (x) * 4)
1699
1700 /*
1701  * Select which queues work in chain mode (1) vs. not (0).
1702  * Use chain mode to build chains of aggregated frames.
1703  * Bit fields:
1704  * 31-16:  Reserved
1705  * 15-00:  Mode, one bit for each queue -- 1: Chain mode, 0: one-at-a-time
1706  * NOTE:  If driver sets up queue for chain mode, it should be also set up
1707  *        Scheduler-ACK mode as well, via SCD_QUEUE_STATUS_BITS(x).
1708  */
1709 #define SCD_QUEUECHAIN_SEL           (SCD_START_OFFSET + 0xd0)
1710
1711 /*
1712  * Select which queues interrupt driver when scheduler increments
1713  * a queue's read pointer (index).
1714  * Bit fields:
1715  * 31-16:  Reserved
1716  * 15-00:  Interrupt enable, one bit for each queue -- 1: enabled, 0: disabled
1717  * NOTE:  This functionality is apparently a no-op; driver relies on interrupts
1718  *        from Rx queue to read Tx command responses and update Tx queues.
1719  */
1720 #define SCD_INTERRUPT_MASK           (SCD_START_OFFSET + 0xe4)
1721
1722 /*
1723  * Queue search status registers.  One for each queue.
1724  * Sets up queue mode and assigns queue to Tx DMA channel.
1725  * Bit fields:
1726  * 19-10: Write mask/enable bits for bits 0-9
1727  *     9: Driver should init to "0"
1728  *     8: Scheduler-ACK mode (1), non-Scheduler-ACK (i.e. FIFO) mode (0).
1729  *        Driver should init to "1" for aggregation mode, or "0" otherwise.
1730  *   7-6: Driver should init to "0"
1731  *     5: Window Size Left; indicates whether scheduler can request
1732  *        another TFD, based on window size, etc.  Driver should init
1733  *        this bit to "1" for aggregation mode, or "0" for non-agg.
1734  *   4-1: Tx FIFO to use (range 0-7).
1735  *     0: Queue is active (1), not active (0).
1736  * Other bits should be written as "0"
1737  *
1738  * NOTE:  If enabling Scheduler-ACK mode, chain mode should also be enabled
1739  *        via SCD_QUEUECHAIN_SEL.
1740  */
1741 #define SCD_QUEUE_STATUS_BITS(x)     (SCD_START_OFFSET + 0x104 + (x) * 4)
1742
1743 /* Bit field positions */
1744 #define SCD_QUEUE_STTS_REG_POS_ACTIVE           (0)
1745 #define SCD_QUEUE_STTS_REG_POS_TXF              (1)
1746 #define SCD_QUEUE_STTS_REG_POS_WSL              (5)
1747 #define SCD_QUEUE_STTS_REG_POS_SCD_ACK          (8)
1748
1749 /* Write masks */
1750 #define SCD_QUEUE_STTS_REG_POS_SCD_ACT_EN       (10)
1751 #define SCD_QUEUE_STTS_REG_MSK                  (0x0007FC00)
1752
1753 /**
1754  * 4965 internal SRAM structures for scheduler, shared with driver ...
1755  *
1756  * Driver should clear and initialize the following areas after receiving
1757  * "Alive" response from 4965 uCode, i.e. after initial
1758  * uCode load, or after a uCode load done for error recovery:
1759  *
1760  * SCD_CONTEXT_DATA_OFFSET (size 128 bytes)
1761  * SCD_TX_STTS_BITMAP_OFFSET (size 256 bytes)
1762  * SCD_TRANSLATE_TBL_OFFSET (size 32 bytes)
1763  *
1764  * Driver accesses SRAM via HBUS_TARG_MEM_* registers.
1765  * Driver reads base address of this scheduler area from SCD_SRAM_BASE_ADDR.
1766  * All OFFSET values must be added to this base address.
1767  */
1768
1769 /*
1770  * Queue context.  One 8-byte entry for each of 16 queues.
1771  *
1772  * Driver should clear this entire area (size 0x80) to 0 after receiving
1773  * "Alive" notification from uCode.  Additionally, driver should init
1774  * each queue's entry as follows:
1775  *
1776  * LS Dword bit fields:
1777  *  0-06:  Max Tx window size for Scheduler-ACK.  Driver should init to 64.
1778  *
1779  * MS Dword bit fields:
1780  * 16-22:  Frame limit.  Driver should init to 10 (0xa).
1781  *
1782  * Driver should init all other bits to 0.
1783  *
1784  * Init must be done after driver receives "Alive" response from 4965 uCode,
1785  * and when setting up queue for aggregation.
1786  */
1787 #define SCD_CONTEXT_DATA_OFFSET                 0x380
1788 #define SCD_CONTEXT_QUEUE_OFFSET(x)     (SCD_CONTEXT_DATA_OFFSET + ((x) * 8))
1789
1790 #define SCD_QUEUE_CTX_REG1_WIN_SIZE_POS         (0)
1791 #define SCD_QUEUE_CTX_REG1_WIN_SIZE_MSK         (0x0000007F)
1792 #define SCD_QUEUE_CTX_REG2_FRAME_LIMIT_POS      (16)
1793 #define SCD_QUEUE_CTX_REG2_FRAME_LIMIT_MSK      (0x007F0000)
1794
1795 /*
1796  * Tx Status Bitmap
1797  *
1798  * Driver should clear this entire area (size 0x100) to 0 after receiving
1799  * "Alive" notification from uCode.  Area is used only by device itself;
1800  * no other support (besides clearing) is required from driver.
1801  */
1802 #define SCD_TX_STTS_BITMAP_OFFSET               0x400
1803
1804 /*
1805  * RAxTID to queue translation mapping.
1806  *
1807  * When queue is in Scheduler-ACK mode, frames placed in a that queue must be
1808  * for only one combination of receiver address (RA) and traffic ID (TID), i.e.
1809  * one QOS priority level destined for one station (for this wireless link,
1810  * not final destination).  The SCD_TRANSLATE_TABLE area provides 16 16-bit
1811  * mappings, one for each of the 16 queues.  If queue is not in Scheduler-ACK
1812  * mode, the device ignores the mapping value.
1813  *
1814  * Bit fields, for each 16-bit map:
1815  * 15-9:  Reserved, set to 0
1816  *  8-4:  Index into device's station table for recipient station
1817  *  3-0:  Traffic ID (tid), range 0-15
1818  *
1819  * Driver should clear this entire area (size 32 bytes) to 0 after receiving
1820  * "Alive" notification from uCode.  To update a 16-bit map value, driver
1821  * must read a dword-aligned value from device SRAM, replace the 16-bit map
1822  * value of interest, and write the dword value back into device SRAM.
1823  */
1824 #define SCD_TRANSLATE_TBL_OFFSET                0x500
1825
1826 /* Find translation table dword to read/write for given queue */
1827 #define SCD_TRANSLATE_TBL_OFFSET_QUEUE(x) \
1828         ((SCD_TRANSLATE_TBL_OFFSET + ((x) * 2)) & 0xfffffffc)
1829
1830 #define SCD_TXFIFO_POS_TID                      (0)
1831 #define SCD_TXFIFO_POS_RA                       (4)
1832 #define SCD_QUEUE_RA_TID_MAP_RATID_MSK          (0x01FF)
1833
1834 /*********************** END TX SCHEDULER *************************************/
1835
1836 static inline u8 iwl4965_hw_get_rate(__le32 rate_n_flags)
1837 {
1838         return le32_to_cpu(rate_n_flags) & 0xFF;
1839 }
1840 static inline u16 iwl4965_hw_get_rate_n_flags(__le32 rate_n_flags)
1841 {
1842         return le32_to_cpu(rate_n_flags) & 0xFFFF;
1843 }
1844 static inline __le32 iwl4965_hw_set_rate_n_flags(u8 rate, u16 flags)
1845 {
1846         return cpu_to_le32(flags|(u16)rate);
1847 }
1848
1849
1850 /**
1851  * Tx/Rx Queues
1852  *
1853  * Most communication between driver and 4965 is via queues of data buffers.
1854  * For example, all commands that the driver issues to device's embedded
1855  * controller (uCode) are via the command queue (one of the Tx queues).  All
1856  * uCode command responses/replies/notifications, including Rx frames, are
1857  * conveyed from uCode to driver via the Rx queue.
1858  *
1859  * Most support for these queues, including handshake support, resides in
1860  * structures in host DRAM, shared between the driver and the device.  When
1861  * allocating this memory, the driver must make sure that data written by
1862  * the host CPU updates DRAM immediately (and does not get "stuck" in CPU's
1863  * cache memory), so DRAM and cache are consistent, and the device can
1864  * immediately see changes made by the driver.
1865  *
1866  * 4965 supports up to 16 DRAM-based Tx queues, and services these queues via
1867  * up to 7 DMA channels (FIFOs).  Each Tx queue is supported by a circular array
1868  * in DRAM containing 256 Transmit Frame Descriptors (TFDs).
1869  */
1870 #define IWL4965_MAX_WIN_SIZE              64
1871 #define IWL4965_QUEUE_SIZE               256
1872 #define IWL4965_NUM_FIFOS                  7
1873 #define IWL_MAX_NUM_QUEUES                16
1874
1875
1876 /**
1877  * struct iwl4965_tfd_frame_data
1878  *
1879  * Describes up to 2 buffers containing (contiguous) portions of a Tx frame.
1880  * Each buffer must be on dword boundary.
1881  * Up to 10 iwl_tfd_frame_data structures, describing up to 20 buffers,
1882  * may be filled within a TFD (iwl_tfd_frame).
1883  *
1884  * Bit fields in tb1_addr:
1885  * 31- 0: Tx buffer 1 address bits [31:0]
1886  *
1887  * Bit fields in val1:
1888  * 31-16: Tx buffer 2 address bits [15:0]
1889  * 15- 4: Tx buffer 1 length (bytes)
1890  *  3- 0: Tx buffer 1 address bits [32:32]
1891  *
1892  * Bit fields in val2:
1893  * 31-20: Tx buffer 2 length (bytes)
1894  * 19- 0: Tx buffer 2 address bits [35:16]
1895  */
1896 struct iwl4965_tfd_frame_data {
1897         __le32 tb1_addr;
1898
1899         __le32 val1;
1900         /* __le32 ptb1_32_35:4; */
1901 #define IWL_tb1_addr_hi_POS 0
1902 #define IWL_tb1_addr_hi_LEN 4
1903 #define IWL_tb1_addr_hi_SYM val1
1904         /* __le32 tb_len1:12; */
1905 #define IWL_tb1_len_POS 4
1906 #define IWL_tb1_len_LEN 12
1907 #define IWL_tb1_len_SYM val1
1908         /* __le32 ptb2_0_15:16; */
1909 #define IWL_tb2_addr_lo16_POS 16
1910 #define IWL_tb2_addr_lo16_LEN 16
1911 #define IWL_tb2_addr_lo16_SYM val1
1912
1913         __le32 val2;
1914         /* __le32 ptb2_16_35:20; */
1915 #define IWL_tb2_addr_hi20_POS 0
1916 #define IWL_tb2_addr_hi20_LEN 20
1917 #define IWL_tb2_addr_hi20_SYM val2
1918         /* __le32 tb_len2:12; */
1919 #define IWL_tb2_len_POS 20
1920 #define IWL_tb2_len_LEN 12
1921 #define IWL_tb2_len_SYM val2
1922 } __attribute__ ((packed));
1923
1924
1925 /**
1926  * struct iwl4965_tfd_frame
1927  *
1928  * Transmit Frame Descriptor (TFD)
1929  *
1930  * 4965 supports up to 16 Tx queues resident in host DRAM.
1931  * Each Tx queue uses a circular buffer of 256 TFDs stored in host DRAM.
1932  * Both driver and device share these circular buffers, each of which must be
1933  * contiguous 256 TFDs x 128 bytes-per-TFD = 32 KBytes for 4965.
1934  *
1935  * Driver must indicate the physical address of the base of each
1936  * circular buffer via the 4965's FH_MEM_CBBC_QUEUE registers.
1937  *
1938  * Each TFD contains pointer/size information for up to 20 data buffers
1939  * in host DRAM.  These buffers collectively contain the (one) frame described
1940  * by the TFD.  Each buffer must be a single contiguous block of memory within
1941  * itself, but buffers may be scattered in host DRAM.  Each buffer has max size
1942  * of (4K - 4).  The 4965 concatenates all of a TFD's buffers into a single
1943  * Tx frame, up to 8 KBytes in size.
1944  *
1945  * Bit fields in the control dword (val0):
1946  * 31-30: # dwords (0-3) of padding required at end of frame for 16-byte bound
1947  *    29: reserved
1948  * 28-24: # Transmit Buffer Descriptors in TFD
1949  * 23- 0: reserved
1950  *
1951  * A maximum of 255 (not 256!) TFDs may be on a queue waiting for Tx.
1952  */
1953 struct iwl4965_tfd_frame {
1954         __le32 val0;
1955         /* __le32 rsvd1:24; */
1956         /* __le32 num_tbs:5; */
1957 #define IWL_num_tbs_POS 24
1958 #define IWL_num_tbs_LEN 5
1959 #define IWL_num_tbs_SYM val0
1960         /* __le32 rsvd2:1; */
1961         /* __le32 padding:2; */
1962         struct iwl4965_tfd_frame_data pa[10];
1963         __le32 reserved;
1964 } __attribute__ ((packed));
1965
1966
1967 /**
1968  * struct iwl4965_queue_byte_cnt_entry
1969  *
1970  * Byte Count Table Entry
1971  *
1972  * Bit fields:
1973  * 15-12: reserved
1974  * 11- 0: total to-be-transmitted byte count of frame (does not include command)
1975  */
1976 struct iwl4965_queue_byte_cnt_entry {
1977         __le16 val;
1978         /* __le16 byte_cnt:12; */
1979 #define IWL_byte_cnt_POS 0
1980 #define IWL_byte_cnt_LEN 12
1981 #define IWL_byte_cnt_SYM val
1982         /* __le16 rsvd:4; */
1983 } __attribute__ ((packed));
1984
1985
1986 /**
1987  * struct iwl4965_sched_queue_byte_cnt_tbl
1988  *
1989  * Byte Count table
1990  *
1991  * Each Tx queue uses a byte-count table containing 320 entries:
1992  * one 16-bit entry for each of 256 TFDs, plus an additional 64 entries that
1993  * duplicate the first 64 entries (to avoid wrap-around within a Tx window;
1994  * max Tx window is 64 TFDs).
1995  *
1996  * When driver sets up a new TFD, it must also enter the total byte count
1997  * of the frame to be transmitted into the corresponding entry in the byte
1998  * count table for the chosen Tx queue.  If the TFD index is 0-63, the driver
1999  * must duplicate the byte count entry in corresponding index 256-319.
2000  *
2001  * "dont_care" padding puts each byte count table on a 1024-byte boundary;
2002  * 4965 assumes tables are separated by 1024 bytes.
2003  */
2004 struct iwl4965_sched_queue_byte_cnt_tbl {
2005         struct iwl4965_queue_byte_cnt_entry tfd_offset[IWL4965_QUEUE_SIZE +
2006                                                        IWL4965_MAX_WIN_SIZE];
2007         u8 dont_care[1024 -
2008                      (IWL4965_QUEUE_SIZE + IWL4965_MAX_WIN_SIZE) *
2009                      sizeof(__le16)];
2010 } __attribute__ ((packed));
2011
2012
2013 /**
2014  * struct iwl4965_shared - handshake area for Tx and Rx
2015  *
2016  * For convenience in allocating memory, this structure combines 2 areas of
2017  * DRAM which must be shared between driver and 4965.  These do not need to
2018  * be combined, if better allocation would result from keeping them separate:
2019  *
2020  * 1)  The Tx byte count tables occupy 1024 bytes each (16 KBytes total for
2021  *     16 queues).  Driver uses SCD_DRAM_BASE_ADDR to tell 4965 where to find
2022  *     the first of these tables.  4965 assumes tables are 1024 bytes apart.
2023  *
2024  * 2)  The Rx status (val0 and val1) occupies only 8 bytes.  Driver uses
2025  *     FH_RSCSR_CHNL0_STTS_WPTR_REG to tell 4965 where to find this area.
2026  *     Driver reads val0 to determine the latest Receive Buffer Descriptor (RBD)
2027  *     that has been filled by the 4965.
2028  *
2029  * Bit fields val0:
2030  * 31-12:  Not used
2031  * 11- 0:  Index of last filled Rx buffer descriptor (4965 writes, driver reads)
2032  *
2033  * Bit fields val1:
2034  * 31- 0:  Not used
2035  */
2036 struct iwl4965_shared {
2037         struct iwl4965_sched_queue_byte_cnt_tbl
2038          queues_byte_cnt_tbls[IWL_MAX_NUM_QUEUES];
2039         __le32 val0;
2040
2041         /* __le32 rb_closed_stts_rb_num:12; */
2042 #define IWL_rb_closed_stts_rb_num_POS 0
2043 #define IWL_rb_closed_stts_rb_num_LEN 12
2044 #define IWL_rb_closed_stts_rb_num_SYM val0
2045         /* __le32 rsrv1:4; */
2046         /* __le32 rb_closed_stts_rx_frame_num:12; */
2047 #define IWL_rb_closed_stts_rx_frame_num_POS 16
2048 #define IWL_rb_closed_stts_rx_frame_num_LEN 12
2049 #define IWL_rb_closed_stts_rx_frame_num_SYM val0
2050         /* __le32 rsrv2:4; */
2051
2052         __le32 val1;
2053         /* __le32 frame_finished_stts_rb_num:12; */
2054 #define IWL_frame_finished_stts_rb_num_POS 0
2055 #define IWL_frame_finished_stts_rb_num_LEN 12
2056 #define IWL_frame_finished_stts_rb_num_SYM val1
2057         /* __le32 rsrv3:4; */
2058         /* __le32 frame_finished_stts_rx_frame_num:12; */
2059 #define IWL_frame_finished_stts_rx_frame_num_POS 16
2060 #define IWL_frame_finished_stts_rx_frame_num_LEN 12
2061 #define IWL_frame_finished_stts_rx_frame_num_SYM val1
2062         /* __le32 rsrv4:4; */
2063
2064         __le32 padding1;  /* so that allocation will be aligned to 16B */
2065         __le32 padding2;
2066 } __attribute__ ((packed));
2067
2068 #endif /* __iwl4965_4965_hw_h__ */