ath9k: use common read/write ops on pci and debug code
[linux-2.6.git] / drivers / net / wireless / ath / ath9k / pci.c
1 /*
2  * Copyright (c) 2008-2009 Atheros Communications Inc.
3  *
4  * Permission to use, copy, modify, and/or distribute this software for any
5  * purpose with or without fee is hereby granted, provided that the above
6  * copyright notice and this permission notice appear in all copies.
7  *
8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
15  */
16
17 #include <linux/nl80211.h>
18 #include <linux/pci.h>
19 #include "ath9k.h"
20
21 static struct pci_device_id ath_pci_id_table[] __devinitdata = {
22         { PCI_VDEVICE(ATHEROS, 0x0023) }, /* PCI   */
23         { PCI_VDEVICE(ATHEROS, 0x0024) }, /* PCI-E */
24         { PCI_VDEVICE(ATHEROS, 0x0027) }, /* PCI   */
25         { PCI_VDEVICE(ATHEROS, 0x0029) }, /* PCI   */
26         { PCI_VDEVICE(ATHEROS, 0x002A) }, /* PCI-E */
27         { PCI_VDEVICE(ATHEROS, 0x002B) }, /* PCI-E */
28         { PCI_VDEVICE(ATHEROS, 0x002D) }, /* PCI   */
29         { PCI_VDEVICE(ATHEROS, 0x002E) }, /* PCI-E */
30         { 0 }
31 };
32
33 /* return bus cachesize in 4B word units */
34 static void ath_pci_read_cachesize(struct ath_common *common, int *csz)
35 {
36         struct ath_hw *ah = (struct ath_hw *) common->ah;
37         struct ath_softc *sc = ah->ah_sc;
38         u8 u8tmp;
39
40         pci_read_config_byte(to_pci_dev(sc->dev), PCI_CACHE_LINE_SIZE, &u8tmp);
41         *csz = (int)u8tmp;
42
43         /*
44          * This check was put in to avoid "unplesant" consequences if
45          * the bootrom has not fully initialized all PCI devices.
46          * Sometimes the cache line size register is not set
47          */
48
49         if (*csz == 0)
50                 *csz = DEFAULT_CACHELINE >> 2;   /* Use the default size */
51 }
52
53 static void ath_pci_cleanup(struct ath_common *common)
54 {
55         struct ath_hw *ah = (struct ath_hw *) common->ah;
56         struct ath_softc *sc = ah->ah_sc;
57         struct pci_dev *pdev = to_pci_dev(sc->dev);
58
59         pci_iounmap(pdev, sc->mem);
60         pci_disable_device(pdev);
61         pci_release_region(pdev, 0);
62 }
63
64 static bool ath_pci_eeprom_read(struct ath_common *common, u32 off, u16 *data)
65 {
66         struct ath_hw *ah = (struct ath_hw *) common->ah;
67
68         common->ops->read(ah, AR5416_EEPROM_OFFSET + (off << AR5416_EEPROM_S));
69
70         if (!ath9k_hw_wait(ah,
71                            AR_EEPROM_STATUS_DATA,
72                            AR_EEPROM_STATUS_DATA_BUSY |
73                            AR_EEPROM_STATUS_DATA_PROT_ACCESS, 0,
74                            AH_WAIT_TIMEOUT)) {
75                 return false;
76         }
77
78         *data = MS(common->ops->read(ah, AR_EEPROM_STATUS_DATA),
79                    AR_EEPROM_STATUS_DATA_VAL);
80
81         return true;
82 }
83
84 /*
85  * Bluetooth coexistance requires disabling ASPM.
86  */
87 static void ath_pci_bt_coex_prep(struct ath_common *common)
88 {
89         struct ath_hw *ah = (struct ath_hw *) common->ah;
90         struct ath_softc *sc = ah->ah_sc;
91         struct pci_dev *pdev = to_pci_dev(sc->dev);
92         u8 aspm;
93
94         if (!pdev->is_pcie)
95                 return;
96
97         pci_read_config_byte(pdev, ATH_PCIE_CAP_LINK_CTRL, &aspm);
98         aspm &= ~(ATH_PCIE_CAP_LINK_L0S | ATH_PCIE_CAP_LINK_L1);
99         pci_write_config_byte(pdev, ATH_PCIE_CAP_LINK_CTRL, aspm);
100 }
101
102 const static struct ath_bus_ops ath_pci_bus_ops = {
103         .read_cachesize = ath_pci_read_cachesize,
104         .cleanup = ath_pci_cleanup,
105         .eeprom_read = ath_pci_eeprom_read,
106         .bt_coex_prep = ath_pci_bt_coex_prep,
107 };
108
109 static int ath_pci_probe(struct pci_dev *pdev, const struct pci_device_id *id)
110 {
111         void __iomem *mem;
112         struct ath_wiphy *aphy;
113         struct ath_softc *sc;
114         struct ieee80211_hw *hw;
115         u8 csz;
116         u16 subsysid;
117         u32 val;
118         int ret = 0;
119         struct ath_hw *ah;
120
121         if (pci_enable_device(pdev))
122                 return -EIO;
123
124         ret =  pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
125
126         if (ret) {
127                 printk(KERN_ERR "ath9k: 32-bit DMA not available\n");
128                 goto bad;
129         }
130
131         ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
132
133         if (ret) {
134                 printk(KERN_ERR "ath9k: 32-bit DMA consistent "
135                         "DMA enable failed\n");
136                 goto bad;
137         }
138
139         /*
140          * Cache line size is used to size and align various
141          * structures used to communicate with the hardware.
142          */
143         pci_read_config_byte(pdev, PCI_CACHE_LINE_SIZE, &csz);
144         if (csz == 0) {
145                 /*
146                  * Linux 2.4.18 (at least) writes the cache line size
147                  * register as a 16-bit wide register which is wrong.
148                  * We must have this setup properly for rx buffer
149                  * DMA to work so force a reasonable value here if it
150                  * comes up zero.
151                  */
152                 csz = L1_CACHE_BYTES / sizeof(u32);
153                 pci_write_config_byte(pdev, PCI_CACHE_LINE_SIZE, csz);
154         }
155         /*
156          * The default setting of latency timer yields poor results,
157          * set it to the value used by other systems. It may be worth
158          * tweaking this setting more.
159          */
160         pci_write_config_byte(pdev, PCI_LATENCY_TIMER, 0xa8);
161
162         pci_set_master(pdev);
163
164         /*
165          * Disable the RETRY_TIMEOUT register (0x41) to keep
166          * PCI Tx retries from interfering with C3 CPU state.
167          */
168         pci_read_config_dword(pdev, 0x40, &val);
169         if ((val & 0x0000ff00) != 0)
170                 pci_write_config_dword(pdev, 0x40, val & 0xffff00ff);
171
172         ret = pci_request_region(pdev, 0, "ath9k");
173         if (ret) {
174                 dev_err(&pdev->dev, "PCI memory region reserve error\n");
175                 ret = -ENODEV;
176                 goto bad;
177         }
178
179         mem = pci_iomap(pdev, 0, 0);
180         if (!mem) {
181                 printk(KERN_ERR "PCI memory map error\n") ;
182                 ret = -EIO;
183                 goto bad1;
184         }
185
186         hw = ieee80211_alloc_hw(sizeof(struct ath_wiphy) +
187                                 sizeof(struct ath_softc), &ath9k_ops);
188         if (!hw) {
189                 dev_err(&pdev->dev, "no memory for ieee80211_hw\n");
190                 ret = -ENOMEM;
191                 goto bad2;
192         }
193
194         SET_IEEE80211_DEV(hw, &pdev->dev);
195         pci_set_drvdata(pdev, hw);
196
197         aphy = hw->priv;
198         sc = (struct ath_softc *) (aphy + 1);
199         aphy->sc = sc;
200         aphy->hw = hw;
201         sc->pri_wiphy = aphy;
202         sc->hw = hw;
203         sc->dev = &pdev->dev;
204         sc->mem = mem;
205
206         pci_read_config_word(pdev, PCI_SUBSYSTEM_ID, &subsysid);
207         ret = ath_init_device(id->device, sc, subsysid, &ath_pci_bus_ops);
208         if (ret) {
209                 dev_err(&pdev->dev, "failed to initialize device\n");
210                 goto bad3;
211         }
212
213         /* setup interrupt service routine */
214
215         ret = request_irq(pdev->irq, ath_isr, IRQF_SHARED, "ath9k", sc);
216         if (ret) {
217                 dev_err(&pdev->dev, "request_irq failed\n");
218                 goto bad4;
219         }
220
221         sc->irq = pdev->irq;
222
223         ah = sc->sc_ah;
224         printk(KERN_INFO
225                "%s: Atheros AR%s MAC/BB Rev:%x "
226                "AR%s RF Rev:%x: mem=0x%lx, irq=%d\n",
227                wiphy_name(hw->wiphy),
228                ath_mac_bb_name(ah->hw_version.macVersion),
229                ah->hw_version.macRev,
230                ath_rf_name((ah->hw_version.analog5GhzRev & AR_RADIO_SREV_MAJOR)),
231                ah->hw_version.phyRev,
232                (unsigned long)mem, pdev->irq);
233
234         return 0;
235 bad4:
236         ath_detach(sc);
237 bad3:
238         ieee80211_free_hw(hw);
239 bad2:
240         pci_iounmap(pdev, mem);
241 bad1:
242         pci_release_region(pdev, 0);
243 bad:
244         pci_disable_device(pdev);
245         return ret;
246 }
247
248 static void ath_pci_remove(struct pci_dev *pdev)
249 {
250         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
251         struct ath_wiphy *aphy = hw->priv;
252         struct ath_softc *sc = aphy->sc;
253
254         ath_cleanup(sc);
255 }
256
257 #ifdef CONFIG_PM
258
259 static int ath_pci_suspend(struct pci_dev *pdev, pm_message_t state)
260 {
261         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
262         struct ath_wiphy *aphy = hw->priv;
263         struct ath_softc *sc = aphy->sc;
264
265         ath9k_hw_set_gpio(sc->sc_ah, sc->sc_ah->led_pin, 1);
266
267         pci_save_state(pdev);
268         pci_disable_device(pdev);
269         pci_set_power_state(pdev, PCI_D3hot);
270
271         return 0;
272 }
273
274 static int ath_pci_resume(struct pci_dev *pdev)
275 {
276         struct ieee80211_hw *hw = pci_get_drvdata(pdev);
277         struct ath_wiphy *aphy = hw->priv;
278         struct ath_softc *sc = aphy->sc;
279         u32 val;
280         int err;
281
282         pci_restore_state(pdev);
283
284         err = pci_enable_device(pdev);
285         if (err)
286                 return err;
287
288         /*
289          * Suspend/Resume resets the PCI configuration space, so we have to
290          * re-disable the RETRY_TIMEOUT register (0x41) to keep
291          * PCI Tx retries from interfering with C3 CPU state
292          */
293         pci_read_config_dword(pdev, 0x40, &val);
294         if ((val & 0x0000ff00) != 0)
295                 pci_write_config_dword(pdev, 0x40, val & 0xffff00ff);
296
297         /* Enable LED */
298         ath9k_hw_cfg_output(sc->sc_ah, sc->sc_ah->led_pin,
299                             AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
300         ath9k_hw_set_gpio(sc->sc_ah, sc->sc_ah->led_pin, 1);
301
302         return 0;
303 }
304
305 #endif /* CONFIG_PM */
306
307 MODULE_DEVICE_TABLE(pci, ath_pci_id_table);
308
309 static struct pci_driver ath_pci_driver = {
310         .name       = "ath9k",
311         .id_table   = ath_pci_id_table,
312         .probe      = ath_pci_probe,
313         .remove     = ath_pci_remove,
314 #ifdef CONFIG_PM
315         .suspend    = ath_pci_suspend,
316         .resume     = ath_pci_resume,
317 #endif /* CONFIG_PM */
318 };
319
320 int ath_pci_init(void)
321 {
322         return pci_register_driver(&ath_pci_driver);
323 }
324
325 void ath_pci_exit(void)
326 {
327         pci_unregister_driver(&ath_pci_driver);
328 }