ath9k_hw: add AR9271 srev and device ID to allow hw to support ar9271
[linux-2.6.git] / drivers / net / wireless / ath / ath9k / hw.h
1 /*
2  * Copyright (c) 2008-2009 Atheros Communications Inc.
3  *
4  * Permission to use, copy, modify, and/or distribute this software for any
5  * purpose with or without fee is hereby granted, provided that the above
6  * copyright notice and this permission notice appear in all copies.
7  *
8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
15  */
16
17 #ifndef HW_H
18 #define HW_H
19
20 #include <linux/if_ether.h>
21 #include <linux/delay.h>
22 #include <linux/io.h>
23
24 #include "mac.h"
25 #include "ani.h"
26 #include "eeprom.h"
27 #include "calib.h"
28 #include "reg.h"
29 #include "phy.h"
30 #include "btcoex.h"
31
32 #include "../regd.h"
33 #include "../debug.h"
34
35 #define ATHEROS_VENDOR_ID       0x168c
36
37 #define AR5416_DEVID_PCI        0x0023
38 #define AR5416_DEVID_PCIE       0x0024
39 #define AR9160_DEVID_PCI        0x0027
40 #define AR9280_DEVID_PCI        0x0029
41 #define AR9280_DEVID_PCIE       0x002a
42 #define AR9285_DEVID_PCIE       0x002b
43
44 #define AR5416_AR9100_DEVID     0x000b
45
46 #define AR9271_USB             0x9271
47
48 #define AR_SUBVENDOR_ID_NOG     0x0e11
49 #define AR_SUBVENDOR_ID_NEW_A   0x7065
50 #define AR5416_MAGIC            0x19641014
51
52 #define AR5416_DEVID_AR9287_PCI  0x002D
53 #define AR5416_DEVID_AR9287_PCIE 0x002E
54
55 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
56 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
57 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
58
59 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
60
61 #define ATH_DEFAULT_NOISE_FLOOR -95
62
63 #define ATH9K_RSSI_BAD                  0x80
64
65 /* Register read/write primitives */
66 #define REG_WRITE(_ah, _reg, _val) \
67         ath9k_hw_common(_ah)->ops->write((_ah), (_val), (_reg))
68
69 #define REG_READ(_ah, _reg) \
70         ath9k_hw_common(_ah)->ops->read((_ah), (_reg))
71
72 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
73 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
74 #define REG_RMW(_a, _r, _set, _clr)    \
75         REG_WRITE(_a, _r, (REG_READ(_a, _r) & ~(_clr)) | (_set))
76 #define REG_RMW_FIELD(_a, _r, _f, _v) \
77         REG_WRITE(_a, _r, \
78         (REG_READ(_a, _r) & ~_f) | (((_v) << _f##_S) & _f))
79 #define REG_SET_BIT(_a, _r, _f) \
80         REG_WRITE(_a, _r, REG_READ(_a, _r) | _f)
81 #define REG_CLR_BIT(_a, _r, _f) \
82         REG_WRITE(_a, _r, REG_READ(_a, _r) & ~_f)
83
84 #define DO_DELAY(x) do {                        \
85                 if ((++(x) % 64) == 0)          \
86                         udelay(1);              \
87         } while (0)
88
89 #define REG_WRITE_ARRAY(iniarray, column, regWr) do {                   \
90                 int r;                                                  \
91                 for (r = 0; r < ((iniarray)->ia_rows); r++) {           \
92                         REG_WRITE(ah, INI_RA((iniarray), (r), 0),       \
93                                   INI_RA((iniarray), r, (column)));     \
94                         DO_DELAY(regWr);                                \
95                 }                                                       \
96         } while (0)
97
98 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
99 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
100 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
101 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
102 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
103 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
104 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
105
106 #define AR_GPIOD_MASK               0x00001FFF
107 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
108
109 #define BASE_ACTIVATE_DELAY         100
110 #define RTC_PLL_SETTLE_DELAY        100
111 #define COEF_SCALE_S                24
112 #define HT40_CHANNEL_CENTER_SHIFT   10
113
114 #define ATH9K_ANTENNA0_CHAINMASK    0x1
115 #define ATH9K_ANTENNA1_CHAINMASK    0x2
116
117 #define ATH9K_NUM_DMA_DEBUG_REGS    8
118 #define ATH9K_NUM_QUEUES            10
119
120 #define MAX_RATE_POWER              63
121 #define AH_WAIT_TIMEOUT             100000 /* (us) */
122 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
123 #define AH_TIME_QUANTUM             10
124 #define AR_KEYTABLE_SIZE            128
125 #define POWER_UP_TIME               10000
126 #define SPUR_RSSI_THRESH            40
127
128 #define CAB_TIMEOUT_VAL             10
129 #define BEACON_TIMEOUT_VAL          10
130 #define MIN_BEACON_TIMEOUT_VAL      1
131 #define SLEEP_SLOP                  3
132
133 #define INIT_CONFIG_STATUS          0x00000000
134 #define INIT_RSSI_THR               0x00000700
135 #define INIT_BCON_CNTRL_REG         0x00000000
136
137 #define TU_TO_USEC(_tu)             ((_tu) << 10)
138
139 enum wireless_mode {
140         ATH9K_MODE_11A = 0,
141         ATH9K_MODE_11G,
142         ATH9K_MODE_11NA_HT20,
143         ATH9K_MODE_11NG_HT20,
144         ATH9K_MODE_11NA_HT40PLUS,
145         ATH9K_MODE_11NA_HT40MINUS,
146         ATH9K_MODE_11NG_HT40PLUS,
147         ATH9K_MODE_11NG_HT40MINUS,
148         ATH9K_MODE_MAX,
149 };
150
151 enum ath9k_ant_setting {
152         ATH9K_ANT_VARIABLE = 0,
153         ATH9K_ANT_FIXED_A,
154         ATH9K_ANT_FIXED_B
155 };
156
157 enum ath9k_hw_caps {
158         ATH9K_HW_CAP_MIC_AESCCM                 = BIT(0),
159         ATH9K_HW_CAP_MIC_CKIP                   = BIT(1),
160         ATH9K_HW_CAP_MIC_TKIP                   = BIT(2),
161         ATH9K_HW_CAP_CIPHER_AESCCM              = BIT(3),
162         ATH9K_HW_CAP_CIPHER_CKIP                = BIT(4),
163         ATH9K_HW_CAP_CIPHER_TKIP                = BIT(5),
164         ATH9K_HW_CAP_VEOL                       = BIT(6),
165         ATH9K_HW_CAP_BSSIDMASK                  = BIT(7),
166         ATH9K_HW_CAP_MCAST_KEYSEARCH            = BIT(8),
167         ATH9K_HW_CAP_HT                         = BIT(9),
168         ATH9K_HW_CAP_GTT                        = BIT(10),
169         ATH9K_HW_CAP_FASTCC                     = BIT(11),
170         ATH9K_HW_CAP_RFSILENT                   = BIT(12),
171         ATH9K_HW_CAP_CST                        = BIT(13),
172         ATH9K_HW_CAP_ENHANCEDPM                 = BIT(14),
173         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(15),
174         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(16),
175 };
176
177 enum ath9k_capability_type {
178         ATH9K_CAP_CIPHER = 0,
179         ATH9K_CAP_TKIP_MIC,
180         ATH9K_CAP_TKIP_SPLIT,
181         ATH9K_CAP_DIVERSITY,
182         ATH9K_CAP_TXPOW,
183         ATH9K_CAP_MCAST_KEYSRCH,
184         ATH9K_CAP_DS
185 };
186
187 struct ath9k_hw_capabilities {
188         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
189         DECLARE_BITMAP(wireless_modes, ATH9K_MODE_MAX); /* ATH9K_MODE_* */
190         u16 total_queues;
191         u16 keycache_size;
192         u16 low_5ghz_chan, high_5ghz_chan;
193         u16 low_2ghz_chan, high_2ghz_chan;
194         u16 rts_aggr_limit;
195         u8 tx_chainmask;
196         u8 rx_chainmask;
197         u16 tx_triglevel_max;
198         u16 reg_cap;
199         u8 num_gpio_pins;
200         u8 num_antcfg_2ghz;
201         u8 num_antcfg_5ghz;
202 };
203
204 struct ath9k_ops_config {
205         int dma_beacon_response_time;
206         int sw_beacon_response_time;
207         int additional_swba_backoff;
208         int ack_6mb;
209         int cwm_ignore_extcca;
210         u8 pcie_powersave_enable;
211         u8 pcie_clock_req;
212         u32 pcie_waen;
213         u8 analog_shiftreg;
214         u8 ht_enable;
215         u32 ofdm_trig_low;
216         u32 ofdm_trig_high;
217         u32 cck_trig_high;
218         u32 cck_trig_low;
219         u32 enable_ani;
220         enum ath9k_ant_setting diversity_control;
221         u16 antenna_switch_swap;
222         int serialize_regmode;
223         bool intr_mitigation;
224 #define SPUR_DISABLE            0
225 #define SPUR_ENABLE_IOCTL       1
226 #define SPUR_ENABLE_EEPROM      2
227 #define AR_EEPROM_MODAL_SPURS   5
228 #define AR_SPUR_5413_1          1640
229 #define AR_SPUR_5413_2          1200
230 #define AR_NO_SPUR              0x8000
231 #define AR_BASE_FREQ_2GHZ       2300
232 #define AR_BASE_FREQ_5GHZ       4900
233 #define AR_SPUR_FEEQ_BOUND_HT40 19
234 #define AR_SPUR_FEEQ_BOUND_HT20 10
235         int spurmode;
236         u16 spurchans[AR_EEPROM_MODAL_SPURS][2];
237 };
238
239 enum ath9k_int {
240         ATH9K_INT_RX = 0x00000001,
241         ATH9K_INT_RXDESC = 0x00000002,
242         ATH9K_INT_RXNOFRM = 0x00000008,
243         ATH9K_INT_RXEOL = 0x00000010,
244         ATH9K_INT_RXORN = 0x00000020,
245         ATH9K_INT_TX = 0x00000040,
246         ATH9K_INT_TXDESC = 0x00000080,
247         ATH9K_INT_TIM_TIMER = 0x00000100,
248         ATH9K_INT_TXURN = 0x00000800,
249         ATH9K_INT_MIB = 0x00001000,
250         ATH9K_INT_RXPHY = 0x00004000,
251         ATH9K_INT_RXKCM = 0x00008000,
252         ATH9K_INT_SWBA = 0x00010000,
253         ATH9K_INT_BMISS = 0x00040000,
254         ATH9K_INT_BNR = 0x00100000,
255         ATH9K_INT_TIM = 0x00200000,
256         ATH9K_INT_DTIM = 0x00400000,
257         ATH9K_INT_DTIMSYNC = 0x00800000,
258         ATH9K_INT_GPIO = 0x01000000,
259         ATH9K_INT_CABEND = 0x02000000,
260         ATH9K_INT_TSFOOR = 0x04000000,
261         ATH9K_INT_GENTIMER = 0x08000000,
262         ATH9K_INT_CST = 0x10000000,
263         ATH9K_INT_GTT = 0x20000000,
264         ATH9K_INT_FATAL = 0x40000000,
265         ATH9K_INT_GLOBAL = 0x80000000,
266         ATH9K_INT_BMISC = ATH9K_INT_TIM |
267                 ATH9K_INT_DTIM |
268                 ATH9K_INT_DTIMSYNC |
269                 ATH9K_INT_TSFOOR |
270                 ATH9K_INT_CABEND,
271         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
272                 ATH9K_INT_RXDESC |
273                 ATH9K_INT_RXEOL |
274                 ATH9K_INT_RXORN |
275                 ATH9K_INT_TXURN |
276                 ATH9K_INT_TXDESC |
277                 ATH9K_INT_MIB |
278                 ATH9K_INT_RXPHY |
279                 ATH9K_INT_RXKCM |
280                 ATH9K_INT_SWBA |
281                 ATH9K_INT_BMISS |
282                 ATH9K_INT_GPIO,
283         ATH9K_INT_NOCARD = 0xffffffff
284 };
285
286 #define CHANNEL_CW_INT    0x00002
287 #define CHANNEL_CCK       0x00020
288 #define CHANNEL_OFDM      0x00040
289 #define CHANNEL_2GHZ      0x00080
290 #define CHANNEL_5GHZ      0x00100
291 #define CHANNEL_PASSIVE   0x00200
292 #define CHANNEL_DYN       0x00400
293 #define CHANNEL_HALF      0x04000
294 #define CHANNEL_QUARTER   0x08000
295 #define CHANNEL_HT20      0x10000
296 #define CHANNEL_HT40PLUS  0x20000
297 #define CHANNEL_HT40MINUS 0x40000
298
299 #define CHANNEL_A           (CHANNEL_5GHZ|CHANNEL_OFDM)
300 #define CHANNEL_B           (CHANNEL_2GHZ|CHANNEL_CCK)
301 #define CHANNEL_G           (CHANNEL_2GHZ|CHANNEL_OFDM)
302 #define CHANNEL_G_HT20      (CHANNEL_2GHZ|CHANNEL_HT20)
303 #define CHANNEL_A_HT20      (CHANNEL_5GHZ|CHANNEL_HT20)
304 #define CHANNEL_G_HT40PLUS  (CHANNEL_2GHZ|CHANNEL_HT40PLUS)
305 #define CHANNEL_G_HT40MINUS (CHANNEL_2GHZ|CHANNEL_HT40MINUS)
306 #define CHANNEL_A_HT40PLUS  (CHANNEL_5GHZ|CHANNEL_HT40PLUS)
307 #define CHANNEL_A_HT40MINUS (CHANNEL_5GHZ|CHANNEL_HT40MINUS)
308 #define CHANNEL_ALL                             \
309         (CHANNEL_OFDM|                          \
310          CHANNEL_CCK|                           \
311          CHANNEL_2GHZ |                         \
312          CHANNEL_5GHZ |                         \
313          CHANNEL_HT20 |                         \
314          CHANNEL_HT40PLUS |                     \
315          CHANNEL_HT40MINUS)
316
317 struct ath9k_channel {
318         struct ieee80211_channel *chan;
319         u16 channel;
320         u32 channelFlags;
321         u32 chanmode;
322         int32_t CalValid;
323         bool oneTimeCalsDone;
324         int8_t iCoff;
325         int8_t qCoff;
326         int16_t rawNoiseFloor;
327 };
328
329 #define IS_CHAN_G(_c) ((((_c)->channelFlags & (CHANNEL_G)) == CHANNEL_G) || \
330        (((_c)->channelFlags & CHANNEL_G_HT20) == CHANNEL_G_HT20) || \
331        (((_c)->channelFlags & CHANNEL_G_HT40PLUS) == CHANNEL_G_HT40PLUS) || \
332        (((_c)->channelFlags & CHANNEL_G_HT40MINUS) == CHANNEL_G_HT40MINUS))
333 #define IS_CHAN_OFDM(_c) (((_c)->channelFlags & CHANNEL_OFDM) != 0)
334 #define IS_CHAN_5GHZ(_c) (((_c)->channelFlags & CHANNEL_5GHZ) != 0)
335 #define IS_CHAN_2GHZ(_c) (((_c)->channelFlags & CHANNEL_2GHZ) != 0)
336 #define IS_CHAN_HALF_RATE(_c) (((_c)->channelFlags & CHANNEL_HALF) != 0)
337 #define IS_CHAN_QUARTER_RATE(_c) (((_c)->channelFlags & CHANNEL_QUARTER) != 0)
338 #define IS_CHAN_A_5MHZ_SPACED(_c)                       \
339         ((((_c)->channelFlags & CHANNEL_5GHZ) != 0) &&  \
340          (((_c)->channel % 20) != 0) &&                 \
341          (((_c)->channel % 10) != 0))
342
343 /* These macros check chanmode and not channelFlags */
344 #define IS_CHAN_B(_c) ((_c)->chanmode == CHANNEL_B)
345 #define IS_CHAN_HT20(_c) (((_c)->chanmode == CHANNEL_A_HT20) || \
346                           ((_c)->chanmode == CHANNEL_G_HT20))
347 #define IS_CHAN_HT40(_c) (((_c)->chanmode == CHANNEL_A_HT40PLUS) ||     \
348                           ((_c)->chanmode == CHANNEL_A_HT40MINUS) ||    \
349                           ((_c)->chanmode == CHANNEL_G_HT40PLUS) ||     \
350                           ((_c)->chanmode == CHANNEL_G_HT40MINUS))
351 #define IS_CHAN_HT(_c) (IS_CHAN_HT20((_c)) || IS_CHAN_HT40((_c)))
352
353 enum ath9k_power_mode {
354         ATH9K_PM_AWAKE = 0,
355         ATH9K_PM_FULL_SLEEP,
356         ATH9K_PM_NETWORK_SLEEP,
357         ATH9K_PM_UNDEFINED
358 };
359
360 enum ath9k_tp_scale {
361         ATH9K_TP_SCALE_MAX = 0,
362         ATH9K_TP_SCALE_50,
363         ATH9K_TP_SCALE_25,
364         ATH9K_TP_SCALE_12,
365         ATH9K_TP_SCALE_MIN
366 };
367
368 enum ser_reg_mode {
369         SER_REG_MODE_OFF = 0,
370         SER_REG_MODE_ON = 1,
371         SER_REG_MODE_AUTO = 2,
372 };
373
374 struct ath9k_beacon_state {
375         u32 bs_nexttbtt;
376         u32 bs_nextdtim;
377         u32 bs_intval;
378 #define ATH9K_BEACON_PERIOD       0x0000ffff
379 #define ATH9K_BEACON_ENA          0x00800000
380 #define ATH9K_BEACON_RESET_TSF    0x01000000
381 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
382         u32 bs_dtimperiod;
383         u16 bs_cfpperiod;
384         u16 bs_cfpmaxduration;
385         u32 bs_cfpnext;
386         u16 bs_timoffset;
387         u16 bs_bmissthreshold;
388         u32 bs_sleepduration;
389         u32 bs_tsfoor_threshold;
390 };
391
392 struct chan_centers {
393         u16 synth_center;
394         u16 ctl_center;
395         u16 ext_center;
396 };
397
398 enum {
399         ATH9K_RESET_POWER_ON,
400         ATH9K_RESET_WARM,
401         ATH9K_RESET_COLD,
402 };
403
404 struct ath9k_hw_version {
405         u32 magic;
406         u16 devid;
407         u16 subvendorid;
408         u32 macVersion;
409         u16 macRev;
410         u16 phyRev;
411         u16 analog5GhzRev;
412         u16 analog2GhzRev;
413         u16 subsysid;
414 };
415
416 /* Generic TSF timer definitions */
417
418 #define ATH_MAX_GEN_TIMER       16
419
420 #define AR_GENTMR_BIT(_index)   (1 << (_index))
421
422 /*
423  * Using de Bruijin sequence to to look up 1's index in a 32 bit number
424  * debruijn32 = 0000 0111 0111 1100 1011 0101 0011 0001
425  */
426 #define debruijn32 0x077CB531UL
427
428 struct ath_gen_timer_configuration {
429         u32 next_addr;
430         u32 period_addr;
431         u32 mode_addr;
432         u32 mode_mask;
433 };
434
435 struct ath_gen_timer {
436         void (*trigger)(void *arg);
437         void (*overflow)(void *arg);
438         void *arg;
439         u8 index;
440 };
441
442 struct ath_gen_timer_table {
443         u32 gen_timer_index[32];
444         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
445         union {
446                 unsigned long timer_bits;
447                 u16 val;
448         } timer_mask;
449 };
450
451 struct ath_hw {
452         struct ieee80211_hw *hw;
453         struct ath_softc *ah_sc;
454         struct ath_common common;
455         struct ath9k_hw_version hw_version;
456         struct ath9k_ops_config config;
457         struct ath9k_hw_capabilities caps;
458         struct ath9k_channel channels[38];
459         struct ath9k_channel *curchan;
460
461         union {
462                 struct ar5416_eeprom_def def;
463                 struct ar5416_eeprom_4k map4k;
464                 struct ar9287_eeprom map9287;
465         } eeprom;
466         const struct eeprom_ops *eep_ops;
467         enum ath9k_eep_map eep_map;
468
469         bool sw_mgmt_crypto;
470         bool is_pciexpress;
471         u16 tx_trig_level;
472         u16 rfsilent;
473         u32 rfkill_gpio;
474         u32 rfkill_polarity;
475         u32 ah_flags;
476
477         bool htc_reset_init;
478
479         enum nl80211_iftype opmode;
480         enum ath9k_power_mode power_mode;
481
482         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
483         struct ath9k_pacal_info pacal_info;
484         struct ar5416Stats stats;
485         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
486
487         int16_t curchan_rad_index;
488         u32 mask_reg;
489         u32 txok_interrupt_mask;
490         u32 txerr_interrupt_mask;
491         u32 txdesc_interrupt_mask;
492         u32 txeol_interrupt_mask;
493         u32 txurn_interrupt_mask;
494         bool chip_fullsleep;
495         u32 atim_window;
496
497         /* Calibration */
498         enum ath9k_cal_types supp_cals;
499         struct ath9k_cal_list iq_caldata;
500         struct ath9k_cal_list adcgain_caldata;
501         struct ath9k_cal_list adcdc_calinitdata;
502         struct ath9k_cal_list adcdc_caldata;
503         struct ath9k_cal_list *cal_list;
504         struct ath9k_cal_list *cal_list_last;
505         struct ath9k_cal_list *cal_list_curr;
506 #define totalPowerMeasI meas0.unsign
507 #define totalPowerMeasQ meas1.unsign
508 #define totalIqCorrMeas meas2.sign
509 #define totalAdcIOddPhase  meas0.unsign
510 #define totalAdcIEvenPhase meas1.unsign
511 #define totalAdcQOddPhase  meas2.unsign
512 #define totalAdcQEvenPhase meas3.unsign
513 #define totalAdcDcOffsetIOddPhase  meas0.sign
514 #define totalAdcDcOffsetIEvenPhase meas1.sign
515 #define totalAdcDcOffsetQOddPhase  meas2.sign
516 #define totalAdcDcOffsetQEvenPhase meas3.sign
517         union {
518                 u32 unsign[AR5416_MAX_CHAINS];
519                 int32_t sign[AR5416_MAX_CHAINS];
520         } meas0;
521         union {
522                 u32 unsign[AR5416_MAX_CHAINS];
523                 int32_t sign[AR5416_MAX_CHAINS];
524         } meas1;
525         union {
526                 u32 unsign[AR5416_MAX_CHAINS];
527                 int32_t sign[AR5416_MAX_CHAINS];
528         } meas2;
529         union {
530                 u32 unsign[AR5416_MAX_CHAINS];
531                 int32_t sign[AR5416_MAX_CHAINS];
532         } meas3;
533         u16 cal_samples;
534
535         u32 sta_id1_defaults;
536         u32 misc_mode;
537         enum {
538                 AUTO_32KHZ,
539                 USE_32KHZ,
540                 DONT_USE_32KHZ,
541         } enable_32kHz_clock;
542
543         /* RF */
544         u32 *analogBank0Data;
545         u32 *analogBank1Data;
546         u32 *analogBank2Data;
547         u32 *analogBank3Data;
548         u32 *analogBank6Data;
549         u32 *analogBank6TPCData;
550         u32 *analogBank7Data;
551         u32 *addac5416_21;
552         u32 *bank6Temp;
553
554         int16_t txpower_indexoffset;
555         u32 beacon_interval;
556         u32 slottime;
557         u32 acktimeout;
558         u32 ctstimeout;
559         u32 globaltxtimeout;
560         u8 gbeacon_rate;
561
562         /* ANI */
563         u32 proc_phyerr;
564         u32 aniperiod;
565         struct ar5416AniState *curani;
566         struct ar5416AniState ani[255];
567         int totalSizeDesired[5];
568         int coarse_high[5];
569         int coarse_low[5];
570         int firpwr[5];
571         enum ath9k_ani_cmd ani_function;
572
573         /* Bluetooth coexistance */
574         struct ath_btcoex_hw btcoex_hw;
575
576         u32 intr_txqs;
577         u8 txchainmask;
578         u8 rxchainmask;
579
580         u32 originalGain[22];
581         int initPDADC;
582         int PDADCdelta;
583         u8 led_pin;
584
585         struct ar5416IniArray iniModes;
586         struct ar5416IniArray iniCommon;
587         struct ar5416IniArray iniBank0;
588         struct ar5416IniArray iniBB_RfGain;
589         struct ar5416IniArray iniBank1;
590         struct ar5416IniArray iniBank2;
591         struct ar5416IniArray iniBank3;
592         struct ar5416IniArray iniBank6;
593         struct ar5416IniArray iniBank6TPC;
594         struct ar5416IniArray iniBank7;
595         struct ar5416IniArray iniAddac;
596         struct ar5416IniArray iniPcieSerdes;
597         struct ar5416IniArray iniModesAdditional;
598         struct ar5416IniArray iniModesRxGain;
599         struct ar5416IniArray iniModesTxGain;
600         struct ar5416IniArray iniCckfirNormal;
601         struct ar5416IniArray iniCckfirJapan2484;
602
603         u32 intr_gen_timer_trigger;
604         u32 intr_gen_timer_thresh;
605         struct ath_gen_timer_table hw_gen_timers;
606 };
607
608 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
609 {
610         return &ah->common;
611 }
612
613 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
614 {
615         return &(ath9k_hw_common(ah)->regulatory);
616 }
617
618 /* Initialization, Detach, Reset */
619 const char *ath9k_hw_probe(u16 vendorid, u16 devid);
620 void ath9k_hw_detach(struct ath_hw *ah);
621 int ath9k_hw_init(struct ath_hw *ah);
622 void ath9k_hw_rf_free(struct ath_hw *ah);
623 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
624                    bool bChannelChange);
625 void ath9k_hw_fill_cap_info(struct ath_hw *ah);
626 bool ath9k_hw_getcapability(struct ath_hw *ah, enum ath9k_capability_type type,
627                             u32 capability, u32 *result);
628 bool ath9k_hw_setcapability(struct ath_hw *ah, enum ath9k_capability_type type,
629                             u32 capability, u32 setting, int *status);
630
631 /* Key Cache Management */
632 bool ath9k_hw_keyreset(struct ath_hw *ah, u16 entry);
633 bool ath9k_hw_keysetmac(struct ath_hw *ah, u16 entry, const u8 *mac);
634 bool ath9k_hw_set_keycache_entry(struct ath_hw *ah, u16 entry,
635                                  const struct ath9k_keyval *k,
636                                  const u8 *mac);
637 bool ath9k_hw_keyisvalid(struct ath_hw *ah, u16 entry);
638
639 /* GPIO / RFKILL / Antennae */
640 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
641 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
642 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
643                          u32 ah_signal_type);
644 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
645 u32 ath9k_hw_getdefantenna(struct ath_hw *ah);
646 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
647 bool ath9k_hw_setantennaswitch(struct ath_hw *ah,
648                                enum ath9k_ant_setting settings,
649                                struct ath9k_channel *chan,
650                                u8 *tx_chainmask, u8 *rx_chainmask,
651                                u8 *antenna_cfgd);
652
653 /* General Operation */
654 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
655 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
656 bool ath9k_get_channel_edges(struct ath_hw *ah, u16 flags, u16 *low, u16 *high);
657 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
658                            const struct ath_rate_table *rates,
659                            u32 frameLen, u16 rateix, bool shortPreamble);
660 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
661                                   struct ath9k_channel *chan,
662                                   struct chan_centers *centers);
663 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
664 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
665 bool ath9k_hw_phy_disable(struct ath_hw *ah);
666 bool ath9k_hw_disable(struct ath_hw *ah);
667 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit);
668 void ath9k_hw_setmac(struct ath_hw *ah, const u8 *mac);
669 void ath9k_hw_setopmode(struct ath_hw *ah);
670 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
671 void ath9k_hw_setbssidmask(struct ath_hw *ah);
672 void ath9k_hw_write_associd(struct ath_hw *ah);
673 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
674 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
675 void ath9k_hw_reset_tsf(struct ath_hw *ah);
676 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting);
677 bool ath9k_hw_setslottime(struct ath_hw *ah, u32 us);
678 void ath9k_hw_set11nmac2040(struct ath_hw *ah);
679 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
680 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
681                                     const struct ath9k_beacon_state *bs);
682
683 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
684
685 void ath9k_hw_configpcipowersave(struct ath_hw *ah, int restore, int power_off);
686
687 /* Interrupt Handling */
688 bool ath9k_hw_intrpend(struct ath_hw *ah);
689 bool ath9k_hw_getisr(struct ath_hw *ah, enum ath9k_int *masked);
690 enum ath9k_int ath9k_hw_set_interrupts(struct ath_hw *ah, enum ath9k_int ints);
691
692 /* Generic hw timer primitives */
693 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
694                                           void (*trigger)(void *),
695                                           void (*overflow)(void *),
696                                           void *arg,
697                                           u8 timer_index);
698 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
699                               struct ath_gen_timer *timer,
700                               u32 timer_next,
701                               u32 timer_period);
702 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
703
704 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
705 void ath_gen_timer_isr(struct ath_hw *hw);
706 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
707
708 #define ATH_PCIE_CAP_LINK_CTRL  0x70
709 #define ATH_PCIE_CAP_LINK_L0S   1
710 #define ATH_PCIE_CAP_LINK_L1    2
711
712 #endif