c58805a92db5788e508482dd1579640c782750d0
[linux-2.6.git] / arch / x86 / pci / pci.h
1 /*
2  *      Low-Level PCI Access for i386 machines.
3  *
4  *      (c) 1999 Martin Mares <mj@ucw.cz>
5  */
6
7 #undef DEBUG
8
9 #ifdef DEBUG
10 #define DBG(x...) printk(x)
11 #else
12 #define DBG(x...)
13 #endif
14
15 #define PCI_PROBE_BIOS          0x0001
16 #define PCI_PROBE_CONF1         0x0002
17 #define PCI_PROBE_CONF2         0x0004
18 #define PCI_PROBE_MMCONF        0x0008
19 #define PCI_PROBE_MASK          0x000f
20 #define PCI_PROBE_NOEARLY       0x0010
21
22 #define PCI_NO_CHECKS           0x0400
23 #define PCI_USE_PIRQ_MASK       0x0800
24 #define PCI_ASSIGN_ROMS         0x1000
25 #define PCI_BIOS_IRQ_SCAN       0x2000
26 #define PCI_ASSIGN_ALL_BUSSES   0x4000
27 #define PCI_CAN_SKIP_ISA_ALIGN  0x8000
28 #define PCI_USE__CRS            0x10000
29 #define PCI_CHECK_ENABLE_AMD_MMCONF     0x20000
30
31 extern unsigned int pci_probe;
32 extern unsigned long pirq_table_addr;
33
34 enum pci_bf_sort_state {
35         pci_bf_sort_default,
36         pci_force_nobf,
37         pci_force_bf,
38         pci_dmi_bf,
39 };
40
41 /* pci-i386.c */
42
43 extern unsigned int pcibios_max_latency;
44
45 void pcibios_resource_survey(void);
46
47 /* pci-pc.c */
48
49 extern int pcibios_last_bus;
50 extern struct pci_bus *pci_root_bus;
51 extern struct pci_ops pci_root_ops;
52
53 /* pci-irq.c */
54
55 struct irq_info {
56         u8 bus, devfn;                  /* Bus, device and function */
57         struct {
58                 u8 link;                /* IRQ line ID, chipset dependent, 0=not routed */
59                 u16 bitmap;             /* Available IRQs */
60         } __attribute__((packed)) irq[4];
61         u8 slot;                        /* Slot number, 0=onboard */
62         u8 rfu;
63 } __attribute__((packed));
64
65 struct irq_routing_table {
66         u32 signature;                  /* PIRQ_SIGNATURE should be here */
67         u16 version;                    /* PIRQ_VERSION */
68         u16 size;                       /* Table size in bytes */
69         u8 rtr_bus, rtr_devfn;          /* Where the interrupt router lies */
70         u16 exclusive_irqs;             /* IRQs devoted exclusively to PCI usage */
71         u16 rtr_vendor, rtr_device;     /* Vendor and device ID of interrupt router */
72         u32 miniport_data;              /* Crap */
73         u8 rfu[11];
74         u8 checksum;                    /* Modulo 256 checksum must give zero */
75         struct irq_info slots[0];
76 } __attribute__((packed));
77
78 extern unsigned int pcibios_irq_mask;
79
80 extern int pcibios_scanned;
81 extern spinlock_t pci_config_lock;
82
83 extern int (*pcibios_enable_irq)(struct pci_dev *dev);
84 extern void (*pcibios_disable_irq)(struct pci_dev *dev);
85
86 struct pci_raw_ops {
87         int (*read)(unsigned int domain, unsigned int bus, unsigned int devfn,
88                                                 int reg, int len, u32 *val);
89         int (*write)(unsigned int domain, unsigned int bus, unsigned int devfn,
90                                                 int reg, int len, u32 val);
91 };
92
93 extern struct pci_raw_ops *raw_pci_ops;
94 extern struct pci_raw_ops *raw_pci_ext_ops;
95
96 extern struct pci_raw_ops pci_direct_conf1;
97
98 extern int pci_direct_probe(void);
99 extern void pci_direct_init(int type);
100 extern void pci_pcbios_init(void);
101 extern void pci_olpc_init(void);
102
103 /* pci-mmconfig.c */
104
105 extern int __init pci_mmcfg_arch_init(void);
106 extern void __init pci_mmcfg_arch_free(void);
107
108 /*
109  * AMD Fam10h CPUs are buggy, and cannot access MMIO config space
110  * on their northbrige except through the * %eax register. As such, you MUST
111  * NOT use normal IOMEM accesses, you need to only use the magic mmio-config
112  * accessor functions.
113  * In fact just use pci_config_*, nothing else please.
114  */
115 static inline unsigned char mmio_config_readb(void __iomem *pos)
116 {
117         u8 val;
118         asm volatile("movb (%1),%%al" : "=a" (val) : "r" (pos));
119         return val;
120 }
121
122 static inline unsigned short mmio_config_readw(void __iomem *pos)
123 {
124         u16 val;
125         asm volatile("movw (%1),%%ax" : "=a" (val) : "r" (pos));
126         return val;
127 }
128
129 static inline unsigned int mmio_config_readl(void __iomem *pos)
130 {
131         u32 val;
132         asm volatile("movl (%1),%%eax" : "=a" (val) : "r" (pos));
133         return val;
134 }
135
136 static inline void mmio_config_writeb(void __iomem *pos, u8 val)
137 {
138         asm volatile("movb %%al,(%1)" :: "a" (val), "r" (pos) : "memory");
139 }
140
141 static inline void mmio_config_writew(void __iomem *pos, u16 val)
142 {
143         asm volatile("movw %%ax,(%1)" :: "a" (val), "r" (pos) : "memory");
144 }
145
146 static inline void mmio_config_writel(void __iomem *pos, u32 val)
147 {
148         asm volatile("movl %%eax,(%1)" :: "a" (val), "r" (pos) : "memory");
149 }