arch/x86/kernel/apic/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/perf_counter.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/acpi_pmtmr.h>
  21 #include <linux/clockchips.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/bootmem.h>
  24 #include <linux/ftrace.h>
  25 #include <linux/ioport.h>
  26 #include <linux/module.h>
  27 #include <linux/sysdev.h>
  28 #include <linux/delay.h>
  29 #include <linux/timex.h>
  30 #include <linux/dmar.h>
  31 #include <linux/init.h>
  32 #include <linux/cpu.h>
  33 #include <linux/dmi.h>
  34 #include <linux/nmi.h>
  35 #include <linux/smp.h>
  36 #include <linux/mm.h>
  37
  38 #include <asm/perf_counter.h>
  39 #include <asm/pgalloc.h>
  40 #include <asm/atomic.h>
  41 #include <asm/mpspec.h>
  42 #include <asm/i8253.h>
  43 #include <asm/i8259.h>
  44 #include <asm/proto.h>
  45 #include <asm/apic.h>
  46 #include <asm/desc.h>
  47 #include <asm/hpet.h>
  48 #include <asm/idle.h>
  49 #include <asm/mtrr.h>
  50 #include <asm/smp.h>
  51 #include <asm/mce.h>
  52 #include <asm/kvm_para.h>
  53
  54 unsigned int num_processors;
  55
  56 unsigned disabled_cpus __cpuinitdata;
  57
  58 /* Processor that is doing the boot up */
  59 unsigned int boot_cpu_physical_apicid = -1U;
  60
  61 /*
  62  * The highest APIC ID seen during enumeration.
  63  *
  64  * This determines the messaging protocol we can use: if all APIC IDs
  65  * are in the 0 ... 7 range, then we can use logical addressing which
  66  * has some performance advantages (better broadcasting).
  67  *
  68  * If there's an APIC ID above 8, we use physical addressing.
  69  */
  70 unsigned int max_physical_apicid;
  71
  72 /*
  73  * Bitmask of physically existing CPUs:
  74  */
  75 physid_mask_t phys_cpu_present_map;
  76
  77 /*
  78  * Map cpu index to physical APIC ID
  79  */
  80 DEFINE_EARLY_PER_CPU(u16, x86_cpu_to_apicid, BAD_APICID);
  81 DEFINE_EARLY_PER_CPU(u16, x86_bios_cpu_apicid, BAD_APICID);
  82 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
  83 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  84
  85 #ifdef CONFIG_X86_32
  86 /*
  87  * Knob to control our willingness to enable the local APIC.
  88  *
  89  * +1=force-enable
  90  */
  91 static int force_enable_local_apic;
  92 /*
  93  * APIC command line parameters
  94  */
  95 static int __init parse_lapic(char *arg)
  96 {
  97         force_enable_local_apic = 1;
  98         return 0;
  99 }
 100 early_param("lapic", parse_lapic);
 101 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 102 static int enabled_via_apicbase;
 103
 104 /*
 105  * Handle interrupt mode configuration register (IMCR).
 106  * This register controls whether the interrupt signals
 107  * that reach the BSP come from the master PIC or from the
 108  * local APIC. Before entering Symmetric I/O Mode, either
 109  * the BIOS or the operating system must switch out of
 110  * PIC Mode by changing the IMCR.
 111  */
 112 static inline void imcr_pic_to_apic(void)
 113 {
 114         /* select IMCR register */
 115         outb(0x70, 0x22);
 116         /* NMI and 8259 INTR go through APIC */
 117         outb(0x01, 0x23);
 118 }
 119
 120 static inline void imcr_apic_to_pic(void)
 121 {
 122         /* select IMCR register */
 123         outb(0x70, 0x22);
 124         /* NMI and 8259 INTR go directly to BSP */
 125         outb(0x00, 0x23);
 126 }
 127 #endif
 128
 129 #ifdef CONFIG_X86_64
 130 static int apic_calibrate_pmtmr __initdata;
 131 static __init int setup_apicpmtimer(char *s)
 132 {
 133         apic_calibrate_pmtmr = 1;
 134         notsc_setup(NULL);
 135         return 0;
 136 }
 137 __setup("apicpmtimer", setup_apicpmtimer);
 138 #endif
 139
 140 int x2apic_mode;
 141 #ifdef CONFIG_X86_X2APIC
 142 /* x2apic enabled before OS handover */
 143 static int x2apic_preenabled;
 144 static __init int setup_nox2apic(char *str)
 145 {
 146         if (x2apic_enabled()) {
 147                 pr_warning("Bios already enabled x2apic, "
 148                            "can't enforce nox2apic");
 149                 return 0;
 150         }
 151
 152         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 153         return 0;
 154 }
 155 early_param("nox2apic", setup_nox2apic);
 156 #endif
 157
 158 unsigned long mp_lapic_addr;
 159 int disable_apic;
 160 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 161 static int disable_apic_timer __cpuinitdata;
 162 /* Local APIC timer works in C2 */
 163 int local_apic_timer_c2_ok;
 164 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 165
 166 int first_system_vector = 0xfe;
 167
 168 /*
 169  * Debug level, exported for io_apic.c
 170  */
 171 unsigned int apic_verbosity;
 172
 173 int pic_mode;
 174
 175 /* Have we found an MP table */
 176 int smp_found_config;
 177
 178 static struct resource lapic_resource = {
 179         .name = "Local APIC",
 180         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 181 };
 182
 183 static unsigned int calibration_result;
 184
 185 static int lapic_next_event(unsigned long delta,
 186                             struct clock_event_device *evt);
 187 static void lapic_timer_setup(enum clock_event_mode mode,
 188                               struct clock_event_device *evt);
 189 static void lapic_timer_broadcast(const struct cpumask *mask);
 190 static void apic_pm_activate(void);
 191
 192 /*
 193  * The local apic timer can be used for any function which is CPU local.
 194  */
 195 static struct clock_event_device lapic_clockevent = {
 196         .name           = "lapic",
 197         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 198                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 199         .shift          = 32,
 200         .set_mode       = lapic_timer_setup,
 201         .set_next_event = lapic_next_event,
 202         .broadcast      = lapic_timer_broadcast,
 203         .rating         = 100,
 204         .irq            = -1,
 205 };
 206 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 207
 208 static unsigned long apic_phys;
 209
 210 /*
 211  * Get the LAPIC version
 212  */
 213 static inline int lapic_get_version(void)
 214 {
 215         return GET_APIC_VERSION(apic_read(APIC_LVR));
 216 }
 217
 218 /*
 219  * Check, if the APIC is integrated or a separate chip
 220  */
 221 static inline int lapic_is_integrated(void)
 222 {
 223 #ifdef CONFIG_X86_64
 224         return 1;
 225 #else
 226         return APIC_INTEGRATED(lapic_get_version());
 227 #endif
 228 }
 229
 230 /*
 231  * Check, whether this is a modern or a first generation APIC
 232  */
 233 static int modern_apic(void)
 234 {
 235         /* AMD systems use old APIC versions, so check the CPU */
 236         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 237             boot_cpu_data.x86 >= 0xf)
 238                 return 1;
 239         return lapic_get_version() >= 0x14;
 240 }
 241
 242 /*
 243  * bare function to substitute write operation
 244  * and it's _that_ fast :)
 245  */
 246 static void native_apic_write_dummy(u32 reg, u32 v)
 247 {
 248         WARN_ON_ONCE((cpu_has_apic || !disable_apic));
 249 }
 250
 251 static u32 native_apic_read_dummy(u32 reg)
 252 {
 253         WARN_ON_ONCE((cpu_has_apic && !disable_apic));
 254         return 0;
 255 }
 256
 257 /*
 258  * right after this call apic->write/read doesn't do anything
 259  * note that there is no restore operation it works one way
 260  */
 261 void apic_disable(void)
 262 {
 263         apic->read = native_apic_read_dummy;
 264         apic->write = native_apic_write_dummy;
 265 }
 266
 267 void native_apic_wait_icr_idle(void)
 268 {
 269         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 270                 cpu_relax();
 271 }
 272
 273 u32 native_safe_apic_wait_icr_idle(void)
 274 {
 275         u32 send_status;
 276         int timeout;
 277
 278         timeout = 0;
 279         do {
 280                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 281                 if (!send_status)
 282                         break;
 283                 udelay(100);
 284         } while (timeout++ < 1000);
 285
 286         return send_status;
 287 }
 288
 289 void native_apic_icr_write(u32 low, u32 id)
 290 {
 291         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 292         apic_write(APIC_ICR, low);
 293 }
 294
 295 u64 native_apic_icr_read(void)
 296 {
 297         u32 icr1, icr2;
 298
 299         icr2 = apic_read(APIC_ICR2);
 300         icr1 = apic_read(APIC_ICR);
 301
 302         return icr1 | ((u64)icr2 << 32);
 303 }
 304
 305 /**
 306  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 307  */
 308 void __cpuinit enable_NMI_through_LVT0(void)
 309 {
 310         unsigned int v;
 311
 312         /* unmask and set to NMI */
 313         v = APIC_DM_NMI;
 314
 315         /* Level triggered for 82489DX (32bit mode) */
 316         if (!lapic_is_integrated())
 317                 v |= APIC_LVT_LEVEL_TRIGGER;
 318
 319         apic_write(APIC_LVT0, v);
 320 }
 321
 322 #ifdef CONFIG_X86_32
 323 /**
 324  * get_physical_broadcast - Get number of physical broadcast IDs
 325  */
 326 int get_physical_broadcast(void)
 327 {
 328         return modern_apic() ? 0xff : 0xf;
 329 }
 330 #endif
 331
 332 /**
 333  * lapic_get_maxlvt - get the maximum number of local vector table entries
 334  */
 335 int lapic_get_maxlvt(void)
 336 {
 337         unsigned int v;
 338
 339         v = apic_read(APIC_LVR);
 340         /*
 341          * - we always have APIC integrated on 64bit mode
 342          * - 82489DXs do not report # of LVT entries
 343          */
 344         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 345 }
 346
 347 /*
 348  * Local APIC timer
 349  */
 350
 351 /* Clock divisor */
 352 #define APIC_DIVISOR 16
 353
 354 /*
 355  * This function sets up the local APIC timer, with a timeout of
 356  * 'clocks' APIC bus clock. During calibration we actually call
 357  * this function twice on the boot CPU, once with a bogus timeout
 358  * value, second time for real. The other (noncalibrating) CPUs
 359  * call this function only once, with the real, calibrated value.
 360  *
 361  * We do reads before writes even if unnecessary, to get around the
 362  * P5 APIC double write bug.
 363  */
 364 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 365 {
 366         unsigned int lvtt_value, tmp_value;
 367
 368         lvtt_value = LOCAL_TIMER_VECTOR;
 369         if (!oneshot)
 370                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 371         if (!lapic_is_integrated())
 372                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 373
 374         if (!irqen)
 375                 lvtt_value |= APIC_LVT_MASKED;
 376
 377         apic_write(APIC_LVTT, lvtt_value);
 378
 379         /*
 380          * Divide PICLK by 16
 381          */
 382         tmp_value = apic_read(APIC_TDCR);
 383         apic_write(APIC_TDCR,
 384                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 385                 APIC_TDR_DIV_16);
 386
 387         if (!oneshot)
 388                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 389 }
 390
 391 /*
 392  * Setup extended LVT, AMD specific (K8, family 10h)
 393  *
 394  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 395  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 396  *
 397  * If mask=1, the LVT entry does not generate interrupts while mask=0
 398  * enables the vector. See also the BKDGs.
 399  */
 400
 401 #define APIC_EILVT_LVTOFF_MCE 0
 402 #define APIC_EILVT_LVTOFF_IBS 1
 403
 404 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 405 {
 406         unsigned long reg = (lvt_off << 4) + APIC_EILVTn(0);
 407         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 408
 409         apic_write(reg, v);
 410 }
 411
 412 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 413 {
 414         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 415         return APIC_EILVT_LVTOFF_MCE;
 416 }
 417
 418 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 419 {
 420         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 421         return APIC_EILVT_LVTOFF_IBS;
 422 }
 423 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 424
 425 /*
 426  * Program the next event, relative to now
 427  */
 428 static int lapic_next_event(unsigned long delta,
 429                             struct clock_event_device *evt)
 430 {
 431         apic_write(APIC_TMICT, delta);
 432         return 0;
 433 }
 434
 435 /*
 436  * Setup the lapic timer in periodic or oneshot mode
 437  */
 438 static void lapic_timer_setup(enum clock_event_mode mode,
 439                               struct clock_event_device *evt)
 440 {
 441         unsigned long flags;
 442         unsigned int v;
 443
 444         /* Lapic used as dummy for broadcast ? */
 445         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 446                 return;
 447
 448         local_irq_save(flags);
 449
 450         switch (mode) {
 451         case CLOCK_EVT_MODE_PERIODIC:
 452         case CLOCK_EVT_MODE_ONESHOT:
 453                 __setup_APIC_LVTT(calibration_result,
 454                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 455                 break;
 456         case CLOCK_EVT_MODE_UNUSED:
 457         case CLOCK_EVT_MODE_SHUTDOWN:
 458                 v = apic_read(APIC_LVTT);
 459                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 460                 apic_write(APIC_LVTT, v);
 461                 apic_write(APIC_TMICT, 0xffffffff);
 462                 break;
 463         case CLOCK_EVT_MODE_RESUME:
 464                 /* Nothing to do here */
 465                 break;
 466         }
 467
 468         local_irq_restore(flags);
 469 }
 470
 471 /*
 472  * Local APIC timer broadcast function
 473  */
 474 static void lapic_timer_broadcast(const struct cpumask *mask)
 475 {
 476 #ifdef CONFIG_SMP
 477         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 478 #endif
 479 }
 480
 481 /*
 482  * Setup the local APIC timer for this CPU. Copy the initilized values
 483  * of the boot CPU and register the clock event in the framework.
 484  */
 485 static void __cpuinit setup_APIC_timer(void)
 486 {
 487         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 488
 489         if (cpu_has(&current_cpu_data, X86_FEATURE_ARAT)) {
 490                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_C3STOP;
 491                 /* Make LAPIC timer preferrable over percpu HPET */
 492                 lapic_clockevent.rating = 150;
 493         }
 494
 495         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 496         levt->cpumask = cpumask_of(smp_processor_id());
 497
 498         clockevents_register_device(levt);
 499 }
 500
 501 /*
 502  * In this functions we calibrate APIC bus clocks to the external timer.
 503  *
 504  * We want to do the calibration only once since we want to have local timer
 505  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 506  * frequency.
 507  *
 508  * This was previously done by reading the PIT/HPET and waiting for a wrap
 509  * around to find out, that a tick has elapsed. I have a box, where the PIT
 510  * readout is broken, so it never gets out of the wait loop again. This was
 511  * also reported by others.
 512  *
 513  * Monitoring the jiffies value is inaccurate and the clockevents
 514  * infrastructure allows us to do a simple substitution of the interrupt
 515  * handler.
 516  *
 517  * The calibration routine also uses the pm_timer when possible, as the PIT
 518  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 519  * back to normal later in the boot process).
 520  */
 521
 522 #define LAPIC_CAL_LOOPS         (HZ/10)
 523
 524 static __initdata int lapic_cal_loops = -1;
 525 static __initdata long lapic_cal_t1, lapic_cal_t2;
 526 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 527 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 528 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 529
 530 /*
 531  * Temporary interrupt handler.
 532  */
 533 static void __init lapic_cal_handler(struct clock_event_device *dev)
 534 {
 535         unsigned long long tsc = 0;
 536         long tapic = apic_read(APIC_TMCCT);
 537         unsigned long pm = acpi_pm_read_early();
 538
 539         if (cpu_has_tsc)
 540                 rdtscll(tsc);
 541
 542         switch (lapic_cal_loops++) {
 543         case 0:
 544                 lapic_cal_t1 = tapic;
 545                 lapic_cal_tsc1 = tsc;
 546                 lapic_cal_pm1 = pm;
 547                 lapic_cal_j1 = jiffies;
 548                 break;
 549
 550         case LAPIC_CAL_LOOPS:
 551                 lapic_cal_t2 = tapic;
 552                 lapic_cal_tsc2 = tsc;
 553                 if (pm < lapic_cal_pm1)
 554                         pm += ACPI_PM_OVRRUN;
 555                 lapic_cal_pm2 = pm;
 556                 lapic_cal_j2 = jiffies;
 557                 break;
 558         }
 559 }
 560
 561 static int __init
 562 calibrate_by_pmtimer(long deltapm, long *delta, long *deltatsc)
 563 {
 564         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 565         const long pm_thresh = pm_100ms / 100;
 566         unsigned long mult;
 567         u64 res;
 568
 569 #ifndef CONFIG_X86_PM_TIMER
 570         return -1;
 571 #endif
 572
 573         apic_printk(APIC_VERBOSE, "... PM-Timer delta = %ld\n", deltapm);
 574
 575         /* Check, if the PM timer is available */
 576         if (!deltapm)
 577                 return -1;
 578
 579         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 580
 581         if (deltapm > (pm_100ms - pm_thresh) &&
 582             deltapm < (pm_100ms + pm_thresh)) {
 583                 apic_printk(APIC_VERBOSE, "... PM-Timer result ok\n");
 584                 return 0;
 585         }
 586
 587         res = (((u64)deltapm) *  mult) >> 22;
 588         do_div(res, 1000000);
 589         pr_warning("APIC calibration not consistent "
 590                    "with PM-Timer: %ldms instead of 100ms\n",(long)res);
 591
 592         /* Correct the lapic counter value */
 593         res = (((u64)(*delta)) * pm_100ms);
 594         do_div(res, deltapm);
 595         pr_info("APIC delta adjusted to PM-Timer: "
 596                 "%lu (%ld)\n", (unsigned long)res, *delta);
 597         *delta = (long)res;
 598
 599         /* Correct the tsc counter value */
 600         if (cpu_has_tsc) {
 601                 res = (((u64)(*deltatsc)) * pm_100ms);
 602                 do_div(res, deltapm);
 603                 apic_printk(APIC_VERBOSE, "TSC delta adjusted to "
 604                                           "PM-Timer: %lu (%ld) \n",
 605                                         (unsigned long)res, *deltatsc);
 606                 *deltatsc = (long)res;
 607         }
 608
 609         return 0;
 610 }
 611
 612 static int __init calibrate_APIC_clock(void)
 613 {
 614         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 615         void (*real_handler)(struct clock_event_device *dev);
 616         unsigned long deltaj;
 617         long delta, deltatsc;
 618         int pm_referenced = 0;
 619
 620         local_irq_disable();
 621
 622         /* Replace the global interrupt handler */
 623         real_handler = global_clock_event->event_handler;
 624         global_clock_event->event_handler = lapic_cal_handler;
 625
 626         /*
 627          * Setup the APIC counter to maximum. There is no way the lapic
 628          * can underflow in the 100ms detection time frame
 629          */
 630         __setup_APIC_LVTT(0xffffffff, 0, 0);
 631
 632         /* Let the interrupts run */
 633         local_irq_enable();
 634
 635         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 636                 cpu_relax();
 637
 638         local_irq_disable();
 639
 640         /* Restore the real event handler */
 641         global_clock_event->event_handler = real_handler;
 642
 643         /* Build delta t1-t2 as apic timer counts down */
 644         delta = lapic_cal_t1 - lapic_cal_t2;
 645         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 646
 647         deltatsc = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 648
 649         /* we trust the PM based calibration if possible */
 650         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 651                                         &delta, &deltatsc);
 652
 653         /* Calculate the scaled math multiplication factor */
 654         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 655                                        lapic_clockevent.shift);
 656         lapic_clockevent.max_delta_ns =
 657                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 658         lapic_clockevent.min_delta_ns =
 659                 clockevent_delta2ns(0xF, &lapic_clockevent);
 660
 661         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 662
 663         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 664         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 665         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 666                     calibration_result);
 667
 668         if (cpu_has_tsc) {
 669                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 670                             "%ld.%04ld MHz.\n",
 671                             (deltatsc / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 672                             (deltatsc / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 673         }
 674
 675         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 676                     "%u.%04u MHz.\n",
 677                     calibration_result / (1000000 / HZ),
 678                     calibration_result % (1000000 / HZ));
 679
 680         /*
 681          * Do a sanity check on the APIC calibration result
 682          */
 683         if (calibration_result < (1000000 / HZ)) {
 684                 local_irq_enable();
 685                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 686                 return -1;
 687         }
 688
 689         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 690
 691         /*
 692          * PM timer calibration failed or not turned on
 693          * so lets try APIC timer based calibration
 694          */
 695         if (!pm_referenced) {
 696                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 697
 698                 /*
 699                  * Setup the apic timer manually
 700                  */
 701                 levt->event_handler = lapic_cal_handler;
 702                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 703                 lapic_cal_loops = -1;
 704
 705                 /* Let the interrupts run */
 706                 local_irq_enable();
 707
 708                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 709                         cpu_relax();
 710
 711                 /* Stop the lapic timer */
 712                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 713
 714                 /* Jiffies delta */
 715                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 716                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 717
 718                 /* Check, if the jiffies result is consistent */
 719                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 720                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 721                 else
 722                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 723         } else
 724                 local_irq_enable();
 725
 726         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 727                 pr_warning("APIC timer disabled due to verification failure\n");
 728                         return -1;
 729         }
 730
 731         return 0;
 732 }
 733
 734 /*
 735  * Setup the boot APIC
 736  *
 737  * Calibrate and verify the result.
 738  */
 739 void __init setup_boot_APIC_clock(void)
 740 {
 741         /*
 742          * The local apic timer can be disabled via the kernel
 743          * commandline or from the CPU detection code. Register the lapic
 744          * timer as a dummy clock event source on SMP systems, so the
 745          * broadcast mechanism is used. On UP systems simply ignore it.
 746          */
 747         if (disable_apic_timer) {
 748                 pr_info("Disabling APIC timer\n");
 749                 /* No broadcast on UP ! */
 750                 if (num_possible_cpus() > 1) {
 751                         lapic_clockevent.mult = 1;
 752                         setup_APIC_timer();
 753                 }
 754                 return;
 755         }
 756
 757         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 758                     "calibrating APIC timer ...\n");
 759
 760         if (calibrate_APIC_clock()) {
 761                 /* No broadcast on UP ! */
 762                 if (num_possible_cpus() > 1)
 763                         setup_APIC_timer();
 764                 return;
 765         }
 766
 767         /*
 768          * If nmi_watchdog is set to IO_APIC, we need the
 769          * PIT/HPET going.  Otherwise register lapic as a dummy
 770          * device.
 771          */
 772         if (nmi_watchdog != NMI_IO_APIC)
 773                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 774         else
 775                 pr_warning("APIC timer registered as dummy,"
 776                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 777
 778         /* Setup the lapic or request the broadcast */
 779         setup_APIC_timer();
 780 }
 781
 782 void __cpuinit setup_secondary_APIC_clock(void)
 783 {
 784         setup_APIC_timer();
 785 }
 786
 787 /*
 788  * The guts of the apic timer interrupt
 789  */
 790 static void local_apic_timer_interrupt(void)
 791 {
 792         int cpu = smp_processor_id();
 793         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 794
 795         /*
 796          * Normally we should not be here till LAPIC has been initialized but
 797          * in some cases like kdump, its possible that there is a pending LAPIC
 798          * timer interrupt from previous kernel's context and is delivered in
 799          * new kernel the moment interrupts are enabled.
 800          *
 801          * Interrupts are enabled early and LAPIC is setup much later, hence
 802          * its possible that when we get here evt->event_handler is NULL.
 803          * Check for event_handler being NULL and discard the interrupt as
 804          * spurious.
 805          */
 806         if (!evt->event_handler) {
 807                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 808                 /* Switch it off */
 809                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 810                 return;
 811         }
 812
 813         /*
 814          * the NMI deadlock-detector uses this.
 815          */
 816         inc_irq_stat(apic_timer_irqs);
 817
 818         evt->event_handler(evt);
 819 }
 820
 821 /*
 822  * Local APIC timer interrupt. This is the most natural way for doing
 823  * local interrupts, but local timer interrupts can be emulated by
 824  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 825  *
 826  * [ if a single-CPU system runs an SMP kernel then we call the local
 827  *   interrupt as well. Thus we cannot inline the local irq ... ]
 828  */
 829 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 830 {
 831         struct pt_regs *old_regs = set_irq_regs(regs);
 832
 833         /*
 834          * NOTE! We'd better ACK the irq immediately,
 835          * because timer handling can be slow.
 836          */
 837         ack_APIC_irq();
 838         /*
 839          * update_process_times() expects us to have done irq_enter().
 840          * Besides, if we don't timer interrupts ignore the global
 841          * interrupt lock, which is the WrongThing (tm) to do.
 842          */
 843         exit_idle();
 844         irq_enter();
 845         local_apic_timer_interrupt();
 846         irq_exit();
 847
 848         set_irq_regs(old_regs);
 849 }
 850
 851 int setup_profiling_timer(unsigned int multiplier)
 852 {
 853         return -EINVAL;
 854 }
 855
 856 /*
 857  * Local APIC start and shutdown
 858  */
 859
 860 /**
 861  * clear_local_APIC - shutdown the local APIC
 862  *
 863  * This is called, when a CPU is disabled and before rebooting, so the state of
 864  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 865  * leftovers during boot.
 866  */
 867 void clear_local_APIC(void)
 868 {
 869         int maxlvt;
 870         u32 v;
 871
 872         /* APIC hasn't been mapped yet */
 873         if (!x2apic_mode && !apic_phys)
 874                 return;
 875
 876         maxlvt = lapic_get_maxlvt();
 877         /*
 878          * Masking an LVT entry can trigger a local APIC error
 879          * if the vector is zero. Mask LVTERR first to prevent this.
 880          */
 881         if (maxlvt >= 3) {
 882                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 883                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 884         }
 885         /*
 886          * Careful: we have to set masks only first to deassert
 887          * any level-triggered sources.
 888          */
 889         v = apic_read(APIC_LVTT);
 890         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 891         v = apic_read(APIC_LVT0);
 892         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 893         v = apic_read(APIC_LVT1);
 894         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 895         if (maxlvt >= 4) {
 896                 v = apic_read(APIC_LVTPC);
 897                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 898         }
 899
 900         /* lets not touch this if we didn't frob it */
 901 #ifdef CONFIG_X86_THERMAL_VECTOR
 902         if (maxlvt >= 5) {
 903                 v = apic_read(APIC_LVTTHMR);
 904                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 905         }
 906 #endif
 907 #ifdef CONFIG_X86_MCE_INTEL
 908         if (maxlvt >= 6) {
 909                 v = apic_read(APIC_LVTCMCI);
 910                 if (!(v & APIC_LVT_MASKED))
 911                         apic_write(APIC_LVTCMCI, v | APIC_LVT_MASKED);
 912         }
 913 #endif
 914
 915         /*
 916          * Clean APIC state for other OSs:
 917          */
 918         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 919         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 920         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 921         if (maxlvt >= 3)
 922                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 923         if (maxlvt >= 4)
 924                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 925
 926         /* Integrated APIC (!82489DX) ? */
 927         if (lapic_is_integrated()) {
 928                 if (maxlvt > 3)
 929                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 930                         apic_write(APIC_ESR, 0);
 931                 apic_read(APIC_ESR);
 932         }
 933 }
 934
 935 /**
 936  * disable_local_APIC - clear and disable the local APIC
 937  */
 938 void disable_local_APIC(void)
 939 {
 940         unsigned int value;
 941
 942         /* APIC hasn't been mapped yet */
 943         if (!apic_phys)
 944                 return;
 945
 946         clear_local_APIC();
 947
 948         /*
 949          * Disable APIC (implies clearing of registers
 950          * for 82489DX!).
 951          */
 952         value = apic_read(APIC_SPIV);
 953         value &= ~APIC_SPIV_APIC_ENABLED;
 954         apic_write(APIC_SPIV, value);
 955
 956 #ifdef CONFIG_X86_32
 957         /*
 958          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 959          * restore the disabled state.
 960          */
 961         if (enabled_via_apicbase) {
 962                 unsigned int l, h;
 963
 964                 rdmsr(MSR_IA32_APICBASE, l, h);
 965                 l &= ~MSR_IA32_APICBASE_ENABLE;
 966                 wrmsr(MSR_IA32_APICBASE, l, h);
 967         }
 968 #endif
 969 }
 970
 971 /*
 972  * If Linux enabled the LAPIC against the BIOS default disable it down before
 973  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 974  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 975  * for the case where Linux didn't enable the LAPIC.
 976  */
 977 void lapic_shutdown(void)
 978 {
 979         unsigned long flags;
 980
 981         if (!cpu_has_apic)
 982                 return;
 983
 984         local_irq_save(flags);
 985
 986 #ifdef CONFIG_X86_32
 987         if (!enabled_via_apicbase)
 988                 clear_local_APIC();
 989         else
 990 #endif
 991                 disable_local_APIC();
 992
 993
 994         local_irq_restore(flags);
 995 }
 996
 997 /*
 998  * This is to verify that we're looking at a real local APIC.
 999  * Check these against your board if the CPUs aren't getting
1000  * started for no apparent reason.
1001  */
1002 int __init verify_local_APIC(void)
1003 {
1004         unsigned int reg0, reg1;
1005
1006         /*
1007          * The version register is read-only in a real APIC.
1008          */
1009         reg0 = apic_read(APIC_LVR);
1010         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
1011         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
1012         reg1 = apic_read(APIC_LVR);
1013         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
1014
1015         /*
1016          * The two version reads above should print the same
1017          * numbers.  If the second one is different, then we
1018          * poke at a non-APIC.
1019          */
1020         if (reg1 != reg0)
1021                 return 0;
1022
1023         /*
1024          * Check if the version looks reasonably.
1025          */
1026         reg1 = GET_APIC_VERSION(reg0);
1027         if (reg1 == 0x00 || reg1 == 0xff)
1028                 return 0;
1029         reg1 = lapic_get_maxlvt();
1030         if (reg1 < 0x02 || reg1 == 0xff)
1031                 return 0;
1032
1033         /*
1034          * The ID register is read/write in a real APIC.
1035          */
1036         reg0 = apic_read(APIC_ID);
1037         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1038         apic_write(APIC_ID, reg0 ^ apic->apic_id_mask);
1039         reg1 = apic_read(APIC_ID);
1040         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1041         apic_write(APIC_ID, reg0);
1042         if (reg1 != (reg0 ^ apic->apic_id_mask))
1043                 return 0;
1044
1045         /*
1046          * The next two are just to see if we have sane values.
1047          * They're only really relevant if we're in Virtual Wire
1048          * compatibility mode, but most boxes are anymore.
1049          */
1050         reg0 = apic_read(APIC_LVT0);
1051         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1052         reg1 = apic_read(APIC_LVT1);
1053         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1054
1055         return 1;
1056 }
1057
1058 /**
1059  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1060  */
1061 void __init sync_Arb_IDs(void)
1062 {
1063         /*
1064          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1065          * needed on AMD.
1066          */
1067         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1068                 return;
1069
1070         /*
1071          * Wait for idle.
1072          */
1073         apic_wait_icr_idle();
1074
1075         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1076         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1077                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1078 }
1079
1080 /*
1081  * An initial setup of the virtual wire mode.
1082  */
1083 void __init init_bsp_APIC(void)
1084 {
1085         unsigned int value;
1086
1087         /*
1088          * Don't do the setup now if we have a SMP BIOS as the
1089          * through-I/O-APIC virtual wire mode might be active.
1090          */
1091         if (smp_found_config || !cpu_has_apic)
1092                 return;
1093
1094         /*
1095          * Do not trust the local APIC being empty at bootup.
1096          */
1097         clear_local_APIC();
1098
1099         /*
1100          * Enable APIC.
1101          */
1102         value = apic_read(APIC_SPIV);
1103         value &= ~APIC_VECTOR_MASK;
1104         value |= APIC_SPIV_APIC_ENABLED;
1105
1106 #ifdef CONFIG_X86_32
1107         /* This bit is reserved on P4/Xeon and should be cleared */
1108         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1109             (boot_cpu_data.x86 == 15))
1110                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1111         else
1112 #endif
1113                 value |= APIC_SPIV_FOCUS_DISABLED;
1114         value |= SPURIOUS_APIC_VECTOR;
1115         apic_write(APIC_SPIV, value);
1116
1117         /*
1118          * Set up the virtual wire mode.
1119          */
1120         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1121         value = APIC_DM_NMI;
1122         if (!lapic_is_integrated())             /* 82489DX */
1123                 value |= APIC_LVT_LEVEL_TRIGGER;
1124         apic_write(APIC_LVT1, value);
1125 }
1126
1127 static void __cpuinit lapic_setup_esr(void)
1128 {
1129         unsigned int oldvalue, value, maxlvt;
1130
1131         if (!lapic_is_integrated()) {
1132                 pr_info("No ESR for 82489DX.\n");
1133                 return;
1134         }
1135
1136         if (apic->disable_esr) {
1137                 /*
1138                  * Something untraceable is creating bad interrupts on
1139                  * secondary quads ... for the moment, just leave the
1140                  * ESR disabled - we can't do anything useful with the
1141                  * errors anyway - mbligh
1142                  */
1143                 pr_info("Leaving ESR disabled.\n");
1144                 return;
1145         }
1146
1147         maxlvt = lapic_get_maxlvt();
1148         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1149                 apic_write(APIC_ESR, 0);
1150         oldvalue = apic_read(APIC_ESR);
1151
1152         /* enables sending errors */
1153         value = ERROR_APIC_VECTOR;
1154         apic_write(APIC_LVTERR, value);
1155
1156         /*
1157          * spec says clear errors after enabling vector.
1158          */
1159         if (maxlvt > 3)
1160                 apic_write(APIC_ESR, 0);
1161         value = apic_read(APIC_ESR);
1162         if (value != oldvalue)
1163                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1164                         "vector: 0x%08x  after: 0x%08x\n",
1165                         oldvalue, value);
1166 }
1167
1168
1169 /**
1170  * setup_local_APIC - setup the local APIC
1171  */
1172 void __cpuinit setup_local_APIC(void)
1173 {
1174         unsigned int value;
1175         int i, j;
1176
1177         if (disable_apic) {
1178                 arch_disable_smp_support();
1179                 return;
1180         }
1181
1182 #ifdef CONFIG_X86_32
1183         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1184         if (lapic_is_integrated() && apic->disable_esr) {
1185                 apic_write(APIC_ESR, 0);
1186                 apic_write(APIC_ESR, 0);
1187                 apic_write(APIC_ESR, 0);
1188                 apic_write(APIC_ESR, 0);
1189         }
1190 #endif
1191         perf_counters_lapic_init();
1192
1193         preempt_disable();
1194
1195         /*
1196          * Double-check whether this APIC is really registered.
1197          * This is meaningless in clustered apic mode, so we skip it.
1198          */
1199         if (!apic->apic_id_registered())
1200                 BUG();
1201
1202         /*
1203          * Intel recommends to set DFR, LDR and TPR before enabling
1204          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1205          * document number 292116).  So here it goes...
1206          */
1207         apic->init_apic_ldr();
1208
1209         /*
1210          * Set Task Priority to 'accept all'. We never change this
1211          * later on.
1212          */
1213         value = apic_read(APIC_TASKPRI);
1214         value &= ~APIC_TPRI_MASK;
1215         apic_write(APIC_TASKPRI, value);
1216
1217         /*
1218          * After a crash, we no longer service the interrupts and a pending
1219          * interrupt from previous kernel might still have ISR bit set.
1220          *
1221          * Most probably by now CPU has serviced that pending interrupt and
1222          * it might not have done the ack_APIC_irq() because it thought,
1223          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1224          * does not clear the ISR bit and cpu thinks it has already serivced
1225          * the interrupt. Hence a vector might get locked. It was noticed
1226          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1227          */
1228         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1229                 value = apic_read(APIC_ISR + i*0x10);
1230                 for (j = 31; j >= 0; j--) {
1231                         if (value & (1<<j))
1232                                 ack_APIC_irq();
1233                 }
1234         }
1235
1236         /*
1237          * Now that we are all set up, enable the APIC
1238          */
1239         value = apic_read(APIC_SPIV);
1240         value &= ~APIC_VECTOR_MASK;
1241         /*
1242          * Enable APIC
1243          */
1244         value |= APIC_SPIV_APIC_ENABLED;
1245
1246 #ifdef CONFIG_X86_32
1247         /*
1248          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1249          * certain networking cards. If high frequency interrupts are
1250          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1251          * entry is masked/unmasked at a high rate as well then sooner or
1252          * later IOAPIC line gets 'stuck', no more interrupts are received
1253          * from the device. If focus CPU is disabled then the hang goes
1254          * away, oh well :-(
1255          *
1256          * [ This bug can be reproduced easily with a level-triggered
1257          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1258          *   BX chipset. ]
1259          */
1260         /*
1261          * Actually disabling the focus CPU check just makes the hang less
1262          * frequent as it makes the interrupt distributon model be more
1263          * like LRU than MRU (the short-term load is more even across CPUs).
1264          * See also the comment in end_level_ioapic_irq().  --macro
1265          */
1266
1267         /*
1268          * - enable focus processor (bit==0)
1269          * - 64bit mode always use processor focus
1270          *   so no need to set it
1271          */
1272         value &= ~APIC_SPIV_FOCUS_DISABLED;
1273 #endif
1274
1275         /*
1276          * Set spurious IRQ vector
1277          */
1278         value |= SPURIOUS_APIC_VECTOR;
1279         apic_write(APIC_SPIV, value);
1280
1281         /*
1282          * Set up LVT0, LVT1:
1283          *
1284          * set up through-local-APIC on the BP's LINT0. This is not
1285          * strictly necessary in pure symmetric-IO mode, but sometimes
1286          * we delegate interrupts to the 8259A.
1287          */
1288         /*
1289          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1290          */
1291         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1292         if (!smp_processor_id() && (pic_mode || !value)) {
1293                 value = APIC_DM_EXTINT;
1294                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1295                                 smp_processor_id());
1296         } else {
1297                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1298                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1299                                 smp_processor_id());
1300         }
1301         apic_write(APIC_LVT0, value);
1302
1303         /*
1304          * only the BP should see the LINT1 NMI signal, obviously.
1305          */
1306         if (!smp_processor_id())
1307                 value = APIC_DM_NMI;
1308         else
1309                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1310         if (!lapic_is_integrated())             /* 82489DX */
1311                 value |= APIC_LVT_LEVEL_TRIGGER;
1312         apic_write(APIC_LVT1, value);
1313
1314         preempt_enable();
1315
1316 #ifdef CONFIG_X86_MCE_INTEL
1317         /* Recheck CMCI information after local APIC is up on CPU #0 */
1318         if (smp_processor_id() == 0)
1319                 cmci_recheck();
1320 #endif
1321 }
1322
1323 void __cpuinit end_local_APIC_setup(void)
1324 {
1325         lapic_setup_esr();
1326
1327 #ifdef CONFIG_X86_32
1328         {
1329                 unsigned int value;
1330                 /* Disable the local apic timer */
1331                 value = apic_read(APIC_LVTT);
1332                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1333                 apic_write(APIC_LVTT, value);
1334         }
1335 #endif
1336
1337         setup_apic_nmi_watchdog(NULL);
1338         apic_pm_activate();
1339 }
1340
1341 #ifdef CONFIG_X86_X2APIC
1342 void check_x2apic(void)
1343 {
1344         if (x2apic_enabled()) {
1345                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1346                 x2apic_preenabled = x2apic_mode = 1;
1347         }
1348 }
1349
1350 void enable_x2apic(void)
1351 {
1352         int msr, msr2;
1353
1354         if (!x2apic_mode)
1355                 return;
1356
1357         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1358         if (!(msr & X2APIC_ENABLE)) {
1359                 pr_info("Enabling x2apic\n");
1360                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1361         }
1362 }
1363 #endif /* CONFIG_X86_X2APIC */
1364
1365 int __init enable_IR(void)
1366 {
1367 #ifdef CONFIG_INTR_REMAP
1368         if (!intr_remapping_supported()) {
1369                 pr_debug("intr-remapping not supported\n");
1370                 return 0;
1371         }
1372
1373         if (!x2apic_preenabled && skip_ioapic_setup) {
1374                 pr_info("Skipped enabling intr-remap because of skipping "
1375                         "io-apic setup\n");
1376                 return 0;
1377         }
1378
1379         if (enable_intr_remapping(x2apic_supported()))
1380                 return 0;
1381
1382         pr_info("Enabled Interrupt-remapping\n");
1383
1384         return 1;
1385
1386 #endif
1387         return 0;
1388 }
1389
1390 void __init enable_IR_x2apic(void)
1391 {
1392         unsigned long flags;
1393         struct IO_APIC_route_entry **ioapic_entries = NULL;
1394         int ret, x2apic_enabled = 0;
1395         int dmar_table_init_ret = 0;
1396
1397 #ifdef CONFIG_INTR_REMAP
1398         dmar_table_init_ret = dmar_table_init();
1399         if (dmar_table_init_ret)
1400                 pr_debug("dmar_table_init() failed with %d:\n",
1401                                 dmar_table_init_ret);
1402 #endif
1403
1404         ioapic_entries = alloc_ioapic_entries();
1405         if (!ioapic_entries) {
1406                 pr_err("Allocate ioapic_entries failed\n");
1407                 goto out;
1408         }
1409
1410         ret = save_IO_APIC_setup(ioapic_entries);
1411         if (ret) {
1412                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1413                 goto out;
1414         }
1415
1416         local_irq_save(flags);
1417         mask_8259A();
1418         mask_IO_APIC_setup(ioapic_entries);
1419
1420         if (dmar_table_init_ret)
1421                 ret = 0;
1422         else
1423                 ret = enable_IR();
1424
1425         if (!ret) {
1426                 /* IR is required if there is APIC ID > 255 even when running
1427                  * under KVM
1428                  */
1429                 if (max_physical_apicid > 255 || !kvm_para_available())
1430                         goto nox2apic;
1431                 /*
1432                  * without IR all CPUs can be addressed by IOAPIC/MSI
1433                  * only in physical mode
1434                  */
1435                 x2apic_force_phys();
1436         }
1437
1438         x2apic_enabled = 1;
1439
1440         if (x2apic_supported() && !x2apic_mode) {
1441                 x2apic_mode = 1;
1442                 enable_x2apic();
1443                 pr_info("Enabled x2apic\n");
1444         }
1445
1446 nox2apic:
1447         if (!ret) /* IR enabling failed */
1448                 restore_IO_APIC_setup(ioapic_entries);
1449         unmask_8259A();
1450         local_irq_restore(flags);
1451
1452 out:
1453         if (ioapic_entries)
1454                 free_ioapic_entries(ioapic_entries);
1455
1456         if (x2apic_enabled)
1457                 return;
1458
1459         if (x2apic_preenabled)
1460                 panic("x2apic: enabled by BIOS but kernel init failed.");
1461         else if (cpu_has_x2apic)
1462                 pr_info("Not enabling x2apic, Intr-remapping init failed.\n");
1463 }
1464
1465 #ifdef CONFIG_X86_64
1466 /*
1467  * Detect and enable local APICs on non-SMP boards.
1468  * Original code written by Keir Fraser.
1469  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1470  * not correctly set up (usually the APIC timer won't work etc.)
1471  */
1472 static int __init detect_init_APIC(void)
1473 {
1474         if (!cpu_has_apic) {
1475                 pr_info("No local APIC present\n");
1476                 return -1;
1477         }
1478
1479         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1480         return 0;
1481 }
1482 #else
1483 /*
1484  * Detect and initialize APIC
1485  */
1486 static int __init detect_init_APIC(void)
1487 {
1488         u32 h, l, features;
1489
1490         /* Disabled by kernel option? */
1491         if (disable_apic)
1492                 return -1;
1493
1494         switch (boot_cpu_data.x86_vendor) {
1495         case X86_VENDOR_AMD:
1496                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1497                     (boot_cpu_data.x86 >= 15))
1498                         break;
1499                 goto no_apic;
1500         case X86_VENDOR_INTEL:
1501                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1502                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1503                         break;
1504                 goto no_apic;
1505         default:
1506                 goto no_apic;
1507         }
1508
1509         if (!cpu_has_apic) {
1510                 /*
1511                  * Over-ride BIOS and try to enable the local APIC only if
1512                  * "lapic" specified.
1513                  */
1514                 if (!force_enable_local_apic) {
1515                         pr_info("Local APIC disabled by BIOS -- "
1516                                 "you can enable it with \"lapic\"\n");
1517                         return -1;
1518                 }
1519                 /*
1520                  * Some BIOSes disable the local APIC in the APIC_BASE
1521                  * MSR. This can only be done in software for Intel P6 or later
1522                  * and AMD K7 (Model > 1) or later.
1523                  */
1524                 rdmsr(MSR_IA32_APICBASE, l, h);
1525                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1526                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1527                         l &= ~MSR_IA32_APICBASE_BASE;
1528                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1529                         wrmsr(MSR_IA32_APICBASE, l, h);
1530                         enabled_via_apicbase = 1;
1531                 }
1532         }
1533         /*
1534          * The APIC feature bit should now be enabled
1535          * in `cpuid'
1536          */
1537         features = cpuid_edx(1);
1538         if (!(features & (1 << X86_FEATURE_APIC))) {
1539                 pr_warning("Could not enable APIC!\n");
1540                 return -1;
1541         }
1542         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1543         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1544
1545         /* The BIOS may have set up the APIC at some other address */
1546         rdmsr(MSR_IA32_APICBASE, l, h);
1547         if (l & MSR_IA32_APICBASE_ENABLE)
1548                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1549
1550         pr_info("Found and enabled local APIC!\n");
1551
1552         apic_pm_activate();
1553
1554         return 0;
1555
1556 no_apic:
1557         pr_info("No local APIC present or hardware disabled\n");
1558         return -1;
1559 }
1560 #endif
1561
1562 #ifdef CONFIG_X86_64
1563 void __init early_init_lapic_mapping(void)
1564 {
1565         /*
1566          * If no local APIC can be found then go out
1567          * : it means there is no mpatable and MADT
1568          */
1569         if (!smp_found_config)
1570                 return;
1571
1572         set_fixmap_nocache(FIX_APIC_BASE, mp_lapic_addr);
1573         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1574                     APIC_BASE, mp_lapic_addr);
1575
1576         /*
1577          * Fetch the APIC ID of the BSP in case we have a
1578          * default configuration (or the MP table is broken).
1579          */
1580         boot_cpu_physical_apicid = read_apic_id();
1581 }
1582 #endif
1583
1584 /**
1585  * init_apic_mappings - initialize APIC mappings
1586  */
1587 void __init init_apic_mappings(void)
1588 {
1589         unsigned int new_apicid;
1590
1591         if (x2apic_mode) {
1592                 boot_cpu_physical_apicid = read_apic_id();
1593                 return;
1594         }
1595
1596         /* If no local APIC can be found return early */
1597         if (!smp_found_config && detect_init_APIC()) {
1598                 /* lets NOP'ify apic operations */
1599                 pr_info("APIC: disable apic facility\n");
1600                 apic_disable();
1601         } else {
1602                 apic_phys = mp_lapic_addr;
1603
1604                 /*
1605                  * acpi lapic path already maps that address in
1606                  * acpi_register_lapic_address()
1607                  */
1608                 if (!acpi_lapic)
1609                         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1610
1611                 apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1612                                         APIC_BASE, apic_phys);
1613         }
1614
1615         /*
1616          * Fetch the APIC ID of the BSP in case we have a
1617          * default configuration (or the MP table is broken).
1618          */
1619         new_apicid = read_apic_id();
1620         if (boot_cpu_physical_apicid != new_apicid) {
1621                 boot_cpu_physical_apicid = new_apicid;
1622                 /*
1623                  * yeah -- we lie about apic_version
1624                  * in case if apic was disabled via boot option
1625                  * but it's not a problem for SMP compiled kernel
1626                  * since smp_sanity_check is prepared for such a case
1627                  * and disable smp mode
1628                  */
1629                 apic_version[new_apicid] =
1630                          GET_APIC_VERSION(apic_read(APIC_LVR));
1631         }
1632 }
1633
1634 /*
1635  * This initializes the IO-APIC and APIC hardware if this is
1636  * a UP kernel.
1637  */
1638 int apic_version[MAX_APICS];
1639
1640 int __init APIC_init_uniprocessor(void)
1641 {
1642         if (disable_apic) {
1643                 pr_info("Apic disabled\n");
1644                 return -1;
1645         }
1646 #ifdef CONFIG_X86_64
1647         if (!cpu_has_apic) {
1648                 disable_apic = 1;
1649                 pr_info("Apic disabled by BIOS\n");
1650                 return -1;
1651         }
1652 #else
1653         if (!smp_found_config && !cpu_has_apic)
1654                 return -1;
1655
1656         /*
1657          * Complain if the BIOS pretends there is one.
1658          */
1659         if (!cpu_has_apic &&
1660             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1661                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1662                         boot_cpu_physical_apicid);
1663                 return -1;
1664         }
1665 #endif
1666
1667         enable_IR_x2apic();
1668 #ifdef CONFIG_X86_64
1669         default_setup_apic_routing();
1670 #endif
1671
1672         verify_local_APIC();
1673         connect_bsp_APIC();
1674
1675 #ifdef CONFIG_X86_64
1676         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1677 #else
1678         /*
1679          * Hack: In case of kdump, after a crash, kernel might be booting
1680          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1681          * might be zero if read from MP tables. Get it from LAPIC.
1682          */
1683 # ifdef CONFIG_CRASH_DUMP
1684         boot_cpu_physical_apicid = read_apic_id();
1685 # endif
1686 #endif
1687         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1688         setup_local_APIC();
1689
1690 #ifdef CONFIG_X86_IO_APIC
1691         /*
1692          * Now enable IO-APICs, actually call clear_IO_APIC
1693          * We need clear_IO_APIC before enabling error vector
1694          */
1695         if (!skip_ioapic_setup && nr_ioapics)
1696                 enable_IO_APIC();
1697 #endif
1698
1699         end_local_APIC_setup();
1700
1701 #ifdef CONFIG_X86_IO_APIC
1702         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1703                 setup_IO_APIC();
1704         else {
1705                 nr_ioapics = 0;
1706                 localise_nmi_watchdog();
1707         }
1708 #else
1709         localise_nmi_watchdog();
1710 #endif
1711
1712         setup_boot_clock();
1713 #ifdef CONFIG_X86_64
1714         check_nmi_watchdog();
1715 #endif
1716
1717         return 0;
1718 }
1719
1720 /*
1721  * Local APIC interrupts
1722  */
1723
1724 /*
1725  * This interrupt should _never_ happen with our APIC/SMP architecture
1726  */
1727 void smp_spurious_interrupt(struct pt_regs *regs)
1728 {
1729         u32 v;
1730
1731         exit_idle();
1732         irq_enter();
1733         /*
1734          * Check if this really is a spurious interrupt and ACK it
1735          * if it is a vectored one.  Just in case...
1736          * Spurious interrupts should not be ACKed.
1737          */
1738         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1739         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1740                 ack_APIC_irq();
1741
1742         inc_irq_stat(irq_spurious_count);
1743
1744         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1745         pr_info("spurious APIC interrupt on CPU#%d, "
1746                 "should never happen.\n", smp_processor_id());
1747         irq_exit();
1748 }
1749
1750 /*
1751  * This interrupt should never happen with our APIC/SMP architecture
1752  */
1753 void smp_error_interrupt(struct pt_regs *regs)
1754 {
1755         u32 v, v1;
1756
1757         exit_idle();
1758         irq_enter();
1759         /* First tickle the hardware, only then report what went on. -- REW */
1760         v = apic_read(APIC_ESR);
1761         apic_write(APIC_ESR, 0);
1762         v1 = apic_read(APIC_ESR);
1763         ack_APIC_irq();
1764         atomic_inc(&irq_err_count);
1765
1766         /*
1767          * Here is what the APIC error bits mean:
1768          * 0: Send CS error
1769          * 1: Receive CS error
1770          * 2: Send accept error
1771          * 3: Receive accept error
1772          * 4: Reserved
1773          * 5: Send illegal vector
1774          * 6: Received illegal vector
1775          * 7: Illegal register address
1776          */
1777         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1778                 smp_processor_id(), v , v1);
1779         irq_exit();
1780 }
1781
1782 /**
1783  * connect_bsp_APIC - attach the APIC to the interrupt system
1784  */
1785 void __init connect_bsp_APIC(void)
1786 {
1787 #ifdef CONFIG_X86_32
1788         if (pic_mode) {
1789                 /*
1790                  * Do not trust the local APIC being empty at bootup.
1791                  */
1792                 clear_local_APIC();
1793                 /*
1794                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1795                  * local APIC to INT and NMI lines.
1796                  */
1797                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1798                                 "enabling APIC mode.\n");
1799                 imcr_pic_to_apic();
1800         }
1801 #endif
1802         if (apic->enable_apic_mode)
1803                 apic->enable_apic_mode();
1804 }
1805
1806 /**
1807  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1808  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1809  *
1810  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1811  * APIC is disabled.
1812  */
1813 void disconnect_bsp_APIC(int virt_wire_setup)
1814 {
1815         unsigned int value;
1816
1817 #ifdef CONFIG_X86_32
1818         if (pic_mode) {
1819                 /*
1820                  * Put the board back into PIC mode (has an effect only on
1821                  * certain older boards).  Note that APIC interrupts, including
1822                  * IPIs, won't work beyond this point!  The only exception are
1823                  * INIT IPIs.
1824                  */
1825                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1826                                 "entering PIC mode.\n");
1827                 imcr_apic_to_pic();
1828                 return;
1829         }
1830 #endif
1831
1832         /* Go back to Virtual Wire compatibility mode */
1833
1834         /* For the spurious interrupt use vector F, and enable it */
1835         value = apic_read(APIC_SPIV);
1836         value &= ~APIC_VECTOR_MASK;
1837         value |= APIC_SPIV_APIC_ENABLED;
1838         value |= 0xf;
1839         apic_write(APIC_SPIV, value);
1840
1841         if (!virt_wire_setup) {
1842                 /*
1843                  * For LVT0 make it edge triggered, active high,
1844                  * external and enabled
1845                  */
1846                 value = apic_read(APIC_LVT0);
1847                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1848                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1849                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1850                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1851                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1852                 apic_write(APIC_LVT0, value);
1853         } else {
1854                 /* Disable LVT0 */
1855                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1856         }
1857
1858         /*
1859          * For LVT1 make it edge triggered, active high,
1860          * nmi and enabled
1861          */
1862         value = apic_read(APIC_LVT1);
1863         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1864                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1865                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1866         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1867         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1868         apic_write(APIC_LVT1, value);
1869 }
1870
1871 void __cpuinit generic_processor_info(int apicid, int version)
1872 {
1873         int cpu;
1874
1875         /*
1876          * Validate version
1877          */
1878         if (version == 0x0) {
1879                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1880                            "fixing up to 0x10. (tell your hw vendor)\n",
1881                                 version);
1882                 version = 0x10;
1883         }
1884         apic_version[apicid] = version;
1885
1886         if (num_processors >= nr_cpu_ids) {
1887                 int max = nr_cpu_ids;
1888                 int thiscpu = max + disabled_cpus;
1889
1890                 pr_warning(
1891                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1892                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1893
1894                 disabled_cpus++;
1895                 return;
1896         }
1897
1898         num_processors++;
1899         cpu = cpumask_next_zero(-1, cpu_present_mask);
1900
1901         if (version != apic_version[boot_cpu_physical_apicid])
1902                 WARN_ONCE(1,
1903                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1904                         apic_version[boot_cpu_physical_apicid], cpu, version);
1905
1906         physid_set(apicid, phys_cpu_present_map);
1907         if (apicid == boot_cpu_physical_apicid) {
1908                 /*
1909                  * x86_bios_cpu_apicid is required to have processors listed
1910                  * in same order as logical cpu numbers. Hence the first
1911                  * entry is BSP, and so on.
1912                  */
1913                 cpu = 0;
1914         }
1915         if (apicid > max_physical_apicid)
1916                 max_physical_apicid = apicid;
1917
1918 #ifdef CONFIG_X86_32
1919         /*
1920          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1921          * but we need to work other dependencies like SMP_SUSPEND etc
1922          * before this can be done without some confusion.
1923          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1924          *       - Ashok Raj <ashok.raj@intel.com>
1925          */
1926         if (max_physical_apicid >= 8) {
1927                 switch (boot_cpu_data.x86_vendor) {
1928                 case X86_VENDOR_INTEL:
1929                         if (!APIC_XAPIC(version)) {
1930                                 def_to_bigsmp = 0;
1931                                 break;
1932                         }
1933                         /* If P4 and above fall through */
1934                 case X86_VENDOR_AMD:
1935                         def_to_bigsmp = 1;
1936                 }
1937         }
1938 #endif
1939
1940 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
1941         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1942         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1943 #endif
1944
1945         set_cpu_possible(cpu, true);
1946         set_cpu_present(cpu, true);
1947 }
1948
1949 int hard_smp_processor_id(void)
1950 {
1951         return read_apic_id();
1952 }
1953
1954 void default_init_apic_ldr(void)
1955 {
1956         unsigned long val;
1957
1958         apic_write(APIC_DFR, APIC_DFR_VALUE);
1959         val = apic_read(APIC_LDR) & ~APIC_LDR_MASK;
1960         val |= SET_APIC_LOGICAL_ID(1UL << smp_processor_id());
1961         apic_write(APIC_LDR, val);
1962 }
1963
1964 #ifdef CONFIG_X86_32
1965 int default_apicid_to_node(int logical_apicid)
1966 {
1967 #ifdef CONFIG_SMP
1968         return apicid_2_node[hard_smp_processor_id()];
1969 #else
1970         return 0;
1971 #endif
1972 }
1973 #endif
1974
1975 /*
1976  * Power management
1977  */
1978 #ifdef CONFIG_PM
1979
1980 static struct {
1981         /*
1982          * 'active' is true if the local APIC was enabled by us and
1983          * not the BIOS; this signifies that we are also responsible
1984          * for disabling it before entering apm/acpi suspend
1985          */
1986         int active;
1987         /* r/w apic fields */
1988         unsigned int apic_id;
1989         unsigned int apic_taskpri;
1990         unsigned int apic_ldr;
1991         unsigned int apic_dfr;
1992         unsigned int apic_spiv;
1993         unsigned int apic_lvtt;
1994         unsigned int apic_lvtpc;
1995         unsigned int apic_lvt0;
1996         unsigned int apic_lvt1;
1997         unsigned int apic_lvterr;
1998         unsigned int apic_tmict;
1999         unsigned int apic_tdcr;
2000         unsigned int apic_thmr;
2001 } apic_pm_state;
2002
2003 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
2004 {
2005         unsigned long flags;
2006         int maxlvt;
2007
2008         if (!apic_pm_state.active)
2009                 return 0;
2010
2011         maxlvt = lapic_get_maxlvt();
2012
2013         apic_pm_state.apic_id = apic_read(APIC_ID);
2014         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
2015         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
2016         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
2017         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
2018         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
2019         if (maxlvt >= 4)
2020                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
2021         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
2022         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
2023         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
2024         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
2025         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
2026 #ifdef CONFIG_X86_THERMAL_VECTOR
2027         if (maxlvt >= 5)
2028                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
2029 #endif
2030
2031         local_irq_save(flags);
2032         disable_local_APIC();
2033
2034         if (intr_remapping_enabled)
2035                 disable_intr_remapping();
2036
2037         local_irq_restore(flags);
2038         return 0;
2039 }
2040
2041 static int lapic_resume(struct sys_device *dev)
2042 {
2043         unsigned int l, h;
2044         unsigned long flags;
2045         int maxlvt;
2046         int ret = 0;
2047         struct IO_APIC_route_entry **ioapic_entries = NULL;
2048
2049         if (!apic_pm_state.active)
2050                 return 0;
2051
2052         local_irq_save(flags);
2053         if (intr_remapping_enabled) {
2054                 ioapic_entries = alloc_ioapic_entries();
2055                 if (!ioapic_entries) {
2056                         WARN(1, "Alloc ioapic_entries in lapic resume failed.");
2057                         ret = -ENOMEM;
2058                         goto restore;
2059                 }
2060
2061                 ret = save_IO_APIC_setup(ioapic_entries);
2062                 if (ret) {
2063                         WARN(1, "Saving IO-APIC state failed: %d\n", ret);
2064                         free_ioapic_entries(ioapic_entries);
2065                         goto restore;
2066                 }
2067
2068                 mask_IO_APIC_setup(ioapic_entries);
2069                 mask_8259A();
2070         }
2071
2072         if (x2apic_mode)
2073                 enable_x2apic();
2074         else {
2075                 /*
2076                  * Make sure the APICBASE points to the right address
2077                  *
2078                  * FIXME! This will be wrong if we ever support suspend on
2079                  * SMP! We'll need to do this as part of the CPU restore!
2080                  */
2081                 rdmsr(MSR_IA32_APICBASE, l, h);
2082                 l &= ~MSR_IA32_APICBASE_BASE;
2083                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2084                 wrmsr(MSR_IA32_APICBASE, l, h);
2085         }
2086
2087         maxlvt = lapic_get_maxlvt();
2088         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2089         apic_write(APIC_ID, apic_pm_state.apic_id);
2090         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2091         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2092         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2093         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2094         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2095         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2096 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2097         if (maxlvt >= 5)
2098                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2099 #endif
2100         if (maxlvt >= 4)
2101                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2102         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2103         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2104         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2105         apic_write(APIC_ESR, 0);
2106         apic_read(APIC_ESR);
2107         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2108         apic_write(APIC_ESR, 0);
2109         apic_read(APIC_ESR);
2110
2111         if (intr_remapping_enabled) {
2112                 reenable_intr_remapping(x2apic_mode);
2113                 unmask_8259A();
2114                 restore_IO_APIC_setup(ioapic_entries);
2115                 free_ioapic_entries(ioapic_entries);
2116         }
2117 restore:
2118         local_irq_restore(flags);
2119
2120         return ret;
2121 }
2122
2123 /*
2124  * This device has no shutdown method - fully functioning local APICs
2125  * are needed on every CPU up until machine_halt/restart/poweroff.
2126  */
2127
2128 static struct sysdev_class lapic_sysclass = {
2129         .name           = "lapic",
2130         .resume         = lapic_resume,
2131         .suspend        = lapic_suspend,
2132 };
2133
2134 static struct sys_device device_lapic = {
2135         .id     = 0,
2136         .cls    = &lapic_sysclass,
2137 };
2138
2139 static void __cpuinit apic_pm_activate(void)
2140 {
2141         apic_pm_state.active = 1;
2142 }
2143
2144 static int __init init_lapic_sysfs(void)
2145 {
2146         int error;
2147
2148         if (!cpu_has_apic)
2149                 return 0;
2150         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2151
2152         error = sysdev_class_register(&lapic_sysclass);
2153         if (!error)
2154                 error = sysdev_register(&device_lapic);
2155         return error;
2156 }
2157
2158 /* local apic needs to resume before other devices access its registers. */
2159 core_initcall(init_lapic_sysfs);
2160
2161 #else   /* CONFIG_PM */
2162
2163 static void apic_pm_activate(void) { }
2164
2165 #endif  /* CONFIG_PM */
2166
2167 #ifdef CONFIG_X86_64
2168
2169 static int __cpuinit apic_cluster_num(void)
2170 {
2171         int i, clusters, zeros;
2172         unsigned id;
2173         u16 *bios_cpu_apicid;
2174         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2175
2176         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2177         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2178
2179         for (i = 0; i < nr_cpu_ids; i++) {
2180                 /* are we being called early in kernel startup? */
2181                 if (bios_cpu_apicid) {
2182                         id = bios_cpu_apicid[i];
2183                 } else if (i < nr_cpu_ids) {
2184                         if (cpu_present(i))
2185                                 id = per_cpu(x86_bios_cpu_apicid, i);
2186                         else
2187                                 continue;
2188                 } else
2189                         break;
2190
2191                 if (id != BAD_APICID)
2192                         __set_bit(APIC_CLUSTERID(id), clustermap);
2193         }
2194
2195         /* Problem:  Partially populated chassis may not have CPUs in some of
2196          * the APIC clusters they have been allocated.  Only present CPUs have
2197          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2198          * Since clusters are allocated sequentially, count zeros only if
2199          * they are bounded by ones.
2200          */
2201         clusters = 0;
2202         zeros = 0;
2203         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2204                 if (test_bit(i, clustermap)) {
2205                         clusters += 1 + zeros;
2206                         zeros = 0;
2207                 } else
2208                         ++zeros;
2209         }
2210
2211         return clusters;
2212 }
2213
2214 static int __cpuinitdata multi_checked;
2215 static int __cpuinitdata multi;
2216
2217 static int __cpuinit set_multi(const struct dmi_system_id *d)
2218 {
2219         if (multi)
2220                 return 0;
2221         pr_info("APIC: %s detected, Multi Chassis\n", d->ident);
2222         multi = 1;
2223         return 0;
2224 }
2225
2226 static const __cpuinitconst struct dmi_system_id multi_dmi_table[] = {
2227         {
2228                 .callback = set_multi,
2229                 .ident = "IBM System Summit2",
2230                 .matches = {
2231                         DMI_MATCH(DMI_SYS_VENDOR, "IBM"),
2232                         DMI_MATCH(DMI_PRODUCT_NAME, "Summit2"),
2233                 },
2234         },
2235         {}
2236 };
2237
2238 static void __cpuinit dmi_check_multi(void)
2239 {
2240         if (multi_checked)
2241                 return;
2242
2243         dmi_check_system(multi_dmi_table);
2244         multi_checked = 1;
2245 }
2246
2247 /*
2248  * apic_is_clustered_box() -- Check if we can expect good TSC
2249  *
2250  * Thus far, the major user of this is IBM's Summit2 series:
2251  * Clustered boxes may have unsynced TSC problems if they are
2252  * multi-chassis.
2253  * Use DMI to check them
2254  */
2255 __cpuinit int apic_is_clustered_box(void)
2256 {
2257         dmi_check_multi();
2258         if (multi)
2259                 return 1;
2260
2261         if (!is_vsmp_box())
2262                 return 0;
2263
2264         /*
2265          * ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2266          * not guaranteed to be synced between boards
2267          */
2268         if (apic_cluster_num() > 1)
2269                 return 1;
2270
2271         return 0;
2272 }
2273 #endif
2274
2275 /*
2276  * APIC command line parameters
2277  */
2278 static int __init setup_disableapic(char *arg)
2279 {
2280         disable_apic = 1;
2281         setup_clear_cpu_cap(X86_FEATURE_APIC);
2282         return 0;
2283 }
2284 early_param("disableapic", setup_disableapic);
2285
2286 /* same as disableapic, for compatibility */
2287 static int __init setup_nolapic(char *arg)
2288 {
2289         return setup_disableapic(arg);
2290 }
2291 early_param("nolapic", setup_nolapic);
2292
2293 static int __init parse_lapic_timer_c2_ok(char *arg)
2294 {
2295         local_apic_timer_c2_ok = 1;
2296         return 0;
2297 }
2298 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2299
2300 static int __init parse_disable_apic_timer(char *arg)
2301 {
2302         disable_apic_timer = 1;
2303         return 0;
2304 }
2305 early_param("noapictimer", parse_disable_apic_timer);
2306
2307 static int __init parse_nolapic_timer(char *arg)
2308 {
2309         disable_apic_timer = 1;
2310         return 0;
2311 }
2312 early_param("nolapic_timer", parse_nolapic_timer);
2313
2314 static int __init apic_set_verbosity(char *arg)
2315 {
2316         if (!arg)  {
2317 #ifdef CONFIG_X86_64
2318                 skip_ioapic_setup = 0;
2319                 return 0;
2320 #endif
2321                 return -EINVAL;
2322         }
2323
2324         if (strcmp("debug", arg) == 0)
2325                 apic_verbosity = APIC_DEBUG;
2326         else if (strcmp("verbose", arg) == 0)
2327                 apic_verbosity = APIC_VERBOSE;
2328         else {
2329                 pr_warning("APIC Verbosity level %s not recognised"
2330                         " use apic=verbose or apic=debug\n", arg);
2331                 return -EINVAL;
2332         }
2333
2334         return 0;
2335 }
2336 early_param("apic", apic_set_verbosity);
2337
2338 static int __init lapic_insert_resource(void)
2339 {
2340         if (!apic_phys)
2341                 return -1;
2342
2343         /* Put local APIC into the resource map. */
2344         lapic_resource.start = apic_phys;
2345         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2346         insert_resource(&iomem_resource, &lapic_resource);
2347
2348         return 0;
2349 }
2350
2351 /*
2352  * need call insert after e820_reserve_resources()
2353  * that is using request_resource
2354  */
2355 late_initcall(lapic_insert_resource);