Merge branch 'next' of git://git.infradead.org/users/vkoul/slave-dma
[linux-2.6.git] / include / linux / dmaengine.h
1 /*
2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
3  *
4  * This program is free software; you can redistribute it and/or modify it
5  * under the terms of the GNU General Public License as published by the Free
6  * Software Foundation; either version 2 of the License, or (at your option)
7  * any later version.
8  *
9  * This program is distributed in the hope that it will be useful, but WITHOUT
10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
12  * more details.
13  *
14  * You should have received a copy of the GNU General Public License along with
15  * this program; if not, write to the Free Software Foundation, Inc., 59
16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
17  *
18  * The full GNU General Public License is included in this distribution in the
19  * file called COPYING.
20  */
21 #ifndef LINUX_DMAENGINE_H
22 #define LINUX_DMAENGINE_H
23
24 #include <linux/device.h>
25 #include <linux/uio.h>
26 #include <linux/bug.h>
27 #include <linux/scatterlist.h>
28 #include <linux/bitmap.h>
29 #include <linux/types.h>
30 #include <asm/page.h>
31
32 /**
33  * typedef dma_cookie_t - an opaque DMA cookie
34  *
35  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
36  */
37 typedef s32 dma_cookie_t;
38 #define DMA_MIN_COOKIE  1
39 #define DMA_MAX_COOKIE  INT_MAX
40
41 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
42
43 /**
44  * enum dma_status - DMA transaction status
45  * @DMA_SUCCESS: transaction completed successfully
46  * @DMA_IN_PROGRESS: transaction not yet processed
47  * @DMA_PAUSED: transaction is paused
48  * @DMA_ERROR: transaction failed
49  */
50 enum dma_status {
51         DMA_SUCCESS,
52         DMA_IN_PROGRESS,
53         DMA_PAUSED,
54         DMA_ERROR,
55 };
56
57 /**
58  * enum dma_transaction_type - DMA transaction types/indexes
59  *
60  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
61  * automatically set as dma devices are registered.
62  */
63 enum dma_transaction_type {
64         DMA_MEMCPY,
65         DMA_XOR,
66         DMA_PQ,
67         DMA_XOR_VAL,
68         DMA_PQ_VAL,
69         DMA_MEMSET,
70         DMA_INTERRUPT,
71         DMA_SG,
72         DMA_PRIVATE,
73         DMA_ASYNC_TX,
74         DMA_SLAVE,
75         DMA_CYCLIC,
76         DMA_INTERLEAVE,
77 /* last transaction type for creation of the capabilities mask */
78         DMA_TX_TYPE_END,
79 };
80
81 /**
82  * enum dma_transfer_direction - dma transfer mode and direction indicator
83  * @DMA_MEM_TO_MEM: Async/Memcpy mode
84  * @DMA_MEM_TO_DEV: Slave mode & From Memory to Device
85  * @DMA_DEV_TO_MEM: Slave mode & From Device to Memory
86  * @DMA_DEV_TO_DEV: Slave mode & From Device to Device
87  */
88 enum dma_transfer_direction {
89         DMA_MEM_TO_MEM,
90         DMA_MEM_TO_DEV,
91         DMA_DEV_TO_MEM,
92         DMA_DEV_TO_DEV,
93         DMA_TRANS_NONE,
94 };
95
96 /**
97  * Interleaved Transfer Request
98  * ----------------------------
99  * A chunk is collection of contiguous bytes to be transfered.
100  * The gap(in bytes) between two chunks is called inter-chunk-gap(ICG).
101  * ICGs may or maynot change between chunks.
102  * A FRAME is the smallest series of contiguous {chunk,icg} pairs,
103  *  that when repeated an integral number of times, specifies the transfer.
104  * A transfer template is specification of a Frame, the number of times
105  *  it is to be repeated and other per-transfer attributes.
106  *
107  * Practically, a client driver would have ready a template for each
108  *  type of transfer it is going to need during its lifetime and
109  *  set only 'src_start' and 'dst_start' before submitting the requests.
110  *
111  *
112  *  |      Frame-1        |       Frame-2       | ~ |       Frame-'numf'  |
113  *  |====....==.===...=...|====....==.===...=...| ~ |====....==.===...=...|
114  *
115  *    ==  Chunk size
116  *    ... ICG
117  */
118
119 /**
120  * struct data_chunk - Element of scatter-gather list that makes a frame.
121  * @size: Number of bytes to read from source.
122  *        size_dst := fn(op, size_src), so doesn't mean much for destination.
123  * @icg: Number of bytes to jump after last src/dst address of this
124  *       chunk and before first src/dst address for next chunk.
125  *       Ignored for dst(assumed 0), if dst_inc is true and dst_sgl is false.
126  *       Ignored for src(assumed 0), if src_inc is true and src_sgl is false.
127  */
128 struct data_chunk {
129         size_t size;
130         size_t icg;
131 };
132
133 /**
134  * struct dma_interleaved_template - Template to convey DMAC the transfer pattern
135  *       and attributes.
136  * @src_start: Bus address of source for the first chunk.
137  * @dst_start: Bus address of destination for the first chunk.
138  * @dir: Specifies the type of Source and Destination.
139  * @src_inc: If the source address increments after reading from it.
140  * @dst_inc: If the destination address increments after writing to it.
141  * @src_sgl: If the 'icg' of sgl[] applies to Source (scattered read).
142  *              Otherwise, source is read contiguously (icg ignored).
143  *              Ignored if src_inc is false.
144  * @dst_sgl: If the 'icg' of sgl[] applies to Destination (scattered write).
145  *              Otherwise, destination is filled contiguously (icg ignored).
146  *              Ignored if dst_inc is false.
147  * @numf: Number of frames in this template.
148  * @frame_size: Number of chunks in a frame i.e, size of sgl[].
149  * @sgl: Array of {chunk,icg} pairs that make up a frame.
150  */
151 struct dma_interleaved_template {
152         dma_addr_t src_start;
153         dma_addr_t dst_start;
154         enum dma_transfer_direction dir;
155         bool src_inc;
156         bool dst_inc;
157         bool src_sgl;
158         bool dst_sgl;
159         size_t numf;
160         size_t frame_size;
161         struct data_chunk sgl[0];
162 };
163
164 /**
165  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
166  *  control completion, and communicate status.
167  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
168  *  this transaction
169  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
170  *  acknowledges receipt, i.e. has has a chance to establish any dependency
171  *  chains
172  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
173  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
174  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
175  *      (if not set, do the source dma-unmapping as page)
176  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
177  *      (if not set, do the destination dma-unmapping as page)
178  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
179  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
180  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
181  *  sources that were the result of a previous operation, in the case of a PQ
182  *  operation it continues the calculation with new sources
183  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
184  *  on the result of this operation
185  */
186 enum dma_ctrl_flags {
187         DMA_PREP_INTERRUPT = (1 << 0),
188         DMA_CTRL_ACK = (1 << 1),
189         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
190         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
191         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
192         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
193         DMA_PREP_PQ_DISABLE_P = (1 << 6),
194         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
195         DMA_PREP_CONTINUE = (1 << 8),
196         DMA_PREP_FENCE = (1 << 9),
197 };
198
199 /**
200  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
201  * on a running channel.
202  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
203  * @DMA_PAUSE: pause ongoing transfers
204  * @DMA_RESUME: resume paused transfer
205  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
206  * that need to runtime reconfigure the slave channels (as opposed to passing
207  * configuration data in statically from the platform). An additional
208  * argument of struct dma_slave_config must be passed in with this
209  * command.
210  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
211  * into external start mode.
212  */
213 enum dma_ctrl_cmd {
214         DMA_TERMINATE_ALL,
215         DMA_PAUSE,
216         DMA_RESUME,
217         DMA_SLAVE_CONFIG,
218         FSLDMA_EXTERNAL_START,
219 };
220
221 /**
222  * enum sum_check_bits - bit position of pq_check_flags
223  */
224 enum sum_check_bits {
225         SUM_CHECK_P = 0,
226         SUM_CHECK_Q = 1,
227 };
228
229 /**
230  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
231  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
232  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
233  */
234 enum sum_check_flags {
235         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
236         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
237 };
238
239
240 /**
241  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
242  * See linux/cpumask.h
243  */
244 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
245
246 /**
247  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
248  * @memcpy_count: transaction counter
249  * @bytes_transferred: byte counter
250  */
251
252 struct dma_chan_percpu {
253         /* stats */
254         unsigned long memcpy_count;
255         unsigned long bytes_transferred;
256 };
257
258 /**
259  * struct dma_chan - devices supply DMA channels, clients use them
260  * @device: ptr to the dma device who supplies this channel, always !%NULL
261  * @cookie: last cookie value returned to client
262  * @completed_cookie: last completed cookie for this channel
263  * @chan_id: channel ID for sysfs
264  * @dev: class device for sysfs
265  * @device_node: used to add this to the device chan list
266  * @local: per-cpu pointer to a struct dma_chan_percpu
267  * @client-count: how many clients are using this channel
268  * @table_count: number of appearances in the mem-to-mem allocation table
269  * @private: private data for certain client-channel associations
270  */
271 struct dma_chan {
272         struct dma_device *device;
273         dma_cookie_t cookie;
274         dma_cookie_t completed_cookie;
275
276         /* sysfs */
277         int chan_id;
278         struct dma_chan_dev *dev;
279
280         struct list_head device_node;
281         struct dma_chan_percpu __percpu *local;
282         int client_count;
283         int table_count;
284         void *private;
285 };
286
287 /**
288  * struct dma_chan_dev - relate sysfs device node to backing channel device
289  * @chan - driver channel device
290  * @device - sysfs device
291  * @dev_id - parent dma_device dev_id
292  * @idr_ref - reference count to gate release of dma_device dev_id
293  */
294 struct dma_chan_dev {
295         struct dma_chan *chan;
296         struct device device;
297         int dev_id;
298         atomic_t *idr_ref;
299 };
300
301 /**
302  * enum dma_slave_buswidth - defines bus with of the DMA slave
303  * device, source or target buses
304  */
305 enum dma_slave_buswidth {
306         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
307         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
308         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
309         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
310         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
311 };
312
313 /**
314  * struct dma_slave_config - dma slave channel runtime config
315  * @direction: whether the data shall go in or out on this slave
316  * channel, right now. DMA_TO_DEVICE and DMA_FROM_DEVICE are
317  * legal values, DMA_BIDIRECTIONAL is not acceptable since we
318  * need to differentiate source and target addresses.
319  * @src_addr: this is the physical address where DMA slave data
320  * should be read (RX), if the source is memory this argument is
321  * ignored.
322  * @dst_addr: this is the physical address where DMA slave data
323  * should be written (TX), if the source is memory this argument
324  * is ignored.
325  * @src_addr_width: this is the width in bytes of the source (RX)
326  * register where DMA data shall be read. If the source
327  * is memory this may be ignored depending on architecture.
328  * Legal values: 1, 2, 4, 8.
329  * @dst_addr_width: same as src_addr_width but for destination
330  * target (TX) mutatis mutandis.
331  * @src_maxburst: the maximum number of words (note: words, as in
332  * units of the src_addr_width member, not bytes) that can be sent
333  * in one burst to the device. Typically something like half the
334  * FIFO depth on I/O peripherals so you don't overflow it. This
335  * may or may not be applicable on memory sources.
336  * @dst_maxburst: same as src_maxburst but for destination target
337  * mutatis mutandis.
338  * @device_fc: Flow Controller Settings. Only valid for slave channels. Fill
339  * with 'true' if peripheral should be flow controller. Direction will be
340  * selected at Runtime.
341  *
342  * This struct is passed in as configuration data to a DMA engine
343  * in order to set up a certain channel for DMA transport at runtime.
344  * The DMA device/engine has to provide support for an additional
345  * command in the channel config interface, DMA_SLAVE_CONFIG
346  * and this struct will then be passed in as an argument to the
347  * DMA engine device_control() function.
348  *
349  * The rationale for adding configuration information to this struct
350  * is as follows: if it is likely that most DMA slave controllers in
351  * the world will support the configuration option, then make it
352  * generic. If not: if it is fixed so that it be sent in static from
353  * the platform data, then prefer to do that. Else, if it is neither
354  * fixed at runtime, nor generic enough (such as bus mastership on
355  * some CPU family and whatnot) then create a custom slave config
356  * struct and pass that, then make this config a member of that
357  * struct, if applicable.
358  */
359 struct dma_slave_config {
360         enum dma_transfer_direction direction;
361         dma_addr_t src_addr;
362         dma_addr_t dst_addr;
363         enum dma_slave_buswidth src_addr_width;
364         enum dma_slave_buswidth dst_addr_width;
365         u32 src_maxburst;
366         u32 dst_maxburst;
367         bool device_fc;
368 };
369
370 static inline const char *dma_chan_name(struct dma_chan *chan)
371 {
372         return dev_name(&chan->dev->device);
373 }
374
375 void dma_chan_cleanup(struct kref *kref);
376
377 /**
378  * typedef dma_filter_fn - callback filter for dma_request_channel
379  * @chan: channel to be reviewed
380  * @filter_param: opaque parameter passed through dma_request_channel
381  *
382  * When this optional parameter is specified in a call to dma_request_channel a
383  * suitable channel is passed to this routine for further dispositioning before
384  * being returned.  Where 'suitable' indicates a non-busy channel that
385  * satisfies the given capability mask.  It returns 'true' to indicate that the
386  * channel is suitable.
387  */
388 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
389
390 typedef void (*dma_async_tx_callback)(void *dma_async_param);
391 /**
392  * struct dma_async_tx_descriptor - async transaction descriptor
393  * ---dma generic offload fields---
394  * @cookie: tracking cookie for this transaction, set to -EBUSY if
395  *      this tx is sitting on a dependency list
396  * @flags: flags to augment operation preparation, control completion, and
397  *      communicate status
398  * @phys: physical address of the descriptor
399  * @chan: target channel for this operation
400  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
401  * @callback: routine to call after this operation is complete
402  * @callback_param: general parameter to pass to the callback routine
403  * ---async_tx api specific fields---
404  * @next: at completion submit this descriptor
405  * @parent: pointer to the next level up in the dependency chain
406  * @lock: protect the parent and next pointers
407  */
408 struct dma_async_tx_descriptor {
409         dma_cookie_t cookie;
410         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
411         dma_addr_t phys;
412         struct dma_chan *chan;
413         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
414         dma_async_tx_callback callback;
415         void *callback_param;
416 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
417         struct dma_async_tx_descriptor *next;
418         struct dma_async_tx_descriptor *parent;
419         spinlock_t lock;
420 #endif
421 };
422
423 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
424 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
425 {
426 }
427 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
428 {
429 }
430 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
431 {
432         BUG();
433 }
434 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
435 {
436 }
437 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
438 {
439 }
440 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
441 {
442         return NULL;
443 }
444 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
445 {
446         return NULL;
447 }
448
449 #else
450 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
451 {
452         spin_lock_bh(&txd->lock);
453 }
454 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
455 {
456         spin_unlock_bh(&txd->lock);
457 }
458 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
459 {
460         txd->next = next;
461         next->parent = txd;
462 }
463 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
464 {
465         txd->parent = NULL;
466 }
467 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
468 {
469         txd->next = NULL;
470 }
471 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
472 {
473         return txd->parent;
474 }
475 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
476 {
477         return txd->next;
478 }
479 #endif
480
481 /**
482  * struct dma_tx_state - filled in to report the status of
483  * a transfer.
484  * @last: last completed DMA cookie
485  * @used: last issued DMA cookie (i.e. the one in progress)
486  * @residue: the remaining number of bytes left to transmit
487  *      on the selected transfer for states DMA_IN_PROGRESS and
488  *      DMA_PAUSED if this is implemented in the driver, else 0
489  */
490 struct dma_tx_state {
491         dma_cookie_t last;
492         dma_cookie_t used;
493         u32 residue;
494 };
495
496 /**
497  * struct dma_device - info on the entity supplying DMA services
498  * @chancnt: how many DMA channels are supported
499  * @privatecnt: how many DMA channels are requested by dma_request_channel
500  * @channels: the list of struct dma_chan
501  * @global_node: list_head for global dma_device_list
502  * @cap_mask: one or more dma_capability flags
503  * @max_xor: maximum number of xor sources, 0 if no capability
504  * @max_pq: maximum number of PQ sources and PQ-continue capability
505  * @copy_align: alignment shift for memcpy operations
506  * @xor_align: alignment shift for xor operations
507  * @pq_align: alignment shift for pq operations
508  * @fill_align: alignment shift for memset operations
509  * @dev_id: unique device ID
510  * @dev: struct device reference for dma mapping api
511  * @device_alloc_chan_resources: allocate resources and return the
512  *      number of allocated descriptors
513  * @device_free_chan_resources: release DMA channel's resources
514  * @device_prep_dma_memcpy: prepares a memcpy operation
515  * @device_prep_dma_xor: prepares a xor operation
516  * @device_prep_dma_xor_val: prepares a xor validation operation
517  * @device_prep_dma_pq: prepares a pq operation
518  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
519  * @device_prep_dma_memset: prepares a memset operation
520  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
521  * @device_prep_slave_sg: prepares a slave dma operation
522  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
523  *      The function takes a buffer of size buf_len. The callback function will
524  *      be called after period_len bytes have been transferred.
525  * @device_prep_interleaved_dma: Transfer expression in a generic way.
526  * @device_control: manipulate all pending operations on a channel, returns
527  *      zero or error code
528  * @device_tx_status: poll for transaction completion, the optional
529  *      txstate parameter can be supplied with a pointer to get a
530  *      struct with auxiliary transfer status information, otherwise the call
531  *      will just return a simple status code
532  * @device_issue_pending: push pending transactions to hardware
533  */
534 struct dma_device {
535
536         unsigned int chancnt;
537         unsigned int privatecnt;
538         struct list_head channels;
539         struct list_head global_node;
540         dma_cap_mask_t  cap_mask;
541         unsigned short max_xor;
542         unsigned short max_pq;
543         u8 copy_align;
544         u8 xor_align;
545         u8 pq_align;
546         u8 fill_align;
547         #define DMA_HAS_PQ_CONTINUE (1 << 15)
548
549         int dev_id;
550         struct device *dev;
551
552         int (*device_alloc_chan_resources)(struct dma_chan *chan);
553         void (*device_free_chan_resources)(struct dma_chan *chan);
554
555         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
556                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
557                 size_t len, unsigned long flags);
558         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
559                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
560                 unsigned int src_cnt, size_t len, unsigned long flags);
561         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
562                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
563                 size_t len, enum sum_check_flags *result, unsigned long flags);
564         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
565                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
566                 unsigned int src_cnt, const unsigned char *scf,
567                 size_t len, unsigned long flags);
568         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
569                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
570                 unsigned int src_cnt, const unsigned char *scf, size_t len,
571                 enum sum_check_flags *pqres, unsigned long flags);
572         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
573                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
574                 unsigned long flags);
575         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
576                 struct dma_chan *chan, unsigned long flags);
577         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
578                 struct dma_chan *chan,
579                 struct scatterlist *dst_sg, unsigned int dst_nents,
580                 struct scatterlist *src_sg, unsigned int src_nents,
581                 unsigned long flags);
582
583         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
584                 struct dma_chan *chan, struct scatterlist *sgl,
585                 unsigned int sg_len, enum dma_transfer_direction direction,
586                 unsigned long flags, void *context);
587         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
588                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
589                 size_t period_len, enum dma_transfer_direction direction,
590                 void *context);
591         struct dma_async_tx_descriptor *(*device_prep_interleaved_dma)(
592                 struct dma_chan *chan, struct dma_interleaved_template *xt,
593                 unsigned long flags);
594         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
595                 unsigned long arg);
596
597         enum dma_status (*device_tx_status)(struct dma_chan *chan,
598                                             dma_cookie_t cookie,
599                                             struct dma_tx_state *txstate);
600         void (*device_issue_pending)(struct dma_chan *chan);
601 };
602
603 static inline int dmaengine_device_control(struct dma_chan *chan,
604                                            enum dma_ctrl_cmd cmd,
605                                            unsigned long arg)
606 {
607         return chan->device->device_control(chan, cmd, arg);
608 }
609
610 static inline int dmaengine_slave_config(struct dma_chan *chan,
611                                           struct dma_slave_config *config)
612 {
613         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
614                         (unsigned long)config);
615 }
616
617 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
618         struct dma_chan *chan, void *buf, size_t len,
619         enum dma_transfer_direction dir, unsigned long flags)
620 {
621         struct scatterlist sg;
622         sg_init_one(&sg, buf, len);
623
624         return chan->device->device_prep_slave_sg(chan, &sg, 1,
625                                                   dir, flags, NULL);
626 }
627
628 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_sg(
629         struct dma_chan *chan, struct scatterlist *sgl, unsigned int sg_len,
630         enum dma_transfer_direction dir, unsigned long flags)
631 {
632         return chan->device->device_prep_slave_sg(chan, sgl, sg_len,
633                                                   dir, flags, NULL);
634 }
635
636 static inline struct dma_async_tx_descriptor *dmaengine_prep_dma_cyclic(
637                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
638                 size_t period_len, enum dma_transfer_direction dir)
639 {
640         return chan->device->device_prep_dma_cyclic(chan, buf_addr, buf_len,
641                                                 period_len, dir, NULL);
642 }
643
644 static inline int dmaengine_terminate_all(struct dma_chan *chan)
645 {
646         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
647 }
648
649 static inline int dmaengine_pause(struct dma_chan *chan)
650 {
651         return dmaengine_device_control(chan, DMA_PAUSE, 0);
652 }
653
654 static inline int dmaengine_resume(struct dma_chan *chan)
655 {
656         return dmaengine_device_control(chan, DMA_RESUME, 0);
657 }
658
659 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
660 {
661         return desc->tx_submit(desc);
662 }
663
664 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
665 {
666         size_t mask;
667
668         if (!align)
669                 return true;
670         mask = (1 << align) - 1;
671         if (mask & (off1 | off2 | len))
672                 return false;
673         return true;
674 }
675
676 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
677                                        size_t off2, size_t len)
678 {
679         return dmaengine_check_align(dev->copy_align, off1, off2, len);
680 }
681
682 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
683                                       size_t off2, size_t len)
684 {
685         return dmaengine_check_align(dev->xor_align, off1, off2, len);
686 }
687
688 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
689                                      size_t off2, size_t len)
690 {
691         return dmaengine_check_align(dev->pq_align, off1, off2, len);
692 }
693
694 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
695                                        size_t off2, size_t len)
696 {
697         return dmaengine_check_align(dev->fill_align, off1, off2, len);
698 }
699
700 static inline void
701 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
702 {
703         dma->max_pq = maxpq;
704         if (has_pq_continue)
705                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
706 }
707
708 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
709 {
710         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
711 }
712
713 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
714 {
715         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
716
717         return (flags & mask) == mask;
718 }
719
720 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
721 {
722         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
723 }
724
725 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
726 {
727         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
728 }
729
730 /* dma_maxpq - reduce maxpq in the face of continued operations
731  * @dma - dma device with PQ capability
732  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
733  *
734  * When an engine does not support native continuation we need 3 extra
735  * source slots to reuse P and Q with the following coefficients:
736  * 1/ {00} * P : remove P from Q', but use it as a source for P'
737  * 2/ {01} * Q : use Q to continue Q' calculation
738  * 3/ {00} * Q : subtract Q from P' to cancel (2)
739  *
740  * In the case where P is disabled we only need 1 extra source:
741  * 1/ {01} * Q : use Q to continue Q' calculation
742  */
743 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
744 {
745         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
746                 return dma_dev_to_maxpq(dma);
747         else if (dmaf_p_disabled_continue(flags))
748                 return dma_dev_to_maxpq(dma) - 1;
749         else if (dmaf_continue(flags))
750                 return dma_dev_to_maxpq(dma) - 3;
751         BUG();
752 }
753
754 /* --- public DMA engine API --- */
755
756 #ifdef CONFIG_DMA_ENGINE
757 void dmaengine_get(void);
758 void dmaengine_put(void);
759 #else
760 static inline void dmaengine_get(void)
761 {
762 }
763 static inline void dmaengine_put(void)
764 {
765 }
766 #endif
767
768 #ifdef CONFIG_NET_DMA
769 #define net_dmaengine_get()     dmaengine_get()
770 #define net_dmaengine_put()     dmaengine_put()
771 #else
772 static inline void net_dmaengine_get(void)
773 {
774 }
775 static inline void net_dmaengine_put(void)
776 {
777 }
778 #endif
779
780 #ifdef CONFIG_ASYNC_TX_DMA
781 #define async_dmaengine_get()   dmaengine_get()
782 #define async_dmaengine_put()   dmaengine_put()
783 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
784 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
785 #else
786 #define async_dma_find_channel(type) dma_find_channel(type)
787 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
788 #else
789 static inline void async_dmaengine_get(void)
790 {
791 }
792 static inline void async_dmaengine_put(void)
793 {
794 }
795 static inline struct dma_chan *
796 async_dma_find_channel(enum dma_transaction_type type)
797 {
798         return NULL;
799 }
800 #endif /* CONFIG_ASYNC_TX_DMA */
801
802 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
803         void *dest, void *src, size_t len);
804 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
805         struct page *page, unsigned int offset, void *kdata, size_t len);
806 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
807         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
808         unsigned int src_off, size_t len);
809 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
810         struct dma_chan *chan);
811
812 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
813 {
814         tx->flags |= DMA_CTRL_ACK;
815 }
816
817 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
818 {
819         tx->flags &= ~DMA_CTRL_ACK;
820 }
821
822 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
823 {
824         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
825 }
826
827 #define first_dma_cap(mask) __first_dma_cap(&(mask))
828 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
829 {
830         return min_t(int, DMA_TX_TYPE_END,
831                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
832 }
833
834 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
835 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
836 {
837         return min_t(int, DMA_TX_TYPE_END,
838                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
839 }
840
841 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
842 static inline void
843 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
844 {
845         set_bit(tx_type, dstp->bits);
846 }
847
848 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
849 static inline void
850 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
851 {
852         clear_bit(tx_type, dstp->bits);
853 }
854
855 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
856 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
857 {
858         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
859 }
860
861 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
862 static inline int
863 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
864 {
865         return test_bit(tx_type, srcp->bits);
866 }
867
868 #define for_each_dma_cap_mask(cap, mask) \
869         for ((cap) = first_dma_cap(mask);       \
870                 (cap) < DMA_TX_TYPE_END;        \
871                 (cap) = next_dma_cap((cap), (mask)))
872
873 /**
874  * dma_async_issue_pending - flush pending transactions to HW
875  * @chan: target DMA channel
876  *
877  * This allows drivers to push copies to HW in batches,
878  * reducing MMIO writes where possible.
879  */
880 static inline void dma_async_issue_pending(struct dma_chan *chan)
881 {
882         chan->device->device_issue_pending(chan);
883 }
884
885 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
886
887 /**
888  * dma_async_is_tx_complete - poll for transaction completion
889  * @chan: DMA channel
890  * @cookie: transaction identifier to check status of
891  * @last: returns last completed cookie, can be NULL
892  * @used: returns last issued cookie, can be NULL
893  *
894  * If @last and @used are passed in, upon return they reflect the driver
895  * internal state and can be used with dma_async_is_complete() to check
896  * the status of multiple cookies without re-checking hardware state.
897  */
898 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
899         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
900 {
901         struct dma_tx_state state;
902         enum dma_status status;
903
904         status = chan->device->device_tx_status(chan, cookie, &state);
905         if (last)
906                 *last = state.last;
907         if (used)
908                 *used = state.used;
909         return status;
910 }
911
912 #define dma_async_memcpy_complete(chan, cookie, last, used)\
913         dma_async_is_tx_complete(chan, cookie, last, used)
914
915 /**
916  * dma_async_is_complete - test a cookie against chan state
917  * @cookie: transaction identifier to test status of
918  * @last_complete: last know completed transaction
919  * @last_used: last cookie value handed out
920  *
921  * dma_async_is_complete() is used in dma_async_memcpy_complete()
922  * the test logic is separated for lightweight testing of multiple cookies
923  */
924 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
925                         dma_cookie_t last_complete, dma_cookie_t last_used)
926 {
927         if (last_complete <= last_used) {
928                 if ((cookie <= last_complete) || (cookie > last_used))
929                         return DMA_SUCCESS;
930         } else {
931                 if ((cookie <= last_complete) && (cookie > last_used))
932                         return DMA_SUCCESS;
933         }
934         return DMA_IN_PROGRESS;
935 }
936
937 static inline void
938 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
939 {
940         if (st) {
941                 st->last = last;
942                 st->used = used;
943                 st->residue = residue;
944         }
945 }
946
947 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
948 #ifdef CONFIG_DMA_ENGINE
949 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
950 void dma_issue_pending_all(void);
951 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
952 void dma_release_channel(struct dma_chan *chan);
953 #else
954 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
955 {
956         return DMA_SUCCESS;
957 }
958 static inline void dma_issue_pending_all(void)
959 {
960 }
961 static inline struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask,
962                                               dma_filter_fn fn, void *fn_param)
963 {
964         return NULL;
965 }
966 static inline void dma_release_channel(struct dma_chan *chan)
967 {
968 }
969 #endif
970
971 /* --- DMA device --- */
972
973 int dma_async_device_register(struct dma_device *device);
974 void dma_async_device_unregister(struct dma_device *device);
975 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
976 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
977 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
978
979 /* --- Helper iov-locking functions --- */
980
981 struct dma_page_list {
982         char __user *base_address;
983         int nr_pages;
984         struct page **pages;
985 };
986
987 struct dma_pinned_list {
988         int nr_iovecs;
989         struct dma_page_list page_list[0];
990 };
991
992 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
993 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
994
995 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
996         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
997 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
998         struct dma_pinned_list *pinned_list, struct page *page,
999         unsigned int offset, size_t len);
1000
1001 #endif /* DMAENGINE_H */