d40db5cc5d5fea87f2caccafe4663fbb6dab438d
[linux-2.6.git] / include / asm-blackfin / mach-bf548 / defBF54x_base.h
1 /*
2  * File:         include/asm-blackfin/mach-bf548/defBF54x_base.h
3  * Based on:
4  * Author:
5  *
6  * Created:
7  * Description:
8  *
9  * Rev:
10  *
11  * Modified:
12  *
13  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
14  *
15  * This program is free software; you can redistribute it and/or modify
16  * it under the terms of the GNU General Public License as published by
17  * the Free Software Foundation; either version 2, or (at your option)
18  * any later version.
19  *
20  * This program is distributed in the hope that it will be useful,
21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
23  * GNU General Public License for more details.
24  *
25  * You should have received a copy of the GNU General Public License
26  * along with this program; see the file COPYING.
27  * If not, write to the Free Software Foundation,
28  * 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
29  */
30
31 #ifndef _DEF_BF54X_H
32 #define _DEF_BF54X_H
33
34
35 /* ************************************************************** */
36 /*   SYSTEM & MMR ADDRESS DEFINITIONS COMMON TO ALL ADSP-BF54x    */
37 /* ************************************************************** */
38
39 /* PLL Registers */
40
41 #define                          PLL_CTL  0xffc00000   /* PLL Control Register */
42 #define                          PLL_DIV  0xffc00004   /* PLL Divisor Register */
43 #define                           VR_CTL  0xffc00008   /* Voltage Regulator Control Register */
44 #define                         PLL_STAT  0xffc0000c   /* PLL Status Register */
45 #define                      PLL_LOCKCNT  0xffc00010   /* PLL Lock Count Register */
46
47 /* Debug/MP/Emulation Registers (0xFFC00014 - 0xFFC00014) */
48
49 #define                           CHIPID  0xffc00014
50 /* CHIPID Masks */
51 #define                   CHIPID_VERSION  0xF0000000
52 #define                    CHIPID_FAMILY  0x0FFFF000
53 #define               CHIPID_MANUFACTURE  0x00000FFE
54
55 /* System Reset and Interrupt Controller (0xFFC00100 - 0xFFC00104) */
56
57 #define                            SWRST  0xffc00100   /* Software Reset Register */
58 #define                            SYSCR  0xffc00104   /* System Configuration register */
59
60 /* SIC Registers */
61
62 #define                       SIC_IMASK0  0xffc0010c   /* System Interrupt Mask Register 0 */
63 #define                       SIC_IMASK1  0xffc00110   /* System Interrupt Mask Register 1 */
64 #define                       SIC_IMASK2  0xffc00114   /* System Interrupt Mask Register 2 */
65 #define                         SIC_ISR0  0xffc00118   /* System Interrupt Status Register 0 */
66 #define                         SIC_ISR1  0xffc0011c   /* System Interrupt Status Register 1 */
67 #define                         SIC_ISR2  0xffc00120   /* System Interrupt Status Register 2 */
68 #define                         SIC_IWR0  0xffc00124   /* System Interrupt Wakeup Register 0 */
69 #define                         SIC_IWR1  0xffc00128   /* System Interrupt Wakeup Register 1 */
70 #define                         SIC_IWR2  0xffc0012c   /* System Interrupt Wakeup Register 2 */
71 #define                         SIC_IAR0  0xffc00130   /* System Interrupt Assignment Register 0 */
72 #define                         SIC_IAR1  0xffc00134   /* System Interrupt Assignment Register 1 */
73 #define                         SIC_IAR2  0xffc00138   /* System Interrupt Assignment Register 2 */
74 #define                         SIC_IAR3  0xffc0013c   /* System Interrupt Assignment Register 3 */
75 #define                         SIC_IAR4  0xffc00140   /* System Interrupt Assignment Register 4 */
76 #define                         SIC_IAR5  0xffc00144   /* System Interrupt Assignment Register 5 */
77 #define                         SIC_IAR6  0xffc00148   /* System Interrupt Assignment Register 6 */
78 #define                         SIC_IAR7  0xffc0014c   /* System Interrupt Assignment Register 7 */
79 #define                         SIC_IAR8  0xffc00150   /* System Interrupt Assignment Register 8 */
80 #define                         SIC_IAR9  0xffc00154   /* System Interrupt Assignment Register 9 */
81 #define                        SIC_IAR10  0xffc00158   /* System Interrupt Assignment Register 10 */
82 #define                        SIC_IAR11  0xffc0015c   /* System Interrupt Assignment Register 11 */
83
84 /* Watchdog Timer Registers */
85
86 #define                         WDOG_CTL  0xffc00200   /* Watchdog Control Register */
87 #define                         WDOG_CNT  0xffc00204   /* Watchdog Count Register */
88 #define                        WDOG_STAT  0xffc00208   /* Watchdog Status Register */
89
90 /* RTC Registers */
91
92 #define                         RTC_STAT  0xffc00300   /* RTC Status Register */
93 #define                         RTC_ICTL  0xffc00304   /* RTC Interrupt Control Register */
94 #define                        RTC_ISTAT  0xffc00308   /* RTC Interrupt Status Register */
95 #define                        RTC_SWCNT  0xffc0030c   /* RTC Stopwatch Count Register */
96 #define                        RTC_ALARM  0xffc00310   /* RTC Alarm Register */
97 #define                         RTC_PREN  0xffc00314   /* RTC Prescaler Enable Register */
98
99 /* UART0 Registers */
100
101 #define                        UART0_DLL  0xffc00400   /* Divisor Latch Low Byte */
102 #define                        UART0_DLH  0xffc00404   /* Divisor Latch High Byte */
103 #define                       UART0_GCTL  0xffc00408   /* Global Control Register */
104 #define                        UART0_LCR  0xffc0040c   /* Line Control Register */
105 #define                        UART0_MCR  0xffc00410   /* Modem Control Register */
106 #define                        UART0_LSR  0xffc00414   /* Line Status Register */
107 #define                        UART0_MSR  0xffc00418   /* Modem Status Register */
108 #define                        UART0_SCR  0xffc0041c   /* Scratch Register */
109 #define                    UART0_IER_SET  0xffc00420   /* Interrupt Enable Register Set */
110 #define                  UART0_IER_CLEAR  0xffc00424   /* Interrupt Enable Register Clear */
111 #define                        UART0_THR  0xffc00428   /* Transmit Hold Register */
112 #define                        UART0_RBR  0xffc0042c   /* Receive Buffer Register */
113
114 /* SPI0 Registers */
115
116 #define                     SPI0_REGBASE  0xffc00500
117 #define                         SPI0_CTL  0xffc00500   /* SPI0 Control Register */
118 #define                         SPI0_FLG  0xffc00504   /* SPI0 Flag Register */
119 #define                        SPI0_STAT  0xffc00508   /* SPI0 Status Register */
120 #define                        SPI0_TDBR  0xffc0050c   /* SPI0 Transmit Data Buffer Register */
121 #define                        SPI0_RDBR  0xffc00510   /* SPI0 Receive Data Buffer Register */
122 #define                        SPI0_BAUD  0xffc00514   /* SPI0 Baud Rate Register */
123 #define                      SPI0_SHADOW  0xffc00518   /* SPI0 Receive Data Buffer Shadow Register */
124
125 /* Timer Group of 3 registers are not defined in the shared file because they are not available on the ADSP-BF542 processor */
126
127 /* Two Wire Interface Registers (TWI0) */
128
129 #define                     TWI0_REGBASE  0xffc00700
130 #define                      TWI0_CLKDIV  0xffc00700   /* Clock Divider Register */
131 #define                     TWI0_CONTROL  0xffc00704   /* TWI Control Register */
132 #define                  TWI0_SLAVE_CTRL  0xffc00708   /* TWI Slave Mode Control Register */
133 #define                  TWI0_SLAVE_STAT  0xffc0070c   /* TWI Slave Mode Status Register */
134 #define                  TWI0_SLAVE_ADDR  0xffc00710   /* TWI Slave Mode Address Register */
135 #define                 TWI0_MASTER_CTRL  0xffc00714   /* TWI Master Mode Control Register */
136 #define                 TWI0_MASTER_STAT  0xffc00718   /* TWI Master Mode Status Register */
137 #define                 TWI0_MASTER_ADDR  0xffc0071c   /* TWI Master Mode Address Register */
138 #define                    TWI0_INT_STAT  0xffc00720   /* TWI Interrupt Status Register */
139 #define                    TWI0_INT_MASK  0xffc00724   /* TWI Interrupt Mask Register */
140 #define                   TWI0_FIFO_CTRL  0xffc00728   /* TWI FIFO Control Register */
141 #define                   TWI0_FIFO_STAT  0xffc0072c   /* TWI FIFO Status Register */
142 #define                   TWI0_XMT_DATA8  0xffc00780   /* TWI FIFO Transmit Data Single Byte Register */
143 #define                  TWI0_XMT_DATA16  0xffc00784   /* TWI FIFO Transmit Data Double Byte Register */
144 #define                   TWI0_RCV_DATA8  0xffc00788   /* TWI FIFO Receive Data Single Byte Register */
145 #define                  TWI0_RCV_DATA16  0xffc0078c   /* TWI FIFO Receive Data Double Byte Register */
146
147 /* SPORT0 is not defined in the shared file because it is not available on the ADSP-BF542 and ADSP-BF544 processors */
148
149 /* SPORT1 Registers */
150
151 #define                      SPORT1_TCR1  0xffc00900   /* SPORT1 Transmit Configuration 1 Register */
152 #define                      SPORT1_TCR2  0xffc00904   /* SPORT1 Transmit Configuration 2 Register */
153 #define                   SPORT1_TCLKDIV  0xffc00908   /* SPORT1 Transmit Serial Clock Divider Register */
154 #define                    SPORT1_TFSDIV  0xffc0090c   /* SPORT1 Transmit Frame Sync Divider Register */
155 #define                        SPORT1_TX  0xffc00910   /* SPORT1 Transmit Data Register */
156 #define                        SPORT1_RX  0xffc00918   /* SPORT1 Receive Data Register */
157 #define                      SPORT1_RCR1  0xffc00920   /* SPORT1 Receive Configuration 1 Register */
158 #define                      SPORT1_RCR2  0xffc00924   /* SPORT1 Receive Configuration 2 Register */
159 #define                   SPORT1_RCLKDIV  0xffc00928   /* SPORT1 Receive Serial Clock Divider Register */
160 #define                    SPORT1_RFSDIV  0xffc0092c   /* SPORT1 Receive Frame Sync Divider Register */
161 #define                      SPORT1_STAT  0xffc00930   /* SPORT1 Status Register */
162 #define                      SPORT1_CHNL  0xffc00934   /* SPORT1 Current Channel Register */
163 #define                     SPORT1_MCMC1  0xffc00938   /* SPORT1 Multi channel Configuration Register 1 */
164 #define                     SPORT1_MCMC2  0xffc0093c   /* SPORT1 Multi channel Configuration Register 2 */
165 #define                     SPORT1_MTCS0  0xffc00940   /* SPORT1 Multi channel Transmit Select Register 0 */
166 #define                     SPORT1_MTCS1  0xffc00944   /* SPORT1 Multi channel Transmit Select Register 1 */
167 #define                     SPORT1_MTCS2  0xffc00948   /* SPORT1 Multi channel Transmit Select Register 2 */
168 #define                     SPORT1_MTCS3  0xffc0094c   /* SPORT1 Multi channel Transmit Select Register 3 */
169 #define                     SPORT1_MRCS0  0xffc00950   /* SPORT1 Multi channel Receive Select Register 0 */
170 #define                     SPORT1_MRCS1  0xffc00954   /* SPORT1 Multi channel Receive Select Register 1 */
171 #define                     SPORT1_MRCS2  0xffc00958   /* SPORT1 Multi channel Receive Select Register 2 */
172 #define                     SPORT1_MRCS3  0xffc0095c   /* SPORT1 Multi channel Receive Select Register 3 */
173
174 /* Asynchronous Memory Control Registers */
175
176 #define                      EBIU_AMGCTL  0xffc00a00   /* Asynchronous Memory Global Control Register */
177 #define                    EBIU_AMBCTL0   0xffc00a04   /* Asynchronous Memory Bank Control Register */
178 #define                    EBIU_AMBCTL1   0xffc00a08   /* Asynchronous Memory Bank Control Register */
179 #define                      EBIU_MBSCTL  0xffc00a0c   /* Asynchronous Memory Bank Select Control Register */
180 #define                     EBIU_ARBSTAT  0xffc00a10   /* Asynchronous Memory Arbiter Status Register */
181 #define                        EBIU_MODE  0xffc00a14   /* Asynchronous Mode Control Register */
182 #define                        EBIU_FCTL  0xffc00a18   /* Asynchronous Memory Flash Control Register */
183
184 /* DDR Memory Control Registers */
185
186 #define                     EBIU_DDRCTL0  0xffc00a20   /* DDR Memory Control 0 Register */
187 #define                     EBIU_DDRCTL1  0xffc00a24   /* DDR Memory Control 1 Register */
188 #define                     EBIU_DDRCTL2  0xffc00a28   /* DDR Memory Control 2 Register */
189 #define                     EBIU_DDRCTL3  0xffc00a2c   /* DDR Memory Control 3 Register */
190 #define                      EBIU_DDRQUE  0xffc00a30   /* DDR Queue Configuration Register */
191 #define                      EBIU_ERRADD  0xffc00a34   /* DDR Error Address Register */
192 #define                      EBIU_ERRMST  0xffc00a38   /* DDR Error Master Register */
193 #define                      EBIU_RSTCTL  0xffc00a3c   /* DDR Reset Control Register */
194
195 /* DDR BankRead and Write Count Registers */
196
197 #define                     EBIU_DDRBRC0  0xffc00a60   /* DDR Bank0 Read Count Register */
198 #define                     EBIU_DDRBRC1  0xffc00a64   /* DDR Bank1 Read Count Register */
199 #define                     EBIU_DDRBRC2  0xffc00a68   /* DDR Bank2 Read Count Register */
200 #define                     EBIU_DDRBRC3  0xffc00a6c   /* DDR Bank3 Read Count Register */
201 #define                     EBIU_DDRBRC4  0xffc00a70   /* DDR Bank4 Read Count Register */
202 #define                     EBIU_DDRBRC5  0xffc00a74   /* DDR Bank5 Read Count Register */
203 #define                     EBIU_DDRBRC6  0xffc00a78   /* DDR Bank6 Read Count Register */
204 #define                     EBIU_DDRBRC7  0xffc00a7c   /* DDR Bank7 Read Count Register */
205 #define                     EBIU_DDRBWC0  0xffc00a80   /* DDR Bank0 Write Count Register */
206 #define                     EBIU_DDRBWC1  0xffc00a84   /* DDR Bank1 Write Count Register */
207 #define                     EBIU_DDRBWC2  0xffc00a88   /* DDR Bank2 Write Count Register */
208 #define                     EBIU_DDRBWC3  0xffc00a8c   /* DDR Bank3 Write Count Register */
209 #define                     EBIU_DDRBWC4  0xffc00a90   /* DDR Bank4 Write Count Register */
210 #define                     EBIU_DDRBWC5  0xffc00a94   /* DDR Bank5 Write Count Register */
211 #define                     EBIU_DDRBWC6  0xffc00a98   /* DDR Bank6 Write Count Register */
212 #define                     EBIU_DDRBWC7  0xffc00a9c   /* DDR Bank7 Write Count Register */
213 #define                     EBIU_DDRACCT  0xffc00aa0   /* DDR Activation Count Register */
214 #define                     EBIU_DDRTACT  0xffc00aa8   /* DDR Turn Around Count Register */
215 #define                     EBIU_DDRARCT  0xffc00aac   /* DDR Auto-refresh Count Register */
216 #define                      EBIU_DDRGC0  0xffc00ab0   /* DDR Grant Count 0 Register */
217 #define                      EBIU_DDRGC1  0xffc00ab4   /* DDR Grant Count 1 Register */
218 #define                      EBIU_DDRGC2  0xffc00ab8   /* DDR Grant Count 2 Register */
219 #define                      EBIU_DDRGC3  0xffc00abc   /* DDR Grant Count 3 Register */
220 #define                     EBIU_DDRMCEN  0xffc00ac0   /* DDR Metrics Counter Enable Register */
221 #define                     EBIU_DDRMCCL  0xffc00ac4   /* DDR Metrics Counter Clear Register */
222
223 /* DMAC0 Registers */
224
225 #define                      DMAC0_TCPER  0xffc00b0c   /* DMA Controller 0 Traffic Control Periods Register */
226 #define                      DMAC0_TCCNT  0xffc00b10   /* DMA Controller 0 Current Counts Register */
227
228 /* DMA Channel 0 Registers */
229
230 #define               DMA0_NEXT_DESC_PTR  0xffc00c00   /* DMA Channel 0 Next Descriptor Pointer Register */
231 #define                  DMA0_START_ADDR  0xffc00c04   /* DMA Channel 0 Start Address Register */
232 #define                      DMA0_CONFIG  0xffc00c08   /* DMA Channel 0 Configuration Register */
233 #define                     DMA0_X_COUNT  0xffc00c10   /* DMA Channel 0 X Count Register */
234 #define                    DMA0_X_MODIFY  0xffc00c14   /* DMA Channel 0 X Modify Register */
235 #define                     DMA0_Y_COUNT  0xffc00c18   /* DMA Channel 0 Y Count Register */
236 #define                    DMA0_Y_MODIFY  0xffc00c1c   /* DMA Channel 0 Y Modify Register */
237 #define               DMA0_CURR_DESC_PTR  0xffc00c20   /* DMA Channel 0 Current Descriptor Pointer Register */
238 #define                   DMA0_CURR_ADDR  0xffc00c24   /* DMA Channel 0 Current Address Register */
239 #define                  DMA0_IRQ_STATUS  0xffc00c28   /* DMA Channel 0 Interrupt/Status Register */
240 #define              DMA0_PERIPHERAL_MAP  0xffc00c2c   /* DMA Channel 0 Peripheral Map Register */
241 #define                DMA0_CURR_X_COUNT  0xffc00c30   /* DMA Channel 0 Current X Count Register */
242 #define                DMA0_CURR_Y_COUNT  0xffc00c38   /* DMA Channel 0 Current Y Count Register */
243
244 /* DMA Channel 1 Registers */
245
246 #define               DMA1_NEXT_DESC_PTR  0xffc00c40   /* DMA Channel 1 Next Descriptor Pointer Register */
247 #define                  DMA1_START_ADDR  0xffc00c44   /* DMA Channel 1 Start Address Register */
248 #define                      DMA1_CONFIG  0xffc00c48   /* DMA Channel 1 Configuration Register */
249 #define                     DMA1_X_COUNT  0xffc00c50   /* DMA Channel 1 X Count Register */
250 #define                    DMA1_X_MODIFY  0xffc00c54   /* DMA Channel 1 X Modify Register */
251 #define                     DMA1_Y_COUNT  0xffc00c58   /* DMA Channel 1 Y Count Register */
252 #define                    DMA1_Y_MODIFY  0xffc00c5c   /* DMA Channel 1 Y Modify Register */
253 #define               DMA1_CURR_DESC_PTR  0xffc00c60   /* DMA Channel 1 Current Descriptor Pointer Register */
254 #define                   DMA1_CURR_ADDR  0xffc00c64   /* DMA Channel 1 Current Address Register */
255 #define                  DMA1_IRQ_STATUS  0xffc00c68   /* DMA Channel 1 Interrupt/Status Register */
256 #define              DMA1_PERIPHERAL_MAP  0xffc00c6c   /* DMA Channel 1 Peripheral Map Register */
257 #define                DMA1_CURR_X_COUNT  0xffc00c70   /* DMA Channel 1 Current X Count Register */
258 #define                DMA1_CURR_Y_COUNT  0xffc00c78   /* DMA Channel 1 Current Y Count Register */
259
260 /* DMA Channel 2 Registers */
261
262 #define               DMA2_NEXT_DESC_PTR  0xffc00c80   /* DMA Channel 2 Next Descriptor Pointer Register */
263 #define                  DMA2_START_ADDR  0xffc00c84   /* DMA Channel 2 Start Address Register */
264 #define                      DMA2_CONFIG  0xffc00c88   /* DMA Channel 2 Configuration Register */
265 #define                     DMA2_X_COUNT  0xffc00c90   /* DMA Channel 2 X Count Register */
266 #define                    DMA2_X_MODIFY  0xffc00c94   /* DMA Channel 2 X Modify Register */
267 #define                     DMA2_Y_COUNT  0xffc00c98   /* DMA Channel 2 Y Count Register */
268 #define                    DMA2_Y_MODIFY  0xffc00c9c   /* DMA Channel 2 Y Modify Register */
269 #define               DMA2_CURR_DESC_PTR  0xffc00ca0   /* DMA Channel 2 Current Descriptor Pointer Register */
270 #define                   DMA2_CURR_ADDR  0xffc00ca4   /* DMA Channel 2 Current Address Register */
271 #define                  DMA2_IRQ_STATUS  0xffc00ca8   /* DMA Channel 2 Interrupt/Status Register */
272 #define              DMA2_PERIPHERAL_MAP  0xffc00cac   /* DMA Channel 2 Peripheral Map Register */
273 #define                DMA2_CURR_X_COUNT  0xffc00cb0   /* DMA Channel 2 Current X Count Register */
274 #define                DMA2_CURR_Y_COUNT  0xffc00cb8   /* DMA Channel 2 Current Y Count Register */
275
276 /* DMA Channel 3 Registers */
277
278 #define               DMA3_NEXT_DESC_PTR  0xffc00cc0   /* DMA Channel 3 Next Descriptor Pointer Register */
279 #define                  DMA3_START_ADDR  0xffc00cc4   /* DMA Channel 3 Start Address Register */
280 #define                      DMA3_CONFIG  0xffc00cc8   /* DMA Channel 3 Configuration Register */
281 #define                     DMA3_X_COUNT  0xffc00cd0   /* DMA Channel 3 X Count Register */
282 #define                    DMA3_X_MODIFY  0xffc00cd4   /* DMA Channel 3 X Modify Register */
283 #define                     DMA3_Y_COUNT  0xffc00cd8   /* DMA Channel 3 Y Count Register */
284 #define                    DMA3_Y_MODIFY  0xffc00cdc   /* DMA Channel 3 Y Modify Register */
285 #define               DMA3_CURR_DESC_PTR  0xffc00ce0   /* DMA Channel 3 Current Descriptor Pointer Register */
286 #define                   DMA3_CURR_ADDR  0xffc00ce4   /* DMA Channel 3 Current Address Register */
287 #define                  DMA3_IRQ_STATUS  0xffc00ce8   /* DMA Channel 3 Interrupt/Status Register */
288 #define              DMA3_PERIPHERAL_MAP  0xffc00cec   /* DMA Channel 3 Peripheral Map Register */
289 #define                DMA3_CURR_X_COUNT  0xffc00cf0   /* DMA Channel 3 Current X Count Register */
290 #define                DMA3_CURR_Y_COUNT  0xffc00cf8   /* DMA Channel 3 Current Y Count Register */
291
292 /* DMA Channel 4 Registers */
293
294 #define               DMA4_NEXT_DESC_PTR  0xffc00d00   /* DMA Channel 4 Next Descriptor Pointer Register */
295 #define                  DMA4_START_ADDR  0xffc00d04   /* DMA Channel 4 Start Address Register */
296 #define                      DMA4_CONFIG  0xffc00d08   /* DMA Channel 4 Configuration Register */
297 #define                     DMA4_X_COUNT  0xffc00d10   /* DMA Channel 4 X Count Register */
298 #define                    DMA4_X_MODIFY  0xffc00d14   /* DMA Channel 4 X Modify Register */
299 #define                     DMA4_Y_COUNT  0xffc00d18   /* DMA Channel 4 Y Count Register */
300 #define                    DMA4_Y_MODIFY  0xffc00d1c   /* DMA Channel 4 Y Modify Register */
301 #define               DMA4_CURR_DESC_PTR  0xffc00d20   /* DMA Channel 4 Current Descriptor Pointer Register */
302 #define                   DMA4_CURR_ADDR  0xffc00d24   /* DMA Channel 4 Current Address Register */
303 #define                  DMA4_IRQ_STATUS  0xffc00d28   /* DMA Channel 4 Interrupt/Status Register */
304 #define              DMA4_PERIPHERAL_MAP  0xffc00d2c   /* DMA Channel 4 Peripheral Map Register */
305 #define                DMA4_CURR_X_COUNT  0xffc00d30   /* DMA Channel 4 Current X Count Register */
306 #define                DMA4_CURR_Y_COUNT  0xffc00d38   /* DMA Channel 4 Current Y Count Register */
307
308 /* DMA Channel 5 Registers */
309
310 #define               DMA5_NEXT_DESC_PTR  0xffc00d40   /* DMA Channel 5 Next Descriptor Pointer Register */
311 #define                  DMA5_START_ADDR  0xffc00d44   /* DMA Channel 5 Start Address Register */
312 #define                      DMA5_CONFIG  0xffc00d48   /* DMA Channel 5 Configuration Register */
313 #define                     DMA5_X_COUNT  0xffc00d50   /* DMA Channel 5 X Count Register */
314 #define                    DMA5_X_MODIFY  0xffc00d54   /* DMA Channel 5 X Modify Register */
315 #define                     DMA5_Y_COUNT  0xffc00d58   /* DMA Channel 5 Y Count Register */
316 #define                    DMA5_Y_MODIFY  0xffc00d5c   /* DMA Channel 5 Y Modify Register */
317 #define               DMA5_CURR_DESC_PTR  0xffc00d60   /* DMA Channel 5 Current Descriptor Pointer Register */
318 #define                   DMA5_CURR_ADDR  0xffc00d64   /* DMA Channel 5 Current Address Register */
319 #define                  DMA5_IRQ_STATUS  0xffc00d68   /* DMA Channel 5 Interrupt/Status Register */
320 #define              DMA5_PERIPHERAL_MAP  0xffc00d6c   /* DMA Channel 5 Peripheral Map Register */
321 #define                DMA5_CURR_X_COUNT  0xffc00d70   /* DMA Channel 5 Current X Count Register */
322 #define                DMA5_CURR_Y_COUNT  0xffc00d78   /* DMA Channel 5 Current Y Count Register */
323
324 /* DMA Channel 6 Registers */
325
326 #define               DMA6_NEXT_DESC_PTR  0xffc00d80   /* DMA Channel 6 Next Descriptor Pointer Register */
327 #define                  DMA6_START_ADDR  0xffc00d84   /* DMA Channel 6 Start Address Register */
328 #define                      DMA6_CONFIG  0xffc00d88   /* DMA Channel 6 Configuration Register */
329 #define                     DMA6_X_COUNT  0xffc00d90   /* DMA Channel 6 X Count Register */
330 #define                    DMA6_X_MODIFY  0xffc00d94   /* DMA Channel 6 X Modify Register */
331 #define                     DMA6_Y_COUNT  0xffc00d98   /* DMA Channel 6 Y Count Register */
332 #define                    DMA6_Y_MODIFY  0xffc00d9c   /* DMA Channel 6 Y Modify Register */
333 #define               DMA6_CURR_DESC_PTR  0xffc00da0   /* DMA Channel 6 Current Descriptor Pointer Register */
334 #define                   DMA6_CURR_ADDR  0xffc00da4   /* DMA Channel 6 Current Address Register */
335 #define                  DMA6_IRQ_STATUS  0xffc00da8   /* DMA Channel 6 Interrupt/Status Register */
336 #define              DMA6_PERIPHERAL_MAP  0xffc00dac   /* DMA Channel 6 Peripheral Map Register */
337 #define                DMA6_CURR_X_COUNT  0xffc00db0   /* DMA Channel 6 Current X Count Register */
338 #define                DMA6_CURR_Y_COUNT  0xffc00db8   /* DMA Channel 6 Current Y Count Register */
339
340 /* DMA Channel 7 Registers */
341
342 #define               DMA7_NEXT_DESC_PTR  0xffc00dc0   /* DMA Channel 7 Next Descriptor Pointer Register */
343 #define                  DMA7_START_ADDR  0xffc00dc4   /* DMA Channel 7 Start Address Register */
344 #define                      DMA7_CONFIG  0xffc00dc8   /* DMA Channel 7 Configuration Register */
345 #define                     DMA7_X_COUNT  0xffc00dd0   /* DMA Channel 7 X Count Register */
346 #define                    DMA7_X_MODIFY  0xffc00dd4   /* DMA Channel 7 X Modify Register */
347 #define                     DMA7_Y_COUNT  0xffc00dd8   /* DMA Channel 7 Y Count Register */
348 #define                    DMA7_Y_MODIFY  0xffc00ddc   /* DMA Channel 7 Y Modify Register */
349 #define               DMA7_CURR_DESC_PTR  0xffc00de0   /* DMA Channel 7 Current Descriptor Pointer Register */
350 #define                   DMA7_CURR_ADDR  0xffc00de4   /* DMA Channel 7 Current Address Register */
351 #define                  DMA7_IRQ_STATUS  0xffc00de8   /* DMA Channel 7 Interrupt/Status Register */
352 #define              DMA7_PERIPHERAL_MAP  0xffc00dec   /* DMA Channel 7 Peripheral Map Register */
353 #define                DMA7_CURR_X_COUNT  0xffc00df0   /* DMA Channel 7 Current X Count Register */
354 #define                DMA7_CURR_Y_COUNT  0xffc00df8   /* DMA Channel 7 Current Y Count Register */
355
356 /* DMA Channel 8 Registers */
357
358 #define               DMA8_NEXT_DESC_PTR  0xffc00e00   /* DMA Channel 8 Next Descriptor Pointer Register */
359 #define                  DMA8_START_ADDR  0xffc00e04   /* DMA Channel 8 Start Address Register */
360 #define                      DMA8_CONFIG  0xffc00e08   /* DMA Channel 8 Configuration Register */
361 #define                     DMA8_X_COUNT  0xffc00e10   /* DMA Channel 8 X Count Register */
362 #define                    DMA8_X_MODIFY  0xffc00e14   /* DMA Channel 8 X Modify Register */
363 #define                     DMA8_Y_COUNT  0xffc00e18   /* DMA Channel 8 Y Count Register */
364 #define                    DMA8_Y_MODIFY  0xffc00e1c   /* DMA Channel 8 Y Modify Register */
365 #define               DMA8_CURR_DESC_PTR  0xffc00e20   /* DMA Channel 8 Current Descriptor Pointer Register */
366 #define                   DMA8_CURR_ADDR  0xffc00e24   /* DMA Channel 8 Current Address Register */
367 #define                  DMA8_IRQ_STATUS  0xffc00e28   /* DMA Channel 8 Interrupt/Status Register */
368 #define              DMA8_PERIPHERAL_MAP  0xffc00e2c   /* DMA Channel 8 Peripheral Map Register */
369 #define                DMA8_CURR_X_COUNT  0xffc00e30   /* DMA Channel 8 Current X Count Register */
370 #define                DMA8_CURR_Y_COUNT  0xffc00e38   /* DMA Channel 8 Current Y Count Register */
371
372 /* DMA Channel 9 Registers */
373
374 #define               DMA9_NEXT_DESC_PTR  0xffc00e40   /* DMA Channel 9 Next Descriptor Pointer Register */
375 #define                  DMA9_START_ADDR  0xffc00e44   /* DMA Channel 9 Start Address Register */
376 #define                      DMA9_CONFIG  0xffc00e48   /* DMA Channel 9 Configuration Register */
377 #define                     DMA9_X_COUNT  0xffc00e50   /* DMA Channel 9 X Count Register */
378 #define                    DMA9_X_MODIFY  0xffc00e54   /* DMA Channel 9 X Modify Register */
379 #define                     DMA9_Y_COUNT  0xffc00e58   /* DMA Channel 9 Y Count Register */
380 #define                    DMA9_Y_MODIFY  0xffc00e5c   /* DMA Channel 9 Y Modify Register */
381 #define               DMA9_CURR_DESC_PTR  0xffc00e60   /* DMA Channel 9 Current Descriptor Pointer Register */
382 #define                   DMA9_CURR_ADDR  0xffc00e64   /* DMA Channel 9 Current Address Register */
383 #define                  DMA9_IRQ_STATUS  0xffc00e68   /* DMA Channel 9 Interrupt/Status Register */
384 #define              DMA9_PERIPHERAL_MAP  0xffc00e6c   /* DMA Channel 9 Peripheral Map Register */
385 #define                DMA9_CURR_X_COUNT  0xffc00e70   /* DMA Channel 9 Current X Count Register */
386 #define                DMA9_CURR_Y_COUNT  0xffc00e78   /* DMA Channel 9 Current Y Count Register */
387
388 /* DMA Channel 10 Registers */
389
390 #define              DMA10_NEXT_DESC_PTR  0xffc00e80   /* DMA Channel 10 Next Descriptor Pointer Register */
391 #define                 DMA10_START_ADDR  0xffc00e84   /* DMA Channel 10 Start Address Register */
392 #define                     DMA10_CONFIG  0xffc00e88   /* DMA Channel 10 Configuration Register */
393 #define                    DMA10_X_COUNT  0xffc00e90   /* DMA Channel 10 X Count Register */
394 #define                   DMA10_X_MODIFY  0xffc00e94   /* DMA Channel 10 X Modify Register */
395 #define                    DMA10_Y_COUNT  0xffc00e98   /* DMA Channel 10 Y Count Register */
396 #define                   DMA10_Y_MODIFY  0xffc00e9c   /* DMA Channel 10 Y Modify Register */
397 #define              DMA10_CURR_DESC_PTR  0xffc00ea0   /* DMA Channel 10 Current Descriptor Pointer Register */
398 #define                  DMA10_CURR_ADDR  0xffc00ea4   /* DMA Channel 10 Current Address Register */
399 #define                 DMA10_IRQ_STATUS  0xffc00ea8   /* DMA Channel 10 Interrupt/Status Register */
400 #define             DMA10_PERIPHERAL_MAP  0xffc00eac   /* DMA Channel 10 Peripheral Map Register */
401 #define               DMA10_CURR_X_COUNT  0xffc00eb0   /* DMA Channel 10 Current X Count Register */
402 #define               DMA10_CURR_Y_COUNT  0xffc00eb8   /* DMA Channel 10 Current Y Count Register */
403
404 /* DMA Channel 11 Registers */
405
406 #define              DMA11_NEXT_DESC_PTR  0xffc00ec0   /* DMA Channel 11 Next Descriptor Pointer Register */
407 #define                 DMA11_START_ADDR  0xffc00ec4   /* DMA Channel 11 Start Address Register */
408 #define                     DMA11_CONFIG  0xffc00ec8   /* DMA Channel 11 Configuration Register */
409 #define                    DMA11_X_COUNT  0xffc00ed0   /* DMA Channel 11 X Count Register */
410 #define                   DMA11_X_MODIFY  0xffc00ed4   /* DMA Channel 11 X Modify Register */
411 #define                    DMA11_Y_COUNT  0xffc00ed8   /* DMA Channel 11 Y Count Register */
412 #define                   DMA11_Y_MODIFY  0xffc00edc   /* DMA Channel 11 Y Modify Register */
413 #define              DMA11_CURR_DESC_PTR  0xffc00ee0   /* DMA Channel 11 Current Descriptor Pointer Register */
414 #define                  DMA11_CURR_ADDR  0xffc00ee4   /* DMA Channel 11 Current Address Register */
415 #define                 DMA11_IRQ_STATUS  0xffc00ee8   /* DMA Channel 11 Interrupt/Status Register */
416 #define             DMA11_PERIPHERAL_MAP  0xffc00eec   /* DMA Channel 11 Peripheral Map Register */
417 #define               DMA11_CURR_X_COUNT  0xffc00ef0   /* DMA Channel 11 Current X Count Register */
418 #define               DMA11_CURR_Y_COUNT  0xffc00ef8   /* DMA Channel 11 Current Y Count Register */
419
420 /* MDMA Stream 0 Registers */
421
422 #define            MDMA_D0_NEXT_DESC_PTR  0xffc00f00   /* Memory DMA Stream 0 Destination Next Descriptor Pointer Register */
423 #define               MDMA_D0_START_ADDR  0xffc00f04   /* Memory DMA Stream 0 Destination Start Address Register */
424 #define                   MDMA_D0_CONFIG  0xffc00f08   /* Memory DMA Stream 0 Destination Configuration Register */
425 #define                  MDMA_D0_X_COUNT  0xffc00f10   /* Memory DMA Stream 0 Destination X Count Register */
426 #define                 MDMA_D0_X_MODIFY  0xffc00f14   /* Memory DMA Stream 0 Destination X Modify Register */
427 #define                  MDMA_D0_Y_COUNT  0xffc00f18   /* Memory DMA Stream 0 Destination Y Count Register */
428 #define                 MDMA_D0_Y_MODIFY  0xffc00f1c   /* Memory DMA Stream 0 Destination Y Modify Register */
429 #define            MDMA_D0_CURR_DESC_PTR  0xffc00f20   /* Memory DMA Stream 0 Destination Current Descriptor Pointer Register */
430 #define                MDMA_D0_CURR_ADDR  0xffc00f24   /* Memory DMA Stream 0 Destination Current Address Register */
431 #define               MDMA_D0_IRQ_STATUS  0xffc00f28   /* Memory DMA Stream 0 Destination Interrupt/Status Register */
432 #define           MDMA_D0_PERIPHERAL_MAP  0xffc00f2c   /* Memory DMA Stream 0 Destination Peripheral Map Register */
433 #define             MDMA_D0_CURR_X_COUNT  0xffc00f30   /* Memory DMA Stream 0 Destination Current X Count Register */
434 #define             MDMA_D0_CURR_Y_COUNT  0xffc00f38   /* Memory DMA Stream 0 Destination Current Y Count Register */
435 #define            MDMA_S0_NEXT_DESC_PTR  0xffc00f40   /* Memory DMA Stream 0 Source Next Descriptor Pointer Register */
436 #define               MDMA_S0_START_ADDR  0xffc00f44   /* Memory DMA Stream 0 Source Start Address Register */
437 #define                   MDMA_S0_CONFIG  0xffc00f48   /* Memory DMA Stream 0 Source Configuration Register */
438 #define                  MDMA_S0_X_COUNT  0xffc00f50   /* Memory DMA Stream 0 Source X Count Register */
439 #define                 MDMA_S0_X_MODIFY  0xffc00f54   /* Memory DMA Stream 0 Source X Modify Register */
440 #define                  MDMA_S0_Y_COUNT  0xffc00f58   /* Memory DMA Stream 0 Source Y Count Register */
441 #define                 MDMA_S0_Y_MODIFY  0xffc00f5c   /* Memory DMA Stream 0 Source Y Modify Register */
442 #define            MDMA_S0_CURR_DESC_PTR  0xffc00f60   /* Memory DMA Stream 0 Source Current Descriptor Pointer Register */
443 #define                MDMA_S0_CURR_ADDR  0xffc00f64   /* Memory DMA Stream 0 Source Current Address Register */
444 #define               MDMA_S0_IRQ_STATUS  0xffc00f68   /* Memory DMA Stream 0 Source Interrupt/Status Register */
445 #define           MDMA_S0_PERIPHERAL_MAP  0xffc00f6c   /* Memory DMA Stream 0 Source Peripheral Map Register */
446 #define             MDMA_S0_CURR_X_COUNT  0xffc00f70   /* Memory DMA Stream 0 Source Current X Count Register */
447 #define             MDMA_S0_CURR_Y_COUNT  0xffc00f78   /* Memory DMA Stream 0 Source Current Y Count Register */
448
449 /* MDMA Stream 1 Registers */
450
451 #define            MDMA_D1_NEXT_DESC_PTR  0xffc00f80   /* Memory DMA Stream 1 Destination Next Descriptor Pointer Register */
452 #define               MDMA_D1_START_ADDR  0xffc00f84   /* Memory DMA Stream 1 Destination Start Address Register */
453 #define                   MDMA_D1_CONFIG  0xffc00f88   /* Memory DMA Stream 1 Destination Configuration Register */
454 #define                  MDMA_D1_X_COUNT  0xffc00f90   /* Memory DMA Stream 1 Destination X Count Register */
455 #define                 MDMA_D1_X_MODIFY  0xffc00f94   /* Memory DMA Stream 1 Destination X Modify Register */
456 #define                  MDMA_D1_Y_COUNT  0xffc00f98   /* Memory DMA Stream 1 Destination Y Count Register */
457 #define                 MDMA_D1_Y_MODIFY  0xffc00f9c   /* Memory DMA Stream 1 Destination Y Modify Register */
458 #define            MDMA_D1_CURR_DESC_PTR  0xffc00fa0   /* Memory DMA Stream 1 Destination Current Descriptor Pointer Register */
459 #define                MDMA_D1_CURR_ADDR  0xffc00fa4   /* Memory DMA Stream 1 Destination Current Address Register */
460 #define               MDMA_D1_IRQ_STATUS  0xffc00fa8   /* Memory DMA Stream 1 Destination Interrupt/Status Register */
461 #define           MDMA_D1_PERIPHERAL_MAP  0xffc00fac   /* Memory DMA Stream 1 Destination Peripheral Map Register */
462 #define             MDMA_D1_CURR_X_COUNT  0xffc00fb0   /* Memory DMA Stream 1 Destination Current X Count Register */
463 #define             MDMA_D1_CURR_Y_COUNT  0xffc00fb8   /* Memory DMA Stream 1 Destination Current Y Count Register */
464 #define            MDMA_S1_NEXT_DESC_PTR  0xffc00fc0   /* Memory DMA Stream 1 Source Next Descriptor Pointer Register */
465 #define               MDMA_S1_START_ADDR  0xffc00fc4   /* Memory DMA Stream 1 Source Start Address Register */
466 #define                   MDMA_S1_CONFIG  0xffc00fc8   /* Memory DMA Stream 1 Source Configuration Register */
467 #define                  MDMA_S1_X_COUNT  0xffc00fd0   /* Memory DMA Stream 1 Source X Count Register */
468 #define                 MDMA_S1_X_MODIFY  0xffc00fd4   /* Memory DMA Stream 1 Source X Modify Register */
469 #define                  MDMA_S1_Y_COUNT  0xffc00fd8   /* Memory DMA Stream 1 Source Y Count Register */
470 #define                 MDMA_S1_Y_MODIFY  0xffc00fdc   /* Memory DMA Stream 1 Source Y Modify Register */
471 #define            MDMA_S1_CURR_DESC_PTR  0xffc00fe0   /* Memory DMA Stream 1 Source Current Descriptor Pointer Register */
472 #define                MDMA_S1_CURR_ADDR  0xffc00fe4   /* Memory DMA Stream 1 Source Current Address Register */
473 #define               MDMA_S1_IRQ_STATUS  0xffc00fe8   /* Memory DMA Stream 1 Source Interrupt/Status Register */
474 #define           MDMA_S1_PERIPHERAL_MAP  0xffc00fec   /* Memory DMA Stream 1 Source Peripheral Map Register */
475 #define             MDMA_S1_CURR_X_COUNT  0xffc00ff0   /* Memory DMA Stream 1 Source Current X Count Register */
476 #define             MDMA_S1_CURR_Y_COUNT  0xffc00ff8   /* Memory DMA Stream 1 Source Current Y Count Register */
477
478 /* UART3 Registers */
479
480 #define                        UART3_DLL  0xffc03100   /* Divisor Latch Low Byte */
481 #define                        UART3_DLH  0xffc03104   /* Divisor Latch High Byte */
482 #define                       UART3_GCTL  0xffc03108   /* Global Control Register */
483 #define                        UART3_LCR  0xffc0310c   /* Line Control Register */
484 #define                        UART3_MCR  0xffc03110   /* Modem Control Register */
485 #define                        UART3_LSR  0xffc03114   /* Line Status Register */
486 #define                        UART3_MSR  0xffc03118   /* Modem Status Register */
487 #define                        UART3_SCR  0xffc0311c   /* Scratch Register */
488 #define                    UART3_IER_SET  0xffc03120   /* Interrupt Enable Register Set */
489 #define                  UART3_IER_CLEAR  0xffc03124   /* Interrupt Enable Register Clear */
490 #define                        UART3_THR  0xffc03128   /* Transmit Hold Register */
491 #define                        UART3_RBR  0xffc0312c   /* Receive Buffer Register */
492
493 /* EPPI1 Registers */
494
495 #define                     EPPI1_STATUS  0xffc01300   /* EPPI1 Status Register */
496 #define                     EPPI1_HCOUNT  0xffc01304   /* EPPI1 Horizontal Transfer Count Register */
497 #define                     EPPI1_HDELAY  0xffc01308   /* EPPI1 Horizontal Delay Count Register */
498 #define                     EPPI1_VCOUNT  0xffc0130c   /* EPPI1 Vertical Transfer Count Register */
499 #define                     EPPI1_VDELAY  0xffc01310   /* EPPI1 Vertical Delay Count Register */
500 #define                      EPPI1_FRAME  0xffc01314   /* EPPI1 Lines per Frame Register */
501 #define                       EPPI1_LINE  0xffc01318   /* EPPI1 Samples per Line Register */
502 #define                     EPPI1_CLKDIV  0xffc0131c   /* EPPI1 Clock Divide Register */
503 #define                    EPPI1_CONTROL  0xffc01320   /* EPPI1 Control Register */
504 #define                   EPPI1_FS1W_HBL  0xffc01324   /* EPPI1 FS1 Width Register / EPPI1 Horizontal Blanking Samples Per Line Register */
505 #define                  EPPI1_FS1P_AVPL  0xffc01328   /* EPPI1 FS1 Period Register / EPPI1 Active Video Samples Per Line Register */
506 #define                   EPPI1_FS2W_LVB  0xffc0132c   /* EPPI1 FS2 Width Register / EPPI1 Lines of Vertical Blanking Register */
507 #define                  EPPI1_FS2P_LAVF  0xffc01330   /* EPPI1 FS2 Period Register/ EPPI1 Lines of Active Video Per Field Register */
508 #define                       EPPI1_CLIP  0xffc01334   /* EPPI1 Clipping Register */
509
510 /* Port Interrupt 0 Registers (32-bit) */
511
512 #define                   PINT0_MASK_SET  0xffc01400   /* Pin Interrupt 0 Mask Set Register */
513 #define                 PINT0_MASK_CLEAR  0xffc01404   /* Pin Interrupt 0 Mask Clear Register */
514 #define                    PINT0_REQUEST  0xffc01408   /* Pin Interrupt 0 Interrupt Request Register */
515 #define                     PINT0_ASSIGN  0xffc0140c   /* Pin Interrupt 0 Port Assign Register */
516 #define                   PINT0_EDGE_SET  0xffc01410   /* Pin Interrupt 0 Edge-sensitivity Set Register */
517 #define                 PINT0_EDGE_CLEAR  0xffc01414   /* Pin Interrupt 0 Edge-sensitivity Clear Register */
518 #define                 PINT0_INVERT_SET  0xffc01418   /* Pin Interrupt 0 Inversion Set Register */
519 #define               PINT0_INVERT_CLEAR  0xffc0141c   /* Pin Interrupt 0 Inversion Clear Register */
520 #define                   PINT0_PINSTATE  0xffc01420   /* Pin Interrupt 0 Pin Status Register */
521 #define                      PINT0_LATCH  0xffc01424   /* Pin Interrupt 0 Latch Register */
522
523 /* Port Interrupt 1 Registers (32-bit) */
524
525 #define                   PINT1_MASK_SET  0xffc01430   /* Pin Interrupt 1 Mask Set Register */
526 #define                 PINT1_MASK_CLEAR  0xffc01434   /* Pin Interrupt 1 Mask Clear Register */
527 #define                    PINT1_REQUEST  0xffc01438   /* Pin Interrupt 1 Interrupt Request Register */
528 #define                     PINT1_ASSIGN  0xffc0143c   /* Pin Interrupt 1 Port Assign Register */
529 #define                   PINT1_EDGE_SET  0xffc01440   /* Pin Interrupt 1 Edge-sensitivity Set Register */
530 #define                 PINT1_EDGE_CLEAR  0xffc01444   /* Pin Interrupt 1 Edge-sensitivity Clear Register */
531 #define                 PINT1_INVERT_SET  0xffc01448   /* Pin Interrupt 1 Inversion Set Register */
532 #define               PINT1_INVERT_CLEAR  0xffc0144c   /* Pin Interrupt 1 Inversion Clear Register */
533 #define                   PINT1_PINSTATE  0xffc01450   /* Pin Interrupt 1 Pin Status Register */
534 #define                      PINT1_LATCH  0xffc01454   /* Pin Interrupt 1 Latch Register */
535
536 /* Port Interrupt 2 Registers (32-bit) */
537
538 #define                   PINT2_MASK_SET  0xffc01460   /* Pin Interrupt 2 Mask Set Register */
539 #define                 PINT2_MASK_CLEAR  0xffc01464   /* Pin Interrupt 2 Mask Clear Register */
540 #define                    PINT2_REQUEST  0xffc01468   /* Pin Interrupt 2 Interrupt Request Register */
541 #define                     PINT2_ASSIGN  0xffc0146c   /* Pin Interrupt 2 Port Assign Register */
542 #define                   PINT2_EDGE_SET  0xffc01470   /* Pin Interrupt 2 Edge-sensitivity Set Register */
543 #define                 PINT2_EDGE_CLEAR  0xffc01474   /* Pin Interrupt 2 Edge-sensitivity Clear Register */
544 #define                 PINT2_INVERT_SET  0xffc01478   /* Pin Interrupt 2 Inversion Set Register */
545 #define               PINT2_INVERT_CLEAR  0xffc0147c   /* Pin Interrupt 2 Inversion Clear Register */
546 #define                   PINT2_PINSTATE  0xffc01480   /* Pin Interrupt 2 Pin Status Register */
547 #define                      PINT2_LATCH  0xffc01484   /* Pin Interrupt 2 Latch Register */
548
549 /* Port Interrupt 3 Registers (32-bit) */
550
551 #define                   PINT3_MASK_SET  0xffc01490   /* Pin Interrupt 3 Mask Set Register */
552 #define                 PINT3_MASK_CLEAR  0xffc01494   /* Pin Interrupt 3 Mask Clear Register */
553 #define                    PINT3_REQUEST  0xffc01498   /* Pin Interrupt 3 Interrupt Request Register */
554 #define                     PINT3_ASSIGN  0xffc0149c   /* Pin Interrupt 3 Port Assign Register */
555 #define                   PINT3_EDGE_SET  0xffc014a0   /* Pin Interrupt 3 Edge-sensitivity Set Register */
556 #define                 PINT3_EDGE_CLEAR  0xffc014a4   /* Pin Interrupt 3 Edge-sensitivity Clear Register */
557 #define                 PINT3_INVERT_SET  0xffc014a8   /* Pin Interrupt 3 Inversion Set Register */
558 #define               PINT3_INVERT_CLEAR  0xffc014ac   /* Pin Interrupt 3 Inversion Clear Register */
559 #define                   PINT3_PINSTATE  0xffc014b0   /* Pin Interrupt 3 Pin Status Register */
560 #define                      PINT3_LATCH  0xffc014b4   /* Pin Interrupt 3 Latch Register */
561
562 /* Port A Registers */
563
564 #define                        PORTA_FER  0xffc014c0   /* Function Enable Register */
565 #define                            PORTA  0xffc014c4   /* GPIO Data Register */
566 #define                        PORTA_SET  0xffc014c8   /* GPIO Data Set Register */
567 #define                      PORTA_CLEAR  0xffc014cc   /* GPIO Data Clear Register */
568 #define                    PORTA_DIR_SET  0xffc014d0   /* GPIO Direction Set Register */
569 #define                  PORTA_DIR_CLEAR  0xffc014d4   /* GPIO Direction Clear Register */
570 #define                       PORTA_INEN  0xffc014d8   /* GPIO Input Enable Register */
571 #define                        PORTA_MUX  0xffc014dc   /* Multiplexer Control Register */
572
573 /* Port B Registers */
574
575 #define                        PORTB_FER  0xffc014e0   /* Function Enable Register */
576 #define                            PORTB  0xffc014e4   /* GPIO Data Register */
577 #define                        PORTB_SET  0xffc014e8   /* GPIO Data Set Register */
578 #define                      PORTB_CLEAR  0xffc014ec   /* GPIO Data Clear Register */
579 #define                    PORTB_DIR_SET  0xffc014f0   /* GPIO Direction Set Register */
580 #define                  PORTB_DIR_CLEAR  0xffc014f4   /* GPIO Direction Clear Register */
581 #define                       PORTB_INEN  0xffc014f8   /* GPIO Input Enable Register */
582 #define                        PORTB_MUX  0xffc014fc   /* Multiplexer Control Register */
583
584 /* Port C Registers */
585
586 #define                        PORTC_FER  0xffc01500   /* Function Enable Register */
587 #define                            PORTC  0xffc01504   /* GPIO Data Register */
588 #define                        PORTC_SET  0xffc01508   /* GPIO Data Set Register */
589 #define                      PORTC_CLEAR  0xffc0150c   /* GPIO Data Clear Register */
590 #define                    PORTC_DIR_SET  0xffc01510   /* GPIO Direction Set Register */
591 #define                  PORTC_DIR_CLEAR  0xffc01514   /* GPIO Direction Clear Register */
592 #define                       PORTC_INEN  0xffc01518   /* GPIO Input Enable Register */
593 #define                        PORTC_MUX  0xffc0151c   /* Multiplexer Control Register */
594
595 /* Port D Registers */
596
597 #define                        PORTD_FER  0xffc01520   /* Function Enable Register */
598 #define                            PORTD  0xffc01524   /* GPIO Data Register */
599 #define                        PORTD_SET  0xffc01528   /* GPIO Data Set Register */
600 #define                      PORTD_CLEAR  0xffc0152c   /* GPIO Data Clear Register */
601 #define                    PORTD_DIR_SET  0xffc01530   /* GPIO Direction Set Register */
602 #define                  PORTD_DIR_CLEAR  0xffc01534   /* GPIO Direction Clear Register */
603 #define                       PORTD_INEN  0xffc01538   /* GPIO Input Enable Register */
604 #define                        PORTD_MUX  0xffc0153c   /* Multiplexer Control Register */
605
606 /* Port E Registers */
607
608 #define                        PORTE_FER  0xffc01540   /* Function Enable Register */
609 #define                            PORTE  0xffc01544   /* GPIO Data Register */
610 #define                        PORTE_SET  0xffc01548   /* GPIO Data Set Register */
611 #define                      PORTE_CLEAR  0xffc0154c   /* GPIO Data Clear Register */
612 #define                    PORTE_DIR_SET  0xffc01550   /* GPIO Direction Set Register */
613 #define                  PORTE_DIR_CLEAR  0xffc01554   /* GPIO Direction Clear Register */
614 #define                       PORTE_INEN  0xffc01558   /* GPIO Input Enable Register */
615 #define                        PORTE_MUX  0xffc0155c   /* Multiplexer Control Register */
616
617 /* Port F Registers */
618
619 #define                        PORTF_FER  0xffc01560   /* Function Enable Register */
620 #define                            PORTF  0xffc01564   /* GPIO Data Register */
621 #define                        PORTF_SET  0xffc01568   /* GPIO Data Set Register */
622 #define                      PORTF_CLEAR  0xffc0156c   /* GPIO Data Clear Register */
623 #define                    PORTF_DIR_SET  0xffc01570   /* GPIO Direction Set Register */
624 #define                  PORTF_DIR_CLEAR  0xffc01574   /* GPIO Direction Clear Register */
625 #define                       PORTF_INEN  0xffc01578   /* GPIO Input Enable Register */
626 #define                        PORTF_MUX  0xffc0157c   /* Multiplexer Control Register */
627
628 /* Port G Registers */
629
630 #define                        PORTG_FER  0xffc01580   /* Function Enable Register */
631 #define                            PORTG  0xffc01584   /* GPIO Data Register */
632 #define                        PORTG_SET  0xffc01588   /* GPIO Data Set Register */
633 #define                      PORTG_CLEAR  0xffc0158c   /* GPIO Data Clear Register */
634 #define                    PORTG_DIR_SET  0xffc01590   /* GPIO Direction Set Register */
635 #define                  PORTG_DIR_CLEAR  0xffc01594   /* GPIO Direction Clear Register */
636 #define                       PORTG_INEN  0xffc01598   /* GPIO Input Enable Register */
637 #define                        PORTG_MUX  0xffc0159c   /* Multiplexer Control Register */
638
639 /* Port H Registers */
640
641 #define                        PORTH_FER  0xffc015a0   /* Function Enable Register */
642 #define                            PORTH  0xffc015a4   /* GPIO Data Register */
643 #define                        PORTH_SET  0xffc015a8   /* GPIO Data Set Register */
644 #define                      PORTH_CLEAR  0xffc015ac   /* GPIO Data Clear Register */
645 #define                    PORTH_DIR_SET  0xffc015b0   /* GPIO Direction Set Register */
646 #define                  PORTH_DIR_CLEAR  0xffc015b4   /* GPIO Direction Clear Register */
647 #define                       PORTH_INEN  0xffc015b8   /* GPIO Input Enable Register */
648 #define                        PORTH_MUX  0xffc015bc   /* Multiplexer Control Register */
649
650 /* Port I Registers */
651
652 #define                        PORTI_FER  0xffc015c0   /* Function Enable Register */
653 #define                            PORTI  0xffc015c4   /* GPIO Data Register */
654 #define                        PORTI_SET  0xffc015c8   /* GPIO Data Set Register */
655 #define                      PORTI_CLEAR  0xffc015cc   /* GPIO Data Clear Register */
656 #define                    PORTI_DIR_SET  0xffc015d0   /* GPIO Direction Set Register */
657 #define                  PORTI_DIR_CLEAR  0xffc015d4   /* GPIO Direction Clear Register */
658 #define                       PORTI_INEN  0xffc015d8   /* GPIO Input Enable Register */
659 #define                        PORTI_MUX  0xffc015dc   /* Multiplexer Control Register */
660
661 /* Port J Registers */
662
663 #define                        PORTJ_FER  0xffc015e0   /* Function Enable Register */
664 #define                            PORTJ  0xffc015e4   /* GPIO Data Register */
665 #define                        PORTJ_SET  0xffc015e8   /* GPIO Data Set Register */
666 #define                      PORTJ_CLEAR  0xffc015ec   /* GPIO Data Clear Register */
667 #define                    PORTJ_DIR_SET  0xffc015f0   /* GPIO Direction Set Register */
668 #define                  PORTJ_DIR_CLEAR  0xffc015f4   /* GPIO Direction Clear Register */
669 #define                       PORTJ_INEN  0xffc015f8   /* GPIO Input Enable Register */
670 #define                        PORTJ_MUX  0xffc015fc   /* Multiplexer Control Register */
671
672 /* PWM Timer Registers */
673
674 #define                    TIMER0_CONFIG  0xffc01600   /* Timer 0 Configuration Register */
675 #define                   TIMER0_COUNTER  0xffc01604   /* Timer 0 Counter Register */
676 #define                    TIMER0_PERIOD  0xffc01608   /* Timer 0 Period Register */
677 #define                     TIMER0_WIDTH  0xffc0160c   /* Timer 0 Width Register */
678 #define                    TIMER1_CONFIG  0xffc01610   /* Timer 1 Configuration Register */
679 #define                   TIMER1_COUNTER  0xffc01614   /* Timer 1 Counter Register */
680 #define                    TIMER1_PERIOD  0xffc01618   /* Timer 1 Period Register */
681 #define                     TIMER1_WIDTH  0xffc0161c   /* Timer 1 Width Register */
682 #define                    TIMER2_CONFIG  0xffc01620   /* Timer 2 Configuration Register */
683 #define                   TIMER2_COUNTER  0xffc01624   /* Timer 2 Counter Register */
684 #define                    TIMER2_PERIOD  0xffc01628   /* Timer 2 Period Register */
685 #define                     TIMER2_WIDTH  0xffc0162c   /* Timer 2 Width Register */
686 #define                    TIMER3_CONFIG  0xffc01630   /* Timer 3 Configuration Register */
687 #define                   TIMER3_COUNTER  0xffc01634   /* Timer 3 Counter Register */
688 #define                    TIMER3_PERIOD  0xffc01638   /* Timer 3 Period Register */
689 #define                     TIMER3_WIDTH  0xffc0163c   /* Timer 3 Width Register */
690 #define                    TIMER4_CONFIG  0xffc01640   /* Timer 4 Configuration Register */
691 #define                   TIMER4_COUNTER  0xffc01644   /* Timer 4 Counter Register */
692 #define                    TIMER4_PERIOD  0xffc01648   /* Timer 4 Period Register */
693 #define                     TIMER4_WIDTH  0xffc0164c   /* Timer 4 Width Register */
694 #define                    TIMER5_CONFIG  0xffc01650   /* Timer 5 Configuration Register */
695 #define                   TIMER5_COUNTER  0xffc01654   /* Timer 5 Counter Register */
696 #define                    TIMER5_PERIOD  0xffc01658   /* Timer 5 Period Register */
697 #define                     TIMER5_WIDTH  0xffc0165c   /* Timer 5 Width Register */
698 #define                    TIMER6_CONFIG  0xffc01660   /* Timer 6 Configuration Register */
699 #define                   TIMER6_COUNTER  0xffc01664   /* Timer 6 Counter Register */
700 #define                    TIMER6_PERIOD  0xffc01668   /* Timer 6 Period Register */
701 #define                     TIMER6_WIDTH  0xffc0166c   /* Timer 6 Width Register */
702 #define                    TIMER7_CONFIG  0xffc01670   /* Timer 7 Configuration Register */
703 #define                   TIMER7_COUNTER  0xffc01674   /* Timer 7 Counter Register */
704 #define                    TIMER7_PERIOD  0xffc01678   /* Timer 7 Period Register */
705 #define                     TIMER7_WIDTH  0xffc0167c   /* Timer 7 Width Register */
706
707 /* Timer Group of 8 */
708
709 #define                    TIMER_ENABLE0  0xffc01680   /* Timer Group of 8 Enable Register */
710 #define                   TIMER_DISABLE0  0xffc01684   /* Timer Group of 8 Disable Register */
711 #define                    TIMER_STATUS0  0xffc01688   /* Timer Group of 8 Status Register */
712
713 /* DMAC1 Registers */
714
715 #define                      DMAC1_TCPER  0xffc01b0c   /* DMA Controller 1 Traffic Control Periods Register */
716 #define                      DMAC1_TCCNT  0xffc01b10   /* DMA Controller 1 Current Counts Register */
717
718 /* DMA Channel 12 Registers */
719
720 #define              DMA12_NEXT_DESC_PTR  0xffc01c00   /* DMA Channel 12 Next Descriptor Pointer Register */
721 #define                 DMA12_START_ADDR  0xffc01c04   /* DMA Channel 12 Start Address Register */
722 #define                     DMA12_CONFIG  0xffc01c08   /* DMA Channel 12 Configuration Register */
723 #define                    DMA12_X_COUNT  0xffc01c10   /* DMA Channel 12 X Count Register */
724 #define                   DMA12_X_MODIFY  0xffc01c14   /* DMA Channel 12 X Modify Register */
725 #define                    DMA12_Y_COUNT  0xffc01c18   /* DMA Channel 12 Y Count Register */
726 #define                   DMA12_Y_MODIFY  0xffc01c1c   /* DMA Channel 12 Y Modify Register */
727 #define              DMA12_CURR_DESC_PTR  0xffc01c20   /* DMA Channel 12 Current Descriptor Pointer Register */
728 #define                  DMA12_CURR_ADDR  0xffc01c24   /* DMA Channel 12 Current Address Register */
729 #define                 DMA12_IRQ_STATUS  0xffc01c28   /* DMA Channel 12 Interrupt/Status Register */
730 #define             DMA12_PERIPHERAL_MAP  0xffc01c2c   /* DMA Channel 12 Peripheral Map Register */
731 #define               DMA12_CURR_X_COUNT  0xffc01c30   /* DMA Channel 12 Current X Count Register */
732 #define               DMA12_CURR_Y_COUNT  0xffc01c38   /* DMA Channel 12 Current Y Count Register */
733
734 /* DMA Channel 13 Registers */
735
736 #define              DMA13_NEXT_DESC_PTR  0xffc01c40   /* DMA Channel 13 Next Descriptor Pointer Register */
737 #define                 DMA13_START_ADDR  0xffc01c44   /* DMA Channel 13 Start Address Register */
738 #define                     DMA13_CONFIG  0xffc01c48   /* DMA Channel 13 Configuration Register */
739 #define                    DMA13_X_COUNT  0xffc01c50   /* DMA Channel 13 X Count Register */
740 #define                   DMA13_X_MODIFY  0xffc01c54   /* DMA Channel 13 X Modify Register */
741 #define                    DMA13_Y_COUNT  0xffc01c58   /* DMA Channel 13 Y Count Register */
742 #define                   DMA13_Y_MODIFY  0xffc01c5c   /* DMA Channel 13 Y Modify Register */
743 #define              DMA13_CURR_DESC_PTR  0xffc01c60   /* DMA Channel 13 Current Descriptor Pointer Register */
744 #define                  DMA13_CURR_ADDR  0xffc01c64   /* DMA Channel 13 Current Address Register */
745 #define                 DMA13_IRQ_STATUS  0xffc01c68   /* DMA Channel 13 Interrupt/Status Register */
746 #define             DMA13_PERIPHERAL_MAP  0xffc01c6c   /* DMA Channel 13 Peripheral Map Register */
747 #define               DMA13_CURR_X_COUNT  0xffc01c70   /* DMA Channel 13 Current X Count Register */
748 #define               DMA13_CURR_Y_COUNT  0xffc01c78   /* DMA Channel 13 Current Y Count Register */
749
750 /* DMA Channel 14 Registers */
751
752 #define              DMA14_NEXT_DESC_PTR  0xffc01c80   /* DMA Channel 14 Next Descriptor Pointer Register */
753 #define                 DMA14_START_ADDR  0xffc01c84   /* DMA Channel 14 Start Address Register */
754 #define                     DMA14_CONFIG  0xffc01c88   /* DMA Channel 14 Configuration Register */
755 #define                    DMA14_X_COUNT  0xffc01c90   /* DMA Channel 14 X Count Register */
756 #define                   DMA14_X_MODIFY  0xffc01c94   /* DMA Channel 14 X Modify Register */
757 #define                    DMA14_Y_COUNT  0xffc01c98   /* DMA Channel 14 Y Count Register */
758 #define                   DMA14_Y_MODIFY  0xffc01c9c   /* DMA Channel 14 Y Modify Register */
759 #define              DMA14_CURR_DESC_PTR  0xffc01ca0   /* DMA Channel 14 Current Descriptor Pointer Register */
760 #define                  DMA14_CURR_ADDR  0xffc01ca4   /* DMA Channel 14 Current Address Register */
761 #define                 DMA14_IRQ_STATUS  0xffc01ca8   /* DMA Channel 14 Interrupt/Status Register */
762 #define             DMA14_PERIPHERAL_MAP  0xffc01cac   /* DMA Channel 14 Peripheral Map Register */
763 #define               DMA14_CURR_X_COUNT  0xffc01cb0   /* DMA Channel 14 Current X Count Register */
764 #define               DMA14_CURR_Y_COUNT  0xffc01cb8   /* DMA Channel 14 Current Y Count Register */
765
766 /* DMA Channel 15 Registers */
767
768 #define              DMA15_NEXT_DESC_PTR  0xffc01cc0   /* DMA Channel 15 Next Descriptor Pointer Register */
769 #define                 DMA15_START_ADDR  0xffc01cc4   /* DMA Channel 15 Start Address Register */
770 #define                     DMA15_CONFIG  0xffc01cc8   /* DMA Channel 15 Configuration Register */
771 #define                    DMA15_X_COUNT  0xffc01cd0   /* DMA Channel 15 X Count Register */
772 #define                   DMA15_X_MODIFY  0xffc01cd4   /* DMA Channel 15 X Modify Register */
773 #define                    DMA15_Y_COUNT  0xffc01cd8   /* DMA Channel 15 Y Count Register */
774 #define                   DMA15_Y_MODIFY  0xffc01cdc   /* DMA Channel 15 Y Modify Register */
775 #define              DMA15_CURR_DESC_PTR  0xffc01ce0   /* DMA Channel 15 Current Descriptor Pointer Register */
776 #define                  DMA15_CURR_ADDR  0xffc01ce4   /* DMA Channel 15 Current Address Register */
777 #define                 DMA15_IRQ_STATUS  0xffc01ce8   /* DMA Channel 15 Interrupt/Status Register */
778 #define             DMA15_PERIPHERAL_MAP  0xffc01cec   /* DMA Channel 15 Peripheral Map Register */
779 #define               DMA15_CURR_X_COUNT  0xffc01cf0   /* DMA Channel 15 Current X Count Register */
780 #define               DMA15_CURR_Y_COUNT  0xffc01cf8   /* DMA Channel 15 Current Y Count Register */
781
782 /* DMA Channel 16 Registers */
783
784 #define              DMA16_NEXT_DESC_PTR  0xffc01d00   /* DMA Channel 16 Next Descriptor Pointer Register */
785 #define                 DMA16_START_ADDR  0xffc01d04   /* DMA Channel 16 Start Address Register */
786 #define                     DMA16_CONFIG  0xffc01d08   /* DMA Channel 16 Configuration Register */
787 #define                    DMA16_X_COUNT  0xffc01d10   /* DMA Channel 16 X Count Register */
788 #define                   DMA16_X_MODIFY  0xffc01d14   /* DMA Channel 16 X Modify Register */
789 #define                    DMA16_Y_COUNT  0xffc01d18   /* DMA Channel 16 Y Count Register */
790 #define                   DMA16_Y_MODIFY  0xffc01d1c   /* DMA Channel 16 Y Modify Register */
791 #define              DMA16_CURR_DESC_PTR  0xffc01d20   /* DMA Channel 16 Current Descriptor Pointer Register */
792 #define                  DMA16_CURR_ADDR  0xffc01d24   /* DMA Channel 16 Current Address Register */
793 #define                 DMA16_IRQ_STATUS  0xffc01d28   /* DMA Channel 16 Interrupt/Status Register */
794 #define             DMA16_PERIPHERAL_MAP  0xffc01d2c   /* DMA Channel 16 Peripheral Map Register */
795 #define               DMA16_CURR_X_COUNT  0xffc01d30   /* DMA Channel 16 Current X Count Register */
796 #define               DMA16_CURR_Y_COUNT  0xffc01d38   /* DMA Channel 16 Current Y Count Register */
797
798 /* DMA Channel 17 Registers */
799
800 #define              DMA17_NEXT_DESC_PTR  0xffc01d40   /* DMA Channel 17 Next Descriptor Pointer Register */
801 #define                 DMA17_START_ADDR  0xffc01d44   /* DMA Channel 17 Start Address Register */
802 #define                     DMA17_CONFIG  0xffc01d48   /* DMA Channel 17 Configuration Register */
803 #define                    DMA17_X_COUNT  0xffc01d50   /* DMA Channel 17 X Count Register */
804 #define                   DMA17_X_MODIFY  0xffc01d54   /* DMA Channel 17 X Modify Register */
805 #define                    DMA17_Y_COUNT  0xffc01d58   /* DMA Channel 17 Y Count Register */
806 #define                   DMA17_Y_MODIFY  0xffc01d5c   /* DMA Channel 17 Y Modify Register */
807 #define              DMA17_CURR_DESC_PTR  0xffc01d60   /* DMA Channel 17 Current Descriptor Pointer Register */
808 #define                  DMA17_CURR_ADDR  0xffc01d64   /* DMA Channel 17 Current Address Register */
809 #define                 DMA17_IRQ_STATUS  0xffc01d68   /* DMA Channel 17 Interrupt/Status Register */
810 #define             DMA17_PERIPHERAL_MAP  0xffc01d6c   /* DMA Channel 17 Peripheral Map Register */
811 #define               DMA17_CURR_X_COUNT  0xffc01d70   /* DMA Channel 17 Current X Count Register */
812 #define               DMA17_CURR_Y_COUNT  0xffc01d78   /* DMA Channel 17 Current Y Count Register */
813
814 /* DMA Channel 18 Registers */
815
816 #define              DMA18_NEXT_DESC_PTR  0xffc01d80   /* DMA Channel 18 Next Descriptor Pointer Register */
817 #define                 DMA18_START_ADDR  0xffc01d84   /* DMA Channel 18 Start Address Register */
818 #define                     DMA18_CONFIG  0xffc01d88   /* DMA Channel 18 Configuration Register */
819 #define                    DMA18_X_COUNT  0xffc01d90   /* DMA Channel 18 X Count Register */
820 #define                   DMA18_X_MODIFY  0xffc01d94   /* DMA Channel 18 X Modify Register */
821 #define                    DMA18_Y_COUNT  0xffc01d98   /* DMA Channel 18 Y Count Register */
822 #define                   DMA18_Y_MODIFY  0xffc01d9c   /* DMA Channel 18 Y Modify Register */
823 #define              DMA18_CURR_DESC_PTR  0xffc01da0   /* DMA Channel 18 Current Descriptor Pointer Register */
824 #define                  DMA18_CURR_ADDR  0xffc01da4   /* DMA Channel 18 Current Address Register */
825 #define                 DMA18_IRQ_STATUS  0xffc01da8   /* DMA Channel 18 Interrupt/Status Register */
826 #define             DMA18_PERIPHERAL_MAP  0xffc01dac   /* DMA Channel 18 Peripheral Map Register */
827 #define               DMA18_CURR_X_COUNT  0xffc01db0   /* DMA Channel 18 Current X Count Register */
828 #define               DMA18_CURR_Y_COUNT  0xffc01db8   /* DMA Channel 18 Current Y Count Register */
829
830 /* DMA Channel 19 Registers */
831
832 #define              DMA19_NEXT_DESC_PTR  0xffc01dc0   /* DMA Channel 19 Next Descriptor Pointer Register */
833 #define                 DMA19_START_ADDR  0xffc01dc4   /* DMA Channel 19 Start Address Register */
834 #define                     DMA19_CONFIG  0xffc01dc8   /* DMA Channel 19 Configuration Register */
835 #define                    DMA19_X_COUNT  0xffc01dd0   /* DMA Channel 19 X Count Register */
836 #define                   DMA19_X_MODIFY  0xffc01dd4   /* DMA Channel 19 X Modify Register */
837 #define                    DMA19_Y_COUNT  0xffc01dd8   /* DMA Channel 19 Y Count Register */
838 #define                   DMA19_Y_MODIFY  0xffc01ddc   /* DMA Channel 19 Y Modify Register */
839 #define              DMA19_CURR_DESC_PTR  0xffc01de0   /* DMA Channel 19 Current Descriptor Pointer Register */
840 #define                  DMA19_CURR_ADDR  0xffc01de4   /* DMA Channel 19 Current Address Register */
841 #define                 DMA19_IRQ_STATUS  0xffc01de8   /* DMA Channel 19 Interrupt/Status Register */
842 #define             DMA19_PERIPHERAL_MAP  0xffc01dec   /* DMA Channel 19 Peripheral Map Register */
843 #define               DMA19_CURR_X_COUNT  0xffc01df0   /* DMA Channel 19 Current X Count Register */
844 #define               DMA19_CURR_Y_COUNT  0xffc01df8   /* DMA Channel 19 Current Y Count Register */
845
846 /* DMA Channel 20 Registers */
847
848 #define              DMA20_NEXT_DESC_PTR  0xffc01e00   /* DMA Channel 20 Next Descriptor Pointer Register */
849 #define                 DMA20_START_ADDR  0xffc01e04   /* DMA Channel 20 Start Address Register */
850 #define                     DMA20_CONFIG  0xffc01e08   /* DMA Channel 20 Configuration Register */
851 #define                    DMA20_X_COUNT  0xffc01e10   /* DMA Channel 20 X Count Register */
852 #define                   DMA20_X_MODIFY  0xffc01e14   /* DMA Channel 20 X Modify Register */
853 #define                    DMA20_Y_COUNT  0xffc01e18   /* DMA Channel 20 Y Count Register */
854 #define                   DMA20_Y_MODIFY  0xffc01e1c   /* DMA Channel 20 Y Modify Register */
855 #define              DMA20_CURR_DESC_PTR  0xffc01e20   /* DMA Channel 20 Current Descriptor Pointer Register */
856 #define                  DMA20_CURR_ADDR  0xffc01e24   /* DMA Channel 20 Current Address Register */
857 #define                 DMA20_IRQ_STATUS  0xffc01e28   /* DMA Channel 20 Interrupt/Status Register */
858 #define             DMA20_PERIPHERAL_MAP  0xffc01e2c   /* DMA Channel 20 Peripheral Map Register */
859 #define               DMA20_CURR_X_COUNT  0xffc01e30   /* DMA Channel 20 Current X Count Register */
860 #define               DMA20_CURR_Y_COUNT  0xffc01e38   /* DMA Channel 20 Current Y Count Register */
861
862 /* DMA Channel 21 Registers */
863
864 #define              DMA21_NEXT_DESC_PTR  0xffc01e40   /* DMA Channel 21 Next Descriptor Pointer Register */
865 #define                 DMA21_START_ADDR  0xffc01e44   /* DMA Channel 21 Start Address Register */
866 #define                     DMA21_CONFIG  0xffc01e48   /* DMA Channel 21 Configuration Register */
867 #define                    DMA21_X_COUNT  0xffc01e50   /* DMA Channel 21 X Count Register */
868 #define                   DMA21_X_MODIFY  0xffc01e54   /* DMA Channel 21 X Modify Register */
869 #define                    DMA21_Y_COUNT  0xffc01e58   /* DMA Channel 21 Y Count Register */
870 #define                   DMA21_Y_MODIFY  0xffc01e5c   /* DMA Channel 21 Y Modify Register */
871 #define              DMA21_CURR_DESC_PTR  0xffc01e60   /* DMA Channel 21 Current Descriptor Pointer Register */
872 #define                  DMA21_CURR_ADDR  0xffc01e64   /* DMA Channel 21 Current Address Register */
873 #define                 DMA21_IRQ_STATUS  0xffc01e68   /* DMA Channel 21 Interrupt/Status Register */
874 #define             DMA21_PERIPHERAL_MAP  0xffc01e6c   /* DMA Channel 21 Peripheral Map Register */
875 #define               DMA21_CURR_X_COUNT  0xffc01e70   /* DMA Channel 21 Current X Count Register */
876 #define               DMA21_CURR_Y_COUNT  0xffc01e78   /* DMA Channel 21 Current Y Count Register */
877
878 /* DMA Channel 22 Registers */
879
880 #define              DMA22_NEXT_DESC_PTR  0xffc01e80   /* DMA Channel 22 Next Descriptor Pointer Register */
881 #define                 DMA22_START_ADDR  0xffc01e84   /* DMA Channel 22 Start Address Register */
882 #define                     DMA22_CONFIG  0xffc01e88   /* DMA Channel 22 Configuration Register */
883 #define                    DMA22_X_COUNT  0xffc01e90   /* DMA Channel 22 X Count Register */
884 #define                   DMA22_X_MODIFY  0xffc01e94   /* DMA Channel 22 X Modify Register */
885 #define                    DMA22_Y_COUNT  0xffc01e98   /* DMA Channel 22 Y Count Register */
886 #define                   DMA22_Y_MODIFY  0xffc01e9c   /* DMA Channel 22 Y Modify Register */
887 #define              DMA22_CURR_DESC_PTR  0xffc01ea0   /* DMA Channel 22 Current Descriptor Pointer Register */
888 #define                  DMA22_CURR_ADDR  0xffc01ea4   /* DMA Channel 22 Current Address Register */
889 #define                 DMA22_IRQ_STATUS  0xffc01ea8   /* DMA Channel 22 Interrupt/Status Register */
890 #define             DMA22_PERIPHERAL_MAP  0xffc01eac   /* DMA Channel 22 Peripheral Map Register */
891 #define               DMA22_CURR_X_COUNT  0xffc01eb0   /* DMA Channel 22 Current X Count Register */
892 #define               DMA22_CURR_Y_COUNT  0xffc01eb8   /* DMA Channel 22 Current Y Count Register */
893
894 /* DMA Channel 23 Registers */
895
896 #define              DMA23_NEXT_DESC_PTR  0xffc01ec0   /* DMA Channel 23 Next Descriptor Pointer Register */
897 #define                 DMA23_START_ADDR  0xffc01ec4   /* DMA Channel 23 Start Address Register */
898 #define                     DMA23_CONFIG  0xffc01ec8   /* DMA Channel 23 Configuration Register */
899 #define                    DMA23_X_COUNT  0xffc01ed0   /* DMA Channel 23 X Count Register */
900 #define                   DMA23_X_MODIFY  0xffc01ed4   /* DMA Channel 23 X Modify Register */
901 #define                    DMA23_Y_COUNT  0xffc01ed8   /* DMA Channel 23 Y Count Register */
902 #define                   DMA23_Y_MODIFY  0xffc01edc   /* DMA Channel 23 Y Modify Register */
903 #define              DMA23_CURR_DESC_PTR  0xffc01ee0   /* DMA Channel 23 Current Descriptor Pointer Register */
904 #define                  DMA23_CURR_ADDR  0xffc01ee4   /* DMA Channel 23 Current Address Register */
905 #define                 DMA23_IRQ_STATUS  0xffc01ee8   /* DMA Channel 23 Interrupt/Status Register */
906 #define             DMA23_PERIPHERAL_MAP  0xffc01eec   /* DMA Channel 23 Peripheral Map Register */
907 #define               DMA23_CURR_X_COUNT  0xffc01ef0   /* DMA Channel 23 Current X Count Register */
908 #define               DMA23_CURR_Y_COUNT  0xffc01ef8   /* DMA Channel 23 Current Y Count Register */
909
910 /* MDMA Stream 2 Registers */
911
912 #define            MDMA_D2_NEXT_DESC_PTR  0xffc01f00   /* Memory DMA Stream 2 Destination Next Descriptor Pointer Register */
913 #define               MDMA_D2_START_ADDR  0xffc01f04   /* Memory DMA Stream 2 Destination Start Address Register */
914 #define                   MDMA_D2_CONFIG  0xffc01f08   /* Memory DMA Stream 2 Destination Configuration Register */
915 #define                  MDMA_D2_X_COUNT  0xffc01f10   /* Memory DMA Stream 2 Destination X Count Register */
916 #define                 MDMA_D2_X_MODIFY  0xffc01f14   /* Memory DMA Stream 2 Destination X Modify Register */
917 #define                  MDMA_D2_Y_COUNT  0xffc01f18   /* Memory DMA Stream 2 Destination Y Count Register */
918 #define                 MDMA_D2_Y_MODIFY  0xffc01f1c   /* Memory DMA Stream 2 Destination Y Modify Register */
919 #define            MDMA_D2_CURR_DESC_PTR  0xffc01f20   /* Memory DMA Stream 2 Destination Current Descriptor Pointer Register */
920 #define                MDMA_D2_CURR_ADDR  0xffc01f24   /* Memory DMA Stream 2 Destination Current Address Register */
921 #define               MDMA_D2_IRQ_STATUS  0xffc01f28   /* Memory DMA Stream 2 Destination Interrupt/Status Register */
922 #define           MDMA_D2_PERIPHERAL_MAP  0xffc01f2c   /* Memory DMA Stream 2 Destination Peripheral Map Register */
923 #define             MDMA_D2_CURR_X_COUNT  0xffc01f30   /* Memory DMA Stream 2 Destination Current X Count Register */
924 #define             MDMA_D2_CURR_Y_COUNT  0xffc01f38   /* Memory DMA Stream 2 Destination Current Y Count Register */
925 #define            MDMA_S2_NEXT_DESC_PTR  0xffc01f40   /* Memory DMA Stream 2 Source Next Descriptor Pointer Register */
926 #define               MDMA_S2_START_ADDR  0xffc01f44   /* Memory DMA Stream 2 Source Start Address Register */
927 #define                   MDMA_S2_CONFIG  0xffc01f48   /* Memory DMA Stream 2 Source Configuration Register */
928 #define                  MDMA_S2_X_COUNT  0xffc01f50   /* Memory DMA Stream 2 Source X Count Register */
929 #define                 MDMA_S2_X_MODIFY  0xffc01f54   /* Memory DMA Stream 2 Source X Modify Register */
930 #define                  MDMA_S2_Y_COUNT  0xffc01f58   /* Memory DMA Stream 2 Source Y Count Register */
931 #define                 MDMA_S2_Y_MODIFY  0xffc01f5c   /* Memory DMA Stream 2 Source Y Modify Register */
932 #define            MDMA_S2_CURR_DESC_PTR  0xffc01f60   /* Memory DMA Stream 2 Source Current Descriptor Pointer Register */
933 #define                MDMA_S2_CURR_ADDR  0xffc01f64   /* Memory DMA Stream 2 Source Current Address Register */
934 #define               MDMA_S2_IRQ_STATUS  0xffc01f68   /* Memory DMA Stream 2 Source Interrupt/Status Register */
935 #define           MDMA_S2_PERIPHERAL_MAP  0xffc01f6c   /* Memory DMA Stream 2 Source Peripheral Map Register */
936 #define             MDMA_S2_CURR_X_COUNT  0xffc01f70   /* Memory DMA Stream 2 Source Current X Count Register */
937 #define             MDMA_S2_CURR_Y_COUNT  0xffc01f78   /* Memory DMA Stream 2 Source Current Y Count Register */
938
939 /* MDMA Stream 3 Registers */
940
941 #define            MDMA_D3_NEXT_DESC_PTR  0xffc01f80   /* Memory DMA Stream 3 Destination Next Descriptor Pointer Register */
942 #define               MDMA_D3_START_ADDR  0xffc01f84   /* Memory DMA Stream 3 Destination Start Address Register */
943 #define                   MDMA_D3_CONFIG  0xffc01f88   /* Memory DMA Stream 3 Destination Configuration Register */
944 #define                  MDMA_D3_X_COUNT  0xffc01f90   /* Memory DMA Stream 3 Destination X Count Register */
945 #define                 MDMA_D3_X_MODIFY  0xffc01f94   /* Memory DMA Stream 3 Destination X Modify Register */
946 #define                  MDMA_D3_Y_COUNT  0xffc01f98   /* Memory DMA Stream 3 Destination Y Count Register */
947 #define                 MDMA_D3_Y_MODIFY  0xffc01f9c   /* Memory DMA Stream 3 Destination Y Modify Register */
948 #define            MDMA_D3_CURR_DESC_PTR  0xffc01fa0   /* Memory DMA Stream 3 Destination Current Descriptor Pointer Register */
949 #define                MDMA_D3_CURR_ADDR  0xffc01fa4   /* Memory DMA Stream 3 Destination Current Address Register */
950 #define               MDMA_D3_IRQ_STATUS  0xffc01fa8   /* Memory DMA Stream 3 Destination Interrupt/Status Register */
951 #define           MDMA_D3_PERIPHERAL_MAP  0xffc01fac   /* Memory DMA Stream 3 Destination Peripheral Map Register */
952 #define             MDMA_D3_CURR_X_COUNT  0xffc01fb0   /* Memory DMA Stream 3 Destination Current X Count Register */
953 #define             MDMA_D3_CURR_Y_COUNT  0xffc01fb8   /* Memory DMA Stream 3 Destination Current Y Count Register */
954 #define            MDMA_S3_NEXT_DESC_PTR  0xffc01fc0   /* Memory DMA Stream 3 Source Next Descriptor Pointer Register */
955 #define               MDMA_S3_START_ADDR  0xffc01fc4   /* Memory DMA Stream 3 Source Start Address Register */
956 #define                   MDMA_S3_CONFIG  0xffc01fc8   /* Memory DMA Stream 3 Source Configuration Register */
957 #define                  MDMA_S3_X_COUNT  0xffc01fd0   /* Memory DMA Stream 3 Source X Count Register */
958 #define                 MDMA_S3_X_MODIFY  0xffc01fd4   /* Memory DMA Stream 3 Source X Modify Register */
959 #define                  MDMA_S3_Y_COUNT  0xffc01fd8   /* Memory DMA Stream 3 Source Y Count Register */
960 #define                 MDMA_S3_Y_MODIFY  0xffc01fdc   /* Memory DMA Stream 3 Source Y Modify Register */
961 #define            MDMA_S3_CURR_DESC_PTR  0xffc01fe0   /* Memory DMA Stream 3 Source Current Descriptor Pointer Register */
962 #define                MDMA_S3_CURR_ADDR  0xffc01fe4   /* Memory DMA Stream 3 Source Current Address Register */
963 #define               MDMA_S3_IRQ_STATUS  0xffc01fe8   /* Memory DMA Stream 3 Source Interrupt/Status Register */
964 #define           MDMA_S3_PERIPHERAL_MAP  0xffc01fec   /* Memory DMA Stream 3 Source Peripheral Map Register */
965 #define             MDMA_S3_CURR_X_COUNT  0xffc01ff0   /* Memory DMA Stream 3 Source Current X Count Register */
966 #define             MDMA_S3_CURR_Y_COUNT  0xffc01ff8   /* Memory DMA Stream 3 Source Current Y Count Register */
967
968 /* UART1 Registers */
969
970 #define                        UART1_DLL  0xffc02000   /* Divisor Latch Low Byte */
971 #define                        UART1_DLH  0xffc02004   /* Divisor Latch High Byte */
972 #define                       UART1_GCTL  0xffc02008   /* Global Control Register */
973 #define                        UART1_LCR  0xffc0200c   /* Line Control Register */
974 #define                        UART1_MCR  0xffc02010   /* Modem Control Register */
975 #define                        UART1_LSR  0xffc02014   /* Line Status Register */
976 #define                        UART1_MSR  0xffc02018   /* Modem Status Register */
977 #define                        UART1_SCR  0xffc0201c   /* Scratch Register */
978 #define                    UART1_IER_SET  0xffc02020   /* Interrupt Enable Register Set */
979 #define                  UART1_IER_CLEAR  0xffc02024   /* Interrupt Enable Register Clear */
980 #define                        UART1_THR  0xffc02028   /* Transmit Hold Register */
981 #define                        UART1_RBR  0xffc0202c   /* Receive Buffer Register */
982
983 /* UART2 is not defined in the shared file because it is not available on the ADSP-BF542 and ADSP-BF544 processors */
984
985 /* SPI1 Registers */
986
987 #define                     SPI1_REGBASE  0xffc02300
988 #define                         SPI1_CTL  0xffc02300   /* SPI1 Control Register */
989 #define                         SPI1_FLG  0xffc02304   /* SPI1 Flag Register */
990 #define                        SPI1_STAT  0xffc02308   /* SPI1 Status Register */
991 #define                        SPI1_TDBR  0xffc0230c   /* SPI1 Transmit Data Buffer Register */
992 #define                        SPI1_RDBR  0xffc02310   /* SPI1 Receive Data Buffer Register */
993 #define                        SPI1_BAUD  0xffc02314   /* SPI1 Baud Rate Register */
994 #define                      SPI1_SHADOW  0xffc02318   /* SPI1 Receive Data Buffer Shadow Register */
995
996 /* SPORT2 Registers */
997
998 #define                      SPORT2_TCR1  0xffc02500   /* SPORT2 Transmit Configuration 1 Register */
999 #define                      SPORT2_TCR2  0xffc02504   /* SPORT2 Transmit Configuration 2 Register */
1000 #define                   SPORT2_TCLKDIV  0xffc02508   /* SPORT2 Transmit Serial Clock Divider Register */
1001 #define                    SPORT2_TFSDIV  0xffc0250c   /* SPORT2 Transmit Frame Sync Divider Register */
1002 #define                        SPORT2_TX  0xffc02510   /* SPORT2 Transmit Data Register */
1003 #define                        SPORT2_RX  0xffc02518   /* SPORT2 Receive Data Register */
1004 #define                      SPORT2_RCR1  0xffc02520   /* SPORT2 Receive Configuration 1 Register */
1005 #define                      SPORT2_RCR2  0xffc02524   /* SPORT2 Receive Configuration 2 Register */
1006 #define                   SPORT2_RCLKDIV  0xffc02528   /* SPORT2 Receive Serial Clock Divider Register */
1007 #define                    SPORT2_RFSDIV  0xffc0252c   /* SPORT2 Receive Frame Sync Divider Register */
1008 #define                      SPORT2_STAT  0xffc02530   /* SPORT2 Status Register */
1009 #define                      SPORT2_CHNL  0xffc02534   /* SPORT2 Current Channel Register */
1010 #define                     SPORT2_MCMC1  0xffc02538   /* SPORT2 Multi channel Configuration Register 1 */
1011 #define                     SPORT2_MCMC2  0xffc0253c   /* SPORT2 Multi channel Configuration Register 2 */
1012 #define                     SPORT2_MTCS0  0xffc02540   /* SPORT2 Multi channel Transmit Select Register 0 */
1013 #define                     SPORT2_MTCS1  0xffc02544   /* SPORT2 Multi channel Transmit Select Register 1 */
1014 #define                     SPORT2_MTCS2  0xffc02548   /* SPORT2 Multi channel Transmit Select Register 2 */
1015 #define                     SPORT2_MTCS3  0xffc0254c   /* SPORT2 Multi channel Transmit Select Register 3 */
1016 #define                     SPORT2_MRCS0  0xffc02550   /* SPORT2 Multi channel Receive Select Register 0 */
1017 #define                     SPORT2_MRCS1  0xffc02554   /* SPORT2 Multi channel Receive Select Register 1 */
1018 #define                     SPORT2_MRCS2  0xffc02558   /* SPORT2 Multi channel Receive Select Register 2 */
1019 #define                     SPORT2_MRCS3  0xffc0255c   /* SPORT2 Multi channel Receive Select Register 3 */
1020
1021 /* SPORT3 Registers */
1022
1023 #define                      SPORT3_TCR1  0xffc02600   /* SPORT3 Transmit Configuration 1 Register */
1024 #define                      SPORT3_TCR2  0xffc02604   /* SPORT3 Transmit Configuration 2 Register */
1025 #define                   SPORT3_TCLKDIV  0xffc02608   /* SPORT3 Transmit Serial Clock Divider Register */
1026 #define                    SPORT3_TFSDIV  0xffc0260c   /* SPORT3 Transmit Frame Sync Divider Register */
1027 #define                        SPORT3_TX  0xffc02610   /* SPORT3 Transmit Data Register */
1028 #define                        SPORT3_RX  0xffc02618   /* SPORT3 Receive Data Register */
1029 #define                      SPORT3_RCR1  0xffc02620   /* SPORT3 Receive Configuration 1 Register */
1030 #define                      SPORT3_RCR2  0xffc02624   /* SPORT3 Receive Configuration 2 Register */
1031 #define                   SPORT3_RCLKDIV  0xffc02628   /* SPORT3 Receive Serial Clock Divider Register */
1032 #define                    SPORT3_RFSDIV  0xffc0262c   /* SPORT3 Receive Frame Sync Divider Register */
1033 #define                      SPORT3_STAT  0xffc02630   /* SPORT3 Status Register */
1034 #define                      SPORT3_CHNL  0xffc02634   /* SPORT3 Current Channel Register */
1035 #define                     SPORT3_MCMC1  0xffc02638   /* SPORT3 Multi channel Configuration Register 1 */
1036 #define                     SPORT3_MCMC2  0xffc0263c   /* SPORT3 Multi channel Configuration Register 2 */
1037 #define                     SPORT3_MTCS0  0xffc02640   /* SPORT3 Multi channel Transmit Select Register 0 */
1038 #define                     SPORT3_MTCS1  0xffc02644   /* SPORT3 Multi channel Transmit Select Register 1 */
1039 #define                     SPORT3_MTCS2  0xffc02648   /* SPORT3 Multi channel Transmit Select Register 2 */
1040 #define                     SPORT3_MTCS3  0xffc0264c   /* SPORT3 Multi channel Transmit Select Register 3 */
1041 #define                     SPORT3_MRCS0  0xffc02650   /* SPORT3 Multi channel Receive Select Register 0 */
1042 #define                     SPORT3_MRCS1  0xffc02654   /* SPORT3 Multi channel Receive Select Register 1 */
1043 #define                     SPORT3_MRCS2  0xffc02658   /* SPORT3 Multi channel Receive Select Register 2 */
1044 #define                     SPORT3_MRCS3  0xffc0265c   /* SPORT3 Multi channel Receive Select Register 3 */
1045
1046 /* EPPI2 Registers */
1047
1048 #define                     EPPI2_STATUS  0xffc02900   /* EPPI2 Status Register */
1049 #define                     EPPI2_HCOUNT  0xffc02904   /* EPPI2 Horizontal Transfer Count Register */
1050 #define                     EPPI2_HDELAY  0xffc02908   /* EPPI2 Horizontal Delay Count Register */
1051 #define                     EPPI2_VCOUNT  0xffc0290c   /* EPPI2 Vertical Transfer Count Register */
1052 #define                     EPPI2_VDELAY  0xffc02910   /* EPPI2 Vertical Delay Count Register */
1053 #define                      EPPI2_FRAME  0xffc02914   /* EPPI2 Lines per Frame Register */
1054 #define                       EPPI2_LINE  0xffc02918   /* EPPI2 Samples per Line Register */
1055 #define                     EPPI2_CLKDIV  0xffc0291c   /* EPPI2 Clock Divide Register */
1056 #define                    EPPI2_CONTROL  0xffc02920   /* EPPI2 Control Register */
1057 #define                   EPPI2_FS1W_HBL  0xffc02924   /* EPPI2 FS1 Width Register / EPPI2 Horizontal Blanking Samples Per Line Register */
1058 #define                  EPPI2_FS1P_AVPL  0xffc02928   /* EPPI2 FS1 Period Register / EPPI2 Active Video Samples Per Line Register */
1059 #define                   EPPI2_FS2W_LVB  0xffc0292c   /* EPPI2 FS2 Width Register / EPPI2 Lines of Vertical Blanking Register */
1060 #define                  EPPI2_FS2P_LAVF  0xffc02930   /* EPPI2 FS2 Period Register/ EPPI2 Lines of Active Video Per Field Register */
1061 #define                       EPPI2_CLIP  0xffc02934   /* EPPI2 Clipping Register */
1062
1063 /* CAN Controller 0 Config 1 Registers */
1064
1065 #define                         CAN0_MC1  0xffc02a00   /* CAN Controller 0 Mailbox Configuration Register 1 */
1066 #define                         CAN0_MD1  0xffc02a04   /* CAN Controller 0 Mailbox Direction Register 1 */
1067 #define                        CAN0_TRS1  0xffc02a08   /* CAN Controller 0 Transmit Request Set Register 1 */
1068 #define                        CAN0_TRR1  0xffc02a0c   /* CAN Controller 0 Transmit Request Reset Register 1 */
1069 #define                         CAN0_TA1  0xffc02a10   /* CAN Controller 0 Transmit Acknowledge Register 1 */
1070 #define                         CAN0_AA1  0xffc02a14   /* CAN Controller 0 Abort Acknowledge Register 1 */
1071 #define                        CAN0_RMP1  0xffc02a18   /* CAN Controller 0 Receive Message Pending Register 1 */
1072 #define                        CAN0_RML1  0xffc02a1c   /* CAN Controller 0 Receive Message Lost Register 1 */
1073 #define                      CAN0_MBTIF1  0xffc02a20   /* CAN Controller 0 Mailbox Transmit Interrupt Flag Register 1 */
1074 #define                      CAN0_MBRIF1  0xffc02a24   /* CAN Controller 0 Mailbox Receive Interrupt Flag Register 1 */
1075 #define                       CAN0_MBIM1  0xffc02a28   /* CAN Controller 0 Mailbox Interrupt Mask Register 1 */
1076 #define                        CAN0_RFH1  0xffc02a2c   /* CAN Controller 0 Remote Frame Handling Enable Register 1 */
1077 #define                       CAN0_OPSS1  0xffc02a30   /* CAN Controller 0 Overwrite Protection Single Shot Transmit Register 1 */
1078
1079 /* CAN Controller 0 Config 2 Registers */
1080
1081 #define                         CAN0_MC2  0xffc02a40   /* CAN Controller 0 Mailbox Configuration Register 2 */
1082 #define                         CAN0_MD2  0xffc02a44   /* CAN Controller 0 Mailbox Direction Register 2 */
1083 #define                        CAN0_TRS2  0xffc02a48   /* CAN Controller 0 Transmit Request Set Register 2 */
1084 #define                        CAN0_TRR2  0xffc02a4c   /* CAN Controller 0 Transmit Request Reset Register 2 */
1085 #define                         CAN0_TA2  0xffc02a50   /* CAN Controller 0 Transmit Acknowledge Register 2 */
1086 #define                         CAN0_AA2  0xffc02a54   /* CAN Controller 0 Abort Acknowledge Register 2 */
1087 #define                        CAN0_RMP2  0xffc02a58   /* CAN Controller 0 Receive Message Pending Register 2 */
1088 #define                        CAN0_RML2  0xffc02a5c   /* CAN Controller 0 Receive Message Lost Register 2 */
1089 #define                      CAN0_MBTIF2  0xffc02a60   /* CAN Controller 0 Mailbox Transmit Interrupt Flag Register 2 */
1090 #define                      CAN0_MBRIF2  0xffc02a64   /* CAN Controller 0 Mailbox Receive Interrupt Flag Register 2 */
1091 #define                       CAN0_MBIM2  0xffc02a68   /* CAN Controller 0 Mailbox Interrupt Mask Register 2 */
1092 #define                        CAN0_RFH2  0xffc02a6c   /* CAN Controller 0 Remote Frame Handling Enable Register 2 */
1093 #define                       CAN0_OPSS2  0xffc02a70   /* CAN Controller 0 Overwrite Protection Single Shot Transmit Register 2 */
1094
1095 /* CAN Controller 0 Clock/Interrupt/Counter Registers */
1096
1097 #define                       CAN0_CLOCK  0xffc02a80   /* CAN Controller 0 Clock Register */
1098 #define                      CAN0_TIMING  0xffc02a84   /* CAN Controller 0 Timing Register */
1099 #define                       CAN0_DEBUG  0xffc02a88   /* CAN Controller 0 Debug Register */
1100 #define                      CAN0_STATUS  0xffc02a8c   /* CAN Controller 0 Global Status Register */
1101 #define                         CAN0_CEC  0xffc02a90   /* CAN Controller 0 Error Counter Register */
1102 #define                         CAN0_GIS  0xffc02a94   /* CAN Controller 0 Global Interrupt Status Register */
1103 #define                         CAN0_GIM  0xffc02a98   /* CAN Controller 0 Global Interrupt Mask Register */
1104 #define                         CAN0_GIF  0xffc02a9c   /* CAN Controller 0 Global Interrupt Flag Register */
1105 #define                     CAN0_CONTROL  0xffc02aa0   /* CAN Controller 0 Master Control Register */
1106 #define                        CAN0_INTR  0xffc02aa4   /* CAN Controller 0 Interrupt Pending Register */
1107 #define                        CAN0_MBTD  0xffc02aac   /* CAN Controller 0 Mailbox Temporary Disable Register */
1108 #define                         CAN0_EWR  0xffc02ab0   /* CAN Controller 0 Programmable Warning Level Register */
1109 #define                         CAN0_ESR  0xffc02ab4   /* CAN Controller 0 Error Status Register */
1110 #define                       CAN0_UCCNT  0xffc02ac4   /* CAN Controller 0 Universal Counter Register */
1111 #define                        CAN0_UCRC  0xffc02ac8   /* CAN Controller 0 Universal Counter Force Reload Register */
1112 #define                       CAN0_UCCNF  0xffc02acc   /* CAN Controller 0 Universal Counter Configuration Register */
1113
1114 /* CAN Controller 0 Acceptance Registers */
1115
1116 #define                       CAN0_AM00L  0xffc02b00   /* CAN Controller 0 Mailbox 0 Acceptance Mask High Register */
1117 #define                       CAN0_AM00H  0xffc02b04   /* CAN Controller 0 Mailbox 0 Acceptance Mask Low Register */
1118 #define                       CAN0_AM01L  0xffc02b08   /* CAN Controller 0 Mailbox 1 Acceptance Mask High Register */
1119 #define                       CAN0_AM01H  0xffc02b0c   /* CAN Controller 0 Mailbox 1 Acceptance Mask Low Register */
1120 #define                       CAN0_AM02L  0xffc02b10   /* CAN Controller 0 Mailbox 2 Acceptance Mask High Register */
1121 #define                       CAN0_AM02H  0xffc02b14   /* CAN Controller 0 Mailbox 2 Acceptance Mask Low Register */
1122 #define                       CAN0_AM03L  0xffc02b18   /* CAN Controller 0 Mailbox 3 Acceptance Mask High Register */
1123 #define                       CAN0_AM03H  0xffc02b1c   /* CAN Controller 0 Mailbox 3 Acceptance Mask Low Register */
1124 #define                       CAN0_AM04L  0xffc02b20   /* CAN Controller 0 Mailbox 4 Acceptance Mask High Register */
1125 #define                       CAN0_AM04H  0xffc02b24   /* CAN Controller 0 Mailbox 4 Acceptance Mask Low Register */
1126 #define                       CAN0_AM05L  0xffc02b28   /* CAN Controller 0 Mailbox 5 Acceptance Mask High Register */
1127 #define                       CAN0_AM05H  0xffc02b2c   /* CAN Controller 0 Mailbox 5 Acceptance Mask Low Register */
1128 #define                       CAN0_AM06L  0xffc02b30   /* CAN Controller 0 Mailbox 6 Acceptance Mask High Register */
1129 #define                       CAN0_AM06H  0xffc02b34   /* CAN Controller 0 Mailbox 6 Acceptance Mask Low Register */
1130 #define                       CAN0_AM07L  0xffc02b38   /* CAN Controller 0 Mailbox 7 Acceptance Mask High Register */
1131 #define                       CAN0_AM07H  0xffc02b3c   /* CAN Controller 0 Mailbox 7 Acceptance Mask Low Register */
1132 #define                       CAN0_AM08L  0xffc02b40   /* CAN Controller 0 Mailbox 8 Acceptance Mask High Register */
1133 #define                       CAN0_AM08H  0xffc02b44   /* CAN Controller 0 Mailbox 8 Acceptance Mask Low Register */
1134 #define                       CAN0_AM09L  0xffc02b48   /* CAN Controller 0 Mailbox 9 Acceptance Mask High Register */
1135 #define                       CAN0_AM09H  0xffc02b4c   /* CAN Controller 0 Mailbox 9 Acceptance Mask Low Register */
1136 #define                       CAN0_AM10L  0xffc02b50   /* CAN Controller 0 Mailbox 10 Acceptance Mask High Register */
1137 #define                       CAN0_AM10H  0xffc02b54   /* CAN Controller 0 Mailbox 10 Acceptance Mask Low Register */
1138 #define                       CAN0_AM11L  0xffc02b58   /* CAN Controller 0 Mailbox 11 Acceptance Mask High Register */
1139 #define                       CAN0_AM11H  0xffc02b5c   /* CAN Controller 0 Mailbox 11 Acceptance Mask Low Register */
1140 #define                       CAN0_AM12L  0xffc02b60   /* CAN Controller 0 Mailbox 12 Acceptance Mask High Register */
1141 #define                       CAN0_AM12H  0xffc02b64   /* CAN Controller 0 Mailbox 12 Acceptance Mask Low Register */
1142 #define                       CAN0_AM13L  0xffc02b68   /* CAN Controller 0 Mailbox 13 Acceptance Mask High Register */
1143 #define                       CAN0_AM13H  0xffc02b6c   /* CAN Controller 0 Mailbox 13 Acceptance Mask Low Register */
1144 #define                       CAN0_AM14L  0xffc02b70   /* CAN Controller 0 Mailbox 14 Acceptance Mask High Register */
1145 #define                       CAN0_AM14H  0xffc02b74   /* CAN Controller 0 Mailbox 14 Acceptance Mask Low Register */
1146 #define                       CAN0_AM15L  0xffc02b78   /* CAN Controller 0 Mailbox 15 Acceptance Mask High Register */
1147 #define                       CAN0_AM15H  0xffc02b7c   /* CAN Controller 0 Mailbox 15 Acceptance Mask Low Register */
1148
1149 /* CAN Controller 0 Acceptance Registers */
1150
1151 #define                       CAN0_AM16L  0xffc02b80   /* CAN Controller 0 Mailbox 16 Acceptance Mask High Register */
1152 #define                       CAN0_AM16H  0xffc02b84   /* CAN Controller 0 Mailbox 16 Acceptance Mask Low Register */
1153 #define                       CAN0_AM17L  0xffc02b88   /* CAN Controller 0 Mailbox 17 Acceptance Mask High Register */
1154 #define                       CAN0_AM17H  0xffc02b8c   /* CAN Controller 0 Mailbox 17 Acceptance Mask Low Register */
1155 #define                       CAN0_AM18L  0xffc02b90   /* CAN Controller 0 Mailbox 18 Acceptance Mask High Register */
1156 #define                       CAN0_AM18H  0xffc02b94   /* CAN Controller 0 Mailbox 18 Acceptance Mask Low Register */
1157 #define                       CAN0_AM19L  0xffc02b98   /* CAN Controller 0 Mailbox 19 Acceptance Mask High Register */
1158 #define                       CAN0_AM19H  0xffc02b9c   /* CAN Controller 0 Mailbox 19 Acceptance Mask Low Register */
1159 #define                       CAN0_AM20L  0xffc02ba0   /* CAN Controller 0 Mailbox 20 Acceptance Mask High Register */
1160 #define                       CAN0_AM20H  0xffc02ba4   /* CAN Controller 0 Mailbox 20 Acceptance Mask Low Register */
1161 #define                       CAN0_AM21L  0xffc02ba8   /* CAN Controller 0 Mailbox 21 Acceptance Mask High Register */
1162 #define                       CAN0_AM21H  0xffc02bac   /* CAN Controller 0 Mailbox 21 Acceptance Mask Low Register */
1163 #define                       CAN0_AM22L  0xffc02bb0   /* CAN Controller 0 Mailbox 22 Acceptance Mask High Register */
1164 #define                       CAN0_AM22H  0xffc02bb4   /* CAN Controller 0 Mailbox 22 Acceptance Mask Low Register */
1165 #define                       CAN0_AM23L  0xffc02bb8   /* CAN Controller 0 Mailbox 23 Acceptance Mask High Register */
1166 #define                       CAN0_AM23H  0xffc02bbc   /* CAN Controller 0 Mailbox 23 Acceptance Mask Low Register */
1167 #define                       CAN0_AM24L  0xffc02bc0   /* CAN Controller 0 Mailbox 24 Acceptance Mask High Register */
1168 #define                       CAN0_AM24H  0xffc02bc4   /* CAN Controller 0 Mailbox 24 Acceptance Mask Low Register */
1169 #define                       CAN0_AM25L  0xffc02bc8   /* CAN Controller 0 Mailbox 25 Acceptance Mask High Register */
1170 #define                       CAN0_AM25H  0xffc02bcc   /* CAN Controller 0 Mailbox 25 Acceptance Mask Low Register */
1171 #define                       CAN0_AM26L  0xffc02bd0   /* CAN Controller 0 Mailbox 26 Acceptance Mask High Register */
1172 #define                       CAN0_AM26H  0xffc02bd4   /* CAN Controller 0 Mailbox 26 Acceptance Mask Low Register */
1173 #define                       CAN0_AM27L  0xffc02bd8   /* CAN Controller 0 Mailbox 27 Acceptance Mask High Register */
1174 #define                       CAN0_AM27H  0xffc02bdc   /* CAN Controller 0 Mailbox 27 Acceptance Mask Low Register */
1175 #define                       CAN0_AM28L  0xffc02be0   /* CAN Controller 0 Mailbox 28 Acceptance Mask High Register */
1176 #define                       CAN0_AM28H  0xffc02be4   /* CAN Controller 0 Mailbox 28 Acceptance Mask Low Register */
1177 #define                       CAN0_AM29L  0xffc02be8   /* CAN Controller 0 Mailbox 29 Acceptance Mask High Register */
1178 #define                       CAN0_AM29H  0xffc02bec   /* CAN Controller 0 Mailbox 29 Acceptance Mask Low Register */
1179 #define                       CAN0_AM30L  0xffc02bf0   /* CAN Controller 0 Mailbox 30 Acceptance Mask High Register */
1180 #define                       CAN0_AM30H  0xffc02bf4   /* CAN Controller 0 Mailbox 30 Acceptance Mask Low Register */
1181 #define                       CAN0_AM31L  0xffc02bf8   /* CAN Controller 0 Mailbox 31 Acceptance Mask High Register */
1182 #define                       CAN0_AM31H  0xffc02bfc   /* CAN Controller 0 Mailbox 31 Acceptance Mask Low Register */
1183
1184 /* CAN Controller 0 Mailbox Data Registers */
1185
1186 #define                  CAN0_MB00_DATA0  0xffc02c00   /* CAN Controller 0 Mailbox 0 Data 0 Register */
1187 #define                  CAN0_MB00_DATA1  0xffc02c04   /* CAN Controller 0 Mailbox 0 Data 1 Register */
1188 #define                  CAN0_MB00_DATA2  0xffc02c08   /* CAN Controller 0 Mailbox 0 Data 2 Register */
1189 #define                  CAN0_MB00_DATA3  0xffc02c0c   /* CAN Controller 0 Mailbox 0 Data 3 Register */
1190 #define                 CAN0_MB00_LENGTH  0xffc02c10   /* CAN Controller 0 Mailbox 0 Length Register */
1191 #define              CAN0_MB00_TIMESTAMP  0xffc02c14   /* CAN Controller 0 Mailbox 0 Timestamp Register */
1192 #define                    CAN0_MB00_ID0  0xffc02c18   /* CAN Controller 0 Mailbox 0 ID0 Register */
1193 #define                    CAN0_MB00_ID1  0xffc02c1c   /* CAN Controller 0 Mailbox 0 ID1 Register */
1194 #define                  CAN0_MB01_DATA0  0xffc02c20   /* CAN Controller 0 Mailbox 1 Data 0 Register */
1195 #define                  CAN0_MB01_DATA1  0xffc02c24   /* CAN Controller 0 Mailbox 1 Data 1 Register */
1196 #define                  CAN0_MB01_DATA2  0xffc02c28   /* CAN Controller 0 Mailbox 1 Data 2 Register */
1197 #define                  CAN0_MB01_DATA3  0xffc02c2c   /* CAN Controller 0 Mailbox 1 Data 3 Register */
1198 #define                 CAN0_MB01_LENGTH  0xffc02c30   /* CAN Controller 0 Mailbox 1 Length Register */
1199 #define              CAN0_MB01_TIMESTAMP  0xffc02c34   /* CAN Controller 0 Mailbox 1 Timestamp Register */
1200 #define                    CAN0_MB01_ID0  0xffc02c38   /* CAN Controller 0 Mailbox 1 ID0 Register */
1201 #define                    CAN0_MB01_ID1  0xffc02c3c   /* CAN Controller 0 Mailbox 1 ID1 Register */
1202 #define                  CAN0_MB02_DATA0  0xffc02c40   /* CAN Controller 0 Mailbox 2 Data 0 Register */
1203 #define                  CAN0_MB02_DATA1  0xffc02c44   /* CAN Controller 0 Mailbox 2 Data 1 Register */
1204 #define                  CAN0_MB02_DATA2  0xffc02c48   /* CAN Controller 0 Mailbox 2 Data 2 Register */
1205 #define                  CAN0_MB02_DATA3  0xffc02c4c   /* CAN Controller 0 Mailbox 2 Data 3 Register */
1206 #define                 CAN0_MB02_LENGTH  0xffc02c50   /* CAN Controller 0 Mailbox 2 Length Register */
1207 #define              CAN0_MB02_TIMESTAMP  0xffc02c54   /* CAN Controller 0 Mailbox 2 Timestamp Register */
1208 #define                    CAN0_MB02_ID0  0xffc02c58   /* CAN Controller 0 Mailbox 2 ID0 Register */
1209 #define                    CAN0_MB02_ID1  0xffc02c5c   /* CAN Controller 0 Mailbox 2 ID1 Register */
1210 #define                  CAN0_MB03_DATA0  0xffc02c60   /* CAN Controller 0 Mailbox 3 Data 0 Register */
1211 #define                  CAN0_MB03_DATA1  0xffc02c64   /* CAN Controller 0 Mailbox 3 Data 1 Register */
1212 #define                  CAN0_MB03_DATA2  0xffc02c68   /* CAN Controller 0 Mailbox 3 Data 2 Register */
1213 #define                  CAN0_MB03_DATA3  0xffc02c6c   /* CAN Controller 0 Mailbox 3 Data 3 Register */
1214 #define                 CAN0_MB03_LENGTH  0xffc02c70   /* CAN Controller 0 Mailbox 3 Length Register */
1215 #define              CAN0_MB03_TIMESTAMP  0xffc02c74   /* CAN Controller 0 Mailbox 3 Timestamp Register */
1216 #define                    CAN0_MB03_ID0  0xffc02c78   /* CAN Controller 0 Mailbox 3 ID0 Register */
1217 #define                    CAN0_MB03_ID1  0xffc02c7c   /* CAN Controller 0 Mailbox 3 ID1 Register */
1218 #define                  CAN0_MB04_DATA0  0xffc02c80   /* CAN Controller 0 Mailbox 4 Data 0 Register */
1219 #define                  CAN0_MB04_DATA1  0xffc02c84   /* CAN Controller 0 Mailbox 4 Data 1 Register */
1220 #define                  CAN0_MB04_DATA2  0xffc02c88   /* CAN Controller 0 Mailbox 4 Data 2 Register */
1221 #define                  CAN0_MB04_DATA3  0xffc02c8c   /* CAN Controller 0 Mailbox 4 Data 3 Register */
1222 #define                 CAN0_MB04_LENGTH  0xffc02c90   /* CAN Controller 0 Mailbox 4 Length Register */
1223 #define              CAN0_MB04_TIMESTAMP  0xffc02c94   /* CAN Controller 0 Mailbox 4 Timestamp Register */
1224 #define                    CAN0_MB04_ID0  0xffc02c98   /* CAN Controller 0 Mailbox 4 ID0 Register */
1225 #define                    CAN0_MB04_ID1  0xffc02c9c   /* CAN Controller 0 Mailbox 4 ID1 Register */
1226 #define                  CAN0_MB05_DATA0  0xffc02ca0   /* CAN Controller 0 Mailbox 5 Data 0 Register */
1227 #define                  CAN0_MB05_DATA1  0xffc02ca4   /* CAN Controller 0 Mailbox 5 Data 1 Register */
1228 #define                  CAN0_MB05_DATA2  0xffc02ca8   /* CAN Controller 0 Mailbox 5 Data 2 Register */
1229 #define                  CAN0_MB05_DATA3  0xffc02cac   /* CAN Controller 0 Mailbox 5 Data 3 Register */
1230 #define                 CAN0_MB05_LENGTH  0xffc02cb0   /* CAN Controller 0 Mailbox 5 Length Register */
1231 #define              CAN0_MB05_TIMESTAMP  0xffc02cb4   /* CAN Controller 0 Mailbox 5 Timestamp Register */
1232 #define                    CAN0_MB05_ID0  0xffc02cb8   /* CAN Controller 0 Mailbox 5 ID0 Register */
1233 #define                    CAN0_MB05_ID1  0xffc02cbc   /* CAN Controller 0 Mailbox 5 ID1 Register */
1234 #define                  CAN0_MB06_DATA0  0xffc02cc0   /* CAN Controller 0 Mailbox 6 Data 0 Register */
1235 #define                  CAN0_MB06_DATA1  0xffc02cc4   /* CAN Controller 0 Mailbox 6 Data 1 Register */
1236 #define                  CAN0_MB06_DATA2  0xffc02cc8   /* CAN Controller 0 Mailbox 6 Data 2 Register */
1237 #define                  CAN0_MB06_DATA3  0xffc02ccc   /* CAN Controller 0 Mailbox 6 Data 3 Register */
1238 #define                 CAN0_MB06_LENGTH  0xffc02cd0   /* CAN Controller 0 Mailbox 6 Length Register */
1239 #define              CAN0_MB06_TIMESTAMP  0xffc02cd4   /* CAN Controller 0 Mailbox 6 Timestamp Register */
1240 #define                    CAN0_MB06_ID0  0xffc02cd8   /* CAN Controller 0 Mailbox 6 ID0 Register */
1241 #define                    CAN0_MB06_ID1  0xffc02cdc   /* CAN Controller 0 Mailbox 6 ID1 Register */
1242 #define                  CAN0_MB07_DATA0  0xffc02ce0   /* CAN Controller 0 Mailbox 7 Data 0 Register */
1243 #define                  CAN0_MB07_DATA1  0xffc02ce4   /* CAN Controller 0 Mailbox 7 Data 1 Register */
1244 #define                  CAN0_MB07_DATA2  0xffc02ce8   /* CAN Controller 0 Mailbox 7 Data 2 Register */
1245 #define                  CAN0_MB07_DATA3  0xffc02cec   /* CAN Controller 0 Mailbox 7 Data 3 Register */
1246 #define                 CAN0_MB07_LENGTH  0xffc02cf0   /* CAN Controller 0 Mailbox 7 Length Register */
1247 #define              CAN0_MB07_TIMESTAMP  0xffc02cf4   /* CAN Controller 0 Mailbox 7 Timestamp Register */
1248 #define                    CAN0_MB07_ID0  0xffc02cf8   /* CAN Controller 0 Mailbox 7 ID0 Register */
1249 #define                    CAN0_MB07_ID1  0xffc02cfc   /* CAN Controller 0 Mailbox 7 ID1 Register */
1250 #define                  CAN0_MB08_DATA0  0xffc02d00   /* CAN Controller 0 Mailbox 8 Data 0 Register */
1251 #define                  CAN0_MB08_DATA1  0xffc02d04   /* CAN Controller 0 Mailbox 8 Data 1 Register */
1252 #define                  CAN0_MB08_DATA2  0xffc02d08   /* CAN Controller 0 Mailbox 8 Data 2 Register */
1253 #define                  CAN0_MB08_DATA3  0xffc02d0c   /* CAN Controller 0 Mailbox 8 Data 3 Register */
1254 #define                 CAN0_MB08_LENGTH  0xffc02d10   /* CAN Controller 0 Mailbox 8 Length Register */
1255 #define              CAN0_MB08_TIMESTAMP  0xffc02d14   /* CAN Controller 0 Mailbox 8 Timestamp Register */
1256 #define                    CAN0_MB08_ID0  0xffc02d18   /* CAN Controller 0 Mailbox 8 ID0 Register */
1257 #define                    CAN0_MB08_ID1  0xffc02d1c   /* CAN Controller 0 Mailbox 8 ID1 Register */
1258 #define                  CAN0_MB09_DATA0  0xffc02d20   /* CAN Controller 0 Mailbox 9 Data 0 Register */
1259 #define                  CAN0_MB09_DATA1  0xffc02d24   /* CAN Controller 0 Mailbox 9 Data 1 Register */
1260 #define                  CAN0_MB09_DATA2  0xffc02d28   /* CAN Controller 0 Mailbox 9 Data 2 Register */
1261 #define                  CAN0_MB09_DATA3  0xffc02d2c   /* CAN Controller 0 Mailbox 9 Data 3 Register */
1262 #define                 CAN0_MB09_LENGTH  0xffc02d30   /* CAN Controller 0 Mailbox 9 Length Register */
1263 #define              CAN0_MB09_TIMESTAMP  0xffc02d34   /* CAN Controller 0 Mailbox 9 Timestamp Register */
1264 #define                    CAN0_MB09_ID0  0xffc02d38   /* CAN Controller 0 Mailbox 9 ID0 Register */
1265 #define                    CAN0_MB09_ID1  0xffc02d3c   /* CAN Controller 0 Mailbox 9 ID1 Register */
1266 #define                  CAN0_MB10_DATA0  0xffc02d40   /* CAN Controller 0 Mailbox 10 Data 0 Register */
1267 #define                  CAN0_MB10_DATA1  0xffc02d44   /* CAN Controller 0 Mailbox 10 Data 1 Register */
1268 #define                  CAN0_MB10_DATA2  0xffc02d48   /* CAN Controller 0 Mailbox 10 Data 2 Register */
1269 #define                  CAN0_MB10_DATA3  0xffc02d4c   /* CAN Controller 0 Mailbox 10 Data 3 Register */
1270 #define                 CAN0_MB10_LENGTH  0xffc02d50   /* CAN Controller 0 Mailbox 10 Length Register */
1271 #define              CAN0_MB10_TIMESTAMP  0xffc02d54   /* CAN Controller 0 Mailbox 10 Timestamp Register */
1272 #define                    CAN0_MB10_ID0  0xffc02d58   /* CAN Controller 0 Mailbox 10 ID0 Register */
1273 #define                    CAN0_MB10_ID1  0xffc02d5c   /* CAN Controller 0 Mailbox 10 ID1 Register */
1274 #define                  CAN0_MB11_DATA0  0xffc02d60   /* CAN Controller 0 Mailbox 11 Data 0 Register */
1275 #define                  CAN0_MB11_DATA1  0xffc02d64   /* CAN Controller 0 Mailbox 11 Data 1 Register */
1276 #define                  CAN0_MB11_DATA2  0xffc02d68   /* CAN Controller 0 Mailbox 11 Data 2 Register */
1277 #define                  CAN0_MB11_DATA3  0xffc02d6c   /* CAN Controller 0 Mailbox 11 Data 3 Register */
1278 #define                 CAN0_MB11_LENGTH  0xffc02d70   /* CAN Controller 0 Mailbox 11 Length Register */
1279 #define              CAN0_MB11_TIMESTAMP  0xffc02d74   /* CAN Controller 0 Mailbox 11 Timestamp Register */
1280 #define                    CAN0_MB11_ID0  0xffc02d78   /* CAN Controller 0 Mailbox 11 ID0 Register */
1281 #define                    CAN0_MB11_ID1  0xffc02d7c   /* CAN Controller 0 Mailbox 11 ID1 Register */
1282 #define                  CAN0_MB12_DATA0  0xffc02d80   /* CAN Controller 0 Mailbox 12 Data 0 Register */
1283 #define                  CAN0_MB12_DATA1  0xffc02d84   /* CAN Controller 0 Mailbox 12 Data 1 Register */
1284 #define                  CAN0_MB12_DATA2  0xffc02d88   /* CAN Controller 0 Mailbox 12 Data 2 Register */
1285 #define                  CAN0_MB12_DATA3  0xffc02d8c   /* CAN Controller 0 Mailbox 12 Data 3 Register */
1286 #define                 CAN0_MB12_LENGTH  0xffc02d90   /* CAN Controller 0 Mailbox 12 Length Register */
1287 #define              CAN0_MB12_TIMESTAMP  0xffc02d94   /* CAN Controller 0 Mailbox 12 Timestamp Register */
1288 #define                    CAN0_MB12_ID0  0xffc02d98   /* CAN Controller 0 Mailbox 12 ID0 Register */
1289 #define                    CAN0_MB12_ID1  0xffc02d9c   /* CAN Controller 0 Mailbox 12 ID1 Register */
1290 #define                  CAN0_MB13_DATA0  0xffc02da0   /* CAN Controller 0 Mailbox 13 Data 0 Register */
1291 #define                  CAN0_MB13_DATA1  0xffc02da4   /* CAN Controller 0 Mailbox 13 Data 1 Register */
1292 #define                  CAN0_MB13_DATA2  0xffc02da8   /* CAN Controller 0 Mailbox 13 Data 2 Register */
1293 #define                  CAN0_MB13_DATA3  0xffc02dac   /* CAN Controller 0 Mailbox 13 Data 3 Register */
1294 #define                 CAN0_MB13_LENGTH  0xffc02db0   /* CAN Controller 0 Mailbox 13 Length Register */
1295 #define              CAN0_MB13_TIMESTAMP  0xffc02db4   /* CAN Controller 0 Mailbox 13 Timestamp Register */
1296 #define                    CAN0_MB13_ID0  0xffc02db8   /* CAN Controller 0 Mailbox 13 ID0 Register */
1297 #define                    CAN0_MB13_ID1  0xffc02dbc   /* CAN Controller 0 Mailbox 13 ID1 Register */
1298 #define                  CAN0_MB14_DATA0  0xffc02dc0   /* CAN Controller 0 Mailbox 14 Data 0 Register */
1299 #define                  CAN0_MB14_DATA1  0xffc02dc4   /* CAN Controller 0 Mailbox 14 Data 1 Register */
1300 #define                  CAN0_MB14_DATA2  0xffc02dc8   /* CAN Controller 0 Mailbox 14 Data 2 Register */
1301 #define                  CAN0_MB14_DATA3  0xffc02dcc   /* CAN Controller 0 Mailbox 14 Data 3 Register */
1302 #define                 CAN0_MB14_LENGTH  0xffc02dd0   /* CAN Controller 0 Mailbox 14 Length Register */
1303 #define              CAN0_MB14_TIMESTAMP  0xffc02dd4   /* CAN Controller 0 Mailbox 14 Timestamp Register */
1304 #define                    CAN0_MB14_ID0  0xffc02dd8   /* CAN Controller 0 Mailbox 14 ID0 Register */
1305 #define                    CAN0_MB14_ID1  0xffc02ddc   /* CAN Controller 0 Mailbox 14 ID1 Register */
1306 #define                  CAN0_MB15_DATA0  0xffc02de0   /* CAN Controller 0 Mailbox 15 Data 0 Register */
1307 #define                  CAN0_MB15_DATA1  0xffc02de4   /* CAN Controller 0 Mailbox 15 Data 1 Register */
1308 #define                  CAN0_MB15_DATA2  0xffc02de8   /* CAN Controller 0 Mailbox 15 Data 2 Register */
1309 #define                  CAN0_MB15_DATA3  0xffc02dec   /* CAN Controller 0 Mailbox 15 Data 3 Register */
1310 #define                 CAN0_MB15_LENGTH  0xffc02df0   /* CAN Controller 0 Mailbox 15 Length Register */
1311 #define              CAN0_MB15_TIMESTAMP  0xffc02df4   /* CAN Controller 0 Mailbox 15 Timestamp Register */
1312 #define                    CAN0_MB15_ID0  0xffc02df8   /* CAN Controller 0 Mailbox 15 ID0 Register */
1313 #define                    CAN0_MB15_ID1  0xffc02dfc   /* CAN Controller 0 Mailbox 15 ID1 Register */
1314
1315 /* CAN Controller 0 Mailbox Data Registers */
1316
1317 #define                  CAN0_MB16_DATA0  0xffc02e00   /* CAN Controller 0 Mailbox 16 Data 0 Register */
1318 #define                  CAN0_MB16_DATA1  0xffc02e04   /* CAN Controller 0 Mailbox 16 Data 1 Register */
1319 #define                  CAN0_MB16_DATA2  0xffc02e08   /* CAN Controller 0 Mailbox 16 Data 2 Register */
1320 #define                  CAN0_MB16_DATA3  0xffc02e0c   /* CAN Controller 0 Mailbox 16 Data 3 Register */
1321 #define                 CAN0_MB16_LENGTH  0xffc02e10   /* CAN Controller 0 Mailbox 16 Length Register */
1322 #define              CAN0_MB16_TIMESTAMP  0xffc02e14   /* CAN Controller 0 Mailbox 16 Timestamp Register */
1323 #define                    CAN0_MB16_ID0  0xffc02e18   /* CAN Controller 0 Mailbox 16 ID0 Register */
1324 #define                    CAN0_MB16_ID1  0xffc02e1c   /* CAN Controller 0 Mailbox 16 ID1 Register */
1325 #define                  CAN0_MB17_DATA0  0xffc02e20   /* CAN Controller 0 Mailbox 17 Data 0 Register */
1326 #define                  CAN0_MB17_DATA1  0xffc02e24   /* CAN Controller 0 Mailbox 17 Data 1 Register */
1327 #define                  CAN0_MB17_DATA2  0xffc02e28   /* CAN Controller 0 Mailbox 17 Data 2 Register */
1328 #define                  CAN0_MB17_DATA3  0xffc02e2c   /* CAN Controller 0 Mailbox 17 Data 3 Register */
1329 #define                 CAN0_MB17_LENGTH  0xffc02e30   /* CAN Controller 0 Mailbox 17 Length Register */
1330 #define              CAN0_MB17_TIMESTAMP  0xffc02e34   /* CAN Controller 0 Mailbox 17 Timestamp Register */
1331 #define                    CAN0_MB17_ID0  0xffc02e38   /* CAN Controller 0 Mailbox 17 ID0 Register */
1332 #define                    CAN0_MB17_ID1  0xffc02e3c   /* CAN Controller 0 Mailbox 17 ID1 Register */
1333 #define                  CAN0_MB18_DATA0  0xffc02e40   /* CAN Controller 0 Mailbox 18 Data 0 Register */
1334 #define                  CAN0_MB18_DATA1  0xffc02e44   /* CAN Controller 0 Mailbox 18 Data 1 Register */
1335 #define                  CAN0_MB18_DATA2  0xffc02e48   /* CAN Controller 0 Mailbox 18 Data 2 Register */
1336 #define                  CAN0_MB18_DATA3  0xffc02e4c   /* CAN Controller 0 Mailbox 18 Data 3 Register */
1337 #define                 CAN0_MB18_LENGTH  0xffc02e50   /* CAN Controller 0 Mailbox 18 Length Register */
1338 #define              CAN0_MB18_TIMESTAMP  0xffc02e54   /* CAN Controller 0 Mailbox 18 Timestamp Register */
1339 #define                    CAN0_MB18_ID0  0xffc02e58   /* CAN Controller 0 Mailbox 18 ID0 Register */
1340 #define                    CAN0_MB18_ID1  0xffc02e5c   /* CAN Controller 0 Mailbox 18 ID1 Register */
1341 #define                  CAN0_MB19_DATA0  0xffc02e60   /* CAN Controller 0 Mailbox 19 Data 0 Register */
1342 #define                  CAN0_MB19_DATA1  0xffc02e64   /* CAN Controller 0 Mailbox 19 Data 1 Register */
1343 #define                  CAN0_MB19_DATA2  0xffc02e68   /* CAN Controller 0 Mailbox 19 Data 2 Register */
1344 #define                  CAN0_MB19_DATA3  0xffc02e6c   /* CAN Controller 0 Mailbox 19 Data 3 Register */
1345 #define                 CAN0_MB19_LENGTH  0xffc02e70   /* CAN Controller 0 Mailbox 19 Length Register */
1346 #define              CAN0_MB19_TIMESTAMP  0xffc02e74   /* CAN Controller 0 Mailbox 19 Timestamp Register */
1347 #define                    CAN0_MB19_ID0  0xffc02e78   /* CAN Controller 0 Mailbox 19 ID0 Register */
1348 #define                    CAN0_MB19_ID1  0xffc02e7c   /* CAN Controller 0 Mailbox 19 ID1 Register */
1349 #define                  CAN0_MB20_DATA0  0xffc02e80   /* CAN Controller 0 Mailbox 20 Data 0 Register */
1350 #define                  CAN0_MB20_DATA1  0xffc02e84   /* CAN Controller 0 Mailbox 20 Data 1 Register */
1351 #define                  CAN0_MB20_DATA2  0xffc02e88   /* CAN Controller 0 Mailbox 20 Data 2 Register */
1352 #define                  CAN0_MB20_DATA3  0xffc02e8c   /* CAN Controller 0 Mailbox 20 Data 3 Register */
1353 #define                 CAN0_MB20_LENGTH  0xffc02e90   /* CAN Controller 0 Mailbox 20 Length Register */
1354 #define              CAN0_MB20_TIMESTAMP  0xffc02e94   /* CAN Controller 0 Mailbox 20 Timestamp Register */
1355 #define                    CAN0_MB20_ID0  0xffc02e98   /* CAN Controller 0 Mailbox 20 ID0 Register */
1356 #define                    CAN0_MB20_ID1  0xffc02e9c   /* CAN Controller 0 Mailbox 20 ID1 Register */
1357 #define                  CAN0_MB21_DATA0  0xffc02ea0   /* CAN Controller 0 Mailbox 21 Data 0 Register */
1358 #define                  CAN0_MB21_DATA1  0xffc02ea4   /* CAN Controller 0 Mailbox 21 Data 1 Register */
1359 #define                  CAN0_MB21_DATA2  0xffc02ea8   /* CAN Controller 0 Mailbox 21 Data 2 Register */
1360 #define                  CAN0_MB21_DATA3  0xffc02eac   /* CAN Controller 0 Mailbox 21 Data 3 Register */
1361 #define                 CAN0_MB21_LENGTH  0xffc02eb0   /* CAN Controller 0 Mailbox 21 Length Register */
1362 #define              CAN0_MB21_TIMESTAMP  0xffc02eb4   /* CAN Controller 0 Mailbox 21 Timestamp Register */
1363 #define                    CAN0_MB21_ID0  0xffc02eb8   /* CAN Controller 0 Mailbox 21 ID0 Register */
1364 #define                    CAN0_MB21_ID1  0xffc02ebc   /* CAN Controller 0 Mailbox 21 ID1 Register */
1365 #define                  CAN0_MB22_DATA0  0xffc02ec0   /* CAN Controller 0 Mailbox 22 Data 0 Register */
1366 #define                  CAN0_MB22_DATA1  0xffc02ec4   /* CAN Controller 0 Mailbox 22 Data 1 Register */
1367 #define                  CAN0_MB22_DATA2  0xffc02ec8   /* CAN Controller 0 Mailbox 22 Data 2 Register */
1368 #define                  CAN0_MB22_DATA3  0xffc02ecc   /* CAN Controller 0 Mailbox 22 Data 3 Register */
1369 #define                 CAN0_MB22_LENGTH  0xffc02ed0   /* CAN Controller 0 Mailbox 22 Length Register */
1370 #define              CAN0_MB22_TIMESTAMP  0xffc02ed4   /* CAN Controller 0 Mailbox 22 Timestamp Register */
1371 #define                    CAN0_MB22_ID0  0xffc02ed8   /* CAN Controller 0 Mailbox 22 ID0 Register */
1372 #define                    CAN0_MB22_ID1  0xffc02edc   /* CAN Controller 0 Mailbox 22 ID1 Register */
1373 #define                  CAN0_MB23_DATA0  0xffc02ee0   /* CAN Controller 0 Mailbox 23 Data 0 Register */
1374 #define                  CAN0_MB23_DATA1  0xffc02ee4   /* CAN Controller 0 Mailbox 23 Data 1 Register */
1375 #define                  CAN0_MB23_DATA2  0xffc02ee8   /* CAN Controller 0 Mailbox 23 Data 2 Register */
1376 #define                  CAN0_MB23_DATA3  0xffc02eec   /* CAN Controller 0 Mailbox 23 Data 3 Register */
1377 #define                 CAN0_MB23_LENGTH  0xffc02ef0   /* CAN Controller 0 Mailbox 23 Length Register */
1378 #define              CAN0_MB23_TIMESTAMP  0xffc02ef4   /* CAN Controller 0 Mailbox 23 Timestamp Register */
1379 #define                    CAN0_MB23_ID0  0xffc02ef8   /* CAN Controller 0 Mailbox 23 ID0 Register */
1380 #define                    CAN0_MB23_ID1  0xffc02efc   /* CAN Controller 0 Mailbox 23 ID1 Register */
1381 #define                  CAN0_MB24_DATA0  0xffc02f00   /* CAN Controller 0 Mailbox 24 Data 0 Register */
1382 #define                  CAN0_MB24_DATA1  0xffc02f04   /* CAN Controller 0 Mailbox 24 Data 1 Register */
1383 #define                  CAN0_MB24_DATA2  0xffc02f08   /* CAN Controller 0 Mailbox 24 Data 2 Register */
1384 #define                  CAN0_MB24_DATA3  0xffc02f0c   /* CAN Controller 0 Mailbox 24 Data 3 Register */
1385 #define                 CAN0_MB24_LENGTH  0xffc02f10   /* CAN Controller 0 Mailbox 24 Length Register */
1386 #define              CAN0_MB24_TIMESTAMP  0xffc02f14   /* CAN Controller 0 Mailbox 24 Timestamp Register */
1387 #define                    CAN0_MB24_ID0  0xffc02f18   /* CAN Controller 0 Mailbox 24 ID0 Register */
1388 #define                    CAN0_MB24_ID1  0xffc02f1c   /* CAN Controller 0 Mailbox 24 ID1 Register */
1389 #define                  CAN0_MB25_DATA0  0xffc02f20   /* CAN Controller 0 Mailbox 25 Data 0 Register */
1390 #define                  CAN0_MB25_DATA1  0xffc02f24   /* CAN Controller 0 Mailbox 25 Data 1 Register */
1391 #define                  CAN0_MB25_DATA2  0xffc02f28   /* CAN Controller 0 Mailbox 25 Data 2 Register */
1392 #define                  CAN0_MB25_DATA3  0xffc02f2c   /* CAN Controller 0 Mailbox 25 Data 3 Register */
1393 #define                 CAN0_MB25_LENGTH  0xffc02f30   /* CAN Controller 0 Mailbox 25 Length Register */
1394 #define              CAN0_MB25_TIMESTAMP  0xffc02f34   /* CAN Controller 0 Mailbox 25 Timestamp Register */
1395 #define                    CAN0_MB25_ID0  0xffc02f38   /* CAN Controller 0 Mailbox 25 ID0 Register */
1396 #define                    CAN0_MB25_ID1  0xffc02f3c   /* CAN Controller 0 Mailbox 25 ID1 Register */
1397 #define                  CAN0_MB26_DATA0  0xffc02f40   /* CAN Controller 0 Mailbox 26 Data 0 Register */
1398 #define                  CAN0_MB26_DATA1  0xffc02f44   /* CAN Controller 0 Mailbox 26 Data 1 Register */
1399 #define                  CAN0_MB26_DATA2  0xffc02f48   /* CAN Controller 0 Mailbox 26 Data 2 Register */
1400 #define                  CAN0_MB26_DATA3  0xffc02f4c   /* CAN Controller 0 Mailbox 26 Data 3 Register */
1401 #define                 CAN0_MB26_LENGTH  0xffc02f50   /* CAN Controller 0 Mailbox 26 Length Register */
1402 #define              CAN0_MB26_TIMESTAMP  0xffc02f54   /* CAN Controller 0 Mailbox 26 Timestamp Register */
1403 #define                    CAN0_MB26_ID0  0xffc02f58   /* CAN Controller 0 Mailbox 26 ID0 Register */
1404 #define                    CAN0_MB26_ID1  0xffc02f5c   /* CAN Controller 0 Mailbox 26 ID1 Register */
1405 #define                  CAN0_MB27_DATA0  0xffc02f60   /* CAN Controller 0 Mailbox 27 Data 0 Register */
1406 #define                  CAN0_MB27_DATA1  0xffc02f64   /* CAN Controller 0 Mailbox 27 Data 1 Register */
1407 #define                  CAN0_MB27_DATA2  0xffc02f68   /* CAN Controller 0 Mailbox 27 Data 2 Register */
1408 #define                  CAN0_MB27_DATA3  0xffc02f6c   /* CAN Controller 0 Mailbox 27 Data 3 Register */
1409 #define                 CAN0_MB27_LENGTH  0xffc02f70   /* CAN Controller 0 Mailbox 27 Length Register */
1410 #define              CAN0_MB27_TIMESTAMP  0xffc02f74   /* CAN Controller 0 Mailbox 27 Timestamp Register */
1411 #define                    CAN0_MB27_ID0  0xffc02f78   /* CAN Controller 0 Mailbox 27 ID0 Register */
1412 #define                    CAN0_MB27_ID1  0xffc02f7c   /* CAN Controller 0 Mailbox 27 ID1 Register */
1413 #define                  CAN0_MB28_DATA0  0xffc02f80   /* CAN Controller 0 Mailbox 28 Data 0 Register */
1414 #define                  CAN0_MB28_DATA1  0xffc02f84   /* CAN Controller 0 Mailbox 28 Data 1 Register */
1415 #define                  CAN0_MB28_DATA2  0xffc02f88   /* CAN Controller 0 Mailbox 28 Data 2 Register */
1416 #define                  CAN0_MB28_DATA3  0xffc02f8c   /* CAN Controller 0 Mailbox 28 Data 3 Register */
1417 #define                 CAN0_MB28_LENGTH  0xffc02f90   /* CAN Controller 0 Mailbox 28 Length Register */
1418 #define              CAN0_MB28_TIMESTAMP  0xffc02f94   /* CAN Controller 0 Mailbox 28 Timestamp Register */
1419 #define                    CAN0_MB28_ID0  0xffc02f98   /* CAN Controller 0 Mailbox 28 ID0 Register */
1420 #define                    CAN0_MB28_ID1  0xffc02f9c   /* CAN Controller 0 Mailbox 28 ID1 Register */
1421 #define                  CAN0_MB29_DATA0  0xffc02fa0   /* CAN Controller 0 Mailbox 29 Data 0 Register */
1422 #define                  CAN0_MB29_DATA1  0xffc02fa4   /* CAN Controller 0 Mailbox 29 Data 1 Register */
1423 #define                  CAN0_MB29_DATA2  0xffc02fa8   /* CAN Controller 0 Mailbox 29 Data 2 Register */
1424 #define                  CAN0_MB29_DATA3  0xffc02fac   /* CAN Controller 0 Mailbox 29 Data 3 Register */
1425 #define                 CAN0_MB29_LENGTH  0xffc02fb0   /* CAN Controller 0 Mailbox 29 Length Register */
1426 #define              CAN0_MB29_TIMESTAMP  0xffc02fb4   /* CAN Controller 0 Mailbox 29 Timestamp Register */
1427 #define                    CAN0_MB29_ID0  0xffc02fb8   /* CAN Controller 0 Mailbox 29 ID0 Register */
1428 #define                    CAN0_MB29_ID1  0xffc02fbc   /* CAN Controller 0 Mailbox 29 ID1 Register */
1429 #define                  CAN0_MB30_DATA0  0xffc02fc0   /* CAN Controller 0 Mailbox 30 Data 0 Register */
1430 #define                  CAN0_MB30_DATA1  0xffc02fc4   /* CAN Controller 0 Mailbox 30 Data 1 Register */
1431 #define                  CAN0_MB30_DATA2  0xffc02fc8   /* CAN Controller 0 Mailbox 30 Data 2 Register */
1432 #define                  CAN0_MB30_DATA3  0xffc02fcc   /* CAN Controller 0 Mailbox 30 Data 3 Register */
1433 #define                 CAN0_MB30_LENGTH  0xffc02fd0   /* CAN Controller 0 Mailbox 30 Length Register */
1434 #define              CAN0_MB30_TIMESTAMP  0xffc02fd4   /* CAN Controller 0 Mailbox 30 Timestamp Register */
1435 #define                    CAN0_MB30_ID0  0xffc02fd8   /* CAN Controller 0 Mailbox 30 ID0 Register */
1436 #define                    CAN0_MB30_ID1  0xffc02fdc   /* CAN Controller 0 Mailbox 30 ID1 Register */
1437 #define                  CAN0_MB31_DATA0  0xffc02fe0   /* CAN Controller 0 Mailbox 31 Data 0 Register */
1438 #define                  CAN0_MB31_DATA1  0xffc02fe4   /* CAN Controller 0 Mailbox 31 Data 1 Register */
1439 #define                  CAN0_MB31_DATA2  0xffc02fe8   /* CAN Controller 0 Mailbox 31 Data 2 Register */
1440 #define                  CAN0_MB31_DATA3  0xffc02fec   /* CAN Controller 0 Mailbox 31 Data 3 Register */
1441 #define                 CAN0_MB31_LENGTH  0xffc02ff0   /* CAN Controller 0 Mailbox 31 Length Register */
1442 #define              CAN0_MB31_TIMESTAMP  0xffc02ff4   /* CAN Controller 0 Mailbox 31 Timestamp Register */
1443 #define                    CAN0_MB31_ID0  0xffc02ff8   /* CAN Controller 0 Mailbox 31 ID0 Register */
1444 #define                    CAN0_MB31_ID1  0xffc02ffc   /* CAN Controller 0 Mailbox 31 ID1 Register */
1445
1446 /* UART3 Registers */
1447
1448 #define                        UART3_DLL  0xffc03100   /* Divisor Latch Low Byte */
1449 #define                        UART3_DLH  0xffc03104   /* Divisor Latch High Byte */
1450 #define                       UART3_GCTL  0xffc03108   /* Global Control Register */
1451 #define                        UART3_LCR  0xffc0310c   /* Line Control Register */
1452 #define                        UART3_MCR  0xffc03110   /* Modem Control Register */
1453 #define                        UART3_LSR  0xffc03114   /* Line Status Register */
1454 #define                        UART3_MSR  0xffc03118   /* Modem Status Register */
1455 #define                        UART3_SCR  0xffc0311c   /* Scratch Register */
1456 #define                    UART3_IER_SET  0xffc03120   /* Interrupt Enable Register Set */
1457 #define                  UART3_IER_CLEAR  0xffc03124   /* Interrupt Enable Register Clear */
1458 #define                        UART3_THR  0xffc03128   /* Transmit Hold Register */
1459 #define                        UART3_RBR  0xffc0312c   /* Receive Buffer Register */
1460
1461 /* NFC Registers */
1462
1463 #define                          NFC_CTL  0xffc03b00   /* NAND Control Register */
1464 #define                         NFC_STAT  0xffc03b04   /* NAND Status Register */
1465 #define                      NFC_IRQSTAT  0xffc03b08   /* NAND Interrupt Status Register */
1466 #define                      NFC_IRQMASK  0xffc03b0c   /* NAND Interrupt Mask Register */
1467 #define                         NFC_ECC0  0xffc03b10   /* NAND ECC Register 0 */
1468 #define                         NFC_ECC1  0xffc03b14   /* NAND ECC Register 1 */
1469 #define                         NFC_ECC2  0xffc03b18   /* NAND ECC Register 2 */
1470 #define                         NFC_ECC3  0xffc03b1c   /* NAND ECC Register 3 */
1471 #define                        NFC_COUNT  0xffc03b20   /* NAND ECC Count Register */
1472 #define                          NFC_RST  0xffc03b24   /* NAND ECC Reset Register */
1473 #define                        NFC_PGCTL  0xffc03b28   /* NAND Page Control Register */
1474 #define                         NFC_READ  0xffc03b2c   /* NAND Read Data Register */
1475 #define                         NFC_ADDR  0xffc03b40   /* NAND Address Register */
1476 #define                          NFC_CMD  0xffc03b44   /* NAND Command Register */
1477 #define                      NFC_DATA_WR  0xffc03b48   /* NAND Data Write Register */
1478 #define                      NFC_DATA_RD  0xffc03b4c   /* NAND Data Read Register */
1479
1480 /* Counter Registers */
1481
1482 #define                       CNT_CONFIG  0xffc04200   /* Configuration Register */
1483 #define                        CNT_IMASK  0xffc04204   /* Interrupt Mask Register */
1484 #define                       CNT_STATUS  0xffc04208   /* Status Register */
1485 #define                      CNT_COMMAND  0xffc0420c   /* Command Register */
1486 #define                     CNT_DEBOUNCE  0xffc04210   /* Debounce Register */
1487 #define                      CNT_COUNTER  0xffc04214   /* Counter Register */
1488 #define                          CNT_MAX  0xffc04218   /* Maximal Count Register */
1489 #define                          CNT_MIN  0xffc0421c   /* Minimal Count Register */
1490
1491 /* OTP/FUSE Registers */
1492
1493 #define                      OTP_CONTROL  0xffc04300   /* OTP/Fuse Control Register */
1494 #define                          OTP_BEN  0xffc04304   /* OTP/Fuse Byte Enable */
1495 #define                       OTP_STATUS  0xffc04308   /* OTP/Fuse Status */
1496 #define                       OTP_TIMING  0xffc0430c   /* OTP/Fuse Access Timing */
1497
1498 /* Security Registers */
1499
1500 #define                    SECURE_SYSSWT  0xffc04320   /* Secure System Switches */
1501 #define                   SECURE_CONTROL  0xffc04324   /* Secure Control */
1502 #define                    SECURE_STATUS  0xffc04328   /* Secure Status */
1503
1504 /* DMA Peripheral Mux Register */
1505
1506 #define                    DMAC1_PERIMUX  0xffc04340   /* DMA Controller 1 Peripheral Multiplexer Register */
1507
1508 /* OTP Read/Write Data Buffer Registers */
1509
1510 #define                        OTP_DATA0  0xffc04380   /* OTP/Fuse Data (OTP_DATA0-3) accesses the fuse read write buffer */
1511 #define                        OTP_DATA1  0xffc04384   /* OTP/Fuse Data (OTP_DATA0-3) accesses the fuse read write buffer */
1512 #define                        OTP_DATA2  0xffc04388   /* OTP/Fuse Data (OTP_DATA0-3) accesses the fuse read write buffer */
1513 #define                        OTP_DATA3  0xffc0438c   /* OTP/Fuse Data (OTP_DATA0-3) accesses the fuse read write buffer */
1514
1515 /* Handshake MDMA is not defined in the shared file because it is not available on the ADSP-BF542 processor */
1516
1517 /* ********************************************************** */
1518 /*     SINGLE BIT MACRO PAIRS (bit mask and negated one)      */
1519 /*     and MULTI BIT READ MACROS                              */
1520 /* ********************************************************** */
1521
1522 /* SIC_IMASK Masks */
1523 #define SIC_UNMASK_ALL         0x00000000       /* Unmask all peripheral interrupts */
1524 #define SIC_MASK_ALL           0xFFFFFFFF       /* Mask all peripheral interrupts */
1525 #define SIC_MASK(x)            (1 << (x))       /* Mask Peripheral #x interrupt */
1526 #define SIC_UNMASK(x) (0xFFFFFFFF ^ (1 << (x))) /* Unmask Peripheral #x interrupt */
1527
1528 /* SIC_IWR Masks */
1529 #define IWR_DISABLE_ALL        0x00000000       /* Wakeup Disable all peripherals */
1530 #define IWR_ENABLE_ALL         0xFFFFFFFF       /* Wakeup Enable all peripherals */
1531 #define IWR_ENABLE(x)          (1 << (x))       /* Wakeup Enable Peripheral #x */
1532 #define IWR_DISABLE(x) (0xFFFFFFFF ^ (1 << (x)))        /* Wakeup Disable Peripheral #x */
1533
1534 /* Bit masks for SIC_IAR0 */
1535
1536 #define            PLL_WAKEUP  0x1        /* PLL Wakeup */
1537
1538 /* Bit masks for SIC_IWR0, SIC_IMASK0, SIC_ISR0 */
1539
1540 #define              DMA0_ERR  0x2        /* DMA Controller 0 Error */
1541 #define             EPPI0_ERR  0x4        /* EPPI0 Error */
1542 #define            SPORT0_ERR  0x8        /* SPORT0 Error */
1543 #define            SPORT1_ERR  0x10       /* SPORT1 Error */
1544 #define              SPI0_ERR  0x20       /* SPI0 Error */
1545 #define             UART0_ERR  0x40       /* UART0 Error */
1546 #define                   RTC  0x80       /* Real-Time Clock */
1547 #define                 DMA12  0x100      /* DMA Channel 12 */
1548 #define                  DMA0  0x200      /* DMA Channel 0 */
1549 #define                  DMA1  0x400      /* DMA Channel 1 */
1550 #define                  DMA2  0x800      /* DMA Channel 2 */
1551 #define                  DMA3  0x1000     /* DMA Channel 3 */
1552 #define                  DMA4  0x2000     /* DMA Channel 4 */
1553 #define                  DMA6  0x4000     /* DMA Channel 6 */
1554 #define                  DMA7  0x8000     /* DMA Channel 7 */
1555 #define                 PINT0  0x80000    /* Pin Interrupt 0 */
1556 #define                 PINT1  0x100000   /* Pin Interrupt 1 */
1557 #define                 MDMA0  0x200000   /* Memory DMA Stream 0 */
1558 #define                 MDMA1  0x400000   /* Memory DMA Stream 1 */
1559 #define                  WDOG  0x800000   /* Watchdog Timer */
1560 #define              DMA1_ERR  0x1000000  /* DMA Controller 1 Error */
1561 #define            SPORT2_ERR  0x2000000  /* SPORT2 Error */
1562 #define            SPORT3_ERR  0x4000000  /* SPORT3 Error */
1563 #define               MXVR_SD  0x8000000  /* MXVR Synchronous Data */
1564 #define              SPI1_ERR  0x10000000 /* SPI1 Error */
1565 #define              SPI2_ERR  0x20000000 /* SPI2 Error */
1566 #define             UART1_ERR  0x40000000 /* UART1 Error */
1567 #define             UART2_ERR  0x80000000 /* UART2 Error */
1568
1569 /* Bit masks for SIC_IWR1, SIC_IMASK1, SIC_ISR1 */
1570
1571 #define              CAN0_ERR  0x1        /* CAN0 Error */
1572 #define                 DMA18  0x2        /* DMA Channel 18 */
1573 #define                 DMA19  0x4        /* DMA Channel 19 */
1574 #define                 DMA20  0x8        /* DMA Channel 20 */
1575 #define                 DMA21  0x10       /* DMA Channel 21 */
1576 #define                 DMA13  0x20       /* DMA Channel 13 */
1577 #define                 DMA14  0x40       /* DMA Channel 14 */
1578 #define                  DMA5  0x80       /* DMA Channel 5 */
1579 #define                 DMA23  0x100      /* DMA Channel 23 */
1580 #define                  DMA8  0x200      /* DMA Channel 8 */
1581 #define                  DMA9  0x400      /* DMA Channel 9 */
1582 #define                 DMA10  0x800      /* DMA Channel 10 */
1583 #define                 DMA11  0x1000     /* DMA Channel 11 */
1584 #define                  TWI0  0x2000     /* TWI0 */
1585 #define                  TWI1  0x4000     /* TWI1 */
1586 #define               CAN0_RX  0x8000     /* CAN0 Receive */
1587 #define               CAN0_TX  0x10000    /* CAN0 Transmit */
1588 #define                 MDMA2  0x20000    /* Memory DMA Stream 0 */
1589 #define                 MDMA3  0x40000    /* Memory DMA Stream 1 */
1590 #define             MXVR_STAT  0x80000    /* MXVR Status */
1591 #define               MXVR_CM  0x100000   /* MXVR Control Message */
1592 #define               MXVR_AP  0x200000   /* MXVR Asynchronous Packet */
1593 #define             EPPI1_ERR  0x400000   /* EPPI1 Error */
1594 #define             EPPI2_ERR  0x800000   /* EPPI2 Error */
1595 #define             UART3_ERR  0x1000000  /* UART3 Error */
1596 #define              HOST_ERR  0x2000000  /* Host DMA Port Error */
1597 #define               USB_ERR  0x4000000  /* USB Error */
1598 #define              PIXC_ERR  0x8000000  /* Pixel Compositor Error */
1599 #define               NFC_ERR  0x10000000 /* Nand Flash Controller Error */
1600 #define             ATAPI_ERR  0x20000000 /* ATAPI Error */
1601 #define              CAN1_ERR  0x40000000 /* CAN1 Error */
1602 #define             DMAR0_ERR  0x80000000 /* DMAR0 Overflow Error */
1603 #define             DMAR1_ERR  0x80000000 /* DMAR1 Overflow Error */
1604 #define                 DMAR0  0x80000000 /* DMAR0 Block */
1605 #define                 DMAR1  0x80000000 /* DMAR1 Block */
1606
1607 /* Bit masks for SIC_IWR2, SIC_IMASK2, SIC_ISR2 */
1608
1609 #define                 DMA15  0x1        /* DMA Channel 15 */
1610 #define                 DMA16  0x2        /* DMA Channel 16 */
1611 #define                 DMA17  0x4        /* DMA Channel 17 */
1612 #define                 DMA22  0x8        /* DMA Channel 22 */
1613 #define                   CNT  0x10       /* Counter */
1614 #define                   KEY  0x20       /* Keypad */
1615 #define               CAN1_RX  0x40       /* CAN1 Receive */
1616 #define               CAN1_TX  0x80       /* CAN1 Transmit */
1617 #define             SDH_INT_MASK0  0x100      /* SDH Mask 0 */
1618 #define             SDH_INT_MASK1  0x200      /* SDH Mask 1 */
1619 #define              USB_EINT  0x400      /* USB Exception */
1620 #define              USB_INT0  0x800      /* USB Interrupt 0 */
1621 #define              USB_INT1  0x1000     /* USB Interrupt 1 */
1622 #define              USB_INT2  0x2000     /* USB Interrupt 2 */
1623 #define            USB_DMAINT  0x4000     /* USB DMA */
1624 #define                OTPSEC  0x8000     /* OTP Access Complete */
1625 #define                TIMER0  0x400000   /* Timer 0 */
1626 #define                TIMER1  0x800000   /* Timer 1 */
1627 #define                TIMER2  0x1000000  /* Timer 2 */
1628 #define                TIMER3  0x2000000  /* Timer 3 */
1629 #define                TIMER4  0x4000000  /* Timer 4 */
1630 #define                TIMER5  0x8000000  /* Timer 5 */
1631 #define                TIMER6  0x10000000 /* Timer 6 */
1632 #define                TIMER7  0x20000000 /* Timer 7 */
1633 #define                 PINT2  0x40000000 /* Pin Interrupt 2 */
1634 #define                 PINT3  0x80000000 /* Pin Interrupt 3 */
1635
1636 /* Bit masks for DMAx_CONFIG, MDMA_Sx_CONFIG, MDMA_Dx_CONFIG */
1637
1638 #define                     DMAEN  0x1        /* DMA Channel Enable */
1639 #define                       WNR  0x2        /* DMA Direction */
1640 #define                  WDSIZE_8  0x0        /* Transfer Word Size = 8 */
1641 #define                 WDSIZE_16  0x4        /* Transfer Word Size = 16 */
1642 #define                 WDSIZE_32  0x8        /* Transfer Word Size = 32 */
1643 #define                     DMA2D  0x10       /* DMA Mode */
1644 #define                   RESTART  0x20       /* Work Unit Transitions */
1645 #define                    DI_SEL  0x40       /* Data Interrupt Timing Select */
1646 #define                     DI_EN  0x80       /* Data Interrupt Enable */
1647 #define                    NDSIZE  0xf00      /* Flex Descriptor Size */
1648 #define                   DMAFLOW  0xf000     /* Next Operation */
1649
1650 /* Bit masks for DMAx_IRQ_STATUS, MDMA_Sx_IRQ_STATUS, MDMA_Dx_IRQ_STATUS */
1651
1652 #define                  DMA_DONE  0x1        /* DMA Completion Interrupt Status */
1653 #define                   DMA_ERR  0x2        /* DMA Error Interrupt Status */
1654 #define                    DFETCH  0x4        /* DMA Descriptor Fetch */
1655 #define                   DMA_RUN  0x8        /* DMA Channel Running */
1656
1657 /* Bit masks for DMAx_PERIPHERAL_MAP, MDMA_Sx_IRQ_STATUS, MDMA_Dx_IRQ_STATUS */
1658
1659 #define                     CTYPE  0x40       /* DMA Channel Type */
1660 #define                      PMAP  0xf000     /* Peripheral Mapped To This Channel */
1661
1662 /* Bit masks for DMACx_TCPER */
1663
1664 #define        DCB_TRAFFIC_PERIOD  0xf        /* DCB Traffic Control Period */
1665 #define        DEB_TRAFFIC_PERIOD  0xf0       /* DEB Traffic Control Period */
1666 #define        DAB_TRAFFIC_PERIOD  0x700      /* DAB Traffic Control Period */
1667 #define   MDMA_ROUND_ROBIN_PERIOD  0xf800     /* MDMA Round Robin Period */
1668
1669 /* Bit masks for DMACx_TCCNT */
1670
1671 #define         DCB_TRAFFIC_COUNT  0xf        /* DCB Traffic Control Count */
1672 #define         DEB_TRAFFIC_COUNT  0xf0       /* DEB Traffic Control Count */
1673 #define         DAB_TRAFFIC_COUNT  0x700      /* DAB Traffic Control Count */
1674 #define    MDMA_ROUND_ROBIN_COUNT  0xf800     /* MDMA Round Robin Count */
1675
1676 /* Bit masks for DMAC1_PERIMUX */
1677
1678 #define                   PMUXSDH  0x1        /* Peripheral Select for DMA22 channel */
1679
1680 /* *********************  ASYNCHRONOUS MEMORY CONTROLLER MASKS  *************************/
1681 /* EBIU_AMGCTL Masks                                                                                                                                    */
1682 #define AMCKEN                  0x0001          /* Enable CLKOUT                                                                        */
1683 #define AMBEN_NONE              0x0000          /* All Banks Disabled                                                           */
1684 #define AMBEN_B0                0x0002          /* Enable Async Memory Bank 0 only                                      */
1685 #define AMBEN_B0_B1             0x0004          /* Enable Async Memory Banks 0 & 1 only                         */
1686 #define AMBEN_B0_B1_B2  0x0006          /* Enable Async Memory Banks 0, 1, and 2                        */
1687 #define AMBEN_ALL               0x0008          /* Enable Async Memory Banks (all) 0, 1, 2, and 3       */
1688
1689
1690 /* Bit masks for EBIU_AMBCTL0 */
1691
1692 #define                   B0RDYEN  0x1        /* Bank 0 ARDY Enable */
1693 #define                  B0RDYPOL  0x2        /* Bank 0 ARDY Polarity */
1694 #define                      B0TT  0xc        /* Bank 0 transition time */
1695 #define                      B0ST  0x30       /* Bank 0 Setup time */
1696 #define                      B0HT  0xc0       /* Bank 0 Hold time */
1697 #define                     B0RAT  0xf00      /* Bank 0 Read access time */
1698 #define                     B0WAT  0xf000     /* Bank 0 write access time */
1699 #define                   B1RDYEN  0x10000    /* Bank 1 ARDY Enable */
1700 #define                  B1RDYPOL  0x20000    /* Bank 1 ARDY Polarity */
1701 #define                      B1TT  0xc0000    /* Bank 1 transition time */
1702 #define                      B1ST  0x300000   /* Bank 1 Setup time */
1703 #define                      B1HT  0xc00000   /* Bank 1 Hold time */
1704 #define                     B1RAT  0xf000000  /* Bank 1 Read access time */
1705 #define                     B1WAT  0xf0000000 /* Bank 1 write access time */
1706
1707 /* Bit masks for EBIU_AMBCTL1 */
1708
1709 #define                   B2RDYEN  0x1        /* Bank 2 ARDY Enable */
1710 #define                  B2RDYPOL  0x2        /* Bank 2 ARDY Polarity */
1711 #define                      B2TT  0xc        /* Bank 2 transition time */
1712 #define                      B2ST  0x30       /* Bank 2 Setup time */
1713 #define                      B2HT  0xc0       /* Bank 2 Hold time */
1714 #define                     B2RAT  0xf00      /* Bank 2 Read access time */
1715 #define                     B2WAT  0xf000     /* Bank 2 write access time */
1716 #define                   B3RDYEN  0x10000    /* Bank 3 ARDY Enable */
1717 #define                  B3RDYPOL  0x20000    /* Bank 3 ARDY Polarity */
1718 #define                      B3TT  0xc0000    /* Bank 3 transition time */
1719 #define                      B3ST  0x300000   /* Bank 3 Setup time */
1720 #define                      B3HT  0xc00000   /* Bank 3 Hold time */
1721 #define                     B3RAT  0xf000000  /* Bank 3 Read access time */
1722 #define                     B3WAT  0xf0000000 /* Bank 3 write access time */
1723
1724 /* Bit masks for EBIU_MBSCTL */
1725
1726 #define                  AMSB0CTL  0x3        /* Async Memory Bank 0 select */
1727 #define                  AMSB1CTL  0xc        /* Async Memory Bank 1 select */
1728 #define                  AMSB2CTL  0x30       /* Async Memory Bank 2 select */
1729 #define                  AMSB3CTL  0xc0       /* Async Memory Bank 3 select */
1730
1731 /* Bit masks for EBIU_MODE */
1732
1733 #define                    B0MODE  0x3        /* Async Memory Bank 0 Access Mode */
1734 #define                    B1MODE  0xc        /* Async Memory Bank 1 Access Mode */
1735 #define                    B2MODE  0x30       /* Async Memory Bank 2 Access Mode */
1736 #define                    B3MODE  0xc0       /* Async Memory Bank 3 Access Mode */
1737
1738 /* Bit masks for EBIU_FCTL */
1739
1740 #define               TESTSETLOCK  0x1        /* Test set lock */
1741 #define                      BCLK  0x6        /* Burst clock frequency */
1742 #define                      PGWS  0x38       /* Page wait states */
1743 #define                      PGSZ  0x40       /* Page size */
1744 #define                      RDDL  0x380      /* Read data delay */
1745
1746 /* Bit masks for EBIU_ARBSTAT */
1747
1748 #define                   ARBSTAT  0x1        /* Arbitration status */
1749 #define                    BGSTAT  0x2        /* Bus grant status */
1750
1751 /* Bit masks for EBIU_DDRCTL0 */
1752
1753 #define                     TREFI  0x3fff     /* Refresh Interval */
1754 #define                      TRFC  0x3c000    /* Auto-refresh command period */
1755 #define                       TRP  0x3c0000   /* Pre charge-to-active command period */
1756 #define                      TRAS  0x3c00000  /* Min Active-to-pre charge time */
1757 #define                       TRC  0x3c000000 /* Active-to-active time */
1758
1759 /* Bit masks for EBIU_DDRCTL1 */
1760
1761 #define                      TRCD  0xf        /* Active-to-Read/write delay */
1762 #define                       MRD  0xf0       /* Mode register set to active */
1763 #define                       TWR  0x300      /* Write Recovery time */
1764 #define               DDRDATWIDTH  0x3000     /* DDR data width */
1765 #define                  EXTBANKS  0xc000     /* External banks */
1766 #define               DDRDEVWIDTH  0x30000    /* DDR device width */
1767 #define                DDRDEVSIZE  0xc0000    /* DDR device size */
1768 #define                     TWWTR  0xf0000000 /* Write-to-read delay */
1769
1770 /* Bit masks for EBIU_DDRCTL2 */
1771
1772 #define               BURSTLENGTH  0x7        /* Burst length */
1773 #define                CASLATENCY  0x70       /* CAS latency */
1774 #define                  DLLRESET  0x100      /* DLL Reset */
1775 #define                      REGE  0x1000     /* Register mode enable */
1776
1777 /* Bit masks for EBIU_DDRCTL3 */
1778
1779 #define                      PASR  0x7        /* Partial array self-refresh */
1780
1781 /* Bit masks for EBIU_DDRQUE */
1782
1783 #define                DEB1_PFLEN  0x3        /* Pre fetch length for DEB1 accesses */
1784 #define                DEB2_PFLEN  0xc        /* Pre fetch length for DEB2 accesses */
1785 #define                DEB3_PFLEN  0x30       /* Pre fetch length for DEB3 accesses */
1786 #define          DEB_ARB_PRIORITY  0x700      /* Arbitration between DEB busses */
1787 #define               DEB1_URGENT  0x1000     /* DEB1 Urgent */
1788 #define               DEB2_URGENT  0x2000     /* DEB2 Urgent */
1789 #define               DEB3_URGENT  0x4000     /* DEB3 Urgent */
1790
1791 /* Bit masks for EBIU_ERRMST */
1792
1793 #define                DEB1_ERROR  0x1        /* DEB1 Error */
1794 #define                DEB2_ERROR  0x2        /* DEB2 Error */
1795 #define                DEB3_ERROR  0x4        /* DEB3 Error */
1796 #define                CORE_ERROR  0x8        /* Core error */
1797 #define                DEB_MERROR  0x10       /* DEB1 Error (2nd) */
1798 #define               DEB2_MERROR  0x20       /* DEB2 Error (2nd) */
1799 #define               DEB3_MERROR  0x40       /* DEB3 Error (2nd) */
1800 #define               CORE_MERROR  0x80       /* Core Error (2nd) */
1801
1802 /* Bit masks for EBIU_ERRADD */
1803
1804 #define             ERROR_ADDRESS  0xffffffff /* Error Address */
1805
1806 /* Bit masks for EBIU_RSTCTL */
1807
1808 #define                 DDRSRESET  0x1        /* DDR soft reset */
1809 #define               PFTCHSRESET  0x4        /* DDR prefetch reset */
1810 #define                     SRREQ  0x8        /* Self-refresh request */
1811 #define                     SRACK  0x10       /* Self-refresh acknowledge */
1812 #define                MDDRENABLE  0x20       /* Mobile DDR enable */
1813
1814 /* Bit masks for EBIU_DDRBRC0 */
1815
1816 #define                      BRC0  0xffffffff /* Count */
1817
1818 /* Bit masks for EBIU_DDRBRC1 */
1819
1820 #define                      BRC1  0xffffffff /* Count */
1821
1822 /* Bit masks for EBIU_DDRBRC2 */
1823
1824 #define                      BRC2  0xffffffff /* Count */
1825
1826 /* Bit masks for EBIU_DDRBRC3 */
1827
1828 #define                      BRC3  0xffffffff /* Count */
1829
1830 /* Bit masks for EBIU_DDRBRC4 */
1831
1832 #define                      BRC4  0xffffffff /* Count */
1833
1834 /* Bit masks for EBIU_DDRBRC5 */
1835
1836 #define                      BRC5  0xffffffff /* Count */
1837
1838 /* Bit masks for EBIU_DDRBRC6 */
1839
1840 #define                      BRC6  0xffffffff /* Count */
1841
1842 /* Bit masks for EBIU_DDRBRC7 */
1843
1844 #define                      BRC7  0xffffffff /* Count */
1845
1846 /* Bit masks for EBIU_DDRBWC0 */
1847
1848 #define                      BWC0  0xffffffff /* Count */
1849
1850 /* Bit masks for EBIU_DDRBWC1 */
1851
1852 #define                      BWC1  0xffffffff /* Count */
1853
1854 /* Bit masks for EBIU_DDRBWC2 */
1855
1856 #define                      BWC2  0xffffffff /* Count */
1857
1858 /* Bit masks for EBIU_DDRBWC3 */
1859
1860 #define                      BWC3  0xffffffff /* Count */
1861
1862 /* Bit masks for EBIU_DDRBWC4 */
1863
1864 #define                      BWC4  0xffffffff /* Count */
1865
1866 /* Bit masks for EBIU_DDRBWC5 */
1867
1868 #define                      BWC5  0xffffffff /* Count */
1869
1870 /* Bit masks for EBIU_DDRBWC6 */
1871
1872 #define                      BWC6  0xffffffff /* Count */
1873
1874 /* Bit masks for EBIU_DDRBWC7 */
1875
1876 #define                      BWC7  0xffffffff /* Count */
1877
1878 /* Bit masks for EBIU_DDRACCT */
1879
1880 #define                      ACCT  0xffffffff /* Count */
1881
1882 /* Bit masks for EBIU_DDRTACT */
1883
1884 #define                      TECT  0xffffffff /* Count */
1885
1886 /* Bit masks for EBIU_DDRARCT */
1887
1888 #define                      ARCT  0xffffffff /* Count */
1889
1890 /* Bit masks for EBIU_DDRGC0 */
1891
1892 #define                       GC0  0xffffffff /* Count */
1893
1894 /* Bit masks for EBIU_DDRGC1 */
1895
1896 #define                       GC1  0xffffffff /* Count */
1897
1898 /* Bit masks for EBIU_DDRGC2 */
1899
1900 #define                       GC2  0xffffffff /* Count */
1901
1902 /* Bit masks for EBIU_DDRGC3 */
1903
1904 #define                       GC3  0xffffffff /* Count */
1905
1906 /* Bit masks for EBIU_DDRMCEN */
1907
1908 #define                B0WCENABLE  0x1        /* Bank 0 write count enable */
1909 #define                B1WCENABLE  0x2        /* Bank 1 write count enable */
1910 #define                B2WCENABLE  0x4        /* Bank 2 write count enable */
1911 #define                B3WCENABLE  0x8        /* Bank 3 write count enable */
1912 #define                B4WCENABLE  0x10       /* Bank 4 write count enable */
1913 #define                B5WCENABLE  0x20       /* Bank 5 write count enable */
1914 #define                B6WCENABLE  0x40       /* Bank 6 write count enable */
1915 #define                B7WCENABLE  0x80       /* Bank 7 write count enable */
1916 #define                B0RCENABLE  0x100      /* Bank 0 read count enable */
1917 #define                B1RCENABLE  0x200      /* Bank 1 read count enable */
1918 #define                B2RCENABLE  0x400      /* Bank 2 read count enable */
1919 #define                B3RCENABLE  0x800      /* Bank 3 read count enable */
1920 #define                B4RCENABLE  0x1000     /* Bank 4 read count enable */
1921 #define                B5RCENABLE  0x2000     /* Bank 5 read count enable */
1922 #define                B6RCENABLE  0x4000     /* Bank 6 read count enable */
1923 #define                B7RCENABLE  0x8000     /* Bank 7 read count enable */
1924 #define             ROWACTCENABLE  0x10000    /* DDR Row activate count enable */
1925 #define                RWTCENABLE  0x20000    /* DDR R/W Turn around count enable */
1926 #define                 ARCENABLE  0x40000    /* DDR Auto-refresh count enable */
1927 #define                 GC0ENABLE  0x100000   /* DDR Grant count 0 enable */
1928 #define                 GC1ENABLE  0x200000   /* DDR Grant count 1 enable */
1929 #define                 GC2ENABLE  0x400000   /* DDR Grant count 2 enable */
1930 #define                 GC3ENABLE  0x800000   /* DDR Grant count 3 enable */
1931 #define                 GCCONTROL  0x3000000  /* DDR Grant Count Control */
1932
1933 /* Bit masks for EBIU_DDRMCCL */
1934
1935 #define                 CB0WCOUNT  0x1        /* Clear write count 0 */
1936 #define                 CB1WCOUNT  0x2        /* Clear write count 1 */
1937 #define                 CB2WCOUNT  0x4        /* Clear write count 2 */
1938 #define                 CB3WCOUNT  0x8        /* Clear write count 3 */
1939 #define                 CB4WCOUNT  0x10       /* Clear write count 4 */
1940 #define                 CB5WCOUNT  0x20       /* Clear write count 5 */
1941 #define                 CB6WCOUNT  0x40       /* Clear write count 6 */
1942 #define                 CB7WCOUNT  0x80       /* Clear write count 7 */
1943 #define                  CBRCOUNT  0x100      /* Clear read count 0 */
1944 #define                 CB1RCOUNT  0x200      /* Clear read count 1 */
1945 #define                 CB2RCOUNT  0x400      /* Clear read count 2 */
1946 #define                 CB3RCOUNT  0x800      /* Clear read count 3 */
1947 #define                 CB4RCOUNT  0x1000     /* Clear read count 4 */
1948 #define                 CB5RCOUNT  0x2000     /* Clear read count 5 */
1949 #define                 CB6RCOUNT  0x4000     /* Clear read count 6 */
1950 #define                 CB7RCOUNT  0x8000     /* Clear read count 7 */
1951 #define                  CRACOUNT  0x10000    /* Clear row activation count */
1952 #define                CRWTACOUNT  0x20000    /* Clear R/W turn-around count */
1953 #define                  CARCOUNT  0x40000    /* Clear auto-refresh count */
1954 #define                  CG0COUNT  0x100000   /* Clear grant count 0 */
1955 #define                  CG1COUNT  0x200000   /* Clear grant count 1 */
1956 #define                  CG2COUNT  0x400000   /* Clear grant count 2 */
1957 #define                  CG3COUNT  0x800000   /* Clear grant count 3 */
1958
1959 /* Bit masks for (PORTx is PORTA - PORTJ) includes PORTx_FER, PORTx_SET, PORTx_CLEAR, PORTx_DIR_SET, PORTx_DIR_CLEAR, PORTx_INEN */
1960
1961 #define                       Px0  0x1        /* GPIO 0 */
1962 #define                       Px1  0x2        /* GPIO 1 */
1963 #define                       Px2  0x4        /* GPIO 2 */
1964 #define                       Px3  0x8        /* GPIO 3 */
1965 #define                       Px4  0x10       /* GPIO 4 */
1966 #define                       Px5  0x20       /* GPIO 5 */
1967 #define                       Px6  0x40       /* GPIO 6 */
1968 #define                       Px7  0x80       /* GPIO 7 */
1969 #define                       Px8  0x100      /* GPIO 8 */
1970 #define                       Px9  0x200      /* GPIO 9 */
1971 #define                      Px10  0x400      /* GPIO 10 */
1972 #define                      Px11  0x800      /* GPIO 11 */
1973 #define                      Px12  0x1000     /* GPIO 12 */
1974 #define                      Px13  0x2000     /* GPIO 13 */
1975 #define                      Px14  0x4000     /* GPIO 14 */
1976 #define                      Px15  0x8000     /* GPIO 15 */
1977
1978 /* Bit masks for PORTA_MUX - PORTJ_MUX */
1979
1980 #define                      PxM0  0x3        /* GPIO Mux 0 */
1981 #define                      PxM1  0xc        /* GPIO Mux 1 */
1982 #define                      PxM2  0x30       /* GPIO Mux 2 */
1983 #define                      PxM3  0xc0       /* GPIO Mux 3 */
1984 #define                      PxM4  0x300      /* GPIO Mux 4 */
1985 #define                      PxM5  0xc00      /* GPIO Mux 5 */
1986 #define                      PxM6  0x3000     /* GPIO Mux 6 */
1987 #define                      PxM7  0xc000     /* GPIO Mux 7 */
1988 #define                      PxM8  0x30000    /* GPIO Mux 8 */
1989 #define                      PxM9  0xc0000    /* GPIO Mux 9 */
1990 #define                     PxM10  0x300000   /* GPIO Mux 10 */
1991 #define                     PxM11  0xc00000   /* GPIO Mux 11 */
1992 #define                     PxM12  0x3000000  /* GPIO Mux 12 */
1993 #define                     PxM13  0xc000000  /* GPIO Mux 13 */
1994 #define                     PxM14  0x30000000 /* GPIO Mux 14 */
1995 #define                     PxM15  0xc0000000 /* GPIO Mux 15 */
1996
1997
1998 /* Bit masks for PINTx_MASK_SET/CLEAR, PINTx_REQUEST, PINTx_LATCH, PINTx_EDGE_SET/CLEAR, PINTx_INVERT_SET/CLEAR, PINTx_PINTSTATE */
1999
2000 #define                       IB0  0x1        /* Interrupt Bit 0 */
2001 #define                       IB1  0x2        /* Interrupt Bit 1 */
2002 #define                       IB2  0x4        /* Interrupt Bit 2 */
2003 #define                       IB3  0x8        /* Interrupt Bit 3 */
2004 #define                       IB4  0x10       /* Interrupt Bit 4 */
2005 #define                       IB5  0x20       /* Interrupt Bit 5 */
2006 #define                       IB6  0x40       /* Interrupt Bit 6 */
2007 #define                       IB7  0x80       /* Interrupt Bit 7 */
2008 #define                       IB8  0x100      /* Interrupt Bit 8 */
2009 #define                       IB9  0x200      /* Interrupt Bit 9 */
2010 #define                      IB10  0x400      /* Interrupt Bit 10 */
2011 #define                      IB11  0x800      /* Interrupt Bit 11 */
2012 #define                      IB12  0x1000     /* Interrupt Bit 12 */
2013 #define                      IB13  0x2000     /* Interrupt Bit 13 */
2014 #define                      IB14  0x4000     /* Interrupt Bit 14 */
2015 #define                      IB15  0x8000     /* Interrupt Bit 15 */
2016
2017 /* Bit masks for TIMERx_CONFIG */
2018
2019 #define                     TMODE  0x3        /* Timer Mode */
2020 #define                  PULSE_HI  0x4        /* Pulse Polarity */
2021 #define                PERIOD_CNT  0x8        /* Period Count */
2022 #define                   IRQ_ENA  0x10       /* Interrupt Request Enable */
2023 #define                   TIN_SEL  0x20       /* Timer Input Select */
2024 #define                   OUT_DIS  0x40       /* Output Pad Disable */
2025 #define                   CLK_SEL  0x80       /* Timer Clock Select */
2026 #define                 TOGGLE_HI  0x100      /* Toggle Mode */
2027 #define                   EMU_RUN  0x200      /* Emulation Behavior Select */
2028 #define                   ERR_TYP  0xc000     /* Error Type */
2029
2030 /* Bit masks for TIMER_ENABLE0 */
2031
2032 #define                    TIMEN0  0x1        /* Timer 0 Enable */
2033 #define                    TIMEN1  0x2        /* Timer 1 Enable */
2034 #define                    TIMEN2  0x4        /* Timer 2 Enable */
2035 #define                    TIMEN3  0x8        /* Timer 3 Enable */
2036 #define                    TIMEN4  0x10       /* Timer 4 Enable */
2037 #define                    TIMEN5  0x20       /* Timer 5 Enable */
2038 #define                    TIMEN6  0x40       /* Timer 6 Enable */
2039 #define                    TIMEN7  0x80       /* Timer 7 Enable */
2040
2041 /* Bit masks for TIMER_DISABLE0 */
2042
2043 #define                   TIMDIS0  0x1        /* Timer 0 Disable */
2044 #define                   TIMDIS1  0x2        /* Timer 1 Disable */
2045 #define                   TIMDIS2  0x4        /* Timer 2 Disable */
2046 #define                   TIMDIS3  0x8        /* Timer 3 Disable */
2047 #define                   TIMDIS4  0x10       /* Timer 4 Disable */
2048 #define                   TIMDIS5  0x20       /* Timer 5 Disable */
2049 #define                   TIMDIS6  0x40       /* Timer 6 Disable */
2050 #define                   TIMDIS7  0x80       /* Timer 7 Disable */
2051
2052 /* Bit masks for TIMER_STATUS0 */
2053
2054 #define                    TIMIL0  0x1        /* Timer 0 Interrupt */
2055 #define                    TIMIL1  0x2        /* Timer 1 Interrupt */
2056 #define                    TIMIL2  0x4        /* Timer 2 Interrupt */
2057 #define                    TIMIL3  0x8        /* Timer 3 Interrupt */
2058 #define                 TOVF_ERR0  0x10       /* Timer 0 Counter Overflow */
2059 #define                 TOVF_ERR1  0x20       /* Timer 1 Counter Overflow */
2060 #define                 TOVF_ERR2  0x40       /* Timer 2 Counter Overflow */
2061 #define                 TOVF_ERR3  0x80       /* Timer 3 Counter Overflow */
2062 #define                     TRUN0  0x1000     /* Timer 0 Slave Enable Status */
2063 #define                     TRUN1  0x2000     /* Timer 1 Slave Enable Status */
2064 #define                     TRUN2  0x4000     /* Timer 2 Slave Enable Status */
2065 #define                     TRUN3  0x8000     /* Timer 3 Slave Enable Status */
2066 #define                    TIMIL4  0x10000    /* Timer 4 Interrupt */
2067 #define                    TIMIL5  0x20000    /* Timer 5 Interrupt */
2068 #define                    TIMIL6  0x40000    /* Timer 6 Interrupt */
2069 #define                    TIMIL7  0x80000    /* Timer 7 Interrupt */
2070 #define                 TOVF_ERR4  0x100000   /* Timer 4 Counter Overflow */
2071 #define                 TOVF_ERR5  0x200000   /* Timer 5 Counter Overflow */
2072 #define                 TOVF_ERR6  0x400000   /* Timer 6 Counter Overflow */
2073 #define                 TOVF_ERR7  0x800000   /* Timer 7 Counter Overflow */
2074 #define                     TRUN4  0x10000000 /* Timer 4 Slave Enable Status */
2075 #define                     TRUN5  0x20000000 /* Timer 5 Slave Enable Status */
2076 #define                     TRUN6  0x40000000 /* Timer 6 Slave Enable Status */
2077 #define                     TRUN7  0x80000000 /* Timer 7 Slave Enable Status */
2078
2079 /* Bit masks for WDOG_CTL */
2080
2081 #define                      WDEV  0x6        /* Watchdog Event */
2082 #define                      WDEN  0xff0      /* Watchdog Enable */
2083 #define                      WDRO  0x8000     /* Watchdog Rolled Over */
2084
2085 /* Bit masks for CNT_CONFIG */
2086
2087 #define                      CNTE  0x1        /* Counter Enable */
2088 #define                      DEBE  0x2        /* Debounce Enable */
2089 #define                    CDGINV  0x10       /* CDG Pin Polarity Invert */
2090 #define                    CUDINV  0x20       /* CUD Pin Polarity Invert */
2091 #define                    CZMINV  0x40       /* CZM Pin Polarity Invert */
2092 #define                   CNTMODE  0x700      /* Counter Operating Mode */
2093 #define                      ZMZC  0x800      /* CZM Zeroes Counter Enable */
2094 #define                   BNDMODE  0x3000     /* Boundary register Mode */
2095 #define                    INPDIS  0x8000     /* CUG and CDG Input Disable */
2096
2097 /* Bit masks for CNT_IMASK */
2098
2099 #define                      ICIE  0x1        /* Illegal Gray/Binary Code Interrupt Enable */
2100 #define                      UCIE  0x2        /* Up count Interrupt Enable */
2101 #define                      DCIE  0x4        /* Down count Interrupt Enable */
2102 #define                    MINCIE  0x8        /* Min Count Interrupt Enable */
2103 #define                    MAXCIE  0x10       /* Max Count Interrupt Enable */
2104 #define                   COV31IE  0x20       /* Bit 31 Overflow Interrupt Enable */
2105 #define                   COV15IE  0x40       /* Bit 15 Overflow Interrupt Enable */
2106 #define                   CZEROIE  0x80       /* Count to Zero Interrupt Enable */
2107 #define                     CZMIE  0x100      /* CZM Pin Interrupt Enable */
2108 #define                    CZMEIE  0x200      /* CZM Error Interrupt Enable */
2109 #define                    CZMZIE  0x400      /* CZM Zeroes Counter Interrupt Enable */
2110
2111 /* Bit masks for CNT_STATUS */
2112
2113 #define                      ICII  0x1        /* Illegal Gray/Binary Code Interrupt Identifier */
2114 #define                      UCII  0x2        /* Up count Interrupt Identifier */
2115 #define                      DCII  0x4        /* Down count Interrupt Identifier */
2116 #define                    MINCII  0x8        /* Min Count Interrupt Identifier */
2117 #define                    MAXCII  0x10       /* Max Count Interrupt Identifier */
2118 #define                   COV31II  0x20       /* Bit 31 Overflow Interrupt Identifier */
2119 #define                   COV15II  0x40       /* Bit 15 Overflow Interrupt Identifier */
2120 #define                   CZEROII  0x80       /* Count to Zero Interrupt Identifier */
2121 #define                     CZMII  0x100      /* CZM Pin Interrupt Identifier */
2122 #define                    CZMEII  0x200      /* CZM Error Interrupt Identifier */
2123 #define                    CZMZII  0x400      /* CZM Zeroes Counter Interrupt Identifier */
2124
2125 /* Bit masks for CNT_COMMAND */
2126
2127 #define                    W1LCNT  0xf        /* Load Counter Register */
2128 #define                    W1LMIN  0xf0       /* Load Min Register */
2129 #define                    W1LMAX  0xf00      /* Load Max Register */
2130 #define                  W1ZMONCE  0x1000     /* Enable CZM Clear Counter Once */
2131
2132 /* Bit masks for CNT_DEBOUNCE */
2133
2134 #define                 DPRESCALE  0xf        /* Load Counter Register */
2135
2136 /* Bit masks for RTC_STAT */
2137
2138 #define                   SECONDS  0x3f       /* Seconds */
2139 #define                   MINUTES  0xfc0      /* Minutes */
2140 #define                     HOURS  0x1f000    /* Hours */
2141 #define               DAY_COUNTER  0xfffe0000 /* Day Counter */
2142
2143 /* Bit masks for RTC_ICTL */
2144
2145 #define STOPWATCH_INTERRUPT_ENABLE  0x1        /* Stopwatch Interrupt Enable */
2146 #define    ALARM_INTERRUPT_ENABLE  0x2        /* Alarm Interrupt Enable */
2147 #define  SECONDS_INTERRUPT_ENABLE  0x4        /* Seconds Interrupt Enable */
2148 #define  MINUTES_INTERRUPT_ENABLE  0x8        /* Minutes Interrupt Enable */
2149 #define    HOURS_INTERRUPT_ENABLE  0x10       /* Hours Interrupt Enable */
2150 #define TWENTY_FOUR_HOURS_INTERRUPT_ENABLE  0x20       /* 24 Hours Interrupt Enable */
2151 #define DAY_ALARM_INTERRUPT_ENABLE  0x40       /* Day Alarm Interrupt Enable */
2152 #define WRITE_COMPLETE_INTERRUPT_ENABLE  0x8000     /* Write Complete Interrupt Enable */
2153
2154 /* Bit masks for RTC_ISTAT */
2155
2156 #define      STOPWATCH_EVENT_FLAG  0x1        /* Stopwatch Event Flag */
2157 #define          ALARM_EVENT_FLAG  0x2        /* Alarm Event Flag */
2158 #define        SECONDS_EVENT_FLAG  0x4        /* Seconds Event Flag */
2159 #define        MINUTES_EVENT_FLAG  0x8        /* Minutes Event Flag */
2160 #define          HOURS_EVENT_FLAG  0x10       /* Hours Event Flag */
2161 #define TWENTY_FOUR_HOURS_EVENT_FLAG  0x20       /* 24 Hours Event Flag */
2162 #define      DAY_ALARM_EVENT_FLAG  0x40       /* Day Alarm Event Flag */
2163 #define     WRITE_PENDING__STATUS  0x4000     /* Write Pending  Status */
2164 #define            WRITE_COMPLETE  0x8000     /* Write Complete */
2165
2166 /* Bit masks for RTC_SWCNT */
2167
2168 #define           STOPWATCH_COUNT  0xffff     /* Stopwatch Count */
2169
2170 /* Bit masks for RTC_ALARM */
2171
2172 #define                   SECONDS  0x3f       /* Seconds */
2173 #define                   MINUTES  0xfc0      /* Minutes */
2174 #define                     HOURS  0x1f000    /* Hours */
2175 #define                       DAY  0xfffe0000 /* Day */
2176
2177 /* Bit masks for RTC_PREN */
2178
2179 #define                      PREN  0x1        /* Prescaler Enable */
2180
2181 /* Bit masks for OTP_CONTROL */
2182
2183 #define                FUSE_FADDR  0x1ff      /* OTP/Fuse Address */
2184 #define                      FIEN  0x800      /* OTP/Fuse Interrupt Enable */
2185 #define                  FTESTDEC  0x1000     /* OTP/Fuse Test Decoder */
2186 #define                   FWRTEST  0x2000     /* OTP/Fuse Write Test */
2187 #define                     FRDEN  0x4000     /* OTP/Fuse Read Enable */
2188 #define                     FWREN  0x8000     /* OTP/Fuse Write Enable */
2189
2190 /* Bit masks for OTP_BEN */
2191
2192 #define                      FBEN  0xffff     /* OTP/Fuse Byte Enable */
2193
2194 /* Bit masks for OTP_STATUS */
2195
2196 #define                     FCOMP  0x1        /* OTP/Fuse Access Complete */
2197 #define                    FERROR  0x2        /* OTP/Fuse Access Error */
2198 #define                  MMRGLOAD  0x10       /* Memory Mapped Register Gasket Load */
2199 #define                  MMRGLOCK  0x20       /* Memory Mapped Register Gasket Lock */
2200 #define                    FPGMEN  0x40       /* OTP/Fuse Program Enable */
2201
2202 /* Bit masks for OTP_TIMING */
2203
2204 #define                   USECDIV  0xff       /* Micro Second Divider */
2205 #define                   READACC  0x7f00     /* Read Access Time */
2206 #define                   CPUMPRL  0x38000    /* Charge Pump Release Time */
2207 #define                   CPUMPSU  0xc0000    /* Charge Pump Setup Time */
2208 #define                   CPUMPHD  0xf00000   /* Charge Pump Hold Time */
2209 #define                   PGMTIME  0xff000000 /* Program Time */
2210
2211 /* Bit masks for SECURE_SYSSWT */
2212
2213 #define                   EMUDABL  0x1        /* Emulation Disable. */
2214 #define                   RSTDABL  0x2        /* Reset Disable */
2215 #define                   L1IDABL  0x1c       /* L1 Instruction Memory Disable. */
2216 #define                  L1DADABL  0xe0       /* L1 Data Bank A Memory Disable. */
2217 #define                  L1DBDABL  0x700      /* L1 Data Bank B Memory Disable. */
2218 #define                   DMA0OVR  0x800      /* DMA0 Memory Access Override */
2219 #define                   DMA1OVR  0x1000     /* DMA1 Memory Access Override */
2220 #define                    EMUOVR  0x4000     /* Emulation Override */
2221 #define                    OTPSEN  0x8000     /* OTP Secrets Enable. */
2222 #define                    L2DABL  0x70000    /* L2 Memory Disable. */
2223
2224 /* Bit masks for SECURE_CONTROL */
2225
2226 #define                   SECURE0  0x1        /* SECURE 0 */
2227 #define                   SECURE1  0x2        /* SECURE 1 */
2228 #define                   SECURE2  0x4        /* SECURE 2 */
2229 #define                   SECURE3  0x8        /* SECURE 3 */
2230
2231 /* Bit masks for SECURE_STATUS */
2232
2233 #define                   SECMODE  0x3        /* Secured Mode Control State */
2234 #define                       NMI  0x4        /* Non Maskable Interrupt */
2235 #define                   AFVALID  0x8        /* Authentication Firmware Valid */
2236 #define                    AFEXIT  0x10       /* Authentication Firmware Exit */
2237 #define                   SECSTAT  0xe0       /* Secure Status */
2238
2239 /* Bit masks for PLL_DIV */
2240
2241 #define                      CSEL  0x30       /* Core Select */
2242 #define                      SSEL  0xf        /* System Select */
2243
2244 /* Bit masks for PLL_CTL */
2245
2246 #define                      MSEL  0x7e00     /* Multiplier Select */
2247 #define                    BYPASS  0x100      /* PLL Bypass Enable */
2248 #define              OUTPUT_DELAY  0x80       /* External Memory Output Delay Enable */
2249 #define               INPUT_DELAY  0x40       /* External Memory Input Delay Enable */
2250 #define                      PDWN  0x20       /* Power Down */
2251 #define                    STOPCK  0x8        /* Stop Clock */
2252 #define                   PLL_OFF  0x2        /* Disable PLL */
2253 #define                        DF  0x1        /* Divide Frequency */
2254
2255 /* Bit masks for PLL_STAT */
2256
2257 #define                PLL_LOCKED  0x20       /* PLL Locked Status */
2258 #define        ACTIVE_PLLDISABLED  0x4        /* Active Mode With PLL Disabled */
2259 #define                   FULL_ON  0x2        /* Full-On Mode */
2260 #define         ACTIVE_PLLENABLED  0x1        /* Active Mode With PLL Enabled */
2261 #define                     RTCWS  0x400      /* RTC/Reset Wake-Up Status */
2262 #define                     CANWS  0x800      /* CAN Wake-Up Status */
2263 #define                     USBWS  0x2000     /* USB Wake-Up Status */
2264 #define                    KPADWS  0x4000     /* Keypad Wake-Up Status */
2265 #define                     ROTWS  0x8000     /* Rotary Wake-Up Status */
2266 #define                      GPWS  0x1000     /* General-Purpose Wake-Up Status */
2267
2268 /* Bit masks for VR_CTL */
2269
2270 #define                      FREQ  0x3        /* Regulator Switching Frequency */
2271 #define                      GAIN  0xc        /* Voltage Output Level Gain */
2272 #define                      VLEV  0xf0       /* Internal Voltage Level */
2273 #define                   SCKELOW  0x8000     /* Drive SCKE Low During Reset Enable */
2274 #define                      WAKE  0x100      /* RTC/Reset Wake-Up Enable */
2275 #define                     CANWE  0x200      /* CAN0/1 Wake-Up Enable */
2276 #define                      GPWE  0x400      /* General-Purpose Wake-Up Enable */
2277 #define                     USBWE  0x800      /* USB Wake-Up Enable */
2278 #define                    KPADWE  0x1000     /* Keypad Wake-Up Enable */
2279 #define                     ROTWE  0x2000     /* Rotary Wake-Up Enable */
2280
2281 /* Bit masks for NFC_CTL */
2282
2283 #define                    WR_DLY  0xf        /* Write Strobe Delay */
2284 #define                    RD_DLY  0xf0       /* Read Strobe Delay */
2285 #define                    NWIDTH  0x100      /* NAND Data Width */
2286 #define                   PG_SIZE  0x200      /* Page Size */
2287
2288 /* Bit masks for NFC_STAT */
2289
2290 #define                     NBUSY  0x1        /* Not Busy */
2291 #define                   WB_FULL  0x2        /* Write Buffer Full */
2292 #define                PG_WR_STAT  0x4        /* Page Write Pending */
2293 #define                PG_RD_STAT  0x8        /* Page Read Pending */
2294 #define                  WB_EMPTY  0x10       /* Write Buffer Empty */
2295
2296 /* Bit masks for NFC_IRQSTAT */
2297
2298 #define                  NBUSYIRQ  0x1        /* Not Busy IRQ */
2299 #define                    WB_OVF  0x2        /* Write Buffer Overflow */
2300 #define                   WB_EDGE  0x4        /* Write Buffer Edge Detect */
2301 #define                    RD_RDY  0x8        /* Read Data Ready */
2302 #define                   WR_DONE  0x10       /* Page Write Done */
2303
2304 /* Bit masks for NFC_IRQMASK */
2305
2306 #define              MASK_BUSYIRQ  0x1        /* Mask Not Busy IRQ */
2307 #define                MASK_WBOVF  0x2        /* Mask Write Buffer Overflow */
2308 #define              MASK_WBEMPTY  0x4        /* Mask Write Buffer Empty */
2309 #define                MASK_RDRDY  0x8        /* Mask Read Data Ready */
2310 #define               MASK_WRDONE  0x10       /* Mask Write Done */
2311
2312 /* Bit masks for NFC_RST */
2313
2314 #define                   ECC_RST  0x1        /* ECC (and NFC counters) Reset */
2315
2316 /* Bit masks for NFC_PGCTL */
2317
2318 #define               PG_RD_START  0x1        /* Page Read Start */
2319 #define               PG_WR_START  0x2        /* Page Write Start */
2320
2321 /* Bit masks for NFC_ECC0 */
2322
2323 #define                      ECC0  0x7ff      /* Parity Calculation Result0 */
2324
2325 /* Bit masks for NFC_ECC1 */
2326
2327 #define                      ECC1  0x7ff      /* Parity Calculation Result1 */
2328
2329 /* Bit masks for NFC_ECC2 */
2330
2331 #define                      ECC2  0x7ff      /* Parity Calculation Result2 */
2332
2333 /* Bit masks for NFC_ECC3 */
2334
2335 #define                      ECC3  0x7ff      /* Parity Calculation Result3 */
2336
2337 /* Bit masks for NFC_COUNT */
2338
2339 #define                    ECCCNT  0x3ff      /* Transfer Count */
2340
2341 /* Bit masks for CAN0_CONTROL */
2342
2343 #define                       SRS  0x1        /* Software Reset */
2344 #define                       DNM  0x2        /* DeviceNet Mode */
2345 #define                       ABO  0x4        /* Auto Bus On */
2346 #define                       WBA  0x10       /* Wakeup On CAN Bus Activity */
2347 #define                       SMR  0x20       /* Sleep Mode Request */
2348 #define                       CSR  0x40       /* CAN Suspend Mode Request */
2349 #define                       CCR  0x80       /* CAN Configuration Mode Request */
2350
2351 /* Bit masks for CAN0_STATUS */
2352
2353 #define                        WT  0x1        /* CAN Transmit Warning Flag */
2354 #define                        WR  0x2        /* CAN Receive Warning Flag */
2355 #define                        EP  0x4        /* CAN Error Passive Mode */
2356 #define                       EBO  0x8        /* CAN Error Bus Off Mode */
2357 #define                       CSA  0x40       /* CAN Suspend Mode Acknowledge */
2358 #define                       CCA  0x80       /* CAN Configuration Mode Acknowledge */
2359 #define                     MBPTR  0x1f00     /* Mailbox Pointer */
2360 #define                       TRM  0x4000     /* Transmit Mode Status */
2361 #define                       REC  0x8000     /* Receive Mode Status */
2362
2363 /* Bit masks for CAN0_DEBUG */
2364
2365 #define                       DEC  0x1        /* Disable Transmit/Receive Error Counters */
2366 #define                       DRI  0x2        /* Disable CANRX Input Pin */
2367 #define                       DTO  0x4        /* Disable CANTX Output Pin */
2368 #define                       DIL  0x8        /* Disable Internal Loop */
2369 #define                       MAA  0x10       /* Mode Auto-Acknowledge */
2370 #define                       MRB  0x20       /* Mode Read Back */
2371 #define                       CDE  0x8000     /* CAN Debug Mode Enable */
2372
2373 /* Bit masks for CAN0_CLOCK */
2374
2375 #define                       BRP  0x3ff      /* CAN Bit Rate Prescaler */
2376
2377 /* Bit masks for CAN0_TIMING */
2378
2379 #define                       SJW  0x300      /* Synchronization Jump Width */
2380 #define                       SAM  0x80       /* Sampling */
2381 #define                     TSEG2  0x70       /* Time Segment 2 */
2382 #define                     TSEG1  0xf        /* Time Segment 1 */
2383
2384 /* Bit masks for CAN0_INTR */
2385
2386 #define                     CANRX  0x80       /* Serial Input From Transceiver */
2387 #define                     CANTX  0x40       /* Serial Output To Transceiver */
2388 #define                     SMACK  0x8        /* Sleep Mode Acknowledge */
2389 #define                      GIRQ  0x4        /* Global Interrupt Request Status */
2390 #define                    MBTIRQ  0x2        /* Mailbox Transmit Interrupt Request */
2391 #define                    MBRIRQ  0x1        /* Mailbox Receive Interrupt Request */
2392
2393 /* Bit masks for CAN0_GIM */
2394
2395 #define                     EWTIM  0x1        /* Error Warning Transmit Interrupt Mask */
2396 #define                     EWRIM  0x2        /* Error Warning Receive Interrupt Mask */
2397 #define                      EPIM  0x4        /* Error Passive Interrupt Mask */
2398 #define                      BOIM  0x8        /* Bus Off Interrupt Mask */
2399 #define                      WUIM  0x10       /* Wakeup Interrupt Mask */
2400 #define                     UIAIM  0x20       /* Unimplemented Address Interrupt Mask */
2401 #define                      AAIM  0x40       /* Abort Acknowledge Interrupt Mask */
2402 #define                     RMLIM  0x80       /* Receive Message Lost Interrupt Mask */
2403 #define                     UCEIM  0x100      /* Universal Counter Exceeded Interrupt Mask */
2404 #define                      ADIM  0x400      /* Access Denied Interrupt Mask */
2405
2406 /* Bit masks for CAN0_GIS */
2407
2408 #define                     EWTIS  0x1        /* Error Warning Transmit Interrupt Status */
2409 #define                     EWRIS  0x2        /* Error Warning Receive Interrupt Status */
2410 #define                      EPIS  0x4        /* Error Passive Interrupt Status */
2411 #define                      BOIS  0x8        /* Bus Off Interrupt Status */
2412 #define                      WUIS  0x10       /* Wakeup Interrupt Status */
2413 #define                     UIAIS  0x20       /* Unimplemented Address Interrupt Status */
2414 #define                      AAIS  0x40       /* Abort Acknowledge Interrupt Status */
2415 #define                     RMLIS  0x80       /* Receive Message Lost Interrupt Status */
2416 #define                     UCEIS  0x100      /* Universal Counter Exceeded Interrupt Status */
2417 #define                      ADIS  0x400      /* Access Denied Interrupt Status */
2418
2419 /* Bit masks for CAN0_GIF */
2420
2421 #define                     EWTIF  0x1        /* Error Warning Transmit Interrupt Flag */
2422 #define                     EWRIF  0x2        /* Error Warning Receive Interrupt Flag */
2423 #define                      EPIF  0x4        /* Error Passive Interrupt Flag */
2424 #define                      BOIF  0x8        /* Bus Off Interrupt Flag */
2425 #define                      WUIF  0x10       /* Wakeup Interrupt Flag */
2426 #define                     UIAIF  0x20       /* Unimplemented Address Interrupt Flag */
2427 #define                      AAIF  0x40       /* Abort Acknowledge Interrupt Flag */
2428 #define                     RMLIF  0x80       /* Receive Message Lost Interrupt Flag */
2429 #define                     UCEIF  0x100      /* Universal Counter Exceeded Interrupt Flag */
2430 #define                      ADIF  0x400      /* Access Denied Interrupt Flag */
2431
2432 /* Bit masks for CAN0_MBTD */
2433
2434 #define                       TDR  0x80       /* Temporary Disable Request */
2435 #define                       TDA  0x40       /* Temporary Disable Acknowledge */
2436 #define                     TDPTR  0x1f       /* Temporary Disable Pointer */
2437
2438 /* Bit masks for CAN0_UCCNF */
2439
2440 #define                     UCCNF  0xf        /* Universal Counter Configuration */
2441 #define                      UCRC  0x20       /* Universal Counter Reload/Clear */
2442 #define                      UCCT  0x40       /* Universal Counter CAN Trigger */
2443 #define                       UCE  0x80       /* Universal Counter Enable */
2444
2445 /* Bit masks for CAN0_UCCNT */
2446
2447 #define                     UCCNT  0xffff     /* Universal Counter Count Value */
2448
2449 /* Bit masks for CAN0_UCRC */
2450
2451 #define                     UCVAL  0xffff     /* Universal Counter Reload/Capture Value */
2452
2453 /* Bit masks for CAN0_CEC */
2454
2455 #define                    RXECNT  0xff       /* Receive Error Counter */
2456 #define                    TXECNT  0xff00     /* Transmit Error Counter */
2457
2458 /* Bit masks for CAN0_ESR */
2459
2460 #define                       FER  0x80       /* Form Error */
2461 #define                       BEF  0x40       /* Bit Error Flag */
2462 #define                       SA0  0x20       /* Stuck At Dominant */
2463 #define                      CRCE  0x10       /* CRC Error */
2464 #define                       SER  0x8        /* Stuff Bit Error */
2465 #define                      ACKE  0x4        /* Acknowledge Error */
2466
2467 /* Bit masks for CAN0_EWR */
2468
2469 #define                    EWLTEC  0xff00     /* Transmit Error Warning Limit */
2470 #define                    EWLREC  0xff       /* Receive Error Warning Limit */
2471
2472 /* Bit masks for CAN0_AMxx_H */
2473
2474 #define                       FDF  0x8000     /* Filter On Data Field */
2475 #define                       FMD  0x4000     /* Full Mask Data */
2476 #define                     AMIDE  0x2000     /* Acceptance Mask Identifier Extension */
2477 #define                    BASEID  0x1ffc     /* Base Identifier */
2478 #define                  EXTID_HI  0x3        /* Extended Identifier High Bits */
2479
2480 /* Bit masks for CAN0_AMxx_L */
2481
2482 #define                  EXTID_LO  0xffff     /* Extended Identifier Low Bits */
2483 #define                       DFM  0xffff     /* Data Field Mask */
2484
2485 /* Bit masks for CAN0_MBxx_ID1 */
2486
2487 #define                       AME  0x8000     /* Acceptance Mask Enable */
2488 #define                       RTR  0x4000     /* Remote Transmission Request */
2489 #define                       IDE  0x2000     /* Identifier Extension */
2490 #define                    BASEID  0x1ffc     /* Base Identifier */
2491 #define                  EXTID_HI  0x3        /* Extended Identifier High Bits */
2492
2493 /* Bit masks for CAN0_MBxx_ID0 */
2494
2495 #define                  EXTID_LO  0xffff     /* Extended Identifier Low Bits */
2496 #define                       DFM  0xffff     /* Data Field Mask */
2497
2498 /* Bit masks for CAN0_MBxx_TIMESTAMP */
2499
2500 #define                       TSV  0xffff     /* Time Stamp Value */
2501
2502 /* Bit masks for CAN0_MBxx_LENGTH */
2503
2504 #define                       DLC  0xf        /* Data Length Code */
2505
2506 /* Bit masks for CAN0_MBxx_DATA3 */
2507
2508 #define                 CAN_BYTE0  0xff00     /* Data Field Byte 0 */
2509 #define                 CAN_BYTE1  0xff       /* Data Field Byte 1 */
2510
2511 /* Bit masks for CAN0_MBxx_DATA2 */
2512
2513 #define                 CAN_BYTE2  0xff00     /* Data Field Byte 2 */
2514 #define                 CAN_BYTE3  0xff       /* Data Field Byte 3 */
2515
2516 /* Bit masks for CAN0_MBxx_DATA1 */
2517
2518 #define                 CAN_BYTE4  0xff00     /* Data Field Byte 4 */
2519 #define                 CAN_BYTE5  0xff       /* Data Field Byte 5 */
2520
2521 /* Bit masks for CAN0_MBxx_DATA0 */
2522
2523 #define                 CAN_BYTE6  0xff00     /* Data Field Byte 6 */
2524 #define                 CAN_BYTE7  0xff       /* Data Field Byte 7 */
2525
2526 /* Bit masks for CAN0_MC1 */
2527
2528 #define                       MC0  0x1        /* Mailbox 0 Enable */
2529 #define                       MC1  0x2        /* Mailbox 1 Enable */
2530 #define                       MC2  0x4        /* Mailbox 2 Enable */
2531 #define                       MC3  0x8        /* Mailbox 3 Enable */
2532 #define                       MC4  0x10       /* Mailbox 4 Enable */
2533 #define                       MC5  0x20       /* Mailbox 5 Enable */
2534 #define                       MC6  0x40       /* Mailbox 6 Enable */
2535 #define                       MC7  0x80       /* Mailbox 7 Enable */
2536 #define                       MC8  0x100      /* Mailbox 8 Enable */
2537 #define                       MC9  0x200      /* Mailbox 9 Enable */
2538 #define                      MC10  0x400      /* Mailbox 10 Enable */
2539 #define                      MC11  0x800      /* Mailbox 11 Enable */
2540 #define                      MC12  0x1000     /* Mailbox 12 Enable */
2541 #define                      MC13  0x2000     /* Mailbox 13 Enable */
2542 #define                      MC14  0x4000     /* Mailbox 14 Enable */
2543 #define                      MC15  0x8000     /* Mailbox 15 Enable */
2544
2545 /* Bit masks for CAN0_MC2 */
2546
2547 #define                      MC16  0x1        /* Mailbox 16 Enable */
2548 #define                      MC17  0x2        /* Mailbox 17 Enable */
2549 #define                      MC18  0x4        /* Mailbox 18 Enable */
2550 #define                      MC19  0x8        /* Mailbox 19 Enable */
2551 #define                      MC20  0x10       /* Mailbox 20 Enable */
2552 #define                      MC21  0x20       /* Mailbox 21 Enable */
2553 #define                      MC22  0x40       /* Mailbox 22 Enable */
2554 #define                      MC23  0x80       /* Mailbox 23 Enable */
2555 #define                      MC24  0x100      /* Mailbox 24 Enable */
2556 #define                      MC25  0x200      /* Mailbox 25 Enable */
2557 #define                      MC26  0x400      /* Mailbox 26 Enable */
2558 #define                      MC27  0x800      /* Mailbox 27 Enable */
2559 #define                      MC28  0x1000     /* Mailbox 28 Enable */
2560 #define                      MC29  0x2000     /* Mailbox 29 Enable */
2561 #define                      MC30  0x4000     /* Mailbox 30 Enable */
2562 #define                      MC31  0x8000     /* Mailbox 31 Enable */
2563
2564 /* Bit masks for CAN0_MD1 */
2565
2566 #define                       MD0  0x1        /* Mailbox 0 Receive Enable */
2567 #define                       MD1  0x2        /* Mailbox 1 Receive Enable */
2568 #define                       MD2  0x4        /* Mailbox 2 Receive Enable */
2569 #define                       MD3  0x8        /* Mailbox 3 Receive Enable */
2570 #define                       MD4  0x10       /* Mailbox 4 Receive Enable */
2571 #define                       MD5  0x20       /* Mailbox 5 Receive Enable */
2572 #define                       MD6  0x40       /* Mailbox 6 Receive Enable */
2573 #define                       MD7  0x80       /* Mailbox 7 Receive Enable */
2574 #define                       MD8  0x100      /* Mailbox 8 Receive Enable */
2575 #define                       MD9  0x200      /* Mailbox 9 Receive Enable */
2576 #define                      MD10  0x400      /* Mailbox 10 Receive Enable */
2577 #define                      MD11  0x800      /* Mailbox 11 Receive Enable */
2578 #define                      MD12  0x1000     /* Mailbox 12 Receive Enable */
2579 #define                      MD13  0x2000     /* Mailbox 13 Receive Enable */
2580 #define                      MD14  0x4000     /* Mailbox 14 Receive Enable */
2581 #define                      MD15  0x8000     /* Mailbox 15 Receive Enable */
2582
2583 /* Bit masks for CAN0_MD2 */
2584
2585 #define                      MD16  0x1        /* Mailbox 16 Receive Enable */
2586 #define                      MD17  0x2        /* Mailbox 17 Receive Enable */
2587 #define                      MD18  0x4        /* Mailbox 18 Receive Enable */
2588 #define                      MD19  0x8        /* Mailbox 19 Receive Enable */
2589 #define                      MD20  0x10       /* Mailbox 20 Receive Enable */
2590 #define                      MD21  0x20       /* Mailbox 21 Receive Enable */
2591 #define                      MD22  0x40       /* Mailbox 22 Receive Enable */
2592 #define                      MD23  0x80       /* Mailbox 23 Receive Enable */
2593 #define                      MD24  0x100      /* Mailbox 24 Receive Enable */
2594 #define                      MD25  0x200      /* Mailbox 25 Receive Enable */
2595 #define                      MD26  0x400      /* Mailbox 26 Receive Enable */
2596 #define                      MD27  0x800      /* Mailbox 27 Receive Enable */
2597 #define                      MD28  0x1000     /* Mailbox 28 Receive Enable */
2598 #define                      MD29  0x2000     /* Mailbox 29 Receive Enable */
2599 #define                      MD30  0x4000     /* Mailbox 30 Receive Enable */
2600 #define                      MD31  0x8000     /* Mailbox 31 Receive Enable */
2601
2602 /* Bit masks for CAN0_RMP1 */
2603
2604 #define                      RMP0  0x1        /* Mailbox 0 Receive Message Pending */
2605 #define                      RMP1  0x2        /* Mailbox 1 Receive Message Pending */
2606 #define                      RMP2  0x4        /* Mailbox 2 Receive Message Pending */
2607 #define                      RMP3  0x8        /* Mailbox 3 Receive Message Pending */
2608 #define                      RMP4  0x10       /* Mailbox 4 Receive Message Pending */
2609 #define                      RMP5  0x20       /* Mailbox 5 Receive Message Pending */
2610 #define                      RMP6  0x40       /* Mailbox 6 Receive Message Pending */
2611 #define                      RMP7  0x80       /* Mailbox 7 Receive Message Pending */
2612 #define                      RMP8  0x100      /* Mailbox 8 Receive Message Pending */
2613 #define                      RMP9  0x200      /* Mailbox 9 Receive Message Pending */
2614 #define                     RMP10  0x400      /* Mailbox 10 Receive Message Pending */
2615 #define                     RMP11  0x800      /* Mailbox 11 Receive Message Pending */
2616 #define                     RMP12  0x1000     /* Mailbox 12 Receive Message Pending */
2617 #define                     RMP13  0x2000     /* Mailbox 13 Receive Message Pending */
2618 #define                     RMP14  0x4000     /* Mailbox 14 Receive Message Pending */
2619 #define                     RMP15  0x8000     /* Mailbox 15 Receive Message Pending */
2620
2621 /* Bit masks for CAN0_RMP2 */
2622
2623 #define                     RMP16  0x1        /* Mailbox 16 Receive Message Pending */
2624 #define                     RMP17  0x2        /* Mailbox 17 Receive Message Pending */
2625 #define                     RMP18  0x4        /* Mailbox 18 Receive Message Pending */
2626 #define                     RMP19  0x8        /* Mailbox 19 Receive Message Pending */
2627 #define                     RMP20  0x10       /* Mailbox 20 Receive Message Pending */
2628 #define                     RMP21  0x20       /* Mailbox 21 Receive Message Pending */
2629 #define                     RMP22  0x40       /* Mailbox 22 Receive Message Pending */
2630 #define                     RMP23  0x80       /* Mailbox 23 Receive Message Pending */
2631 #define                     RMP24  0x100      /* Mailbox 24 Receive Message Pending */
2632 #define                     RMP25  0x200      /* Mailbox 25 Receive Message Pending */
2633 #define                     RMP26  0x400      /* Mailbox 26 Receive Message Pending */
2634 #define                     RMP27  0x800      /* Mailbox 27 Receive Message Pending */
2635 #define                     RMP28  0x1000     /* Mailbox 28 Receive Message Pending */
2636 #define                     RMP29  0x2000     /* Mailbox 29 Receive Message Pending */
2637 #define                     RMP30  0x4000     /* Mailbox 30 Receive Message Pending */
2638 #define                     RMP31  0x8000     /* Mailbox 31 Receive Message Pending */
2639
2640 /* Bit masks for CAN0_RML1 */
2641
2642 #define                      RML0  0x1        /* Mailbox 0 Receive Message Lost */
2643 #define                      RML1  0x2        /* Mailbox 1 Receive Message Lost */
2644 #define                      RML2  0x4        /* Mailbox 2 Receive Message Lost */
2645 #define                      RML3  0x8        /* Mailbox 3 Receive Message Lost */
2646 #define                      RML4  0x10       /* Mailbox 4 Receive Message Lost */
2647 #define                      RML5  0x20       /* Mailbox 5 Receive Message Lost */
2648 #define                      RML6  0x40       /* Mailbox 6 Receive Message Lost */
2649 #define                      RML7  0x80       /* Mailbox 7 Receive Message Lost */
2650 #define                      RML8  0x100      /* Mailbox 8 Receive Message Lost */
2651 #define                      RML9  0x200      /* Mailbox 9 Receive Message Lost */
2652 #define                     RML10  0x400      /* Mailbox 10 Receive Message Lost */
2653 #define                     RML11  0x800      /* Mailbox 11 Receive Message Lost */
2654 #define                     RML12  0x1000     /* Mailbox 12 Receive Message Lost */
2655 #define                     RML13  0x2000     /* Mailbox 13 Receive Message Lost */
2656 #define                     RML14  0x4000     /* Mailbox 14 Receive Message Lost */
2657 #define                     RML15  0x8000     /* Mailbox 15 Receive Message Lost */
2658
2659 /* Bit masks for CAN0_RML2 */
2660
2661 #define                     RML16  0x1        /* Mailbox 16 Receive Message Lost */
2662 #define                     RML17  0x2        /* Mailbox 17 Receive Message Lost */
2663 #define                     RML18  0x4        /* Mailbox 18 Receive Message Lost */
2664 #define                     RML19  0x8        /* Mailbox 19 Receive Message Lost */
2665 #define                     RML20  0x10       /* Mailbox 20 Receive Message Lost */
2666 #define                     RML21  0x20       /* Mailbox 21 Receive Message Lost */
2667 #define                     RML22  0x40       /* Mailbox 22 Receive Message Lost */
2668 #define                     RML23  0x80       /* Mailbox 23 Receive Message Lost */
2669 #define                     RML24  0x100      /* Mailbox 24 Receive Message Lost */
2670 #define                     RML25  0x200      /* Mailbox 25 Receive Message Lost */
2671 #define                     RML26  0x400      /* Mailbox 26 Receive Message Lost */
2672 #define                     RML27  0x800      /* Mailbox 27 Receive Message Lost */
2673 #define                     RML28  0x1000     /* Mailbox 28 Receive Message Lost */
2674 #define                     RML29  0x2000     /* Mailbox 29 Receive Message Lost */
2675 #define                     RML30  0x4000     /* Mailbox 30 Receive Message Lost */
2676 #define                     RML31  0x8000     /* Mailbox 31 Receive Message Lost */
2677
2678 /* Bit masks for CAN0_OPSS1 */
2679
2680 #define                     OPSS0  0x1        /* Mailbox 0 Overwrite Protection/Single-Shot Transmission Enable */
2681 #define                     OPSS1  0x2        /* Mailbox 1 Overwrite Protection/Single-Shot Transmission Enable */
2682 #define                     OPSS2  0x4        /* Mailbox 2 Overwrite Protection/Single-Shot Transmission Enable */
2683 #define                     OPSS3  0x8        /* Mailbox 3 Overwrite Protection/Single-Shot Transmission Enable */
2684 #define                     OPSS4  0x10       /* Mailbox 4 Overwrite Protection/Single-Shot Transmission Enable */
2685 #define                     OPSS5  0x20       /* Mailbox 5 Overwrite Protection/Single-Shot Transmission Enable */
2686 #define                     OPSS6  0x40       /* Mailbox 6 Overwrite Protection/Single-Shot Transmission Enable */
2687 #define                     OPSS7  0x80       /* Mailbox 7 Overwrite Protection/Single-Shot Transmission Enable */
2688 #define                     OPSS8  0x100      /* Mailbox 8 Overwrite Protection/Single-Shot Transmission Enable */
2689 #define                     OPSS9  0x200      /* Mailbox 9 Overwrite Protection/Single-Shot Transmission Enable */
2690 #define                    OPSS10  0x400      /* Mailbox 10 Overwrite Protection/Single-Shot Transmission Enable */
2691 #define                    OPSS11  0x800      /* Mailbox 11 Overwrite Protection/Single-Shot Transmission Enable */
2692 #define                    OPSS12  0x1000     /* Mailbox 12 Overwrite Protection/Single-Shot Transmission Enable */
2693 #define                    OPSS13  0x2000     /* Mailbox 13 Overwrite Protection/Single-Shot Transmission Enable */
2694 #define                    OPSS14  0x4000     /* Mailbox 14 Overwrite Protection/Single-Shot Transmission Enable */
2695 #define                    OPSS15  0x8000     /* Mailbox 15 Overwrite Protection/Single-Shot Transmission Enable */
2696
2697 /* Bit masks for CAN0_OPSS2 */
2698
2699 #define                    OPSS16  0x1        /* Mailbox 16 Overwrite Protection/Single-Shot Transmission Enable */
2700 #define                    OPSS17  0x2        /* Mailbox 17 Overwrite Protection/Single-Shot Transmission Enable */
2701 #define                    OPSS18  0x4        /* Mailbox 18 Overwrite Protection/Single-Shot Transmission Enable */
2702 #define                    OPSS19  0x8        /* Mailbox 19 Overwrite Protection/Single-Shot Transmission Enable */
2703 #define                    OPSS20  0x10       /* Mailbox 20 Overwrite Protection/Single-Shot Transmission Enable */
2704 #define                    OPSS21  0x20       /* Mailbox 21 Overwrite Protection/Single-Shot Transmission Enable */
2705 #define                    OPSS22  0x40       /* Mailbox 22 Overwrite Protection/Single-Shot Transmission Enable */
2706 #define                    OPSS23  0x80       /* Mailbox 23 Overwrite Protection/Single-Shot Transmission Enable */
2707 #define                    OPSS24  0x100      /* Mailbox 24 Overwrite Protection/Single-Shot Transmission Enable */
2708 #define                    OPSS25  0x200      /* Mailbox 25 Overwrite Protection/Single-Shot Transmission Enable */
2709 #define                    OPSS26  0x400      /* Mailbox 26 Overwrite Protection/Single-Shot Transmission Enable */
2710 #define                    OPSS27  0x800      /* Mailbox 27 Overwrite Protection/Single-Shot Transmission Enable */
2711 #define                    OPSS28  0x1000     /* Mailbox 28 Overwrite Protection/Single-Shot Transmission Enable */
2712 #define                    OPSS29  0x2000     /* Mailbox 29 Overwrite Protection/Single-Shot Transmission Enable */
2713 #define                    OPSS30  0x4000     /* Mailbox 30 Overwrite Protection/Single-Shot Transmission Enable */
2714 #define                    OPSS31  0x8000     /* Mailbox 31 Overwrite Protection/Single-Shot Transmission Enable */
2715
2716 /* Bit masks for CAN0_TRS1 */
2717
2718 #define                      TRS0  0x1        /* Mailbox 0 Transmit Request Set */
2719 #define                      TRS1  0x2        /* Mailbox 1 Transmit Request Set */
2720 #define                      TRS2  0x4        /* Mailbox 2 Transmit Request Set */
2721 #define                      TRS3  0x8        /* Mailbox 3 Transmit Request Set */
2722 #define                      TRS4  0x10       /* Mailbox 4 Transmit Request Set */
2723 #define                      TRS5  0x20       /* Mailbox 5 Transmit Request Set */
2724 #define                      TRS6  0x40       /* Mailbox 6 Transmit Request Set */
2725 #define                      TRS7  0x80       /* Mailbox 7 Transmit Request Set */
2726 #define                      TRS8  0x100      /* Mailbox 8 Transmit Request Set */
2727 #define                      TRS9  0x200      /* Mailbox 9 Transmit Request Set */
2728 #define                     TRS10  0x400      /* Mailbox 10 Transmit Request Set */
2729 #define                     TRS11  0x800      /* Mailbox 11 Transmit Request Set */
2730 #define                     TRS12  0x1000     /* Mailbox 12 Transmit Request Set */
2731 #define                     TRS13  0x2000     /* Mailbox 13 Transmit Request Set */
2732 #define                     TRS14  0x4000     /* Mailbox 14 Transmit Request Set */
2733 #define                     TRS15  0x8000     /* Mailbox 15 Transmit Request Set */
2734
2735 /* Bit masks for CAN0_TRS2 */
2736
2737 #define                     TRS16  0x1        /* Mailbox 16 Transmit Request Set */
2738 #define                     TRS17  0x2        /* Mailbox 17 Transmit Request Set */
2739 #define                     TRS18  0x4        /* Mailbox 18 Transmit Request Set */
2740 #define                     TRS19  0x8        /* Mailbox 19 Transmit Request Set */
2741 #define                     TRS20  0x10       /* Mailbox 20 Transmit Request Set */
2742 #define                     TRS21  0x20       /* Mailbox 21 Transmit Request Set */
2743 #define                     TRS22  0x40       /* Mailbox 22 Transmit Request Set */
2744 #define                     TRS23  0x80       /* Mailbox 23 Transmit Request Set */
2745 #define                     TRS24  0x100      /* Mailbox 24 Transmit Request Set */
2746 #define                     TRS25  0x200      /* Mailbox 25 Transmit Request Set */
2747 #define                     TRS26  0x400      /* Mailbox 26 Transmit Request Set */
2748 #define                     TRS27  0x800      /* Mailbox 27 Transmit Request Set */
2749 #define                     TRS28  0x1000     /* Mailbox 28 Transmit Request Set */
2750 #define                     TRS29  0x2000     /* Mailbox 29 Transmit Request Set */
2751 #define                     TRS30  0x4000     /* Mailbox 30 Transmit Request Set */
2752 #define                     TRS31  0x8000     /* Mailbox 31 Transmit Request Set */
2753
2754 /* Bit masks for CAN0_TRR1 */
2755
2756 #define                      TRR0  0x1        /* Mailbox 0 Transmit Request Reset */
2757 #define                      TRR1  0x2        /* Mailbox 1 Transmit Request Reset */
2758 #define                      TRR2  0x4        /* Mailbox 2 Transmit Request Reset */
2759 #define                      TRR3  0x8        /* Mailbox 3 Transmit Request Reset */
2760 #define                      TRR4  0x10       /* Mailbox 4 Transmit Request Reset */
2761 #define                      TRR5  0x20       /* Mailbox 5 Transmit Request Reset */
2762 #define                      TRR6  0x40       /* Mailbox 6 Transmit Request Reset */
2763 #define                      TRR7  0x80       /* Mailbox 7 Transmit Request Reset */
2764 #define                      TRR8  0x100      /* Mailbox 8 Transmit Request Reset */
2765 #define                      TRR9  0x200      /* Mailbox 9 Transmit Request Reset */
2766 #define                     TRR10  0x400      /* Mailbox 10 Transmit Request Reset */
2767 #define                     TRR11  0x800      /* Mailbox 11 Transmit Request Reset */
2768 #define                     TRR12  0x1000     /* Mailbox 12 Transmit Request Reset */
2769 #define                     TRR13  0x2000     /* Mailbox 13 Transmit Request Reset */
2770 #define                     TRR14  0x4000     /* Mailbox 14 Transmit Request Reset */
2771 #define                     TRR15  0x8000     /* Mailbox 15 Transmit Request Reset */
2772
2773 /* Bit masks for CAN0_TRR2 */
2774
2775 #define                     TRR16  0x1        /* Mailbox 16 Transmit Request Reset */
2776 #define                     TRR17  0x2        /* Mailbox 17 Transmit Request Reset */
2777 #define                     TRR18  0x4        /* Mailbox 18 Transmit Request Reset */
2778 #define                     TRR19  0x8        /* Mailbox 19 Transmit Request Reset */
2779 #define                     TRR20  0x10       /* Mailbox 20 Transmit Request Reset */
2780 #define                     TRR21  0x20       /* Mailbox 21 Transmit Request Reset */
2781 #define                     TRR22  0x40       /* Mailbox 22 Transmit Request Reset */
2782 #define                     TRR23  0x80       /* Mailbox 23 Transmit Request Reset */
2783 #define                     TRR24  0x100      /* Mailbox 24 Transmit Request Reset */
2784 #define                     TRR25  0x200      /* Mailbox 25 Transmit Request Reset */
2785 #define                     TRR26  0x400      /* Mailbox 26 Transmit Request Reset */
2786 #define                     TRR27  0x800      /* Mailbox 27 Transmit Request Reset */
2787 #define                     TRR28  0x1000     /* Mailbox 28 Transmit Request Reset */
2788 #define                     TRR29  0x2000     /* Mailbox 29 Transmit Request Reset */
2789 #define                     TRR30  0x4000     /* Mailbox 30 Transmit Request Reset */
2790 #define                     TRR31  0x8000     /* Mailbox 31 Transmit Request Reset */
2791
2792 /* Bit masks for CAN0_AA1 */
2793
2794 #define                       AA0  0x1        /* Mailbox 0 Abort Acknowledge */
2795 #define                       AA1  0x2        /* Mailbox 1 Abort Acknowledge */
2796 #define                       AA2  0x4        /* Mailbox 2 Abort Acknowledge */
2797 #define                       AA3  0x8        /* Mailbox 3 Abort Acknowledge */
2798 #define                       AA4  0x10       /* Mailbox 4 Abort Acknowledge */
2799 #define                       AA5  0x20       /* Mailbox 5 Abort Acknowledge */
2800 #define                       AA6  0x40       /* Mailbox 6 Abort Acknowledge */
2801 #define                       AA7  0x80       /* Mailbox 7 Abort Acknowledge */
2802 #define                       AA8  0x100      /* Mailbox 8 Abort Acknowledge */
2803 #define                       AA9  0x200      /* Mailbox 9 Abort Acknowledge */
2804 #define                      AA10  0x400      /* Mailbox 10 Abort Acknowledge */
2805 #define                      AA11  0x800      /* Mailbox 11 Abort Acknowledge */
2806 #define                      AA12  0x1000     /* Mailbox 12 Abort Acknowledge */
2807 #define                      AA13  0x2000     /* Mailbox 13 Abort Acknowledge */
2808 #define                      AA14  0x4000     /* Mailbox 14 Abort Acknowledge */
2809 #define                      AA15  0x8000     /* Mailbox 15 Abort Acknowledge */
2810
2811 /* Bit masks for CAN0_AA2 */
2812
2813 #define                      AA16  0x1        /* Mailbox 16 Abort Acknowledge */
2814 #define                      AA17  0x2        /* Mailbox 17 Abort Acknowledge */
2815 #define                      AA18  0x4        /* Mailbox 18 Abort Acknowledge */
2816 #define                      AA19  0x8        /* Mailbox 19 Abort Acknowledge */
2817 #define                      AA20  0x10       /* Mailbox 20 Abort Acknowledge */
2818 #define                      AA21  0x20       /* Mailbox 21 Abort Acknowledge */
2819 #define                      AA22  0x40       /* Mailbox 22 Abort Acknowledge */
2820 #define                      AA23  0x80       /* Mailbox 23 Abort Acknowledge */
2821 #define                      AA24  0x100      /* Mailbox 24 Abort Acknowledge */
2822 #define                      AA25  0x200      /* Mailbox 25 Abort Acknowledge */
2823 #define                      AA26  0x400      /* Mailbox 26 Abort Acknowledge */
2824 #define                      AA27  0x800      /* Mailbox 27 Abort Acknowledge */
2825 #define                      AA28  0x1000     /* Mailbox 28 Abort Acknowledge */
2826 #define                      AA29  0x2000     /* Mailbox 29 Abort Acknowledge */
2827 #define                      AA30  0x4000     /* Mailbox 30 Abort Acknowledge */
2828 #define                      AA31  0x8000     /* Mailbox 31 Abort Acknowledge */
2829
2830 /* Bit masks for CAN0_TA1 */
2831
2832 #define                       TA0  0x1        /* Mailbox 0 Transmit Acknowledge */
2833 #define                       TA1  0x2        /* Mailbox 1 Transmit Acknowledge */
2834 #define                       TA2  0x4        /* Mailbox 2 Transmit Acknowledge */
2835 #define                       TA3  0x8        /* Mailbox 3 Transmit Acknowledge */
2836 #define                       TA4  0x10       /* Mailbox 4 Transmit Acknowledge */
2837 #define                       TA5  0x20       /* Mailbox 5 Transmit Acknowledge */
2838 #define                       TA6  0x40       /* Mailbox 6 Transmit Acknowledge */
2839 #define                       TA7  0x80       /* Mailbox 7 Transmit Acknowledge */
2840 #define                       TA8  0x100      /* Mailbox 8 Transmit Acknowledge */
2841 #define                       TA9  0x200      /* Mailbox 9 Transmit Acknowledge */
2842 #define                      TA10  0x400      /* Mailbox 10 Transmit Acknowledge */
2843 #define                      TA11  0x800      /* Mailbox 11 Transmit Acknowledge */
2844 #define                      TA12  0x1000     /* Mailbox 12 Transmit Acknowledge */
2845 #define                      TA13  0x2000     /* Mailbox 13 Transmit Acknowledge */
2846 #define                      TA14  0x4000     /* Mailbox 14 Transmit Acknowledge */
2847 #define                      TA15  0x8000     /* Mailbox 15 Transmit Acknowledge */
2848
2849 /* Bit masks for CAN0_TA2 */
2850
2851 #define                      TA16  0x1        /* Mailbox 16 Transmit Acknowledge */
2852 #define                      TA17  0x2        /* Mailbox 17 Transmit Acknowledge */
2853 #define                      TA18  0x4        /* Mailbox 18 Transmit Acknowledge */
2854 #define                      TA19  0x8        /* Mailbox 19 Transmit Acknowledge */
2855 #define                      TA20  0x10       /* Mailbox 20 Transmit Acknowledge */
2856 #define                      TA21  0x20       /* Mailbox 21 Transmit Acknowledge */
2857 #define                      TA22  0x40       /* Mailbox 22 Transmit Acknowledge */
2858 #define                      TA23  0x80       /* Mailbox 23 Transmit Acknowledge */
2859 #define                      TA24  0x100      /* Mailbox 24 Transmit Acknowledge */
2860 #define                      TA25  0x200      /* Mailbox 25 Transmit Acknowledge */
2861 #define                      TA26  0x400      /* Mailbox 26 Transmit Acknowledge */
2862 #define                      TA27  0x800      /* Mailbox 27 Transmit Acknowledge */
2863 #define                      TA28  0x1000     /* Mailbox 28 Transmit Acknowledge */
2864 #define                      TA29  0x2000     /* Mailbox 29 Transmit Acknowledge */
2865 #define                      TA30  0x4000     /* Mailbox 30 Transmit Acknowledge */
2866 #define                      TA31  0x8000     /* Mailbox 31 Transmit Acknowledge */
2867
2868 /* Bit masks for CAN0_RFH1 */
2869
2870 #define                      RFH0  0x1        /* Mailbox 0 Remote Frame Handling Enable */
2871 #define                      RFH1  0x2        /* Mailbox 1 Remote Frame Handling Enable */
2872 #define                      RFH2  0x4        /* Mailbox 2 Remote Frame Handling Enable */
2873 #define                      RFH3  0x8        /* Mailbox 3 Remote Frame Handling Enable */
2874 #define                      RFH4  0x10       /* Mailbox 4 Remote Frame Handling Enable */
2875 #define                      RFH5  0x20       /* Mailbox 5 Remote Frame Handling Enable */
2876 #define                      RFH6  0x40       /* Mailbox 6 Remote Frame Handling Enable */
2877 #define                      RFH7  0x80       /* Mailbox 7 Remote Frame Handling Enable */
2878 #define                      RFH8  0x100      /* Mailbox 8 Remote Frame Handling Enable */
2879 #define                      RFH9  0x200      /* Mailbox 9 Remote Frame Handling Enable */
2880 #define                     RFH10  0x400      /* Mailbox 10 Remote Frame Handling Enable */
2881 #define                     RFH11  0x800      /* Mailbox 11 Remote Frame Handling Enable */
2882 #define                     RFH12  0x1000     /* Mailbox 12 Remote Frame Handling Enable */
2883 #define                     RFH13  0x2000     /* Mailbox 13 Remote Frame Handling Enable */
2884 #define                     RFH14  0x4000     /* Mailbox 14 Remote Frame Handling Enable */
2885 #define                     RFH15  0x8000     /* Mailbox 15 Remote Frame Handling Enable */
2886
2887 /* Bit masks for CAN0_RFH2 */
2888
2889 #define                     RFH16  0x1        /* Mailbox 16 Remote Frame Handling Enable */
2890 #define                     RFH17  0x2        /* Mailbox 17 Remote Frame Handling Enable */
2891 #define                     RFH18  0x4        /* Mailbox 18 Remote Frame Handling Enable */
2892 #define                     RFH19  0x8        /* Mailbox 19 Remote Frame Handling Enable */
2893 #define                     RFH20  0x10       /* Mailbox 20 Remote Frame Handling Enable */
2894 #define                     RFH21  0x20       /* Mailbox 21 Remote Frame Handling Enable */
2895 #define                     RFH22  0x40       /* Mailbox 22 Remote Frame Handling Enable */
2896 #define                     RFH23  0x80       /* Mailbox 23 Remote Frame Handling Enable */
2897 #define                     RFH24  0x100      /* Mailbox 24 Remote Frame Handling Enable */
2898 #define                     RFH25  0x200      /* Mailbox 25 Remote Frame Handling Enable */
2899 #define                     RFH26  0x400      /* Mailbox 26 Remote Frame Handling Enable */
2900 #define                     RFH27  0x800      /* Mailbox 27 Remote Frame Handling Enable */
2901 #define                     RFH28  0x1000     /* Mailbox 28 Remote Frame Handling Enable */
2902 #define                     RFH29  0x2000     /* Mailbox 29 Remote Frame Handling Enable */
2903 #define                     RFH30  0x4000     /* Mailbox 30 Remote Frame Handling Enable */
2904 #define                     RFH31  0x8000     /* Mailbox 31 Remote Frame Handling Enable */
2905
2906 /* Bit masks for CAN0_MBIM1 */
2907
2908 #define                     MBIM0  0x1        /* Mailbox 0 Mailbox Interrupt Mask */
2909 #define                     MBIM1  0x2        /* Mailbox 1 Mailbox Interrupt Mask */
2910 #define                     MBIM2  0x4        /* Mailbox 2 Mailbox Interrupt Mask */
2911 #define                     MBIM3  0x8        /* Mailbox 3 Mailbox Interrupt Mask */
2912 #define                     MBIM4  0x10       /* Mailbox 4 Mailbox Interrupt Mask */
2913 #define                     MBIM5  0x20       /* Mailbox 5 Mailbox Interrupt Mask */
2914 #define                     MBIM6  0x40       /* Mailbox 6 Mailbox Interrupt Mask */
2915 #define                     MBIM7  0x80       /* Mailbox 7 Mailbox Interrupt Mask */
2916 #define                     MBIM8  0x100      /* Mailbox 8 Mailbox Interrupt Mask */
2917 #define                     MBIM9  0x200      /* Mailbox 9 Mailbox Interrupt Mask */
2918 #define                    MBIM10  0x400      /* Mailbox 10 Mailbox Interrupt Mask */
2919 #define                    MBIM11  0x800      /* Mailbox 11 Mailbox Interrupt Mask */
2920 #define                    MBIM12  0x1000     /* Mailbox 12 Mailbox Interrupt Mask */
2921 #define                    MBIM13  0x2000     /* Mailbox 13 Mailbox Interrupt Mask */
2922 #define                    MBIM14  0x4000     /* Mailbox 14 Mailbox Interrupt Mask */
2923 #define                    MBIM15  0x8000     /* Mailbox 15 Mailbox Interrupt Mask */
2924
2925 /* Bit masks for CAN0_MBIM2 */
2926
2927 #define                    MBIM16  0x1        /* Mailbox 16 Mailbox Interrupt Mask */
2928 #define                    MBIM17  0x2        /* Mailbox 17 Mailbox Interrupt Mask */
2929 #define                    MBIM18  0x4        /* Mailbox 18 Mailbox Interrupt Mask */
2930 #define                    MBIM19  0x8        /* Mailbox 19 Mailbox Interrupt Mask */
2931 #define                    MBIM20  0x10       /* Mailbox 20 Mailbox Interrupt Mask */
2932 #define                    MBIM21  0x20       /* Mailbox 21 Mailbox Interrupt Mask */
2933 #define                    MBIM22  0x40       /* Mailbox 22 Mailbox Interrupt Mask */
2934 #define                    MBIM23  0x80       /* Mailbox 23 Mailbox Interrupt Mask */
2935 #define                    MBIM24  0x100      /* Mailbox 24 Mailbox Interrupt Mask */
2936 #define                    MBIM25  0x200      /* Mailbox 25 Mailbox Interrupt Mask */
2937 #define                    MBIM26  0x400      /* Mailbox 26 Mailbox Interrupt Mask */
2938 #define                    MBIM27  0x800      /* Mailbox 27 Mailbox Interrupt Mask */
2939 #define                    MBIM28  0x1000     /* Mailbox 28 Mailbox Interrupt Mask */
2940 #define                    MBIM29  0x2000     /* Mailbox 29 Mailbox Interrupt Mask */
2941 #define                    MBIM30  0x4000     /* Mailbox 30 Mailbox Interrupt Mask */
2942 #define                    MBIM31  0x8000     /* Mailbox 31 Mailbox Interrupt Mask */
2943
2944 /* Bit masks for CAN0_MBTIF1 */
2945
2946 #define                    MBTIF0  0x1        /* Mailbox 0 Mailbox Transmit Interrupt Flag */
2947 #define                    MBTIF1  0x2        /* Mailbox 1 Mailbox Transmit Interrupt Flag */
2948 #define                    MBTIF2  0x4        /* Mailbox 2 Mailbox Transmit Interrupt Flag */
2949 #define                    MBTIF3  0x8        /* Mailbox 3 Mailbox Transmit Interrupt Flag */
2950 #define                    MBTIF4  0x10       /* Mailbox 4 Mailbox Transmit Interrupt Flag */
2951 #define                    MBTIF5  0x20       /* Mailbox 5 Mailbox Transmit Interrupt Flag */
2952 #define                    MBTIF6  0x40       /* Mailbox 6 Mailbox Transmit Interrupt Flag */
2953 #define                    MBTIF7  0x80       /* Mailbox 7 Mailbox Transmit Interrupt Flag */
2954 #define                    MBTIF8  0x100      /* Mailbox 8 Mailbox Transmit Interrupt Flag */
2955 #define                    MBTIF9  0x200      /* Mailbox 9 Mailbox Transmit Interrupt Flag */
2956 #define                   MBTIF10  0x400      /* Mailbox 10 Mailbox Transmit Interrupt Flag */
2957 #define                   MBTIF11  0x800      /* Mailbox 11 Mailbox Transmit Interrupt Flag */
2958 #define                   MBTIF12  0x1000     /* Mailbox 12 Mailbox Transmit Interrupt Flag */
2959 #define                   MBTIF13  0x2000     /* Mailbox 13 Mailbox Transmit Interrupt Flag */
2960 #define                   MBTIF14  0x4000     /* Mailbox 14 Mailbox Transmit Interrupt Flag */
2961 #define                   MBTIF15  0x8000     /* Mailbox 15 Mailbox Transmit Interrupt Flag */
2962
2963 /* Bit masks for CAN0_MBTIF2 */
2964
2965 #define                   MBTIF16  0x1        /* Mailbox 16 Mailbox Transmit Interrupt Flag */
2966 #define                   MBTIF17  0x2        /* Mailbox 17 Mailbox Transmit Interrupt Flag */
2967 #define                   MBTIF18  0x4        /* Mailbox 18 Mailbox Transmit Interrupt Flag */
2968 #define                   MBTIF19  0x8        /* Mailbox 19 Mailbox Transmit Interrupt Flag */
2969 #define                   MBTIF20  0x10       /* Mailbox 20 Mailbox Transmit Interrupt Flag */
2970 #define                   MBTIF21  0x20       /* Mailbox 21 Mailbox Transmit Interrupt Flag */
2971 #define                   MBTIF22  0x40       /* Mailbox 22 Mailbox Transmit Interrupt Flag */
2972 #define                   MBTIF23  0x80       /* Mailbox 23 Mailbox Transmit Interrupt Flag */
2973 #define                   MBTIF24  0x100      /* Mailbox 24 Mailbox Transmit Interrupt Flag */
2974 #define                   MBTIF25  0x200      /* Mailbox 25 Mailbox Transmit Interrupt Flag */
2975 #define                   MBTIF26  0x400      /* Mailbox 26 Mailbox Transmit Interrupt Flag */
2976 #define                   MBTIF27  0x800      /* Mailbox 27 Mailbox Transmit Interrupt Flag */
2977 #define                   MBTIF28  0x1000     /* Mailbox 28 Mailbox Transmit Interrupt Flag */
2978 #define                   MBTIF29  0x2000     /* Mailbox 29 Mailbox Transmit Interrupt Flag */
2979 #define                   MBTIF30  0x4000     /* Mailbox 30 Mailbox Transmit Interrupt Flag */
2980 #define                   MBTIF31  0x8000     /* Mailbox 31 Mailbox Transmit Interrupt Flag */
2981
2982 /* Bit masks for CAN0_MBRIF1 */
2983
2984 #define                    MBRIF0  0x1        /* Mailbox 0 Mailbox Receive Interrupt Flag */
2985 #define                    MBRIF1  0x2        /* Mailbox 1 Mailbox Receive Interrupt Flag */
2986 #define                    MBRIF2  0x4        /* Mailbox 2 Mailbox Receive Interrupt Flag */
2987 #define                    MBRIF3  0x8        /* Mailbox 3 Mailbox Receive Interrupt Flag */
2988 #define                    MBRIF4  0x10       /* Mailbox 4 Mailbox Receive Interrupt Flag */
2989 #define                    MBRIF5  0x20       /* Mailbox 5 Mailbox Receive Interrupt Flag */
2990 #define                    MBRIF6  0x40       /* Mailbox 6 Mailbox Receive Interrupt Flag */
2991 #define                    MBRIF7  0x80       /* Mailbox 7 Mailbox Receive Interrupt Flag */
2992 #define                    MBRIF8  0x100      /* Mailbox 8 Mailbox Receive Interrupt Flag */
2993 #define                    MBRIF9  0x200      /* Mailbox 9 Mailbox Receive Interrupt Flag */
2994 #define                   MBRIF10  0x400      /* Mailbox 10 Mailbox Receive Interrupt Flag */
2995 #define                   MBRIF11  0x800      /* Mailbox 11 Mailbox Receive Interrupt Flag */
2996 #define                   MBRIF12  0x1000     /* Mailbox 12 Mailbox Receive Interrupt Flag */
2997 #define                   MBRIF13  0x2000     /* Mailbox 13 Mailbox Receive Interrupt Flag */
2998 #define                   MBRIF14  0x4000     /* Mailbox 14 Mailbox Receive Interrupt Flag */
2999 #define                   MBRIF15  0x8000     /* Mailbox 15 Mailbox Receive Interrupt Flag */
3000
3001 /* Bit masks for CAN0_MBRIF2 */
3002
3003 #define                   MBRIF16  0x1        /* Mailbox 16 Mailbox Receive Interrupt Flag */
3004 #define                   MBRIF17  0x2        /* Mailbox 17 Mailbox Receive Interrupt Flag */
3005 #define                   MBRIF18  0x4        /* Mailbox 18 Mailbox Receive Interrupt Flag */
3006 #define                   MBRIF19  0x8        /* Mailbox 19 Mailbox Receive Interrupt Flag */
3007 #define                   MBRIF20  0x10       /* Mailbox 20 Mailbox Receive Interrupt Flag */
3008 #define                   MBRIF21  0x20       /* Mailbox 21 Mailbox Receive Interrupt Flag */
3009 #define                   MBRIF22  0x40       /* Mailbox 22 Mailbox Receive Interrupt Flag */
3010 #define                   MBRIF23  0x80       /* Mailbox 23 Mailbox Receive Interrupt Flag */
3011 #define                   MBRIF24  0x100      /* Mailbox 24 Mailbox Receive Interrupt Flag */
3012 #define                   MBRIF25  0x200      /* Mailbox 25 Mailbox Receive Interrupt Flag */
3013 #define                   MBRIF26  0x400      /* Mailbox 26 Mailbox Receive Interrupt Flag */
3014 #define                   MBRIF27  0x800      /* Mailbox 27 Mailbox Receive Interrupt Flag */
3015 #define                   MBRIF28  0x1000     /* Mailbox 28 Mailbox Receive Interrupt Flag */
3016 #define                   MBRIF29  0x2000     /* Mailbox 29 Mailbox Receive Interrupt Flag */
3017 #define                   MBRIF30  0x4000     /* Mailbox 30 Mailbox Receive Interrupt Flag */
3018 #define                   MBRIF31  0x8000     /* Mailbox 31 Mailbox Receive Interrupt Flag */
3019
3020 /* Bit masks for EPPIx_STATUS */
3021
3022 #define                 CFIFO_ERR  0x1        /* Chroma FIFO Error */
3023 #define                 YFIFO_ERR  0x2        /* Luma FIFO Error */
3024 #define                 LTERR_OVR  0x4        /* Line Track Overflow */
3025 #define                LTERR_UNDR  0x8        /* Line Track Underflow */
3026 #define                 FTERR_OVR  0x10       /* Frame Track Overflow */
3027 #define                FTERR_UNDR  0x20       /* Frame Track Underflow */
3028 #define                  ERR_NCOR  0x40       /* Preamble Error Not Corrected */
3029 #define                   DMA1URQ  0x80       /* DMA1 Urgent Request */
3030 #define                   DMA0URQ  0x100      /* DMA0 Urgent Request */
3031 #define                   ERR_DET  0x4000     /* Preamble Error Detected */
3032 #define                       FLD  0x8000     /* Field */
3033
3034 /* Bit masks for EPPIx_CONTROL */
3035
3036 #define                   EPPI_EN  0x1        /* Enable */
3037 #define                  EPPI_DIR  0x2        /* Direction */
3038 #define                  XFR_TYPE  0xc        /* Operating Mode */
3039 #define                    FS_CFG  0x30       /* Frame Sync Configuration */
3040 #define                   FLD_SEL  0x40       /* Field Select/Trigger */
3041 #define                  ITU_TYPE  0x80       /* ITU Interlaced or Progressive */
3042 #define                  BLANKGEN  0x100      /* ITU Output Mode with Internal Blanking Generation */
3043 #define                   ICLKGEN  0x200      /* Internal Clock Generation */
3044 #define                    IFSGEN  0x400      /* Internal Frame Sync Generation */
3045 #define                      POLC  0x1800     /* Frame Sync and Data Driving/Sampling Edges */
3046 #define                      POLS  0x6000     /* Frame Sync Polarity */
3047 #define                   DLENGTH  0x38000    /* Data Length */
3048 #define                   SKIP_EN  0x40000    /* Skip Enable */
3049 #define                   SKIP_EO  0x80000    /* Skip Even or Odd */
3050 #define                    PACKEN  0x100000   /* Packing/Unpacking Enable */
3051 #define                    SWAPEN  0x200000   /* Swap Enable */
3052 #define                  SIGN_EXT  0x400000   /* Sign Extension or Zero-filled / Data Split Format */
3053 #define             SPLT_EVEN_ODD  0x800000   /* Split Even and Odd Data Samples */
3054 #define               SUBSPLT_ODD  0x1000000  /* Sub-split Odd Samples */
3055 #define                    DMACFG  0x2000000  /* One or Two DMA Channels Mode */
3056 #define                RGB_FMT_EN  0x4000000  /* RGB Formatting Enable */
3057 #define                  FIFO_RWM  0x18000000 /* FIFO Regular Watermarks */
3058 #define                  FIFO_UWM  0x60000000 /* FIFO Urgent Watermarks */
3059
3060 #define DLEN_8          (0 << 15) /* 000 - 8 bits */
3061 #define DLEN_10         (1 << 15) /* 001 - 10 bits */
3062 #define DLEN_12         (2 << 15) /* 010 - 12 bits */
3063 #define DLEN_14         (3 << 15) /* 011 - 14 bits */
3064 #define DLEN_16         (4 << 15) /* 100 - 16 bits */
3065 #define DLEN_18         (5 << 15) /* 101 - 18 bits */
3066 #define DLEN_24         (6 << 15) /* 110 - 24 bits */
3067
3068
3069 /* Bit masks for EPPIx_FS2W_LVB */
3070
3071 #define                   F1VB_BD  0xff       /* Vertical Blanking before Field 1 Active Data */
3072 #define                   F1VB_AD  0xff00     /* Vertical Blanking after Field 1 Active Data */
3073 #define                   F2VB_BD  0xff0000   /* Vertical Blanking before Field 2 Active Data */
3074 #define                   F2VB_AD  0xff000000 /* Vertical Blanking after Field 2 Active Data */
3075
3076 /* Bit masks for EPPIx_FS2W_LAVF */
3077
3078 #define                    F1_ACT  0xffff     /* Number of Lines of Active Data in Field 1 */
3079 #define                    F2_ACT  0xffff0000 /* Number of Lines of Active Data in Field 2 */
3080
3081 /* Bit masks for EPPIx_CLIP */
3082
3083 #define                   LOW_ODD  0xff       /* Lower Limit for Odd Bytes (Chroma) */
3084 #define                  HIGH_ODD  0xff00     /* Upper Limit for Odd Bytes (Chroma) */
3085 #define                  LOW_EVEN  0xff0000   /* Lower Limit for Even Bytes (Luma) */
3086 #define                 HIGH_EVEN  0xff000000 /* Upper Limit for Even Bytes (Luma) */
3087
3088 /* Bit masks for SPIx_BAUD */
3089
3090 #define                  SPI_BAUD  0xffff     /* Baud Rate */
3091
3092 /* Bit masks for SPIx_CTL */
3093
3094 #define                       SPE  0x4000     /* SPI Enable */
3095 #define                       WOM  0x2000     /* Write Open Drain Master */
3096 #define                      MSTR  0x1000     /* Master Mode */
3097 #define                      CPOL  0x800      /* Clock Polarity */
3098 #define                      CPHA  0x400      /* Clock Phase */
3099 #define                      LSBF  0x200      /* LSB First */
3100 #define                      SIZE  0x100      /* Size of Words */
3101 #define                     EMISO  0x20       /* Enable MISO Output */
3102 #define                      PSSE  0x10       /* Slave-Select Enable */
3103 #define                        GM  0x8        /* Get More Data */
3104 #define                        SZ  0x4        /* Send Zero */
3105 #define                     TIMOD  0x3        /* Transfer Initiation Mode */
3106
3107 /* Bit masks for SPIx_FLG */
3108
3109 #define                      FLS1  0x2        /* Slave Select Enable 1 */
3110 #define                      FLS2  0x4        /* Slave Select Enable 2 */
3111 #define                      FLS3  0x8        /* Slave Select Enable 3 */
3112 #define                      FLG1  0x200      /* Slave Select Value 1 */
3113 #define                      FLG2  0x400      /* Slave Select Value 2 */
3114 #define                      FLG3  0x800      /* Slave Select Value 3 */
3115
3116 /* Bit masks for SPIx_STAT */
3117
3118 #define                     TXCOL  0x40       /* Transmit Collision Error */
3119 #define                       RXS  0x20       /* RDBR Data Buffer Status */
3120 #define                      RBSY  0x10       /* Receive Error */
3121 #define                       TXS  0x8        /* TDBR Data Buffer Status */
3122 #define                       TXE  0x4        /* Transmission Error */
3123 #define                      MODF  0x2        /* Mode Fault Error */
3124 #define                      SPIF  0x1        /* SPI Finished */
3125
3126 /* Bit masks for SPIx_TDBR */
3127
3128 #define                      TDBR  0xffff     /* Transmit Data Buffer */
3129
3130 /* Bit masks for SPIx_RDBR */
3131
3132 #define                      RDBR  0xffff     /* Receive Data Buffer */
3133
3134 /* Bit masks for SPIx_SHADOW */
3135
3136 #define                    SHADOW  0xffff     /* RDBR Shadow */
3137
3138 /* ************************************************ */
3139 /* The TWI bit masks fields are from the ADSP-BF538 */
3140 /* and they have not been verified as the final     */
3141 /* ones for the Moab processors ... bz 1/19/2007    */
3142 /* ************************************************ */
3143
3144 /* Bit masks for TWIx_CONTROL */
3145
3146 #define                  PRESCALE  0x7f       /* Prescale Value */
3147 #define                   TWI_ENA  0x80       /* TWI Enable */
3148 #define                      SCCB  0x200      /* Serial Camera Control Bus */
3149
3150 /* Bit maskes for TWIx_CLKDIV */
3151
3152 #define                    CLKLOW  0xff       /* Clock Low */
3153 #define                     CLKHI  0xff00     /* Clock High */
3154
3155 /* Bit maskes for TWIx_SLAVE_CTL */
3156
3157 #define                       SEN  0x1        /* Slave Enable */
3158 #define                    STDVAL  0x4        /* Slave Transmit Data Valid */
3159 #define                       NAK  0x8        /* Not Acknowledge */
3160 #define                       GEN  0x10       /* General Call Enable */
3161
3162 /* Bit maskes for TWIx_SLAVE_ADDR */
3163
3164 #define                     SADDR  0x7f       /* Slave Mode Address */
3165
3166 /* Bit maskes for TWIx_SLAVE_STAT */
3167
3168 #define                      SDIR  0x1        /* Slave Transfer Direction */
3169 #define                     GCALL  0x2        /* General Call */
3170
3171 /* Bit maskes for TWIx_MASTER_CTL */
3172
3173 #define                       MEN  0x1        /* Master Mode Enable */
3174 #define                      MDIR  0x4        /* Master Transfer Direction */
3175 #define                      FAST  0x8        /* Fast Mode */
3176 #define                      STOP  0x10       /* Issue Stop Condition */
3177 #define                    RSTART  0x20       /* Repeat Start */
3178 #define                      DCNT  0x3fc0     /* Data Transfer Count */
3179 #define                    SDAOVR  0x4000     /* Serial Data Override */
3180 #define                    SCLOVR  0x8000     /* Serial Clock Override */
3181
3182 /* Bit maskes for TWIx_MASTER_ADDR */
3183
3184 #define                     MADDR  0x7f       /* Master Mode Address */
3185
3186 /* Bit maskes for TWIx_MASTER_STAT */
3187
3188 #define                     MPROG  0x1        /* Master Transfer in Progress */
3189 #define                   LOSTARB  0x2        /* Lost Arbitration */
3190 #define                      ANAK  0x4        /* Address Not Acknowledged */
3191 #define                      DNAK  0x8        /* Data Not Acknowledged */
3192 #define                  BUFRDERR  0x10       /* Buffer Read Error */
3193 #define                  BUFWRERR  0x20       /* Buffer Write Error */
3194 #define                    SDASEN  0x40       /* Serial Data Sense */
3195 #define                    SCLSEN  0x80       /* Serial Clock Sense */
3196 #define                   BUSBUSY  0x100      /* Bus Busy */
3197
3198 /* Bit maskes for TWIx_FIFO_CTL */
3199
3200 #define                  XMTFLUSH  0x1        /* Transmit Buffer Flush */
3201 #define                  RCVFLUSH  0x2        /* Receive Buffer Flush */
3202 #define                 XMTINTLEN  0x4        /* Transmit Buffer Interrupt Length */
3203 #define                 RCVINTLEN  0x8        /* Receive Buffer Interrupt Length */
3204
3205 /* Bit maskes for TWIx_FIFO_STAT */
3206
3207 #define                   XMTSTAT  0x3        /* Transmit FIFO Status */
3208 #define                   RCVSTAT  0xc        /* Receive FIFO Status */
3209
3210 /* Bit maskes for TWIx_INT_MASK */
3211
3212 #define                    SINITM  0x1        /* Slave Transfer Initiated Interrupt Mask */
3213 #define                    SCOMPM  0x2        /* Slave Transfer Complete Interrupt Mask */
3214 #define                     SERRM  0x4        /* Slave Transfer Error Interrupt Mask */
3215 #define                     SOVFM  0x8        /* Slave Overflow Interrupt Mask */
3216 #define                    MCOMPM  0x10       /* Master Transfer Complete Interrupt Mask */
3217 #define                     MERRM  0x20       /* Master Transfer Error Interrupt Mask */
3218 #define                  XMTSERVM  0x40       /* Transmit FIFO Service Interrupt Mask */
3219 #define                  RCVSERVM  0x80       /* Receive FIFO Service Interrupt Mask */
3220
3221 /* Bit maskes for TWIx_INT_STAT */
3222
3223 #define                     SINIT  0x1        /* Slave Transfer Initiated */
3224 #define                     SCOMP  0x2        /* Slave Transfer Complete */
3225 #define                      SERR  0x4        /* Slave Transfer Error */
3226 #define                      SOVF  0x8        /* Slave Overflow */
3227 #define                     MCOMP  0x10       /* Master Transfer Complete */
3228 #define                      MERR  0x20       /* Master Transfer Error */
3229 #define                   XMTSERV  0x40       /* Transmit FIFO Service */
3230 #define                   RCVSERV  0x80       /* Receive FIFO Service */
3231
3232 /* Bit maskes for TWIx_XMT_DATA8 */
3233
3234 #define                  XMTDATA8  0xff       /* Transmit FIFO 8-Bit Data */
3235
3236 /* Bit maskes for TWIx_XMT_DATA16 */
3237
3238 #define                 XMTDATA16  0xffff     /* Transmit FIFO 16-Bit Data */
3239
3240 /* Bit maskes for TWIx_RCV_DATA8 */
3241
3242 #define                  RCVDATA8  0xff       /* Receive FIFO 8-Bit Data */
3243
3244 /* Bit maskes for TWIx_RCV_DATA16 */
3245
3246 #define                 RCVDATA16  0xffff     /* Receive FIFO 16-Bit Data */
3247
3248 /* Bit masks for SPORTx_TCR1 */
3249
3250 #define                     TCKFE  0x4000     /* Clock Falling Edge Select */
3251 #define                     LATFS  0x2000     /* Late Transmit Frame Sync */
3252 #define                      LTFS  0x1000     /* Low Transmit Frame Sync Select */
3253 #define                     DITFS  0x800      /* Data-Independent Transmit Frame Sync Select */
3254 #define                      TFSR  0x400      /* Transmit Frame Sync Required Select */
3255 #define                      ITFS  0x200      /* Internal Transmit Frame Sync Select */
3256 #define                    TLSBIT  0x10       /* Transmit Bit Order */
3257 #define                    TDTYPE  0xc        /* Data Formatting Type Select */
3258 #define                     ITCLK  0x2        /* Internal Transmit Clock Select */
3259 #define                     TSPEN  0x1        /* Transmit Enable */
3260
3261 /* Bit masks for SPORTx_TCR2 */
3262
3263 #define                     TRFST  0x400      /* Left/Right Order */
3264 #define                     TSFSE  0x200      /* Transmit Stereo Frame Sync Enable */
3265 #define                      TXSE  0x100      /* TxSEC Enable */
3266 #define                    SLEN_T  0x1f       /* SPORT Word Length */
3267
3268 /* Bit masks for SPORTx_RCR1 */
3269
3270 #define                     RCKFE  0x4000     /* Clock Falling Edge Select */
3271 #define                     LARFS  0x2000     /* Late Receive Frame Sync */
3272 #define                      LRFS  0x1000     /* Low Receive Frame Sync Select */
3273 #define                      RFSR  0x400      /* Receive Frame Sync Required Select */
3274 #define                      IRFS  0x200      /* Internal Receive Frame Sync Select */
3275 #define                    RLSBIT  0x10       /* Receive Bit Order */
3276 #define                    RDTYPE  0xc        /* Data Formatting Type Select */
3277 #define                     IRCLK  0x2        /* Internal Receive Clock Select */
3278 #define                     RSPEN  0x1        /* Receive Enable */
3279
3280 /* Bit masks for SPORTx_RCR2 */
3281
3282 #define                     RRFST  0x400      /* Left/Right Order */
3283 #define                     RSFSE  0x200      /* Receive Stereo Frame Sync Enable */
3284 #define                      RXSE  0x100      /* RxSEC Enable */
3285 #define                    SLEN_R  0x1f       /* SPORT Word Length */
3286
3287 /* Bit masks for SPORTx_STAT */
3288
3289 #define                     TXHRE  0x40       /* Transmit Hold Register Empty */
3290 #define                      TOVF  0x20       /* Sticky Transmit Overflow Status */
3291 #define                      TUVF  0x10       /* Sticky Transmit Underflow Status */
3292 #define                       TXF  0x8        /* Transmit FIFO Full Status */
3293 #define                      ROVF  0x4        /* Sticky Receive Overflow Status */
3294 #define                      RUVF  0x2        /* Sticky Receive Underflow Status */
3295 #define                      RXNE  0x1        /* Receive FIFO Not Empty Status */
3296
3297 /* Bit masks for SPORTx_MCMC1 */
3298
3299 #define                  SP_WSIZE  0xf000     /* Window Size */
3300 #define                   SP_WOFF  0x3ff      /* Windows Offset */
3301
3302 /* Bit masks for SPORTx_MCMC2 */
3303
3304 #define                       MFD  0xf000     /* Multi channel Frame Delay */
3305 #define                      FSDR  0x80       /* Frame Sync to Data Relationship */
3306 #define                     MCMEM  0x10       /* Multi channel Frame Mode Enable */
3307 #define                   MCDRXPE  0x8        /* Multi channel DMA Receive Packing */
3308 #define                   MCDTXPE  0x4        /* Multi channel DMA Transmit Packing */
3309 #define                     MCCRM  0x3        /* 2X Clock Recovery Mode */
3310
3311 /* Bit masks for SPORTx_CHNL */
3312
3313 #define                  CUR_CHNL  0x3ff      /* Current Channel Indicator */
3314
3315 /* Bit masks for UARTx_LCR */
3316
3317 #if 0
3318 /* conflicts with legacy one in last section */
3319 #define                       WLS  0x3        /* Word Length Select */
3320 #endif
3321 #define                       STB  0x4        /* Stop Bits */
3322 #define                       PEN  0x8        /* Parity Enable */
3323 #define                       EPS  0x10       /* Even Parity Select */
3324 #define                       STP  0x20       /* Sticky Parity */
3325 #define                        SB  0x40       /* Set Break */
3326
3327 /* Bit masks for UARTx_MCR */
3328
3329 #define                      XOFF  0x1        /* Transmitter Off */
3330 #define                      MRTS  0x2        /* Manual Request To Send */
3331 #define                      RFIT  0x4        /* Receive FIFO IRQ Threshold */
3332 #define                      RFRT  0x8        /* Receive FIFO RTS Threshold */
3333 #define                  LOOP_ENA  0x10       /* Loopback Mode Enable */
3334 #define                     FCPOL  0x20       /* Flow Control Pin Polarity */
3335 #define                      ARTS  0x40       /* Automatic Request To Send */
3336 #define                      ACTS  0x80       /* Automatic Clear To Send */
3337
3338 /* Bit masks for UARTx_LSR */
3339
3340 #define                        DR  0x1        /* Data Ready */
3341 #define                        OE  0x2        /* Overrun Error */
3342 #define                        PE  0x4        /* Parity Error */
3343 #define                        FE  0x8        /* Framing Error */
3344 #define                        BI  0x10       /* Break Interrupt */
3345 #define                      THRE  0x20       /* THR Empty */
3346 #define                      TEMT  0x40       /* Transmitter Empty */
3347 #define                       TFI  0x80       /* Transmission Finished Indicator */
3348
3349 /* Bit masks for UARTx_MSR */
3350
3351 #define                      SCTS  0x1        /* Sticky CTS */
3352 #define                       CTS  0x10       /* Clear To Send */
3353 #define                      RFCS  0x20       /* Receive FIFO Count Status */
3354
3355 /* Bit masks for UARTx_IER_SET & UARTx_IER_CLEAR */
3356
3357 #define                   ERBFI  0x1        /* Enable Receive Buffer Full Interrupt */
3358 #define                   ETBEI  0x2        /* Enable Transmit Buffer Empty Interrupt */
3359 #define                    ELSI  0x4        /* Enable Receive Status Interrupt */
3360 #define                   EDSSI  0x8        /* Enable Modem Status Interrupt */
3361 #define                  EDTPTI  0x10       /* Enable DMA Transmit PIRQ Interrupt */
3362 #define                    ETFI  0x20       /* Enable Transmission Finished Interrupt */
3363 #define                   ERFCI  0x40       /* Enable Receive FIFO Count Interrupt */
3364
3365 /* Bit masks for UARTx_GCTL */
3366
3367 #define                      UCEN  0x1        /* UART Enable */
3368 #define                      IREN  0x2        /* IrDA Mode Enable */
3369 #define                     TPOLC  0x4        /* IrDA TX Polarity Change */
3370 #define                     RPOLC  0x8        /* IrDA RX Polarity Change */
3371 #define                       FPE  0x10       /* Force Parity Error */
3372 #define                       FFE  0x20       /* Force Framing Error */
3373 #define                      EDBO  0x40       /* Enable Divide-by-One */
3374 #define                     EGLSI  0x80       /* Enable Global LS Interrupt */
3375
3376
3377 /* ******************************************* */
3378 /*     MULTI BIT MACRO ENUMERATIONS            */
3379 /* ******************************************* */
3380
3381 /* BCODE bit field options (SYSCFG register) */
3382
3383 #define BCODE_WAKEUP    0x0000  /* boot according to wake-up condition */
3384 #define BCODE_FULLBOOT  0x0010  /* always perform full boot */
3385 #define BCODE_QUICKBOOT 0x0020  /* always perform quick boot */
3386 #define BCODE_NOBOOT    0x0030  /* always perform full boot */
3387
3388 /* CNT_COMMAND bit field options */
3389
3390 #define W1LCNT_ZERO   0x0001   /* write 1 to load CNT_COUNTER with zero */
3391 #define W1LCNT_MIN    0x0004   /* write 1 to load CNT_COUNTER from CNT_MIN */
3392 #define W1LCNT_MAX    0x0008   /* write 1 to load CNT_COUNTER from CNT_MAX */
3393
3394 #define W1LMIN_ZERO   0x0010   /* write 1 to load CNT_MIN with zero */
3395 #define W1LMIN_CNT    0x0020   /* write 1 to load CNT_MIN from CNT_COUNTER */
3396 #define W1LMIN_MAX    0x0080   /* write 1 to load CNT_MIN from CNT_MAX */
3397
3398 #define W1LMAX_ZERO   0x0100   /* write 1 to load CNT_MAX with zero */
3399 #define W1LMAX_CNT    0x0200   /* write 1 to load CNT_MAX from CNT_COUNTER */
3400 #define W1LMAX_MIN    0x0400   /* write 1 to load CNT_MAX from CNT_MIN */
3401
3402 /* CNT_CONFIG bit field options */
3403
3404 #define CNTMODE_QUADENC  0x0000  /* quadrature encoder mode */
3405 #define CNTMODE_BINENC   0x0100  /* binary encoder mode */
3406 #define CNTMODE_UDCNT    0x0200  /* up/down counter mode */
3407 #define CNTMODE_DIRCNT   0x0400  /* direction counter mode */
3408 #define CNTMODE_DIRTMR   0x0500  /* direction timer mode */
3409
3410 #define BNDMODE_COMP     0x0000  /* boundary compare mode */
3411 #define BNDMODE_ZERO     0x1000  /* boundary compare and zero mode */
3412 #define BNDMODE_CAPT     0x2000  /* boundary capture mode */
3413 #define BNDMODE_AEXT     0x3000  /* boundary auto-extend mode */
3414
3415 /* TMODE in TIMERx_CONFIG bit field options */
3416
3417 #define PWM_OUT  0x0001
3418 #define WDTH_CAP 0x0002
3419 #define EXT_CLK  0x0003
3420
3421 /* UARTx_LCR bit field options */
3422
3423 #define WLS_5   0x0000    /* 5 data bits */
3424 #define WLS_6   0x0001    /* 6 data bits */
3425 #define WLS_7   0x0002    /* 7 data bits */
3426 #define WLS_8   0x0003    /* 8 data bits */
3427
3428 /* PINTx Register Bit Definitions */
3429
3430 #define PIQ0 0x00000001
3431 #define PIQ1 0x00000002
3432 #define PIQ2 0x00000004
3433 #define PIQ3 0x00000008
3434
3435 #define PIQ4 0x00000010
3436 #define PIQ5 0x00000020
3437 #define PIQ6 0x00000040
3438 #define PIQ7 0x00000080
3439
3440 #define PIQ8 0x00000100
3441 #define PIQ9 0x00000200
3442 #define PIQ10 0x00000400
3443 #define PIQ11 0x00000800
3444
3445 #define PIQ12 0x00001000
3446 #define PIQ13 0x00002000
3447 #define PIQ14 0x00004000
3448 #define PIQ15 0x00008000
3449
3450 #define PIQ16 0x00010000
3451 #define PIQ17 0x00020000
3452 #define PIQ18 0x00040000
3453 #define PIQ19 0x00080000
3454
3455 #define PIQ20 0x00100000
3456 #define PIQ21 0x00200000
3457 #define PIQ22 0x00400000
3458 #define PIQ23 0x00800000
3459
3460 #define PIQ24 0x01000000
3461 #define PIQ25 0x02000000
3462 #define PIQ26 0x04000000
3463 #define PIQ27 0x08000000
3464
3465 #define PIQ28 0x10000000
3466 #define PIQ29 0x20000000
3467 #define PIQ30 0x40000000
3468 #define PIQ31 0x80000000
3469
3470 /* PORT A Bit Definitions for the registers
3471 PORTA, PORTA_SET, PORTA_CLEAR,
3472 PORTA_DIR_SET, PORTA_DIR_CLEAR, PORTA_INEN,
3473 PORTA_FER registers
3474 */
3475
3476 #define PA0 0x0001
3477 #define PA1 0x0002
3478 #define PA2 0x0004
3479 #define PA3 0x0008
3480 #define PA4 0x0010
3481 #define PA5 0x0020
3482 #define PA6 0x0040
3483 #define PA7 0x0080
3484 #define PA8 0x0100
3485 #define PA9 0x0200
3486 #define PA10 0x0400
3487 #define PA11 0x0800
3488 #define PA12 0x1000
3489 #define PA13 0x2000
3490 #define PA14 0x4000
3491 #define PA15 0x8000
3492
3493 /* PORT B Bit Definitions for the registers
3494 PORTB, PORTB_SET, PORTB_CLEAR,
3495 PORTB_DIR_SET, PORTB_DIR_CLEAR, PORTB_INEN,
3496 PORTB_FER registers
3497 */
3498
3499 #define PB0 0x0001
3500 #define PB1 0x0002
3501 #define PB2 0x0004
3502 #define PB3 0x0008
3503 #define PB4 0x0010
3504 #define PB5 0x0020
3505 #define PB6 0x0040
3506 #define PB7 0x0080
3507 #define PB8 0x0100
3508 #define PB9 0x0200
3509 #define PB10 0x0400
3510 #define PB11 0x0800
3511 #define PB12 0x1000
3512 #define PB13 0x2000
3513 #define PB14 0x4000
3514
3515
3516 /* PORT C Bit Definitions for the registers
3517 PORTC, PORTC_SET, PORTC_CLEAR,
3518 PORTC_DIR_SET, PORTC_DIR_CLEAR, PORTC_INEN,
3519 PORTC_FER registers
3520 */
3521
3522
3523 #define PC0 0x0001
3524 #define PC1 0x0002
3525 #define PC2 0x0004
3526 #define PC3 0x0008
3527 #define PC4 0x0010
3528 #define PC5 0x0020
3529 #define PC6 0x0040
3530 #define PC7 0x0080
3531 #define PC8 0x0100
3532 #define PC9 0x0200
3533 #define PC10 0x0400
3534 #define PC11 0x0800
3535 #define PC12 0x1000
3536 #define PC13 0x2000
3537
3538
3539 /* PORT D Bit Definitions for the registers
3540 PORTD, PORTD_SET, PORTD_CLEAR,
3541 PORTD_DIR_SET, PORTD_DIR_CLEAR, PORTD_INEN,
3542 PORTD_FER registers
3543 */
3544
3545 #define PD0 0x0001
3546 #define PD1 0x0002
3547 #define PD2 0x0004
3548 #define PD3 0x0008
3549 #define PD4 0x0010
3550 #define PD5 0x0020
3551 #define PD6 0x0040
3552 #define PD7 0x0080
3553 #define PD8 0x0100
3554 #define PD9 0x0200
3555 #define PD10 0x0400
3556 #define PD11 0x0800
3557 #define PD12 0x1000
3558 #define PD13 0x2000
3559 #define PD14 0x4000
3560 #define PD15 0x8000
3561
3562 /* PORT E Bit Definitions for the registers
3563 PORTE, PORTE_SET, PORTE_CLEAR,
3564 PORTE_DIR_SET, PORTE_DIR_CLEAR, PORTE_INEN,
3565 PORTE_FER registers
3566 */
3567
3568
3569 #define PE0 0x0001
3570 #define PE1 0x0002
3571 #define PE2 0x0004
3572 #define PE3 0x0008
3573 #define PE4 0x0010
3574 #define PE5 0x0020
3575 #define PE6 0x0040
3576 #define PE7 0x0080
3577 #define PE8 0x0100
3578 #define PE9 0x0200
3579 #define PE10 0x0400
3580 #define PE11 0x0800
3581 #define PE12 0x1000
3582 #define PE13 0x2000
3583 #define PE14 0x4000
3584 #define PE15 0x8000
3585
3586 /* PORT F Bit Definitions for the registers
3587 PORTF, PORTF_SET, PORTF_CLEAR,
3588 PORTF_DIR_SET, PORTF_DIR_CLEAR, PORTF_INEN,
3589 PORTF_FER registers
3590 */
3591
3592
3593 #define PF0 0x0001
3594 #define PF1 0x0002
3595 #define PF2 0x0004
3596 #define PF3 0x0008
3597 #define PF4 0x0010
3598 #define PF5 0x0020
3599 #define PF6 0x0040
3600 #define PF7 0x0080
3601 #define PF8 0x0100
3602 #define PF9 0x0200
3603 #define PF10 0x0400
3604 #define PF11 0x0800
3605 #define PF12 0x1000
3606 #define PF13 0x2000
3607 #define PF14 0x4000
3608 #define PF15 0x8000
3609
3610 /* PORT G Bit Definitions for the registers
3611 PORTG, PORTG_SET, PORTG_CLEAR,
3612 PORTG_DIR_SET, PORTG_DIR_CLEAR, PORTG_INEN,
3613 PORTG_FER registers
3614 */
3615
3616
3617 #define PG0 0x0001
3618 #define PG1 0x0002
3619 #define PG2 0x0004
3620 #define PG3 0x0008
3621 #define PG4 0x0010
3622 #define PG5 0x0020
3623 #define PG6 0x0040
3624 #define PG7 0x0080
3625 #define PG8 0x0100
3626 #define PG9 0x0200
3627 #define PG10 0x0400
3628 #define PG11 0x0800
3629 #define PG12 0x1000
3630 #define PG13 0x2000
3631 #define PG14 0x4000
3632 #define PG15 0x8000
3633
3634 /* PORT H Bit Definitions for the registers
3635 PORTH, PORTH_SET, PORTH_CLEAR,
3636 PORTH_DIR_SET, PORTH_DIR_CLEAR, PORTH_INEN,
3637 PORTH_FER registers
3638 */
3639
3640
3641 #define PH0 0x0001
3642 #define PH1 0x0002
3643 #define PH2 0x0004
3644 #define PH3 0x0008
3645 #define PH4 0x0010
3646 #define PH5 0x0020
3647 #define PH6 0x0040
3648 #define PH7 0x0080
3649 #define PH8 0x0100
3650 #define PH9 0x0200
3651 #define PH10 0x0400
3652 #define PH11 0x0800
3653 #define PH12 0x1000
3654 #define PH13 0x2000
3655
3656
3657 /* PORT I Bit Definitions for the registers
3658 PORTI, PORTI_SET, PORTI_CLEAR,
3659 PORTI_DIR_SET, PORTI_DIR_CLEAR, PORTI_INEN,
3660 PORTI_FER registers
3661 */
3662
3663
3664 #define PI0 0x0001
3665 #define PI1 0x0002
3666 #define PI2 0x0004
3667 #define PI3 0x0008
3668 #define PI4 0x0010
3669 #define PI5 0x0020
3670 #define PI6 0x0040
3671 #define PI7 0x0080
3672 #define PI8 0x0100
3673 #define PI9 0x0200
3674 #define PI10 0x0400
3675 #define PI11 0x0800
3676 #define PI12 0x1000
3677 #define PI13 0x2000
3678 #define PI14 0x4000
3679 #define PI15 0x8000
3680
3681 /* PORT J Bit Definitions for the registers
3682 PORTJ, PORTJ_SET, PORTJ_CLEAR,
3683 PORTJ_DIR_SET, PORTJ_DIR_CLEAR, PORTJ_INEN,
3684 PORTJ_FER registers
3685 */
3686
3687
3688 #define PJ0 0x0001
3689 #define PJ1 0x0002
3690 #define PJ2 0x0004
3691 #define PJ3 0x0008
3692 #define PJ4 0x0010
3693 #define PJ5 0x0020
3694 #define PJ6 0x0040
3695 #define PJ7 0x0080
3696 #define PJ8 0x0100
3697 #define PJ9 0x0200
3698 #define PJ10 0x0400
3699 #define PJ11 0x0800
3700 #define PJ12 0x1000
3701 #define PJ13 0x2000
3702
3703
3704 /* Port Muxing Bit Fields for PORTx_MUX Registers */
3705
3706 #define MUX0 0x00000003
3707 #define MUX0_0 0x00000000
3708 #define MUX0_1 0x00000001
3709 #define MUX0_2 0x00000002
3710 #define MUX0_3 0x00000003
3711
3712 #define MUX1 0x0000000C
3713 #define MUX1_0 0x00000000
3714 #define MUX1_1 0x00000004
3715 #define MUX1_2 0x00000008
3716 #define MUX1_3 0x0000000C
3717
3718 #define MUX2 0x00000030
3719 #define MUX2_0 0x00000000
3720 #define MUX2_1 0x00000010
3721 #define MUX2_2 0x00000020
3722 #define MUX2_3 0x00000030
3723
3724 #define MUX3 0x000000C0
3725 #define MUX3_0 0x00000000
3726 #define MUX3_1 0x00000040
3727 #define MUX3_2 0x00000080
3728 #define MUX3_3 0x000000C0
3729
3730 #define MUX4 0x00000300
3731 #define MUX4_0 0x00000000
3732 #define MUX4_1 0x00000100
3733 #define MUX4_2 0x00000200
3734 #define MUX4_3 0x00000300
3735
3736 #define MUX5 0x00000C00
3737 #define MUX5_0 0x00000000
3738 #define MUX5_1 0x00000400
3739 #define MUX5_2 0x00000800
3740 #define MUX5_3 0x00000C00
3741
3742 #define MUX6 0x00003000
3743 #define MUX6_0 0x00000000
3744 #define MUX6_1 0x00001000
3745 #define MUX6_2 0x00002000
3746 #define MUX6_3 0x00003000
3747
3748 #define MUX7 0x0000C000
3749 #define MUX7_0 0x00000000
3750 #define MUX7_1 0x00004000
3751 #define MUX7_2 0x00008000
3752 #define MUX7_3 0x0000C000
3753
3754 #define MUX8 0x00030000
3755 #define MUX8_0 0x00000000
3756 #define MUX8_1 0x00010000
3757 #define MUX8_2 0x00020000
3758 #define MUX8_3 0x00030000
3759
3760 #define MUX9 0x000C0000
3761 #define MUX9_0 0x00000000
3762 #define MUX9_1 0x00040000
3763 #define MUX9_2 0x00080000
3764 #define MUX9_3 0x000C0000
3765
3766 #define MUX10 0x00300000
3767 #define MUX10_0 0x00000000
3768 #define MUX10_1 0x00100000
3769 #define MUX10_2 0x00200000
3770 #define MUX10_3 0x00300000
3771
3772 #define MUX11 0x00C00000
3773 #define MUX11_0 0x00000000
3774 #define MUX11_1 0x00400000
3775 #define MUX11_2 0x00800000
3776 #define MUX11_3 0x00C00000
3777
3778 #define MUX12 0x03000000
3779 #define MUX12_0 0x00000000
3780 #define MUX12_1 0x01000000
3781 #define MUX12_2 0x02000000
3782 #define MUX12_3 0x03000000
3783
3784 #define MUX13 0x0C000000
3785 #define MUX13_0 0x00000000
3786 #define MUX13_1 0x04000000
3787 #define MUX13_2 0x08000000
3788 #define MUX13_3 0x0C000000
3789
3790 #define MUX14 0x30000000
3791 #define MUX14_0 0x00000000
3792 #define MUX14_1 0x10000000
3793 #define MUX14_2 0x20000000
3794 #define MUX14_3 0x30000000
3795
3796 #define MUX15 0xC0000000
3797 #define MUX15_0 0x00000000
3798 #define MUX15_1 0x40000000
3799 #define MUX15_2 0x80000000
3800 #define MUX15_3 0xC0000000
3801
3802 #define MUX(b15,b14,b13,b12,b11,b10,b9,b8,b7,b6,b5,b4,b3,b2,b1,b0) \
3803     ((((b15)&3) << 30) | \
3804      (((b14)&3) << 28) | \
3805      (((b13)&3) << 26) | \
3806      (((b12)&3) << 24) | \
3807      (((b11)&3) << 22) | \
3808      (((b10)&3) << 20) | \
3809      (((b9) &3) << 18) | \
3810      (((b8) &3) << 16) | \
3811      (((b7) &3) << 14) | \
3812      (((b6) &3) << 12) | \
3813      (((b5) &3) << 10) | \
3814      (((b4) &3) << 8)  | \
3815      (((b3) &3) << 6)  | \
3816      (((b2) &3) << 4)  | \
3817      (((b1) &3) << 2)  | \
3818      (((b0) &3)))
3819
3820 /* Bit fields for PINT0_ASSIGN and PINT1_ASSIGN registers */
3821
3822 #define B0MAP 0x000000FF     /* Byte 0 Lower Half Port Mapping */
3823 #define B0MAP_PAL 0x00000000 /* Map Port A Low to Byte 0 */
3824 #define B0MAP_PBL 0x00000001 /* Map Port B Low to Byte 0 */
3825 #define B1MAP 0x0000FF00     /* Byte 1 Upper Half Port Mapping */
3826 #define B1MAP_PAH 0x00000000 /* Map Port A High to Byte 1 */
3827 #define B1MAP_PBH 0x00000100 /* Map Port B High to Byte 1 */
3828 #define B2MAP 0x00FF0000     /* Byte 2 Lower Half Port Mapping */
3829 #define B2MAP_PAL 0x00000000 /* Map Port A Low to Byte 2 */
3830 #define B2MAP_PBL 0x00010000 /* Map Port B Low to Byte 2 */
3831 #define B3MAP 0xFF000000     /* Byte 3 Upper Half Port Mapping */
3832 #define B3MAP_PAH 0x00000000 /* Map Port A High to Byte 3 */
3833 #define B3MAP_PBH 0x01000000 /* Map Port B High to Byte 3 */
3834
3835 /* Bit fields for PINT2_ASSIGN and PINT3_ASSIGN registers */
3836
3837 #define B0MAP_PCL 0x00000000 /* Map Port C Low to Byte 0 */
3838 #define B0MAP_PDL 0x00000001 /* Map Port D Low to Byte 0 */
3839 #define B0MAP_PEL 0x00000002 /* Map Port E Low to Byte 0 */
3840 #define B0MAP_PFL 0x00000003 /* Map Port F Low to Byte 0 */
3841 #define B0MAP_PGL 0x00000004 /* Map Port G Low to Byte 0 */
3842 #define B0MAP_PHL 0x00000005 /* Map Port H Low to Byte 0 */
3843 #define B0MAP_PIL 0x00000006 /* Map Port I Low to Byte 0 */
3844 #define B0MAP_PJL 0x00000007 /* Map Port J Low to Byte 0 */
3845
3846 #define B1MAP_PCH 0x00000000 /* Map Port C High to Byte 1 */
3847 #define B1MAP_PDH 0x00000100 /* Map Port D High to Byte 1 */
3848 #define B1MAP_PEH 0x00000200 /* Map Port E High to Byte 1 */
3849 #define B1MAP_PFH 0x00000300 /* Map Port F High to Byte 1 */
3850 #define B1MAP_PGH 0x00000400 /* Map Port G High to Byte 1 */
3851 #define B1MAP_PHH 0x00000500 /* Map Port H High to Byte 1 */
3852 #define B1MAP_PIH 0x00000600 /* Map Port I High to Byte 1 */
3853 #define B1MAP_PJH 0x00000700 /* Map Port J High to Byte 1 */
3854
3855 #define B2MAP_PCL 0x00000000 /* Map Port C Low to Byte 2 */
3856 #define B2MAP_PDL 0x00010000 /* Map Port D Low to Byte 2 */
3857 #define B2MAP_PEL 0x00020000 /* Map Port E Low to Byte 2 */
3858 #define B2MAP_PFL 0x00030000 /* Map Port F Low to Byte 2 */
3859 #define B2MAP_PGL 0x00040000 /* Map Port G Low to Byte 2 */
3860 #define B2MAP_PHL 0x00050000 /* Map Port H Low to Byte 2 */
3861 #define B2MAP_PIL 0x00060000 /* Map Port I Low to Byte 2 */
3862 #define B2MAP_PJL 0x00070000 /* Map Port J Low to Byte 2 */
3863
3864 #define B3MAP_PCH 0x00000000 /* Map Port C High to Byte 3 */
3865 #define B3MAP_PDH 0x01000000 /* Map Port D High to Byte 3 */
3866 #define B3MAP_PEH 0x02000000 /* Map Port E High to Byte 3 */
3867 #define B3MAP_PFH 0x03000000 /* Map Port F High to Byte 3 */
3868 #define B3MAP_PGH 0x04000000 /* Map Port G High to Byte 3 */
3869 #define B3MAP_PHH 0x05000000 /* Map Port H High to Byte 3 */
3870 #define B3MAP_PIH 0x06000000 /* Map Port I High to Byte 3 */
3871 #define B3MAP_PJH 0x07000000 /* Map Port J High to Byte 3 */
3872
3873
3874 /* for legacy compatibility */
3875
3876 #define WLS(x)  (((x)-5) & 0x03) /* Word Length Select */
3877 #define W1LMAX_MAX W1LMAX_MIN
3878 #define EBIU_AMCBCTL0 EBIU_AMBCTL0
3879 #define EBIU_AMCBCTL1 EBIU_AMBCTL1
3880 #define PINT0_IRQ PINT0_REQUEST
3881 #define PINT1_IRQ PINT1_REQUEST
3882 #define PINT2_IRQ PINT2_REQUEST
3883 #define PINT3_IRQ PINT3_REQUEST
3884
3885 #endif /* _DEF_BF54X_H */