3cb88c3e0568dcb61bd4fc08c2c9ce20cf9a803e
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include "i915_reg.h"
34 #include "intel_bios.h"
35 #include "intel_ringbuffer.h"
36 #include <linux/io-mapping.h>
37 #include <linux/i2c.h>
38 #include <drm/intel-gtt.h>
39 #include <linux/backlight.h>
40
41 /* General customization:
42  */
43
44 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
45
46 #define DRIVER_NAME             "i915"
47 #define DRIVER_DESC             "Intel Graphics"
48 #define DRIVER_DATE             "20080730"
49
50 enum pipe {
51         PIPE_A = 0,
52         PIPE_B,
53         PIPE_C,
54         I915_MAX_PIPES
55 };
56 #define pipe_name(p) ((p) + 'A')
57
58 enum plane {
59         PLANE_A = 0,
60         PLANE_B,
61         PLANE_C,
62 };
63 #define plane_name(p) ((p) + 'A')
64
65 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
66
67 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
68
69 /* Interface history:
70  *
71  * 1.1: Original.
72  * 1.2: Add Power Management
73  * 1.3: Add vblank support
74  * 1.4: Fix cmdbuffer path, add heap destroy
75  * 1.5: Add vblank pipe configuration
76  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
77  *      - Support vertical blank on secondary display pipe
78  */
79 #define DRIVER_MAJOR            1
80 #define DRIVER_MINOR            6
81 #define DRIVER_PATCHLEVEL       0
82
83 #define WATCH_COHERENCY 0
84 #define WATCH_LISTS     0
85
86 #define I915_GEM_PHYS_CURSOR_0 1
87 #define I915_GEM_PHYS_CURSOR_1 2
88 #define I915_GEM_PHYS_OVERLAY_REGS 3
89 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
90
91 struct drm_i915_gem_phys_object {
92         int id;
93         struct page **page_list;
94         drm_dma_handle_t *handle;
95         struct drm_i915_gem_object *cur_obj;
96 };
97
98 struct mem_block {
99         struct mem_block *next;
100         struct mem_block *prev;
101         int start;
102         int size;
103         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
104 };
105
106 struct opregion_header;
107 struct opregion_acpi;
108 struct opregion_swsci;
109 struct opregion_asle;
110 struct drm_i915_private;
111
112 struct intel_opregion {
113         struct opregion_header *header;
114         struct opregion_acpi *acpi;
115         struct opregion_swsci *swsci;
116         struct opregion_asle *asle;
117         void *vbt;
118         u32 __iomem *lid_state;
119 };
120 #define OPREGION_SIZE            (8*1024)
121
122 struct intel_overlay;
123 struct intel_overlay_error_state;
124
125 struct drm_i915_master_private {
126         drm_local_map_t *sarea;
127         struct _drm_i915_sarea *sarea_priv;
128 };
129 #define I915_FENCE_REG_NONE -1
130 #define I915_MAX_NUM_FENCES 16
131 /* 16 fences + sign bit for FENCE_REG_NONE */
132 #define I915_MAX_NUM_FENCE_BITS 5
133
134 struct drm_i915_fence_reg {
135         struct list_head lru_list;
136         struct drm_i915_gem_object *obj;
137         uint32_t setup_seqno;
138 };
139
140 struct sdvo_device_mapping {
141         u8 initialized;
142         u8 dvo_port;
143         u8 slave_addr;
144         u8 dvo_wiring;
145         u8 i2c_pin;
146         u8 ddc_pin;
147 };
148
149 struct intel_display_error_state;
150
151 struct drm_i915_error_state {
152         u32 eir;
153         u32 pgtbl_er;
154         u32 pipestat[I915_MAX_PIPES];
155         u32 ipeir;
156         u32 ipehr;
157         u32 instdone;
158         u32 acthd;
159         u32 error; /* gen6+ */
160         u32 bcs_acthd; /* gen6+ blt engine */
161         u32 bcs_ipehr;
162         u32 bcs_ipeir;
163         u32 bcs_instdone;
164         u32 bcs_seqno;
165         u32 vcs_acthd; /* gen6+ bsd engine */
166         u32 vcs_ipehr;
167         u32 vcs_ipeir;
168         u32 vcs_instdone;
169         u32 vcs_seqno;
170         u32 instpm;
171         u32 instps;
172         u32 instdone1;
173         u32 seqno;
174         u64 bbaddr;
175         u64 fence[I915_MAX_NUM_FENCES];
176         struct timeval time;
177         struct drm_i915_error_object {
178                 int page_count;
179                 u32 gtt_offset;
180                 u32 *pages[0];
181         } *ringbuffer[I915_NUM_RINGS], *batchbuffer[I915_NUM_RINGS];
182         struct drm_i915_error_buffer {
183                 u32 size;
184                 u32 name;
185                 u32 seqno;
186                 u32 gtt_offset;
187                 u32 read_domains;
188                 u32 write_domain;
189                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
190                 s32 pinned:2;
191                 u32 tiling:2;
192                 u32 dirty:1;
193                 u32 purgeable:1;
194                 u32 ring:4;
195                 u32 cache_level:2;
196         } *active_bo, *pinned_bo;
197         u32 active_bo_count, pinned_bo_count;
198         struct intel_overlay_error_state *overlay;
199         struct intel_display_error_state *display;
200 };
201
202 struct drm_i915_display_funcs {
203         void (*dpms)(struct drm_crtc *crtc, int mode);
204         bool (*fbc_enabled)(struct drm_device *dev);
205         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
206         void (*disable_fbc)(struct drm_device *dev);
207         int (*get_display_clock_speed)(struct drm_device *dev);
208         int (*get_fifo_size)(struct drm_device *dev, int plane);
209         void (*update_wm)(struct drm_device *dev);
210         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
211                                  uint32_t sprite_width, int pixel_size);
212         int (*crtc_mode_set)(struct drm_crtc *crtc,
213                              struct drm_display_mode *mode,
214                              struct drm_display_mode *adjusted_mode,
215                              int x, int y,
216                              struct drm_framebuffer *old_fb);
217         void (*write_eld)(struct drm_connector *connector,
218                           struct drm_crtc *crtc);
219         void (*fdi_link_train)(struct drm_crtc *crtc);
220         void (*init_clock_gating)(struct drm_device *dev);
221         void (*init_pch_clock_gating)(struct drm_device *dev);
222         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
223                           struct drm_framebuffer *fb,
224                           struct drm_i915_gem_object *obj);
225         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
226                             int x, int y);
227         void (*force_wake_get)(struct drm_i915_private *dev_priv);
228         void (*force_wake_put)(struct drm_i915_private *dev_priv);
229         /* clock updates for mode set */
230         /* cursor updates */
231         /* render clock increase/decrease */
232         /* display clock increase/decrease */
233         /* pll clock increase/decrease */
234 };
235
236 struct intel_device_info {
237         u8 gen;
238         u8 is_mobile:1;
239         u8 is_i85x:1;
240         u8 is_i915g:1;
241         u8 is_i945gm:1;
242         u8 is_g33:1;
243         u8 need_gfx_hws:1;
244         u8 is_g4x:1;
245         u8 is_pineview:1;
246         u8 is_broadwater:1;
247         u8 is_crestline:1;
248         u8 is_ivybridge:1;
249         u8 has_fbc:1;
250         u8 has_pipe_cxsr:1;
251         u8 has_hotplug:1;
252         u8 cursor_needs_physical:1;
253         u8 has_overlay:1;
254         u8 overlay_needs_physical:1;
255         u8 supports_tv:1;
256         u8 has_bsd_ring:1;
257         u8 has_blt_ring:1;
258 };
259
260 enum no_fbc_reason {
261         FBC_NO_OUTPUT, /* no outputs enabled to compress */
262         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
263         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
264         FBC_MODE_TOO_LARGE, /* mode too large for compression */
265         FBC_BAD_PLANE, /* fbc not supported on plane */
266         FBC_NOT_TILED, /* buffer not tiled */
267         FBC_MULTIPLE_PIPES, /* more than one pipe active */
268         FBC_MODULE_PARAM,
269 };
270
271 enum intel_pch {
272         PCH_IBX,        /* Ibexpeak PCH */
273         PCH_CPT,        /* Cougarpoint PCH */
274 };
275
276 #define QUIRK_PIPEA_FORCE (1<<0)
277 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
278
279 struct intel_fbdev;
280 struct intel_fbc_work;
281
282 typedef struct drm_i915_private {
283         struct drm_device *dev;
284
285         const struct intel_device_info *info;
286
287         int has_gem;
288         int relative_constants_mode;
289
290         void __iomem *regs;
291         u32 gt_fifo_count;
292
293         struct intel_gmbus {
294                 struct i2c_adapter adapter;
295                 struct i2c_adapter *force_bit;
296                 u32 reg0;
297         } *gmbus;
298
299         struct pci_dev *bridge_dev;
300         struct intel_ring_buffer ring[I915_NUM_RINGS];
301         uint32_t next_seqno;
302
303         drm_dma_handle_t *status_page_dmah;
304         uint32_t counter;
305         drm_local_map_t hws_map;
306         struct drm_i915_gem_object *pwrctx;
307         struct drm_i915_gem_object *renderctx;
308
309         struct resource mch_res;
310
311         unsigned int cpp;
312         int back_offset;
313         int front_offset;
314         int current_page;
315         int page_flipping;
316
317         atomic_t irq_received;
318
319         /* protects the irq masks */
320         spinlock_t irq_lock;
321         /** Cached value of IMR to avoid reads in updating the bitfield */
322         u32 pipestat[2];
323         u32 irq_mask;
324         u32 gt_irq_mask;
325         u32 pch_irq_mask;
326
327         u32 hotplug_supported_mask;
328         struct work_struct hotplug_work;
329
330         int tex_lru_log_granularity;
331         int allow_batchbuffer;
332         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
333         int vblank_pipe;
334         int num_pipe;
335
336         /* For hangcheck timer */
337 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
338         struct timer_list hangcheck_timer;
339         int hangcheck_count;
340         uint32_t last_acthd;
341         uint32_t last_acthd_bsd;
342         uint32_t last_acthd_blt;
343         uint32_t last_instdone;
344         uint32_t last_instdone1;
345
346         unsigned long cfb_size;
347         unsigned int cfb_fb;
348         enum plane cfb_plane;
349         int cfb_y;
350         struct intel_fbc_work *fbc_work;
351
352         struct intel_opregion opregion;
353
354         /* overlay */
355         struct intel_overlay *overlay;
356         bool sprite_scaling_enabled;
357
358         /* LVDS info */
359         int backlight_level;  /* restore backlight to this value */
360         bool backlight_enabled;
361         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
362         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
363
364         /* Feature bits from the VBIOS */
365         unsigned int int_tv_support:1;
366         unsigned int lvds_dither:1;
367         unsigned int lvds_vbt:1;
368         unsigned int int_crt_support:1;
369         unsigned int lvds_use_ssc:1;
370         unsigned int display_clock_mode:1;
371         int lvds_ssc_freq;
372         struct {
373                 int rate;
374                 int lanes;
375                 int preemphasis;
376                 int vswing;
377
378                 bool initialized;
379                 bool support;
380                 int bpp;
381                 struct edp_power_seq pps;
382         } edp;
383         bool no_aux_handshake;
384
385         struct notifier_block lid_notifier;
386
387         int crt_ddc_pin;
388         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
389         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
390         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
391
392         unsigned int fsb_freq, mem_freq, is_ddr3;
393
394         spinlock_t error_lock;
395         struct drm_i915_error_state *first_error;
396         struct work_struct error_work;
397         struct completion error_completion;
398         struct workqueue_struct *wq;
399
400         /* Display functions */
401         struct drm_i915_display_funcs display;
402
403         /* PCH chipset type */
404         enum intel_pch pch_type;
405
406         unsigned long quirks;
407
408         /* Register state */
409         bool modeset_on_lid;
410         u8 saveLBB;
411         u32 saveDSPACNTR;
412         u32 saveDSPBCNTR;
413         u32 saveDSPARB;
414         u32 saveHWS;
415         u32 savePIPEACONF;
416         u32 savePIPEBCONF;
417         u32 savePIPEASRC;
418         u32 savePIPEBSRC;
419         u32 saveFPA0;
420         u32 saveFPA1;
421         u32 saveDPLL_A;
422         u32 saveDPLL_A_MD;
423         u32 saveHTOTAL_A;
424         u32 saveHBLANK_A;
425         u32 saveHSYNC_A;
426         u32 saveVTOTAL_A;
427         u32 saveVBLANK_A;
428         u32 saveVSYNC_A;
429         u32 saveBCLRPAT_A;
430         u32 saveTRANSACONF;
431         u32 saveTRANS_HTOTAL_A;
432         u32 saveTRANS_HBLANK_A;
433         u32 saveTRANS_HSYNC_A;
434         u32 saveTRANS_VTOTAL_A;
435         u32 saveTRANS_VBLANK_A;
436         u32 saveTRANS_VSYNC_A;
437         u32 savePIPEASTAT;
438         u32 saveDSPASTRIDE;
439         u32 saveDSPASIZE;
440         u32 saveDSPAPOS;
441         u32 saveDSPAADDR;
442         u32 saveDSPASURF;
443         u32 saveDSPATILEOFF;
444         u32 savePFIT_PGM_RATIOS;
445         u32 saveBLC_HIST_CTL;
446         u32 saveBLC_PWM_CTL;
447         u32 saveBLC_PWM_CTL2;
448         u32 saveBLC_CPU_PWM_CTL;
449         u32 saveBLC_CPU_PWM_CTL2;
450         u32 saveFPB0;
451         u32 saveFPB1;
452         u32 saveDPLL_B;
453         u32 saveDPLL_B_MD;
454         u32 saveHTOTAL_B;
455         u32 saveHBLANK_B;
456         u32 saveHSYNC_B;
457         u32 saveVTOTAL_B;
458         u32 saveVBLANK_B;
459         u32 saveVSYNC_B;
460         u32 saveBCLRPAT_B;
461         u32 saveTRANSBCONF;
462         u32 saveTRANS_HTOTAL_B;
463         u32 saveTRANS_HBLANK_B;
464         u32 saveTRANS_HSYNC_B;
465         u32 saveTRANS_VTOTAL_B;
466         u32 saveTRANS_VBLANK_B;
467         u32 saveTRANS_VSYNC_B;
468         u32 savePIPEBSTAT;
469         u32 saveDSPBSTRIDE;
470         u32 saveDSPBSIZE;
471         u32 saveDSPBPOS;
472         u32 saveDSPBADDR;
473         u32 saveDSPBSURF;
474         u32 saveDSPBTILEOFF;
475         u32 saveVGA0;
476         u32 saveVGA1;
477         u32 saveVGA_PD;
478         u32 saveVGACNTRL;
479         u32 saveADPA;
480         u32 saveLVDS;
481         u32 savePP_ON_DELAYS;
482         u32 savePP_OFF_DELAYS;
483         u32 saveDVOA;
484         u32 saveDVOB;
485         u32 saveDVOC;
486         u32 savePP_ON;
487         u32 savePP_OFF;
488         u32 savePP_CONTROL;
489         u32 savePP_DIVISOR;
490         u32 savePFIT_CONTROL;
491         u32 save_palette_a[256];
492         u32 save_palette_b[256];
493         u32 saveDPFC_CB_BASE;
494         u32 saveFBC_CFB_BASE;
495         u32 saveFBC_LL_BASE;
496         u32 saveFBC_CONTROL;
497         u32 saveFBC_CONTROL2;
498         u32 saveIER;
499         u32 saveIIR;
500         u32 saveIMR;
501         u32 saveDEIER;
502         u32 saveDEIMR;
503         u32 saveGTIER;
504         u32 saveGTIMR;
505         u32 saveFDI_RXA_IMR;
506         u32 saveFDI_RXB_IMR;
507         u32 saveCACHE_MODE_0;
508         u32 saveMI_ARB_STATE;
509         u32 saveSWF0[16];
510         u32 saveSWF1[16];
511         u32 saveSWF2[3];
512         u8 saveMSR;
513         u8 saveSR[8];
514         u8 saveGR[25];
515         u8 saveAR_INDEX;
516         u8 saveAR[21];
517         u8 saveDACMASK;
518         u8 saveCR[37];
519         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
520         u32 saveCURACNTR;
521         u32 saveCURAPOS;
522         u32 saveCURABASE;
523         u32 saveCURBCNTR;
524         u32 saveCURBPOS;
525         u32 saveCURBBASE;
526         u32 saveCURSIZE;
527         u32 saveDP_B;
528         u32 saveDP_C;
529         u32 saveDP_D;
530         u32 savePIPEA_GMCH_DATA_M;
531         u32 savePIPEB_GMCH_DATA_M;
532         u32 savePIPEA_GMCH_DATA_N;
533         u32 savePIPEB_GMCH_DATA_N;
534         u32 savePIPEA_DP_LINK_M;
535         u32 savePIPEB_DP_LINK_M;
536         u32 savePIPEA_DP_LINK_N;
537         u32 savePIPEB_DP_LINK_N;
538         u32 saveFDI_RXA_CTL;
539         u32 saveFDI_TXA_CTL;
540         u32 saveFDI_RXB_CTL;
541         u32 saveFDI_TXB_CTL;
542         u32 savePFA_CTL_1;
543         u32 savePFB_CTL_1;
544         u32 savePFA_WIN_SZ;
545         u32 savePFB_WIN_SZ;
546         u32 savePFA_WIN_POS;
547         u32 savePFB_WIN_POS;
548         u32 savePCH_DREF_CONTROL;
549         u32 saveDISP_ARB_CTL;
550         u32 savePIPEA_DATA_M1;
551         u32 savePIPEA_DATA_N1;
552         u32 savePIPEA_LINK_M1;
553         u32 savePIPEA_LINK_N1;
554         u32 savePIPEB_DATA_M1;
555         u32 savePIPEB_DATA_N1;
556         u32 savePIPEB_LINK_M1;
557         u32 savePIPEB_LINK_N1;
558         u32 saveMCHBAR_RENDER_STANDBY;
559         u32 savePCH_PORT_HOTPLUG;
560
561         struct {
562                 /** Bridge to intel-gtt-ko */
563                 const struct intel_gtt *gtt;
564                 /** Memory allocator for GTT stolen memory */
565                 struct drm_mm stolen;
566                 /** Memory allocator for GTT */
567                 struct drm_mm gtt_space;
568                 /** List of all objects in gtt_space. Used to restore gtt
569                  * mappings on resume */
570                 struct list_head gtt_list;
571
572                 /** Usable portion of the GTT for GEM */
573                 unsigned long gtt_start;
574                 unsigned long gtt_mappable_end;
575                 unsigned long gtt_end;
576
577                 struct io_mapping *gtt_mapping;
578                 int gtt_mtrr;
579
580                 struct shrinker inactive_shrinker;
581
582                 /**
583                  * List of objects currently involved in rendering.
584                  *
585                  * Includes buffers having the contents of their GPU caches
586                  * flushed, not necessarily primitives.  last_rendering_seqno
587                  * represents when the rendering involved will be completed.
588                  *
589                  * A reference is held on the buffer while on this list.
590                  */
591                 struct list_head active_list;
592
593                 /**
594                  * List of objects which are not in the ringbuffer but which
595                  * still have a write_domain which needs to be flushed before
596                  * unbinding.
597                  *
598                  * last_rendering_seqno is 0 while an object is in this list.
599                  *
600                  * A reference is held on the buffer while on this list.
601                  */
602                 struct list_head flushing_list;
603
604                 /**
605                  * LRU list of objects which are not in the ringbuffer and
606                  * are ready to unbind, but are still in the GTT.
607                  *
608                  * last_rendering_seqno is 0 while an object is in this list.
609                  *
610                  * A reference is not held on the buffer while on this list,
611                  * as merely being GTT-bound shouldn't prevent its being
612                  * freed, and we'll pull it off the list in the free path.
613                  */
614                 struct list_head inactive_list;
615
616                 /**
617                  * LRU list of objects which are not in the ringbuffer but
618                  * are still pinned in the GTT.
619                  */
620                 struct list_head pinned_list;
621
622                 /** LRU list of objects with fence regs on them. */
623                 struct list_head fence_list;
624
625                 /**
626                  * List of objects currently pending being freed.
627                  *
628                  * These objects are no longer in use, but due to a signal
629                  * we were prevented from freeing them at the appointed time.
630                  */
631                 struct list_head deferred_free_list;
632
633                 /**
634                  * We leave the user IRQ off as much as possible,
635                  * but this means that requests will finish and never
636                  * be retired once the system goes idle. Set a timer to
637                  * fire periodically while the ring is running. When it
638                  * fires, go retire requests.
639                  */
640                 struct delayed_work retire_work;
641
642                 /**
643                  * Are we in a non-interruptible section of code like
644                  * modesetting?
645                  */
646                 bool interruptible;
647
648                 /**
649                  * Flag if the X Server, and thus DRM, is not currently in
650                  * control of the device.
651                  *
652                  * This is set between LeaveVT and EnterVT.  It needs to be
653                  * replaced with a semaphore.  It also needs to be
654                  * transitioned away from for kernel modesetting.
655                  */
656                 int suspended;
657
658                 /**
659                  * Flag if the hardware appears to be wedged.
660                  *
661                  * This is set when attempts to idle the device timeout.
662                  * It prevents command submission from occurring and makes
663                  * every pending request fail
664                  */
665                 atomic_t wedged;
666
667                 /** Bit 6 swizzling required for X tiling */
668                 uint32_t bit_6_swizzle_x;
669                 /** Bit 6 swizzling required for Y tiling */
670                 uint32_t bit_6_swizzle_y;
671
672                 /* storage for physical objects */
673                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
674
675                 /* accounting, useful for userland debugging */
676                 size_t gtt_total;
677                 size_t mappable_gtt_total;
678                 size_t object_memory;
679                 u32 object_count;
680         } mm;
681         struct sdvo_device_mapping sdvo_mappings[2];
682         /* indicate whether the LVDS_BORDER should be enabled or not */
683         unsigned int lvds_border_bits;
684         /* Panel fitter placement and size for Ironlake+ */
685         u32 pch_pf_pos, pch_pf_size;
686
687         struct drm_crtc *plane_to_crtc_mapping[3];
688         struct drm_crtc *pipe_to_crtc_mapping[3];
689         wait_queue_head_t pending_flip_queue;
690         bool flip_pending_is_done;
691
692         /* Reclocking support */
693         bool render_reclock_avail;
694         bool lvds_downclock_avail;
695         /* indicates the reduced downclock for LVDS*/
696         int lvds_downclock;
697         struct work_struct idle_work;
698         struct timer_list idle_timer;
699         bool busy;
700         u16 orig_clock;
701         int child_dev_num;
702         struct child_device_config *child_dev;
703         struct drm_connector *int_lvds_connector;
704         struct drm_connector *int_edp_connector;
705
706         bool mchbar_need_disable;
707
708         struct work_struct rps_work;
709         spinlock_t rps_lock;
710         u32 pm_iir;
711
712         u8 cur_delay;
713         u8 min_delay;
714         u8 max_delay;
715         u8 fmax;
716         u8 fstart;
717
718         u64 last_count1;
719         unsigned long last_time1;
720         unsigned long chipset_power;
721         u64 last_count2;
722         struct timespec last_time2;
723         unsigned long gfx_power;
724         int c_m;
725         int r_t;
726         u8 corr;
727         spinlock_t *mchdev_lock;
728
729         enum no_fbc_reason no_fbc_reason;
730
731         struct drm_mm_node *compressed_fb;
732         struct drm_mm_node *compressed_llb;
733
734         unsigned long last_gpu_reset;
735
736         /* list of fbdev register on this device */
737         struct intel_fbdev *fbdev;
738
739         struct backlight_device *backlight;
740
741         struct drm_property *broadcast_rgb_property;
742         struct drm_property *force_audio_property;
743
744         atomic_t forcewake_count;
745 } drm_i915_private_t;
746
747 enum i915_cache_level {
748         I915_CACHE_NONE,
749         I915_CACHE_LLC,
750         I915_CACHE_LLC_MLC, /* gen6+ */
751 };
752
753 struct drm_i915_gem_object {
754         struct drm_gem_object base;
755
756         /** Current space allocated to this object in the GTT, if any. */
757         struct drm_mm_node *gtt_space;
758         struct list_head gtt_list;
759
760         /** This object's place on the active/flushing/inactive lists */
761         struct list_head ring_list;
762         struct list_head mm_list;
763         /** This object's place on GPU write list */
764         struct list_head gpu_write_list;
765         /** This object's place in the batchbuffer or on the eviction list */
766         struct list_head exec_list;
767
768         /**
769          * This is set if the object is on the active or flushing lists
770          * (has pending rendering), and is not set if it's on inactive (ready
771          * to be unbound).
772          */
773         unsigned int active:1;
774
775         /**
776          * This is set if the object has been written to since last bound
777          * to the GTT
778          */
779         unsigned int dirty:1;
780
781         /**
782          * This is set if the object has been written to since the last
783          * GPU flush.
784          */
785         unsigned int pending_gpu_write:1;
786
787         /**
788          * Fence register bits (if any) for this object.  Will be set
789          * as needed when mapped into the GTT.
790          * Protected by dev->struct_mutex.
791          */
792         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
793
794         /**
795          * Advice: are the backing pages purgeable?
796          */
797         unsigned int madv:2;
798
799         /**
800          * Current tiling mode for the object.
801          */
802         unsigned int tiling_mode:2;
803         unsigned int tiling_changed:1;
804
805         /** How many users have pinned this object in GTT space. The following
806          * users can each hold at most one reference: pwrite/pread, pin_ioctl
807          * (via user_pin_count), execbuffer (objects are not allowed multiple
808          * times for the same batchbuffer), and the framebuffer code. When
809          * switching/pageflipping, the framebuffer code has at most two buffers
810          * pinned per crtc.
811          *
812          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
813          * bits with absolutely no headroom. So use 4 bits. */
814         unsigned int pin_count:4;
815 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
816
817         /**
818          * Is the object at the current location in the gtt mappable and
819          * fenceable? Used to avoid costly recalculations.
820          */
821         unsigned int map_and_fenceable:1;
822
823         /**
824          * Whether the current gtt mapping needs to be mappable (and isn't just
825          * mappable by accident). Track pin and fault separate for a more
826          * accurate mappable working set.
827          */
828         unsigned int fault_mappable:1;
829         unsigned int pin_mappable:1;
830
831         /*
832          * Is the GPU currently using a fence to access this buffer,
833          */
834         unsigned int pending_fenced_gpu_access:1;
835         unsigned int fenced_gpu_access:1;
836
837         unsigned int cache_level:2;
838
839         struct page **pages;
840
841         /**
842          * DMAR support
843          */
844         struct scatterlist *sg_list;
845         int num_sg;
846
847         /**
848          * Used for performing relocations during execbuffer insertion.
849          */
850         struct hlist_node exec_node;
851         unsigned long exec_handle;
852         struct drm_i915_gem_exec_object2 *exec_entry;
853
854         /**
855          * Current offset of the object in GTT space.
856          *
857          * This is the same as gtt_space->start
858          */
859         uint32_t gtt_offset;
860
861         /** Breadcrumb of last rendering to the buffer. */
862         uint32_t last_rendering_seqno;
863         struct intel_ring_buffer *ring;
864
865         /** Breadcrumb of last fenced GPU access to the buffer. */
866         uint32_t last_fenced_seqno;
867         struct intel_ring_buffer *last_fenced_ring;
868
869         /** Current tiling stride for the object, if it's tiled. */
870         uint32_t stride;
871
872         /** Record of address bit 17 of each page at last unbind. */
873         unsigned long *bit_17;
874
875
876         /**
877          * If present, while GEM_DOMAIN_CPU is in the read domain this array
878          * flags which individual pages are valid.
879          */
880         uint8_t *page_cpu_valid;
881
882         /** User space pin count and filp owning the pin */
883         uint32_t user_pin_count;
884         struct drm_file *pin_filp;
885
886         /** for phy allocated objects */
887         struct drm_i915_gem_phys_object *phys_obj;
888
889         /**
890          * Number of crtcs where this object is currently the fb, but
891          * will be page flipped away on the next vblank.  When it
892          * reaches 0, dev_priv->pending_flip_queue will be woken up.
893          */
894         atomic_t pending_flip;
895 };
896
897 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
898
899 /**
900  * Request queue structure.
901  *
902  * The request queue allows us to note sequence numbers that have been emitted
903  * and may be associated with active buffers to be retired.
904  *
905  * By keeping this list, we can avoid having to do questionable
906  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
907  * an emission time with seqnos for tracking how far ahead of the GPU we are.
908  */
909 struct drm_i915_gem_request {
910         /** On Which ring this request was generated */
911         struct intel_ring_buffer *ring;
912
913         /** GEM sequence number associated with this request. */
914         uint32_t seqno;
915
916         /** Time at which this request was emitted, in jiffies. */
917         unsigned long emitted_jiffies;
918
919         /** global list entry for this request */
920         struct list_head list;
921
922         struct drm_i915_file_private *file_priv;
923         /** file_priv list entry for this request */
924         struct list_head client_list;
925 };
926
927 struct drm_i915_file_private {
928         struct {
929                 struct spinlock lock;
930                 struct list_head request_list;
931         } mm;
932 };
933
934 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
935
936 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
937 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
938 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
939 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
940 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
941 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
942 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
943 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
944 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
945 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
946 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
947 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
948 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
949 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
950 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
951 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
952 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
953 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
954 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
955 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
956
957 /*
958  * The genX designation typically refers to the render engine, so render
959  * capability related checks should use IS_GEN, while display and other checks
960  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
961  * chips, etc.).
962  */
963 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
964 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
965 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
966 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
967 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
968 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
969
970 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
971 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
972 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
973
974 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
975 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
976
977 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
978  * rows, which changed the alignment requirements and fence programming.
979  */
980 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
981                                                       IS_I915GM(dev)))
982 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
983 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
984 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
985 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
986 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
987 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
988 /* dsparb controlled by hw only */
989 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
990
991 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
992 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
993 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
994
995 #define HAS_PCH_SPLIT(dev) (IS_GEN5(dev) || IS_GEN6(dev) || IS_IVYBRIDGE(dev))
996 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
997
998 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
999 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1000 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1001
1002 #include "i915_trace.h"
1003
1004 extern struct drm_ioctl_desc i915_ioctls[];
1005 extern int i915_max_ioctl;
1006 extern unsigned int i915_fbpercrtc __always_unused;
1007 extern int i915_panel_ignore_lid __read_mostly;
1008 extern unsigned int i915_powersave __read_mostly;
1009 extern int i915_semaphores __read_mostly;
1010 extern unsigned int i915_lvds_downclock __read_mostly;
1011 extern int i915_panel_use_ssc __read_mostly;
1012 extern int i915_vbt_sdvo_panel_type __read_mostly;
1013 extern int i915_enable_rc6 __read_mostly;
1014 extern int i915_enable_fbc __read_mostly;
1015 extern bool i915_enable_hangcheck __read_mostly;
1016
1017 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1018 extern int i915_resume(struct drm_device *dev);
1019 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1020 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1021
1022                                 /* i915_dma.c */
1023 extern void i915_kernel_lost_context(struct drm_device * dev);
1024 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1025 extern int i915_driver_unload(struct drm_device *);
1026 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1027 extern void i915_driver_lastclose(struct drm_device * dev);
1028 extern void i915_driver_preclose(struct drm_device *dev,
1029                                  struct drm_file *file_priv);
1030 extern void i915_driver_postclose(struct drm_device *dev,
1031                                   struct drm_file *file_priv);
1032 extern int i915_driver_device_is_agp(struct drm_device * dev);
1033 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1034                               unsigned long arg);
1035 extern int i915_emit_box(struct drm_device *dev,
1036                          struct drm_clip_rect *box,
1037                          int DR1, int DR4);
1038 extern int i915_reset(struct drm_device *dev, u8 flags);
1039 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1040 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1041 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1042 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1043
1044
1045 /* i915_irq.c */
1046 void i915_hangcheck_elapsed(unsigned long data);
1047 void i915_handle_error(struct drm_device *dev, bool wedged);
1048 extern int i915_irq_emit(struct drm_device *dev, void *data,
1049                          struct drm_file *file_priv);
1050 extern int i915_irq_wait(struct drm_device *dev, void *data,
1051                          struct drm_file *file_priv);
1052
1053 extern void intel_irq_init(struct drm_device *dev);
1054
1055 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
1056                                 struct drm_file *file_priv);
1057 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
1058                                 struct drm_file *file_priv);
1059 extern int i915_vblank_swap(struct drm_device *dev, void *data,
1060                             struct drm_file *file_priv);
1061
1062 void
1063 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1064
1065 void
1066 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1067
1068 void intel_enable_asle(struct drm_device *dev);
1069
1070 #ifdef CONFIG_DEBUG_FS
1071 extern void i915_destroy_error_state(struct drm_device *dev);
1072 #else
1073 #define i915_destroy_error_state(x)
1074 #endif
1075
1076
1077 /* i915_gem.c */
1078 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1079                         struct drm_file *file_priv);
1080 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1081                           struct drm_file *file_priv);
1082 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1083                          struct drm_file *file_priv);
1084 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1085                           struct drm_file *file_priv);
1086 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1087                         struct drm_file *file_priv);
1088 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1089                         struct drm_file *file_priv);
1090 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1091                               struct drm_file *file_priv);
1092 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1093                              struct drm_file *file_priv);
1094 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1095                         struct drm_file *file_priv);
1096 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1097                          struct drm_file *file_priv);
1098 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1099                        struct drm_file *file_priv);
1100 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1101                          struct drm_file *file_priv);
1102 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1103                         struct drm_file *file_priv);
1104 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1105                             struct drm_file *file_priv);
1106 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1107                            struct drm_file *file_priv);
1108 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1109                            struct drm_file *file_priv);
1110 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1111                            struct drm_file *file_priv);
1112 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1113                         struct drm_file *file_priv);
1114 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1115                         struct drm_file *file_priv);
1116 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1117                                 struct drm_file *file_priv);
1118 void i915_gem_load(struct drm_device *dev);
1119 int i915_gem_init_object(struct drm_gem_object *obj);
1120 int __must_check i915_gem_flush_ring(struct intel_ring_buffer *ring,
1121                                      uint32_t invalidate_domains,
1122                                      uint32_t flush_domains);
1123 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1124                                                   size_t size);
1125 void i915_gem_free_object(struct drm_gem_object *obj);
1126 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1127                                      uint32_t alignment,
1128                                      bool map_and_fenceable);
1129 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1130 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1131 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1132 void i915_gem_lastclose(struct drm_device *dev);
1133
1134 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1135 int __must_check i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj);
1136 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1137                                     struct intel_ring_buffer *ring,
1138                                     u32 seqno);
1139
1140 int i915_gem_dumb_create(struct drm_file *file_priv,
1141                          struct drm_device *dev,
1142                          struct drm_mode_create_dumb *args);
1143 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1144                       uint32_t handle, uint64_t *offset);
1145 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1146                           uint32_t handle);
1147 /**
1148  * Returns true if seq1 is later than seq2.
1149  */
1150 static inline bool
1151 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1152 {
1153         return (int32_t)(seq1 - seq2) >= 0;
1154 }
1155
1156 static inline u32
1157 i915_gem_next_request_seqno(struct intel_ring_buffer *ring)
1158 {
1159         drm_i915_private_t *dev_priv = ring->dev->dev_private;
1160         return ring->outstanding_lazy_request = dev_priv->next_seqno;
1161 }
1162
1163 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj,
1164                                            struct intel_ring_buffer *pipelined);
1165 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1166
1167 void i915_gem_retire_requests(struct drm_device *dev);
1168 void i915_gem_reset(struct drm_device *dev);
1169 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1170 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1171                                             uint32_t read_domains,
1172                                             uint32_t write_domain);
1173 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1174 int __must_check i915_gem_init_ringbuffer(struct drm_device *dev);
1175 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1176 void i915_gem_do_init(struct drm_device *dev,
1177                       unsigned long start,
1178                       unsigned long mappable_end,
1179                       unsigned long end);
1180 int __must_check i915_gpu_idle(struct drm_device *dev);
1181 int __must_check i915_gem_idle(struct drm_device *dev);
1182 int __must_check i915_add_request(struct intel_ring_buffer *ring,
1183                                   struct drm_file *file,
1184                                   struct drm_i915_gem_request *request);
1185 int __must_check i915_wait_request(struct intel_ring_buffer *ring,
1186                                    uint32_t seqno);
1187 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1188 int __must_check
1189 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1190                                   bool write);
1191 int __must_check
1192 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1193                                      u32 alignment,
1194                                      struct intel_ring_buffer *pipelined);
1195 int i915_gem_attach_phys_object(struct drm_device *dev,
1196                                 struct drm_i915_gem_object *obj,
1197                                 int id,
1198                                 int align);
1199 void i915_gem_detach_phys_object(struct drm_device *dev,
1200                                  struct drm_i915_gem_object *obj);
1201 void i915_gem_free_all_phys_object(struct drm_device *dev);
1202 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1203
1204 uint32_t
1205 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1206                                     uint32_t size,
1207                                     int tiling_mode);
1208
1209 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1210                                     enum i915_cache_level cache_level);
1211
1212 /* i915_gem_gtt.c */
1213 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1214 int __must_check i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj);
1215 void i915_gem_gtt_rebind_object(struct drm_i915_gem_object *obj,
1216                                 enum i915_cache_level cache_level);
1217 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1218
1219 /* i915_gem_evict.c */
1220 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1221                                           unsigned alignment, bool mappable);
1222 int __must_check i915_gem_evict_everything(struct drm_device *dev,
1223                                            bool purgeable_only);
1224 int __must_check i915_gem_evict_inactive(struct drm_device *dev,
1225                                          bool purgeable_only);
1226
1227 /* i915_gem_tiling.c */
1228 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1229 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1230 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1231
1232 /* i915_gem_debug.c */
1233 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1234                           const char *where, uint32_t mark);
1235 #if WATCH_LISTS
1236 int i915_verify_lists(struct drm_device *dev);
1237 #else
1238 #define i915_verify_lists(dev) 0
1239 #endif
1240 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1241                                      int handle);
1242 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1243                           const char *where, uint32_t mark);
1244
1245 /* i915_debugfs.c */
1246 int i915_debugfs_init(struct drm_minor *minor);
1247 void i915_debugfs_cleanup(struct drm_minor *minor);
1248
1249 /* i915_suspend.c */
1250 extern int i915_save_state(struct drm_device *dev);
1251 extern int i915_restore_state(struct drm_device *dev);
1252
1253 /* i915_suspend.c */
1254 extern int i915_save_state(struct drm_device *dev);
1255 extern int i915_restore_state(struct drm_device *dev);
1256
1257 /* intel_i2c.c */
1258 extern int intel_setup_gmbus(struct drm_device *dev);
1259 extern void intel_teardown_gmbus(struct drm_device *dev);
1260 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1261 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1262 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1263 {
1264         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1265 }
1266 extern void intel_i2c_reset(struct drm_device *dev);
1267
1268 /* intel_opregion.c */
1269 extern int intel_opregion_setup(struct drm_device *dev);
1270 #ifdef CONFIG_ACPI
1271 extern void intel_opregion_init(struct drm_device *dev);
1272 extern void intel_opregion_fini(struct drm_device *dev);
1273 extern void intel_opregion_asle_intr(struct drm_device *dev);
1274 extern void intel_opregion_gse_intr(struct drm_device *dev);
1275 extern void intel_opregion_enable_asle(struct drm_device *dev);
1276 #else
1277 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1278 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1279 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1280 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1281 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1282 #endif
1283
1284 /* intel_acpi.c */
1285 #ifdef CONFIG_ACPI
1286 extern void intel_register_dsm_handler(void);
1287 extern void intel_unregister_dsm_handler(void);
1288 #else
1289 static inline void intel_register_dsm_handler(void) { return; }
1290 static inline void intel_unregister_dsm_handler(void) { return; }
1291 #endif /* CONFIG_ACPI */
1292
1293 /* modesetting */
1294 extern void intel_modeset_init(struct drm_device *dev);
1295 extern void intel_modeset_gem_init(struct drm_device *dev);
1296 extern void intel_modeset_cleanup(struct drm_device *dev);
1297 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1298 extern bool intel_fbc_enabled(struct drm_device *dev);
1299 extern void intel_disable_fbc(struct drm_device *dev);
1300 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1301 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1302 extern void ironlake_enable_rc6(struct drm_device *dev);
1303 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1304 extern void intel_detect_pch(struct drm_device *dev);
1305 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1306
1307 extern void __gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1308 extern void __gen6_gt_force_wake_mt_get(struct drm_i915_private *dev_priv);
1309 extern void __gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1310 extern void __gen6_gt_force_wake_mt_put(struct drm_i915_private *dev_priv);
1311
1312 /* overlay */
1313 #ifdef CONFIG_DEBUG_FS
1314 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1315 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1316
1317 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1318 extern void intel_display_print_error_state(struct seq_file *m,
1319                                             struct drm_device *dev,
1320                                             struct intel_display_error_state *error);
1321 #endif
1322
1323 #define LP_RING(d) (&((struct drm_i915_private *)(d))->ring[RCS])
1324
1325 #define BEGIN_LP_RING(n) \
1326         intel_ring_begin(LP_RING(dev_priv), (n))
1327
1328 #define OUT_RING(x) \
1329         intel_ring_emit(LP_RING(dev_priv), x)
1330
1331 #define ADVANCE_LP_RING() \
1332         intel_ring_advance(LP_RING(dev_priv))
1333
1334 /**
1335  * Lock test for when it's just for synchronization of ring access.
1336  *
1337  * In that case, we don't need to do it when GEM is initialized as nobody else
1338  * has access to the ring.
1339  */
1340 #define RING_LOCK_TEST_WITH_RETURN(dev, file) do {                      \
1341         if (LP_RING(dev->dev_private)->obj == NULL)                     \
1342                 LOCK_TEST_WITH_RETURN(dev, file);                       \
1343 } while (0)
1344
1345 /* On SNB platform, before reading ring registers forcewake bit
1346  * must be set to prevent GT core from power down and stale values being
1347  * returned.
1348  */
1349 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1350 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1351 void __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1352
1353 /* We give fast paths for the really cool registers */
1354 #define NEEDS_FORCE_WAKE(dev_priv, reg) \
1355         (((dev_priv)->info->gen >= 6) && \
1356          ((reg) < 0x40000) &&            \
1357          ((reg) != FORCEWAKE))
1358
1359 #define __i915_read(x, y) \
1360         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1361
1362 __i915_read(8, b)
1363 __i915_read(16, w)
1364 __i915_read(32, l)
1365 __i915_read(64, q)
1366 #undef __i915_read
1367
1368 #define __i915_write(x, y) \
1369         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1370
1371 __i915_write(8, b)
1372 __i915_write(16, w)
1373 __i915_write(32, l)
1374 __i915_write(64, q)
1375 #undef __i915_write
1376
1377 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1378 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1379
1380 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1381 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1382 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1383 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1384
1385 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1386 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1387 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1388 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1389
1390 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1391 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1392
1393 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1394 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1395
1396
1397 #endif