drm/i915: add pipe A force quirks to i915 driver
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include "i915_reg.h"
34 #include "intel_bios.h"
35 #include "intel_ringbuffer.h"
36 #include <linux/io-mapping.h>
37
38 /* General customization:
39  */
40
41 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
42
43 #define DRIVER_NAME             "i915"
44 #define DRIVER_DESC             "Intel Graphics"
45 #define DRIVER_DATE             "20080730"
46
47 enum pipe {
48         PIPE_A = 0,
49         PIPE_B,
50 };
51
52 enum plane {
53         PLANE_A = 0,
54         PLANE_B,
55 };
56
57 #define I915_NUM_PIPE   2
58
59 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
60
61 /* Interface history:
62  *
63  * 1.1: Original.
64  * 1.2: Add Power Management
65  * 1.3: Add vblank support
66  * 1.4: Fix cmdbuffer path, add heap destroy
67  * 1.5: Add vblank pipe configuration
68  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
69  *      - Support vertical blank on secondary display pipe
70  */
71 #define DRIVER_MAJOR            1
72 #define DRIVER_MINOR            6
73 #define DRIVER_PATCHLEVEL       0
74
75 #define WATCH_COHERENCY 0
76 #define WATCH_BUF       0
77 #define WATCH_EXEC      0
78 #define WATCH_LRU       0
79 #define WATCH_RELOC     0
80 #define WATCH_INACTIVE  0
81 #define WATCH_PWRITE    0
82
83 #define I915_GEM_PHYS_CURSOR_0 1
84 #define I915_GEM_PHYS_CURSOR_1 2
85 #define I915_GEM_PHYS_OVERLAY_REGS 3
86 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
87
88 struct drm_i915_gem_phys_object {
89         int id;
90         struct page **page_list;
91         drm_dma_handle_t *handle;
92         struct drm_gem_object *cur_obj;
93 };
94
95 struct mem_block {
96         struct mem_block *next;
97         struct mem_block *prev;
98         int start;
99         int size;
100         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
101 };
102
103 struct opregion_header;
104 struct opregion_acpi;
105 struct opregion_swsci;
106 struct opregion_asle;
107
108 struct intel_opregion {
109         struct opregion_header *header;
110         struct opregion_acpi *acpi;
111         struct opregion_swsci *swsci;
112         struct opregion_asle *asle;
113         int enabled;
114 };
115
116 struct drm_i915_master_private {
117         drm_local_map_t *sarea;
118         struct _drm_i915_sarea *sarea_priv;
119 };
120 #define I915_FENCE_REG_NONE -1
121
122 struct drm_i915_fence_reg {
123         struct drm_gem_object *obj;
124         struct list_head lru_list;
125 };
126
127 struct sdvo_device_mapping {
128         u8 dvo_port;
129         u8 slave_addr;
130         u8 dvo_wiring;
131         u8 initialized;
132         u8 ddc_pin;
133 };
134
135 struct drm_i915_error_state {
136         u32 eir;
137         u32 pgtbl_er;
138         u32 pipeastat;
139         u32 pipebstat;
140         u32 ipeir;
141         u32 ipehr;
142         u32 instdone;
143         u32 acthd;
144         u32 instpm;
145         u32 instps;
146         u32 instdone1;
147         u32 seqno;
148         u64 bbaddr;
149         struct timeval time;
150         struct drm_i915_error_object {
151                 int page_count;
152                 u32 gtt_offset;
153                 u32 *pages[0];
154         } *ringbuffer, *batchbuffer[2];
155         struct drm_i915_error_buffer {
156                 size_t size;
157                 u32 name;
158                 u32 seqno;
159                 u32 gtt_offset;
160                 u32 read_domains;
161                 u32 write_domain;
162                 u32 fence_reg;
163                 s32 pinned:2;
164                 u32 tiling:2;
165                 u32 dirty:1;
166                 u32 purgeable:1;
167         } *active_bo;
168         u32 active_bo_count;
169 };
170
171 struct drm_i915_display_funcs {
172         void (*dpms)(struct drm_crtc *crtc, int mode);
173         bool (*fbc_enabled)(struct drm_device *dev);
174         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
175         void (*disable_fbc)(struct drm_device *dev);
176         int (*get_display_clock_speed)(struct drm_device *dev);
177         int (*get_fifo_size)(struct drm_device *dev, int plane);
178         void (*update_wm)(struct drm_device *dev, int planea_clock,
179                           int planeb_clock, int sr_hdisplay, int pixel_size);
180         /* clock updates for mode set */
181         /* cursor updates */
182         /* render clock increase/decrease */
183         /* display clock increase/decrease */
184         /* pll clock increase/decrease */
185         /* clock gating init */
186 };
187
188 struct intel_overlay;
189
190 struct intel_device_info {
191         u8 is_mobile : 1;
192         u8 is_i8xx : 1;
193         u8 is_i85x : 1;
194         u8 is_i915g : 1;
195         u8 is_i9xx : 1;
196         u8 is_i945gm : 1;
197         u8 is_i965g : 1;
198         u8 is_i965gm : 1;
199         u8 is_g33 : 1;
200         u8 need_gfx_hws : 1;
201         u8 is_g4x : 1;
202         u8 is_pineview : 1;
203         u8 is_ironlake : 1;
204         u8 is_gen6 : 1;
205         u8 has_fbc : 1;
206         u8 has_rc6 : 1;
207         u8 has_pipe_cxsr : 1;
208         u8 has_hotplug : 1;
209         u8 cursor_needs_physical : 1;
210 };
211
212 enum no_fbc_reason {
213         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
214         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
215         FBC_MODE_TOO_LARGE, /* mode too large for compression */
216         FBC_BAD_PLANE, /* fbc not supported on plane */
217         FBC_NOT_TILED, /* buffer not tiled */
218         FBC_MULTIPLE_PIPES, /* more than one pipe active */
219 };
220
221 enum intel_pch {
222         PCH_IBX,        /* Ibexpeak PCH */
223         PCH_CPT,        /* Cougarpoint PCH */
224 };
225
226 #define QUIRK_PIPEA_FORCE (1<<0)
227
228 struct intel_fbdev;
229
230 typedef struct drm_i915_private {
231         struct drm_device *dev;
232
233         const struct intel_device_info *info;
234
235         int has_gem;
236
237         void __iomem *regs;
238
239         struct pci_dev *bridge_dev;
240         struct intel_ring_buffer render_ring;
241         struct intel_ring_buffer bsd_ring;
242
243         drm_dma_handle_t *status_page_dmah;
244         void *seqno_page;
245         dma_addr_t dma_status_page;
246         uint32_t counter;
247         unsigned int seqno_gfx_addr;
248         drm_local_map_t hws_map;
249         struct drm_gem_object *seqno_obj;
250         struct drm_gem_object *pwrctx;
251
252         struct resource mch_res;
253
254         unsigned int cpp;
255         int back_offset;
256         int front_offset;
257         int current_page;
258         int page_flipping;
259
260         wait_queue_head_t irq_queue;
261         atomic_t irq_received;
262         /** Protects user_irq_refcount and irq_mask_reg */
263         spinlock_t user_irq_lock;
264         u32 trace_irq_seqno;
265         /** Cached value of IMR to avoid reads in updating the bitfield */
266         u32 irq_mask_reg;
267         u32 pipestat[2];
268         /** splitted irq regs for graphics and display engine on Ironlake,
269             irq_mask_reg is still used for display irq. */
270         u32 gt_irq_mask_reg;
271         u32 gt_irq_enable_reg;
272         u32 de_irq_enable_reg;
273         u32 pch_irq_mask_reg;
274         u32 pch_irq_enable_reg;
275
276         u32 hotplug_supported_mask;
277         struct work_struct hotplug_work;
278
279         int tex_lru_log_granularity;
280         int allow_batchbuffer;
281         struct mem_block *agp_heap;
282         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
283         int vblank_pipe;
284         int num_pipe;
285
286         /* For hangcheck timer */
287 #define DRM_I915_HANGCHECK_PERIOD 75 /* in jiffies */
288         struct timer_list hangcheck_timer;
289         int hangcheck_count;
290         uint32_t last_acthd;
291
292         struct drm_mm vram;
293
294         unsigned long cfb_size;
295         unsigned long cfb_pitch;
296         int cfb_fence;
297         int cfb_plane;
298
299         int irq_enabled;
300
301         struct intel_opregion opregion;
302
303         /* overlay */
304         struct intel_overlay *overlay;
305
306         /* LVDS info */
307         int backlight_duty_cycle;  /* restore backlight to this value */
308         bool panel_wants_dither;
309         struct drm_display_mode *panel_fixed_mode;
310         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
311         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
312
313         /* Feature bits from the VBIOS */
314         unsigned int int_tv_support:1;
315         unsigned int lvds_dither:1;
316         unsigned int lvds_vbt:1;
317         unsigned int int_crt_support:1;
318         unsigned int lvds_use_ssc:1;
319         unsigned int edp_support:1;
320         int lvds_ssc_freq;
321         int edp_bpp;
322
323         struct notifier_block lid_notifier;
324
325         int crt_ddc_bus; /* 0 = unknown, else GPIO to use for CRT DDC */
326         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
327         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
328         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
329
330         unsigned int fsb_freq, mem_freq, is_ddr3;
331
332         spinlock_t error_lock;
333         struct drm_i915_error_state *first_error;
334         struct work_struct error_work;
335         struct workqueue_struct *wq;
336
337         /* Display functions */
338         struct drm_i915_display_funcs display;
339
340         /* PCH chipset type */
341         enum intel_pch pch_type;
342
343         unsigned long quirks;
344
345         /* Register state */
346         bool modeset_on_lid;
347         u8 saveLBB;
348         u32 saveDSPACNTR;
349         u32 saveDSPBCNTR;
350         u32 saveDSPARB;
351         u32 saveHWS;
352         u32 savePIPEACONF;
353         u32 savePIPEBCONF;
354         u32 savePIPEASRC;
355         u32 savePIPEBSRC;
356         u32 saveFPA0;
357         u32 saveFPA1;
358         u32 saveDPLL_A;
359         u32 saveDPLL_A_MD;
360         u32 saveHTOTAL_A;
361         u32 saveHBLANK_A;
362         u32 saveHSYNC_A;
363         u32 saveVTOTAL_A;
364         u32 saveVBLANK_A;
365         u32 saveVSYNC_A;
366         u32 saveBCLRPAT_A;
367         u32 saveTRANSACONF;
368         u32 saveTRANS_HTOTAL_A;
369         u32 saveTRANS_HBLANK_A;
370         u32 saveTRANS_HSYNC_A;
371         u32 saveTRANS_VTOTAL_A;
372         u32 saveTRANS_VBLANK_A;
373         u32 saveTRANS_VSYNC_A;
374         u32 savePIPEASTAT;
375         u32 saveDSPASTRIDE;
376         u32 saveDSPASIZE;
377         u32 saveDSPAPOS;
378         u32 saveDSPAADDR;
379         u32 saveDSPASURF;
380         u32 saveDSPATILEOFF;
381         u32 savePFIT_PGM_RATIOS;
382         u32 saveBLC_HIST_CTL;
383         u32 saveBLC_PWM_CTL;
384         u32 saveBLC_PWM_CTL2;
385         u32 saveBLC_CPU_PWM_CTL;
386         u32 saveBLC_CPU_PWM_CTL2;
387         u32 saveFPB0;
388         u32 saveFPB1;
389         u32 saveDPLL_B;
390         u32 saveDPLL_B_MD;
391         u32 saveHTOTAL_B;
392         u32 saveHBLANK_B;
393         u32 saveHSYNC_B;
394         u32 saveVTOTAL_B;
395         u32 saveVBLANK_B;
396         u32 saveVSYNC_B;
397         u32 saveBCLRPAT_B;
398         u32 saveTRANSBCONF;
399         u32 saveTRANS_HTOTAL_B;
400         u32 saveTRANS_HBLANK_B;
401         u32 saveTRANS_HSYNC_B;
402         u32 saveTRANS_VTOTAL_B;
403         u32 saveTRANS_VBLANK_B;
404         u32 saveTRANS_VSYNC_B;
405         u32 savePIPEBSTAT;
406         u32 saveDSPBSTRIDE;
407         u32 saveDSPBSIZE;
408         u32 saveDSPBPOS;
409         u32 saveDSPBADDR;
410         u32 saveDSPBSURF;
411         u32 saveDSPBTILEOFF;
412         u32 saveVGA0;
413         u32 saveVGA1;
414         u32 saveVGA_PD;
415         u32 saveVGACNTRL;
416         u32 saveADPA;
417         u32 saveLVDS;
418         u32 savePP_ON_DELAYS;
419         u32 savePP_OFF_DELAYS;
420         u32 saveDVOA;
421         u32 saveDVOB;
422         u32 saveDVOC;
423         u32 savePP_ON;
424         u32 savePP_OFF;
425         u32 savePP_CONTROL;
426         u32 savePP_DIVISOR;
427         u32 savePFIT_CONTROL;
428         u32 save_palette_a[256];
429         u32 save_palette_b[256];
430         u32 saveDPFC_CB_BASE;
431         u32 saveFBC_CFB_BASE;
432         u32 saveFBC_LL_BASE;
433         u32 saveFBC_CONTROL;
434         u32 saveFBC_CONTROL2;
435         u32 saveIER;
436         u32 saveIIR;
437         u32 saveIMR;
438         u32 saveDEIER;
439         u32 saveDEIMR;
440         u32 saveGTIER;
441         u32 saveGTIMR;
442         u32 saveFDI_RXA_IMR;
443         u32 saveFDI_RXB_IMR;
444         u32 saveCACHE_MODE_0;
445         u32 saveMI_ARB_STATE;
446         u32 saveSWF0[16];
447         u32 saveSWF1[16];
448         u32 saveSWF2[3];
449         u8 saveMSR;
450         u8 saveSR[8];
451         u8 saveGR[25];
452         u8 saveAR_INDEX;
453         u8 saveAR[21];
454         u8 saveDACMASK;
455         u8 saveCR[37];
456         uint64_t saveFENCE[16];
457         u32 saveCURACNTR;
458         u32 saveCURAPOS;
459         u32 saveCURABASE;
460         u32 saveCURBCNTR;
461         u32 saveCURBPOS;
462         u32 saveCURBBASE;
463         u32 saveCURSIZE;
464         u32 saveDP_B;
465         u32 saveDP_C;
466         u32 saveDP_D;
467         u32 savePIPEA_GMCH_DATA_M;
468         u32 savePIPEB_GMCH_DATA_M;
469         u32 savePIPEA_GMCH_DATA_N;
470         u32 savePIPEB_GMCH_DATA_N;
471         u32 savePIPEA_DP_LINK_M;
472         u32 savePIPEB_DP_LINK_M;
473         u32 savePIPEA_DP_LINK_N;
474         u32 savePIPEB_DP_LINK_N;
475         u32 saveFDI_RXA_CTL;
476         u32 saveFDI_TXA_CTL;
477         u32 saveFDI_RXB_CTL;
478         u32 saveFDI_TXB_CTL;
479         u32 savePFA_CTL_1;
480         u32 savePFB_CTL_1;
481         u32 savePFA_WIN_SZ;
482         u32 savePFB_WIN_SZ;
483         u32 savePFA_WIN_POS;
484         u32 savePFB_WIN_POS;
485         u32 savePCH_DREF_CONTROL;
486         u32 saveDISP_ARB_CTL;
487         u32 savePIPEA_DATA_M1;
488         u32 savePIPEA_DATA_N1;
489         u32 savePIPEA_LINK_M1;
490         u32 savePIPEA_LINK_N1;
491         u32 savePIPEB_DATA_M1;
492         u32 savePIPEB_DATA_N1;
493         u32 savePIPEB_LINK_M1;
494         u32 savePIPEB_LINK_N1;
495         u32 saveMCHBAR_RENDER_STANDBY;
496
497         struct {
498                 struct drm_mm gtt_space;
499
500                 struct io_mapping *gtt_mapping;
501                 int gtt_mtrr;
502
503                 /**
504                  * Membership on list of all loaded devices, used to evict
505                  * inactive buffers under memory pressure.
506                  *
507                  * Modifications should only be done whilst holding the
508                  * shrink_list_lock spinlock.
509                  */
510                 struct list_head shrink_list;
511
512                 spinlock_t active_list_lock;
513
514                 /**
515                  * List of objects which are not in the ringbuffer but which
516                  * still have a write_domain which needs to be flushed before
517                  * unbinding.
518                  *
519                  * last_rendering_seqno is 0 while an object is in this list.
520                  *
521                  * A reference is held on the buffer while on this list.
522                  */
523                 struct list_head flushing_list;
524
525                 /**
526                  * List of objects currently pending a GPU write flush.
527                  *
528                  * All elements on this list will belong to either the
529                  * active_list or flushing_list, last_rendering_seqno can
530                  * be used to differentiate between the two elements.
531                  */
532                 struct list_head gpu_write_list;
533
534                 /**
535                  * LRU list of objects which are not in the ringbuffer and
536                  * are ready to unbind, but are still in the GTT.
537                  *
538                  * last_rendering_seqno is 0 while an object is in this list.
539                  *
540                  * A reference is not held on the buffer while on this list,
541                  * as merely being GTT-bound shouldn't prevent its being
542                  * freed, and we'll pull it off the list in the free path.
543                  */
544                 struct list_head inactive_list;
545
546                 /** LRU list of objects with fence regs on them. */
547                 struct list_head fence_list;
548
549                 /**
550                  * We leave the user IRQ off as much as possible,
551                  * but this means that requests will finish and never
552                  * be retired once the system goes idle. Set a timer to
553                  * fire periodically while the ring is running. When it
554                  * fires, go retire requests.
555                  */
556                 struct delayed_work retire_work;
557
558                 uint32_t next_gem_seqno;
559
560                 /**
561                  * Waiting sequence number, if any
562                  */
563                 uint32_t waiting_gem_seqno;
564
565                 /**
566                  * Last seq seen at irq time
567                  */
568                 uint32_t irq_gem_seqno;
569
570                 /**
571                  * Flag if the X Server, and thus DRM, is not currently in
572                  * control of the device.
573                  *
574                  * This is set between LeaveVT and EnterVT.  It needs to be
575                  * replaced with a semaphore.  It also needs to be
576                  * transitioned away from for kernel modesetting.
577                  */
578                 int suspended;
579
580                 /**
581                  * Flag if the hardware appears to be wedged.
582                  *
583                  * This is set when attempts to idle the device timeout.
584                  * It prevents command submission from occuring and makes
585                  * every pending request fail
586                  */
587                 atomic_t wedged;
588
589                 /** Bit 6 swizzling required for X tiling */
590                 uint32_t bit_6_swizzle_x;
591                 /** Bit 6 swizzling required for Y tiling */
592                 uint32_t bit_6_swizzle_y;
593
594                 /* storage for physical objects */
595                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
596         } mm;
597         struct sdvo_device_mapping sdvo_mappings[2];
598         /* indicate whether the LVDS_BORDER should be enabled or not */
599         unsigned int lvds_border_bits;
600
601         struct drm_crtc *plane_to_crtc_mapping[2];
602         struct drm_crtc *pipe_to_crtc_mapping[2];
603         wait_queue_head_t pending_flip_queue;
604         bool flip_pending_is_done;
605
606         /* Reclocking support */
607         bool render_reclock_avail;
608         bool lvds_downclock_avail;
609         /* indicate whether the LVDS EDID is OK */
610         bool lvds_edid_good;
611         /* indicates the reduced downclock for LVDS*/
612         int lvds_downclock;
613         struct work_struct idle_work;
614         struct timer_list idle_timer;
615         bool busy;
616         u16 orig_clock;
617         int child_dev_num;
618         struct child_device_config *child_dev;
619         struct drm_connector *int_lvds_connector;
620
621         bool mchbar_need_disable;
622
623         u8 cur_delay;
624         u8 min_delay;
625         u8 max_delay;
626         u8 fmax;
627         u8 fstart;
628
629         u64 last_count1;
630         unsigned long last_time1;
631         u64 last_count2;
632         struct timespec last_time2;
633         unsigned long gfx_power;
634         int c_m;
635         int r_t;
636         u8 corr;
637         spinlock_t *mchdev_lock;
638
639         enum no_fbc_reason no_fbc_reason;
640
641         struct drm_mm_node *compressed_fb;
642         struct drm_mm_node *compressed_llb;
643
644         /* list of fbdev register on this device */
645         struct intel_fbdev *fbdev;
646 } drm_i915_private_t;
647
648 /** driver private structure attached to each drm_gem_object */
649 struct drm_i915_gem_object {
650         struct drm_gem_object base;
651
652         /** Current space allocated to this object in the GTT, if any. */
653         struct drm_mm_node *gtt_space;
654
655         /** This object's place on the active/flushing/inactive lists */
656         struct list_head list;
657         /** This object's place on GPU write list */
658         struct list_head gpu_write_list;
659
660         /**
661          * This is set if the object is on the active or flushing lists
662          * (has pending rendering), and is not set if it's on inactive (ready
663          * to be unbound).
664          */
665         unsigned int active : 1;
666
667         /**
668          * This is set if the object has been written to since last bound
669          * to the GTT
670          */
671         unsigned int dirty : 1;
672
673         /**
674          * Fence register bits (if any) for this object.  Will be set
675          * as needed when mapped into the GTT.
676          * Protected by dev->struct_mutex.
677          *
678          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
679          */
680         int fence_reg : 5;
681
682         /**
683          * Used for checking the object doesn't appear more than once
684          * in an execbuffer object list.
685          */
686         unsigned int in_execbuffer : 1;
687
688         /**
689          * Advice: are the backing pages purgeable?
690          */
691         unsigned int madv : 2;
692
693         /**
694          * Refcount for the pages array. With the current locking scheme, there
695          * are at most two concurrent users: Binding a bo to the gtt and
696          * pwrite/pread using physical addresses. So two bits for a maximum
697          * of two users are enough.
698          */
699         unsigned int pages_refcount : 2;
700 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
701
702         /**
703          * Current tiling mode for the object.
704          */
705         unsigned int tiling_mode : 2;
706
707         /** How many users have pinned this object in GTT space. The following
708          * users can each hold at most one reference: pwrite/pread, pin_ioctl
709          * (via user_pin_count), execbuffer (objects are not allowed multiple
710          * times for the same batchbuffer), and the framebuffer code. When
711          * switching/pageflipping, the framebuffer code has at most two buffers
712          * pinned per crtc.
713          *
714          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
715          * bits with absolutely no headroom. So use 4 bits. */
716         int pin_count : 4;
717 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
718
719         /** AGP memory structure for our GTT binding. */
720         DRM_AGP_MEM *agp_mem;
721
722         struct page **pages;
723
724         /**
725          * Current offset of the object in GTT space.
726          *
727          * This is the same as gtt_space->start
728          */
729         uint32_t gtt_offset;
730
731         /* Which ring is refering to is this object */
732         struct intel_ring_buffer *ring;
733
734         /**
735          * Fake offset for use by mmap(2)
736          */
737         uint64_t mmap_offset;
738
739         /** Breadcrumb of last rendering to the buffer. */
740         uint32_t last_rendering_seqno;
741
742         /** Current tiling stride for the object, if it's tiled. */
743         uint32_t stride;
744
745         /** Record of address bit 17 of each page at last unbind. */
746         long *bit_17;
747
748         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
749         uint32_t agp_type;
750
751         /**
752          * If present, while GEM_DOMAIN_CPU is in the read domain this array
753          * flags which individual pages are valid.
754          */
755         uint8_t *page_cpu_valid;
756
757         /** User space pin count and filp owning the pin */
758         uint32_t user_pin_count;
759         struct drm_file *pin_filp;
760
761         /** for phy allocated objects */
762         struct drm_i915_gem_phys_object *phys_obj;
763
764         /**
765          * Number of crtcs where this object is currently the fb, but
766          * will be page flipped away on the next vblank.  When it
767          * reaches 0, dev_priv->pending_flip_queue will be woken up.
768          */
769         atomic_t pending_flip;
770 };
771
772 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
773
774 /**
775  * Request queue structure.
776  *
777  * The request queue allows us to note sequence numbers that have been emitted
778  * and may be associated with active buffers to be retired.
779  *
780  * By keeping this list, we can avoid having to do questionable
781  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
782  * an emission time with seqnos for tracking how far ahead of the GPU we are.
783  */
784 struct drm_i915_gem_request {
785         /** On Which ring this request was generated */
786         struct intel_ring_buffer *ring;
787
788         /** GEM sequence number associated with this request. */
789         uint32_t seqno;
790
791         /** Time at which this request was emitted, in jiffies. */
792         unsigned long emitted_jiffies;
793
794         /** global list entry for this request */
795         struct list_head list;
796
797         /** file_priv list entry for this request */
798         struct list_head client_list;
799 };
800
801 struct drm_i915_file_private {
802         struct {
803                 struct list_head request_list;
804         } mm;
805 };
806
807 enum intel_chip_family {
808         CHIP_I8XX = 0x01,
809         CHIP_I9XX = 0x02,
810         CHIP_I915 = 0x04,
811         CHIP_I965 = 0x08,
812 };
813
814 extern struct drm_ioctl_desc i915_ioctls[];
815 extern int i915_max_ioctl;
816 extern unsigned int i915_fbpercrtc;
817 extern unsigned int i915_powersave;
818 extern unsigned int i915_lvds_downclock;
819
820 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
821 extern int i915_resume(struct drm_device *dev);
822 extern void i915_save_display(struct drm_device *dev);
823 extern void i915_restore_display(struct drm_device *dev);
824 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
825 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
826
827                                 /* i915_dma.c */
828 extern void i915_kernel_lost_context(struct drm_device * dev);
829 extern int i915_driver_load(struct drm_device *, unsigned long flags);
830 extern int i915_driver_unload(struct drm_device *);
831 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
832 extern void i915_driver_lastclose(struct drm_device * dev);
833 extern void i915_driver_preclose(struct drm_device *dev,
834                                  struct drm_file *file_priv);
835 extern void i915_driver_postclose(struct drm_device *dev,
836                                   struct drm_file *file_priv);
837 extern int i915_driver_device_is_agp(struct drm_device * dev);
838 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
839                               unsigned long arg);
840 extern int i915_emit_box(struct drm_device *dev,
841                          struct drm_clip_rect *boxes,
842                          int i, int DR1, int DR4);
843 extern int i965_reset(struct drm_device *dev, u8 flags);
844 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
845 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
846 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
847 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
848
849
850 /* i915_irq.c */
851 void i915_hangcheck_elapsed(unsigned long data);
852 void i915_destroy_error_state(struct drm_device *dev);
853 extern int i915_irq_emit(struct drm_device *dev, void *data,
854                          struct drm_file *file_priv);
855 extern int i915_irq_wait(struct drm_device *dev, void *data,
856                          struct drm_file *file_priv);
857 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
858 extern void i915_enable_interrupt (struct drm_device *dev);
859
860 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
861 extern void i915_driver_irq_preinstall(struct drm_device * dev);
862 extern int i915_driver_irq_postinstall(struct drm_device *dev);
863 extern void i915_driver_irq_uninstall(struct drm_device * dev);
864 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
865                                 struct drm_file *file_priv);
866 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
867                                 struct drm_file *file_priv);
868 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
869 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
870 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
871 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
872 extern int i915_vblank_swap(struct drm_device *dev, void *data,
873                             struct drm_file *file_priv);
874 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
875 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
876 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
877                 u32 mask);
878 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
879                 u32 mask);
880
881 void
882 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
883
884 void
885 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
886
887 void intel_enable_asle (struct drm_device *dev);
888
889
890 /* i915_mem.c */
891 extern int i915_mem_alloc(struct drm_device *dev, void *data,
892                           struct drm_file *file_priv);
893 extern int i915_mem_free(struct drm_device *dev, void *data,
894                          struct drm_file *file_priv);
895 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
896                               struct drm_file *file_priv);
897 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
898                                  struct drm_file *file_priv);
899 extern void i915_mem_takedown(struct mem_block **heap);
900 extern void i915_mem_release(struct drm_device * dev,
901                              struct drm_file *file_priv, struct mem_block *heap);
902 /* i915_gem.c */
903 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
904                         struct drm_file *file_priv);
905 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
906                           struct drm_file *file_priv);
907 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
908                          struct drm_file *file_priv);
909 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
910                           struct drm_file *file_priv);
911 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
912                         struct drm_file *file_priv);
913 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
914                         struct drm_file *file_priv);
915 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
916                               struct drm_file *file_priv);
917 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
918                              struct drm_file *file_priv);
919 int i915_gem_execbuffer(struct drm_device *dev, void *data,
920                         struct drm_file *file_priv);
921 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
922                          struct drm_file *file_priv);
923 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
924                        struct drm_file *file_priv);
925 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
926                          struct drm_file *file_priv);
927 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
928                         struct drm_file *file_priv);
929 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
930                             struct drm_file *file_priv);
931 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
932                            struct drm_file *file_priv);
933 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
934                            struct drm_file *file_priv);
935 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
936                            struct drm_file *file_priv);
937 int i915_gem_set_tiling(struct drm_device *dev, void *data,
938                         struct drm_file *file_priv);
939 int i915_gem_get_tiling(struct drm_device *dev, void *data,
940                         struct drm_file *file_priv);
941 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
942                                 struct drm_file *file_priv);
943 void i915_gem_load(struct drm_device *dev);
944 int i915_gem_init_object(struct drm_gem_object *obj);
945 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
946                                               size_t size);
947 void i915_gem_free_object(struct drm_gem_object *obj);
948 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
949 void i915_gem_object_unpin(struct drm_gem_object *obj);
950 int i915_gem_object_unbind(struct drm_gem_object *obj);
951 void i915_gem_release_mmap(struct drm_gem_object *obj);
952 void i915_gem_lastclose(struct drm_device *dev);
953 uint32_t i915_get_gem_seqno(struct drm_device *dev,
954                 struct intel_ring_buffer *ring);
955 bool i915_seqno_passed(uint32_t seq1, uint32_t seq2);
956 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj);
957 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj);
958 void i915_gem_retire_requests(struct drm_device *dev,
959                  struct intel_ring_buffer *ring);
960 void i915_gem_retire_work_handler(struct work_struct *work);
961 void i915_gem_clflush_object(struct drm_gem_object *obj);
962 int i915_gem_object_set_domain(struct drm_gem_object *obj,
963                                uint32_t read_domains,
964                                uint32_t write_domain);
965 int i915_gem_init_ringbuffer(struct drm_device *dev);
966 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
967 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
968                      unsigned long end);
969 int i915_gem_idle(struct drm_device *dev);
970 uint32_t i915_add_request(struct drm_device *dev,
971                 struct drm_file *file_priv,
972                 uint32_t flush_domains,
973                 struct intel_ring_buffer *ring);
974 int i915_do_wait_request(struct drm_device *dev,
975                 uint32_t seqno, int interruptible,
976                 struct intel_ring_buffer *ring);
977 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
978 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
979                                       int write);
980 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj);
981 int i915_gem_attach_phys_object(struct drm_device *dev,
982                                 struct drm_gem_object *obj, int id);
983 void i915_gem_detach_phys_object(struct drm_device *dev,
984                                  struct drm_gem_object *obj);
985 void i915_gem_free_all_phys_object(struct drm_device *dev);
986 int i915_gem_object_get_pages(struct drm_gem_object *obj, gfp_t gfpmask);
987 void i915_gem_object_put_pages(struct drm_gem_object *obj);
988 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
989 void i915_gem_object_flush_write_domain(struct drm_gem_object *obj);
990
991 void i915_gem_shrinker_init(void);
992 void i915_gem_shrinker_exit(void);
993
994 /* i915_gem_tiling.c */
995 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
996 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
997 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
998 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
999                     int tiling_mode);
1000 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1001                                      int tiling_mode);
1002
1003 /* i915_gem_debug.c */
1004 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1005                           const char *where, uint32_t mark);
1006 #if WATCH_INACTIVE
1007 void i915_verify_inactive(struct drm_device *dev, char *file, int line);
1008 #else
1009 #define i915_verify_inactive(dev, file, line)
1010 #endif
1011 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1012 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1013                           const char *where, uint32_t mark);
1014 void i915_dump_lru(struct drm_device *dev, const char *where);
1015
1016 /* i915_debugfs.c */
1017 int i915_debugfs_init(struct drm_minor *minor);
1018 void i915_debugfs_cleanup(struct drm_minor *minor);
1019
1020 /* i915_suspend.c */
1021 extern int i915_save_state(struct drm_device *dev);
1022 extern int i915_restore_state(struct drm_device *dev);
1023
1024 /* i915_suspend.c */
1025 extern int i915_save_state(struct drm_device *dev);
1026 extern int i915_restore_state(struct drm_device *dev);
1027
1028 #ifdef CONFIG_ACPI
1029 /* i915_opregion.c */
1030 extern int intel_opregion_init(struct drm_device *dev, int resume);
1031 extern void intel_opregion_free(struct drm_device *dev, int suspend);
1032 extern void opregion_asle_intr(struct drm_device *dev);
1033 extern void ironlake_opregion_gse_intr(struct drm_device *dev);
1034 extern void opregion_enable_asle(struct drm_device *dev);
1035 #else
1036 static inline int intel_opregion_init(struct drm_device *dev, int resume) { return 0; }
1037 static inline void intel_opregion_free(struct drm_device *dev, int suspend) { return; }
1038 static inline void opregion_asle_intr(struct drm_device *dev) { return; }
1039 static inline void ironlake_opregion_gse_intr(struct drm_device *dev) { return; }
1040 static inline void opregion_enable_asle(struct drm_device *dev) { return; }
1041 #endif
1042
1043 /* modesetting */
1044 extern void intel_modeset_init(struct drm_device *dev);
1045 extern void intel_modeset_cleanup(struct drm_device *dev);
1046 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1047 extern void i8xx_disable_fbc(struct drm_device *dev);
1048 extern void g4x_disable_fbc(struct drm_device *dev);
1049 extern void intel_disable_fbc(struct drm_device *dev);
1050 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1051 extern bool intel_fbc_enabled(struct drm_device *dev);
1052 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1053 extern void intel_detect_pch (struct drm_device *dev);
1054 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1055
1056 /**
1057  * Lock test for when it's just for synchronization of ring access.
1058  *
1059  * In that case, we don't need to do it when GEM is initialized as nobody else
1060  * has access to the ring.
1061  */
1062 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1063         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1064                         == NULL)                                        \
1065                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1066 } while (0)
1067
1068 #define I915_READ(reg)          readl(dev_priv->regs + (reg))
1069 #define I915_WRITE(reg, val)     writel(val, dev_priv->regs + (reg))
1070 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1071 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1072 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1073 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1074 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1075 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1076 #define POSTING_READ(reg)       (void)I915_READ(reg)
1077 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1078
1079 #define I915_VERBOSE 0
1080
1081 #define BEGIN_LP_RING(n)  do { \
1082         drm_i915_private_t *dev_priv = dev->dev_private;                \
1083         if (I915_VERBOSE)                                               \
1084                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1085         intel_ring_begin(dev, &dev_priv->render_ring, (n));             \
1086 } while (0)
1087
1088
1089 #define OUT_RING(x) do {                                                \
1090         drm_i915_private_t *dev_priv = dev->dev_private;                \
1091         if (I915_VERBOSE)                                               \
1092                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1093         intel_ring_emit(dev, &dev_priv->render_ring, x);                \
1094 } while (0)
1095
1096 #define ADVANCE_LP_RING() do {                                          \
1097         drm_i915_private_t *dev_priv = dev->dev_private;                \
1098         if (I915_VERBOSE)                                               \
1099                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1100                                 dev_priv->render_ring.tail);            \
1101         intel_ring_advance(dev, &dev_priv->render_ring);                \
1102 } while(0)
1103
1104 /**
1105  * Reads a dword out of the status page, which is written to from the command
1106  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1107  * MI_STORE_DATA_IMM.
1108  *
1109  * The following dwords have a reserved meaning:
1110  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1111  * 0x04: ring 0 head pointer
1112  * 0x05: ring 1 head pointer (915-class)
1113  * 0x06: ring 2 head pointer (915-class)
1114  * 0x10-0x1b: Context status DWords (GM45)
1115  * 0x1f: Last written status offset. (GM45)
1116  *
1117  * The area from dword 0x20 to 0x3ff is available for driver usage.
1118  */
1119 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1120                         (dev_priv->render_ring.status_page.page_addr))[reg])
1121 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1122 #define I915_GEM_HWS_INDEX              0x20
1123 #define I915_BREADCRUMB_INDEX           0x21
1124
1125 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1126
1127 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1128 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1129 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1130 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1131 #define IS_GEN2(dev)            (INTEL_INFO(dev)->is_i8xx)
1132 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1133 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1134 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1135 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1136 #define IS_I965G(dev)           (INTEL_INFO(dev)->is_i965g)
1137 #define IS_I965GM(dev)          (INTEL_INFO(dev)->is_i965gm)
1138 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1139 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1140 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1141 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1142 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1143 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1144 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1145 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1146 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1147 #define IS_I9XX(dev)            (INTEL_INFO(dev)->is_i9xx)
1148 #define IS_GEN6(dev)            (INTEL_INFO(dev)->is_gen6)
1149 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1150
1151 #define IS_GEN3(dev)    (IS_I915G(dev) ||                       \
1152                          IS_I915GM(dev) ||                      \
1153                          IS_I945G(dev) ||                       \
1154                          IS_I945GM(dev) ||                      \
1155                          IS_G33(dev) || \
1156                          IS_PINEVIEW(dev))
1157 #define IS_GEN4(dev)    ((dev)->pci_device == 0x2972 ||         \
1158                          (dev)->pci_device == 0x2982 ||         \
1159                          (dev)->pci_device == 0x2992 ||         \
1160                          (dev)->pci_device == 0x29A2 ||         \
1161                          (dev)->pci_device == 0x2A02 ||         \
1162                          (dev)->pci_device == 0x2A12 ||         \
1163                          (dev)->pci_device == 0x2E02 ||         \
1164                          (dev)->pci_device == 0x2E12 ||         \
1165                          (dev)->pci_device == 0x2E22 ||         \
1166                          (dev)->pci_device == 0x2E32 ||         \
1167                          (dev)->pci_device == 0x2A42 ||         \
1168                          (dev)->pci_device == 0x2E42)
1169
1170 #define HAS_BSD(dev)            (IS_IRONLAKE(dev) || IS_G4X(dev))
1171 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1172
1173 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1174  * rows, which changed the alignment requirements and fence programming.
1175  */
1176 #define HAS_128_BYTE_Y_TILING(dev) (IS_I9XX(dev) && !(IS_I915G(dev) || \
1177                                                       IS_I915GM(dev)))
1178 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (IS_I9XX(dev) && !IS_PINEVIEW(dev))
1179 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1180 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1181 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1182 #define SUPPORTS_TV(dev)                (IS_I9XX(dev) && IS_MOBILE(dev) && \
1183                                         !IS_IRONLAKE(dev) && !IS_PINEVIEW(dev) && \
1184                                         !IS_GEN6(dev))
1185 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1186 /* dsparb controlled by hw only */
1187 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1188
1189 #define HAS_FW_BLC(dev) (IS_I9XX(dev) || IS_G4X(dev) || IS_IRONLAKE(dev))
1190 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1191 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1192 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1193
1194 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1195                             IS_GEN6(dev))
1196 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1197
1198 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1199 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1200
1201 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1202
1203 #endif