dmaengine: imx: fix the build failure on x86_64
[linux-2.6.git] / drivers / dma / pl330.c
1 /*
2  * Copyright (c) 2012 Samsung Electronics Co., Ltd.
3  *              http://www.samsung.com
4  *
5  * Copyright (C) 2010 Samsung Electronics Co. Ltd.
6  *      Jaswinder Singh <jassi.brar@samsung.com>
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License as published by
10  * the Free Software Foundation; either version 2 of the License, or
11  * (at your option) any later version.
12  */
13
14 #include <linux/kernel.h>
15 #include <linux/io.h>
16 #include <linux/init.h>
17 #include <linux/slab.h>
18 #include <linux/module.h>
19 #include <linux/string.h>
20 #include <linux/delay.h>
21 #include <linux/interrupt.h>
22 #include <linux/dma-mapping.h>
23 #include <linux/dmaengine.h>
24 #include <linux/interrupt.h>
25 #include <linux/amba/bus.h>
26 #include <linux/amba/pl330.h>
27 #include <linux/pm_runtime.h>
28 #include <linux/scatterlist.h>
29 #include <linux/of.h>
30
31 #include "dmaengine.h"
32 #define PL330_MAX_CHAN          8
33 #define PL330_MAX_IRQS          32
34 #define PL330_MAX_PERI          32
35
36 enum pl330_srccachectrl {
37         SCCTRL0,        /* Noncacheable and nonbufferable */
38         SCCTRL1,        /* Bufferable only */
39         SCCTRL2,        /* Cacheable, but do not allocate */
40         SCCTRL3,        /* Cacheable and bufferable, but do not allocate */
41         SINVALID1,
42         SINVALID2,
43         SCCTRL6,        /* Cacheable write-through, allocate on reads only */
44         SCCTRL7,        /* Cacheable write-back, allocate on reads only */
45 };
46
47 enum pl330_dstcachectrl {
48         DCCTRL0,        /* Noncacheable and nonbufferable */
49         DCCTRL1,        /* Bufferable only */
50         DCCTRL2,        /* Cacheable, but do not allocate */
51         DCCTRL3,        /* Cacheable and bufferable, but do not allocate */
52         DINVALID1 = 8,
53         DINVALID2,
54         DCCTRL6,        /* Cacheable write-through, allocate on writes only */
55         DCCTRL7,        /* Cacheable write-back, allocate on writes only */
56 };
57
58 enum pl330_byteswap {
59         SWAP_NO,
60         SWAP_2,
61         SWAP_4,
62         SWAP_8,
63         SWAP_16,
64 };
65
66 enum pl330_reqtype {
67         MEMTOMEM,
68         MEMTODEV,
69         DEVTOMEM,
70         DEVTODEV,
71 };
72
73 /* Register and Bit field Definitions */
74 #define DS                      0x0
75 #define DS_ST_STOP              0x0
76 #define DS_ST_EXEC              0x1
77 #define DS_ST_CMISS             0x2
78 #define DS_ST_UPDTPC            0x3
79 #define DS_ST_WFE               0x4
80 #define DS_ST_ATBRR             0x5
81 #define DS_ST_QBUSY             0x6
82 #define DS_ST_WFP               0x7
83 #define DS_ST_KILL              0x8
84 #define DS_ST_CMPLT             0x9
85 #define DS_ST_FLTCMP            0xe
86 #define DS_ST_FAULT             0xf
87
88 #define DPC                     0x4
89 #define INTEN                   0x20
90 #define ES                      0x24
91 #define INTSTATUS               0x28
92 #define INTCLR                  0x2c
93 #define FSM                     0x30
94 #define FSC                     0x34
95 #define FTM                     0x38
96
97 #define _FTC                    0x40
98 #define FTC(n)                  (_FTC + (n)*0x4)
99
100 #define _CS                     0x100
101 #define CS(n)                   (_CS + (n)*0x8)
102 #define CS_CNS                  (1 << 21)
103
104 #define _CPC                    0x104
105 #define CPC(n)                  (_CPC + (n)*0x8)
106
107 #define _SA                     0x400
108 #define SA(n)                   (_SA + (n)*0x20)
109
110 #define _DA                     0x404
111 #define DA(n)                   (_DA + (n)*0x20)
112
113 #define _CC                     0x408
114 #define CC(n)                   (_CC + (n)*0x20)
115
116 #define CC_SRCINC               (1 << 0)
117 #define CC_DSTINC               (1 << 14)
118 #define CC_SRCPRI               (1 << 8)
119 #define CC_DSTPRI               (1 << 22)
120 #define CC_SRCNS                (1 << 9)
121 #define CC_DSTNS                (1 << 23)
122 #define CC_SRCIA                (1 << 10)
123 #define CC_DSTIA                (1 << 24)
124 #define CC_SRCBRSTLEN_SHFT      4
125 #define CC_DSTBRSTLEN_SHFT      18
126 #define CC_SRCBRSTSIZE_SHFT     1
127 #define CC_DSTBRSTSIZE_SHFT     15
128 #define CC_SRCCCTRL_SHFT        11
129 #define CC_SRCCCTRL_MASK        0x7
130 #define CC_DSTCCTRL_SHFT        25
131 #define CC_DRCCCTRL_MASK        0x7
132 #define CC_SWAP_SHFT            28
133
134 #define _LC0                    0x40c
135 #define LC0(n)                  (_LC0 + (n)*0x20)
136
137 #define _LC1                    0x410
138 #define LC1(n)                  (_LC1 + (n)*0x20)
139
140 #define DBGSTATUS               0xd00
141 #define DBG_BUSY                (1 << 0)
142
143 #define DBGCMD                  0xd04
144 #define DBGINST0                0xd08
145 #define DBGINST1                0xd0c
146
147 #define CR0                     0xe00
148 #define CR1                     0xe04
149 #define CR2                     0xe08
150 #define CR3                     0xe0c
151 #define CR4                     0xe10
152 #define CRD                     0xe14
153
154 #define PERIPH_ID               0xfe0
155 #define PERIPH_REV_SHIFT        20
156 #define PERIPH_REV_MASK         0xf
157 #define PERIPH_REV_R0P0         0
158 #define PERIPH_REV_R1P0         1
159 #define PERIPH_REV_R1P1         2
160 #define PCELL_ID                0xff0
161
162 #define CR0_PERIPH_REQ_SET      (1 << 0)
163 #define CR0_BOOT_EN_SET         (1 << 1)
164 #define CR0_BOOT_MAN_NS         (1 << 2)
165 #define CR0_NUM_CHANS_SHIFT     4
166 #define CR0_NUM_CHANS_MASK      0x7
167 #define CR0_NUM_PERIPH_SHIFT    12
168 #define CR0_NUM_PERIPH_MASK     0x1f
169 #define CR0_NUM_EVENTS_SHIFT    17
170 #define CR0_NUM_EVENTS_MASK     0x1f
171
172 #define CR1_ICACHE_LEN_SHIFT    0
173 #define CR1_ICACHE_LEN_MASK     0x7
174 #define CR1_NUM_ICACHELINES_SHIFT       4
175 #define CR1_NUM_ICACHELINES_MASK        0xf
176
177 #define CRD_DATA_WIDTH_SHIFT    0
178 #define CRD_DATA_WIDTH_MASK     0x7
179 #define CRD_WR_CAP_SHIFT        4
180 #define CRD_WR_CAP_MASK         0x7
181 #define CRD_WR_Q_DEP_SHIFT      8
182 #define CRD_WR_Q_DEP_MASK       0xf
183 #define CRD_RD_CAP_SHIFT        12
184 #define CRD_RD_CAP_MASK         0x7
185 #define CRD_RD_Q_DEP_SHIFT      16
186 #define CRD_RD_Q_DEP_MASK       0xf
187 #define CRD_DATA_BUFF_SHIFT     20
188 #define CRD_DATA_BUFF_MASK      0x3ff
189
190 #define PART                    0x330
191 #define DESIGNER                0x41
192 #define REVISION                0x0
193 #define INTEG_CFG               0x0
194 #define PERIPH_ID_VAL           ((PART << 0) | (DESIGNER << 12))
195
196 #define PCELL_ID_VAL            0xb105f00d
197
198 #define PL330_STATE_STOPPED             (1 << 0)
199 #define PL330_STATE_EXECUTING           (1 << 1)
200 #define PL330_STATE_WFE                 (1 << 2)
201 #define PL330_STATE_FAULTING            (1 << 3)
202 #define PL330_STATE_COMPLETING          (1 << 4)
203 #define PL330_STATE_WFP                 (1 << 5)
204 #define PL330_STATE_KILLING             (1 << 6)
205 #define PL330_STATE_FAULT_COMPLETING    (1 << 7)
206 #define PL330_STATE_CACHEMISS           (1 << 8)
207 #define PL330_STATE_UPDTPC              (1 << 9)
208 #define PL330_STATE_ATBARRIER           (1 << 10)
209 #define PL330_STATE_QUEUEBUSY           (1 << 11)
210 #define PL330_STATE_INVALID             (1 << 15)
211
212 #define PL330_STABLE_STATES (PL330_STATE_STOPPED | PL330_STATE_EXECUTING \
213                                 | PL330_STATE_WFE | PL330_STATE_FAULTING)
214
215 #define CMD_DMAADDH             0x54
216 #define CMD_DMAEND              0x00
217 #define CMD_DMAFLUSHP           0x35
218 #define CMD_DMAGO               0xa0
219 #define CMD_DMALD               0x04
220 #define CMD_DMALDP              0x25
221 #define CMD_DMALP               0x20
222 #define CMD_DMALPEND            0x28
223 #define CMD_DMAKILL             0x01
224 #define CMD_DMAMOV              0xbc
225 #define CMD_DMANOP              0x18
226 #define CMD_DMARMB              0x12
227 #define CMD_DMASEV              0x34
228 #define CMD_DMAST               0x08
229 #define CMD_DMASTP              0x29
230 #define CMD_DMASTZ              0x0c
231 #define CMD_DMAWFE              0x36
232 #define CMD_DMAWFP              0x30
233 #define CMD_DMAWMB              0x13
234
235 #define SZ_DMAADDH              3
236 #define SZ_DMAEND               1
237 #define SZ_DMAFLUSHP            2
238 #define SZ_DMALD                1
239 #define SZ_DMALDP               2
240 #define SZ_DMALP                2
241 #define SZ_DMALPEND             2
242 #define SZ_DMAKILL              1
243 #define SZ_DMAMOV               6
244 #define SZ_DMANOP               1
245 #define SZ_DMARMB               1
246 #define SZ_DMASEV               2
247 #define SZ_DMAST                1
248 #define SZ_DMASTP               2
249 #define SZ_DMASTZ               1
250 #define SZ_DMAWFE               2
251 #define SZ_DMAWFP               2
252 #define SZ_DMAWMB               1
253 #define SZ_DMAGO                6
254
255 #define BRST_LEN(ccr)           ((((ccr) >> CC_SRCBRSTLEN_SHFT) & 0xf) + 1)
256 #define BRST_SIZE(ccr)          (1 << (((ccr) >> CC_SRCBRSTSIZE_SHFT) & 0x7))
257
258 #define BYTE_TO_BURST(b, ccr)   ((b) / BRST_SIZE(ccr) / BRST_LEN(ccr))
259 #define BURST_TO_BYTE(c, ccr)   ((c) * BRST_SIZE(ccr) * BRST_LEN(ccr))
260
261 /*
262  * With 256 bytes, we can do more than 2.5MB and 5MB xfers per req
263  * at 1byte/burst for P<->M and M<->M respectively.
264  * For typical scenario, at 1word/burst, 10MB and 20MB xfers per req
265  * should be enough for P<->M and M<->M respectively.
266  */
267 #define MCODE_BUFF_PER_REQ      256
268
269 /* If the _pl330_req is available to the client */
270 #define IS_FREE(req)    (*((u8 *)((req)->mc_cpu)) == CMD_DMAEND)
271
272 /* Use this _only_ to wait on transient states */
273 #define UNTIL(t, s)     while (!(_state(t) & (s))) cpu_relax();
274
275 #ifdef PL330_DEBUG_MCGEN
276 static unsigned cmd_line;
277 #define PL330_DBGCMD_DUMP(off, x...)    do { \
278                                                 printk("%x:", cmd_line); \
279                                                 printk(x); \
280                                                 cmd_line += off; \
281                                         } while (0)
282 #define PL330_DBGMC_START(addr)         (cmd_line = addr)
283 #else
284 #define PL330_DBGCMD_DUMP(off, x...)    do {} while (0)
285 #define PL330_DBGMC_START(addr)         do {} while (0)
286 #endif
287
288 /* The number of default descriptors */
289
290 #define NR_DEFAULT_DESC 16
291
292 /* Populated by the PL330 core driver for DMA API driver's info */
293 struct pl330_config {
294         u32     periph_id;
295         u32     pcell_id;
296 #define DMAC_MODE_NS    (1 << 0)
297         unsigned int    mode;
298         unsigned int    data_bus_width:10; /* In number of bits */
299         unsigned int    data_buf_dep:10;
300         unsigned int    num_chan:4;
301         unsigned int    num_peri:6;
302         u32             peri_ns;
303         unsigned int    num_events:6;
304         u32             irq_ns;
305 };
306
307 /* Handle to the DMAC provided to the PL330 core */
308 struct pl330_info {
309         /* Owning device */
310         struct device *dev;
311         /* Size of MicroCode buffers for each channel. */
312         unsigned mcbufsz;
313         /* ioremap'ed address of PL330 registers. */
314         void __iomem    *base;
315         /* Client can freely use it. */
316         void    *client_data;
317         /* PL330 core data, Client must not touch it. */
318         void    *pl330_data;
319         /* Populated by the PL330 core driver during pl330_add */
320         struct pl330_config     pcfg;
321         /*
322          * If the DMAC has some reset mechanism, then the
323          * client may want to provide pointer to the method.
324          */
325         void (*dmac_reset)(struct pl330_info *pi);
326 };
327
328 /**
329  * Request Configuration.
330  * The PL330 core does not modify this and uses the last
331  * working configuration if the request doesn't provide any.
332  *
333  * The Client may want to provide this info only for the
334  * first request and a request with new settings.
335  */
336 struct pl330_reqcfg {
337         /* Address Incrementing */
338         unsigned dst_inc:1;
339         unsigned src_inc:1;
340
341         /*
342          * For now, the SRC & DST protection levels
343          * and burst size/length are assumed same.
344          */
345         bool nonsecure;
346         bool privileged;
347         bool insnaccess;
348         unsigned brst_len:5;
349         unsigned brst_size:3; /* in power of 2 */
350
351         enum pl330_dstcachectrl dcctl;
352         enum pl330_srccachectrl scctl;
353         enum pl330_byteswap swap;
354         struct pl330_config *pcfg;
355 };
356
357 /*
358  * One cycle of DMAC operation.
359  * There may be more than one xfer in a request.
360  */
361 struct pl330_xfer {
362         u32 src_addr;
363         u32 dst_addr;
364         /* Size to xfer */
365         u32 bytes;
366         /*
367          * Pointer to next xfer in the list.
368          * The last xfer in the req must point to NULL.
369          */
370         struct pl330_xfer *next;
371 };
372
373 /* The xfer callbacks are made with one of these arguments. */
374 enum pl330_op_err {
375         /* The all xfers in the request were success. */
376         PL330_ERR_NONE,
377         /* If req aborted due to global error. */
378         PL330_ERR_ABORT,
379         /* If req failed due to problem with Channel. */
380         PL330_ERR_FAIL,
381 };
382
383 /* A request defining Scatter-Gather List ending with NULL xfer. */
384 struct pl330_req {
385         enum pl330_reqtype rqtype;
386         /* Index of peripheral for the xfer. */
387         unsigned peri:5;
388         /* Unique token for this xfer, set by the client. */
389         void *token;
390         /* Callback to be called after xfer. */
391         void (*xfer_cb)(void *token, enum pl330_op_err err);
392         /* If NULL, req will be done at last set parameters. */
393         struct pl330_reqcfg *cfg;
394         /* Pointer to first xfer in the request. */
395         struct pl330_xfer *x;
396 };
397
398 /*
399  * To know the status of the channel and DMAC, the client
400  * provides a pointer to this structure. The PL330 core
401  * fills it with current information.
402  */
403 struct pl330_chanstatus {
404         /*
405          * If the DMAC engine halted due to some error,
406          * the client should remove-add DMAC.
407          */
408         bool dmac_halted;
409         /*
410          * If channel is halted due to some error,
411          * the client should ABORT/FLUSH and START the channel.
412          */
413         bool faulting;
414         /* Location of last load */
415         u32 src_addr;
416         /* Location of last store */
417         u32 dst_addr;
418         /*
419          * Pointer to the currently active req, NULL if channel is
420          * inactive, even though the requests may be present.
421          */
422         struct pl330_req *top_req;
423         /* Pointer to req waiting second in the queue if any. */
424         struct pl330_req *wait_req;
425 };
426
427 enum pl330_chan_op {
428         /* Start the channel */
429         PL330_OP_START,
430         /* Abort the active xfer */
431         PL330_OP_ABORT,
432         /* Stop xfer and flush queue */
433         PL330_OP_FLUSH,
434 };
435
436 struct _xfer_spec {
437         u32 ccr;
438         struct pl330_req *r;
439         struct pl330_xfer *x;
440 };
441
442 enum dmamov_dst {
443         SAR = 0,
444         CCR,
445         DAR,
446 };
447
448 enum pl330_dst {
449         SRC = 0,
450         DST,
451 };
452
453 enum pl330_cond {
454         SINGLE,
455         BURST,
456         ALWAYS,
457 };
458
459 struct _pl330_req {
460         u32 mc_bus;
461         void *mc_cpu;
462         /* Number of bytes taken to setup MC for the req */
463         u32 mc_len;
464         struct pl330_req *r;
465         /* Hook to attach to DMAC's list of reqs with due callback */
466         struct list_head rqd;
467 };
468
469 /* ToBeDone for tasklet */
470 struct _pl330_tbd {
471         bool reset_dmac;
472         bool reset_mngr;
473         u8 reset_chan;
474 };
475
476 /* A DMAC Thread */
477 struct pl330_thread {
478         u8 id;
479         int ev;
480         /* If the channel is not yet acquired by any client */
481         bool free;
482         /* Parent DMAC */
483         struct pl330_dmac *dmac;
484         /* Only two at a time */
485         struct _pl330_req req[2];
486         /* Index of the last enqueued request */
487         unsigned lstenq;
488         /* Index of the last submitted request or -1 if the DMA is stopped */
489         int req_running;
490 };
491
492 enum pl330_dmac_state {
493         UNINIT,
494         INIT,
495         DYING,
496 };
497
498 /* A DMAC */
499 struct pl330_dmac {
500         spinlock_t              lock;
501         /* Holds list of reqs with due callbacks */
502         struct list_head        req_done;
503         /* Pointer to platform specific stuff */
504         struct pl330_info       *pinfo;
505         /* Maximum possible events/irqs */
506         int                     events[32];
507         /* BUS address of MicroCode buffer */
508         u32                     mcode_bus;
509         /* CPU address of MicroCode buffer */
510         void                    *mcode_cpu;
511         /* List of all Channel threads */
512         struct pl330_thread     *channels;
513         /* Pointer to the MANAGER thread */
514         struct pl330_thread     *manager;
515         /* To handle bad news in interrupt */
516         struct tasklet_struct   tasks;
517         struct _pl330_tbd       dmac_tbd;
518         /* State of DMAC operation */
519         enum pl330_dmac_state   state;
520 };
521
522 enum desc_status {
523         /* In the DMAC pool */
524         FREE,
525         /*
526          * Allocted to some channel during prep_xxx
527          * Also may be sitting on the work_list.
528          */
529         PREP,
530         /*
531          * Sitting on the work_list and already submitted
532          * to the PL330 core. Not more than two descriptors
533          * of a channel can be BUSY at any time.
534          */
535         BUSY,
536         /*
537          * Sitting on the channel work_list but xfer done
538          * by PL330 core
539          */
540         DONE,
541 };
542
543 struct dma_pl330_chan {
544         /* Schedule desc completion */
545         struct tasklet_struct task;
546
547         /* DMA-Engine Channel */
548         struct dma_chan chan;
549
550         /* List of to be xfered descriptors */
551         struct list_head work_list;
552
553         /* Pointer to the DMAC that manages this channel,
554          * NULL if the channel is available to be acquired.
555          * As the parent, this DMAC also provides descriptors
556          * to the channel.
557          */
558         struct dma_pl330_dmac *dmac;
559
560         /* To protect channel manipulation */
561         spinlock_t lock;
562
563         /* Token of a hardware channel thread of PL330 DMAC
564          * NULL if the channel is available to be acquired.
565          */
566         void *pl330_chid;
567
568         /* For D-to-M and M-to-D channels */
569         int burst_sz; /* the peripheral fifo width */
570         int burst_len; /* the number of burst */
571         dma_addr_t fifo_addr;
572
573         /* for cyclic capability */
574         bool cyclic;
575 };
576
577 struct dma_pl330_dmac {
578         struct pl330_info pif;
579
580         /* DMA-Engine Device */
581         struct dma_device ddma;
582
583         /* Pool of descriptors available for the DMAC's channels */
584         struct list_head desc_pool;
585         /* To protect desc_pool manipulation */
586         spinlock_t pool_lock;
587
588         /* Peripheral channels connected to this DMAC */
589         struct dma_pl330_chan *peripherals; /* keep at end */
590
591         struct clk *clk;
592 };
593
594 struct dma_pl330_desc {
595         /* To attach to a queue as child */
596         struct list_head node;
597
598         /* Descriptor for the DMA Engine API */
599         struct dma_async_tx_descriptor txd;
600
601         /* Xfer for PL330 core */
602         struct pl330_xfer px;
603
604         struct pl330_reqcfg rqcfg;
605         struct pl330_req req;
606
607         enum desc_status status;
608
609         /* The channel which currently holds this desc */
610         struct dma_pl330_chan *pchan;
611 };
612
613 static inline void _callback(struct pl330_req *r, enum pl330_op_err err)
614 {
615         if (r && r->xfer_cb)
616                 r->xfer_cb(r->token, err);
617 }
618
619 static inline bool _queue_empty(struct pl330_thread *thrd)
620 {
621         return (IS_FREE(&thrd->req[0]) && IS_FREE(&thrd->req[1]))
622                 ? true : false;
623 }
624
625 static inline bool _queue_full(struct pl330_thread *thrd)
626 {
627         return (IS_FREE(&thrd->req[0]) || IS_FREE(&thrd->req[1]))
628                 ? false : true;
629 }
630
631 static inline bool is_manager(struct pl330_thread *thrd)
632 {
633         struct pl330_dmac *pl330 = thrd->dmac;
634
635         /* MANAGER is indexed at the end */
636         if (thrd->id == pl330->pinfo->pcfg.num_chan)
637                 return true;
638         else
639                 return false;
640 }
641
642 /* If manager of the thread is in Non-Secure mode */
643 static inline bool _manager_ns(struct pl330_thread *thrd)
644 {
645         struct pl330_dmac *pl330 = thrd->dmac;
646
647         return (pl330->pinfo->pcfg.mode & DMAC_MODE_NS) ? true : false;
648 }
649
650 static inline u32 get_id(struct pl330_info *pi, u32 off)
651 {
652         void __iomem *regs = pi->base;
653         u32 id = 0;
654
655         id |= (readb(regs + off + 0x0) << 0);
656         id |= (readb(regs + off + 0x4) << 8);
657         id |= (readb(regs + off + 0x8) << 16);
658         id |= (readb(regs + off + 0xc) << 24);
659
660         return id;
661 }
662
663 static inline u32 get_revision(u32 periph_id)
664 {
665         return (periph_id >> PERIPH_REV_SHIFT) & PERIPH_REV_MASK;
666 }
667
668 static inline u32 _emit_ADDH(unsigned dry_run, u8 buf[],
669                 enum pl330_dst da, u16 val)
670 {
671         if (dry_run)
672                 return SZ_DMAADDH;
673
674         buf[0] = CMD_DMAADDH;
675         buf[0] |= (da << 1);
676         *((u16 *)&buf[1]) = val;
677
678         PL330_DBGCMD_DUMP(SZ_DMAADDH, "\tDMAADDH %s %u\n",
679                 da == 1 ? "DA" : "SA", val);
680
681         return SZ_DMAADDH;
682 }
683
684 static inline u32 _emit_END(unsigned dry_run, u8 buf[])
685 {
686         if (dry_run)
687                 return SZ_DMAEND;
688
689         buf[0] = CMD_DMAEND;
690
691         PL330_DBGCMD_DUMP(SZ_DMAEND, "\tDMAEND\n");
692
693         return SZ_DMAEND;
694 }
695
696 static inline u32 _emit_FLUSHP(unsigned dry_run, u8 buf[], u8 peri)
697 {
698         if (dry_run)
699                 return SZ_DMAFLUSHP;
700
701         buf[0] = CMD_DMAFLUSHP;
702
703         peri &= 0x1f;
704         peri <<= 3;
705         buf[1] = peri;
706
707         PL330_DBGCMD_DUMP(SZ_DMAFLUSHP, "\tDMAFLUSHP %u\n", peri >> 3);
708
709         return SZ_DMAFLUSHP;
710 }
711
712 static inline u32 _emit_LD(unsigned dry_run, u8 buf[],  enum pl330_cond cond)
713 {
714         if (dry_run)
715                 return SZ_DMALD;
716
717         buf[0] = CMD_DMALD;
718
719         if (cond == SINGLE)
720                 buf[0] |= (0 << 1) | (1 << 0);
721         else if (cond == BURST)
722                 buf[0] |= (1 << 1) | (1 << 0);
723
724         PL330_DBGCMD_DUMP(SZ_DMALD, "\tDMALD%c\n",
725                 cond == SINGLE ? 'S' : (cond == BURST ? 'B' : 'A'));
726
727         return SZ_DMALD;
728 }
729
730 static inline u32 _emit_LDP(unsigned dry_run, u8 buf[],
731                 enum pl330_cond cond, u8 peri)
732 {
733         if (dry_run)
734                 return SZ_DMALDP;
735
736         buf[0] = CMD_DMALDP;
737
738         if (cond == BURST)
739                 buf[0] |= (1 << 1);
740
741         peri &= 0x1f;
742         peri <<= 3;
743         buf[1] = peri;
744
745         PL330_DBGCMD_DUMP(SZ_DMALDP, "\tDMALDP%c %u\n",
746                 cond == SINGLE ? 'S' : 'B', peri >> 3);
747
748         return SZ_DMALDP;
749 }
750
751 static inline u32 _emit_LP(unsigned dry_run, u8 buf[],
752                 unsigned loop, u8 cnt)
753 {
754         if (dry_run)
755                 return SZ_DMALP;
756
757         buf[0] = CMD_DMALP;
758
759         if (loop)
760                 buf[0] |= (1 << 1);
761
762         cnt--; /* DMAC increments by 1 internally */
763         buf[1] = cnt;
764
765         PL330_DBGCMD_DUMP(SZ_DMALP, "\tDMALP_%c %u\n", loop ? '1' : '0', cnt);
766
767         return SZ_DMALP;
768 }
769
770 struct _arg_LPEND {
771         enum pl330_cond cond;
772         bool forever;
773         unsigned loop;
774         u8 bjump;
775 };
776
777 static inline u32 _emit_LPEND(unsigned dry_run, u8 buf[],
778                 const struct _arg_LPEND *arg)
779 {
780         enum pl330_cond cond = arg->cond;
781         bool forever = arg->forever;
782         unsigned loop = arg->loop;
783         u8 bjump = arg->bjump;
784
785         if (dry_run)
786                 return SZ_DMALPEND;
787
788         buf[0] = CMD_DMALPEND;
789
790         if (loop)
791                 buf[0] |= (1 << 2);
792
793         if (!forever)
794                 buf[0] |= (1 << 4);
795
796         if (cond == SINGLE)
797                 buf[0] |= (0 << 1) | (1 << 0);
798         else if (cond == BURST)
799                 buf[0] |= (1 << 1) | (1 << 0);
800
801         buf[1] = bjump;
802
803         PL330_DBGCMD_DUMP(SZ_DMALPEND, "\tDMALP%s%c_%c bjmpto_%x\n",
804                         forever ? "FE" : "END",
805                         cond == SINGLE ? 'S' : (cond == BURST ? 'B' : 'A'),
806                         loop ? '1' : '0',
807                         bjump);
808
809         return SZ_DMALPEND;
810 }
811
812 static inline u32 _emit_KILL(unsigned dry_run, u8 buf[])
813 {
814         if (dry_run)
815                 return SZ_DMAKILL;
816
817         buf[0] = CMD_DMAKILL;
818
819         return SZ_DMAKILL;
820 }
821
822 static inline u32 _emit_MOV(unsigned dry_run, u8 buf[],
823                 enum dmamov_dst dst, u32 val)
824 {
825         if (dry_run)
826                 return SZ_DMAMOV;
827
828         buf[0] = CMD_DMAMOV;
829         buf[1] = dst;
830         *((u32 *)&buf[2]) = val;
831
832         PL330_DBGCMD_DUMP(SZ_DMAMOV, "\tDMAMOV %s 0x%x\n",
833                 dst == SAR ? "SAR" : (dst == DAR ? "DAR" : "CCR"), val);
834
835         return SZ_DMAMOV;
836 }
837
838 static inline u32 _emit_NOP(unsigned dry_run, u8 buf[])
839 {
840         if (dry_run)
841                 return SZ_DMANOP;
842
843         buf[0] = CMD_DMANOP;
844
845         PL330_DBGCMD_DUMP(SZ_DMANOP, "\tDMANOP\n");
846
847         return SZ_DMANOP;
848 }
849
850 static inline u32 _emit_RMB(unsigned dry_run, u8 buf[])
851 {
852         if (dry_run)
853                 return SZ_DMARMB;
854
855         buf[0] = CMD_DMARMB;
856
857         PL330_DBGCMD_DUMP(SZ_DMARMB, "\tDMARMB\n");
858
859         return SZ_DMARMB;
860 }
861
862 static inline u32 _emit_SEV(unsigned dry_run, u8 buf[], u8 ev)
863 {
864         if (dry_run)
865                 return SZ_DMASEV;
866
867         buf[0] = CMD_DMASEV;
868
869         ev &= 0x1f;
870         ev <<= 3;
871         buf[1] = ev;
872
873         PL330_DBGCMD_DUMP(SZ_DMASEV, "\tDMASEV %u\n", ev >> 3);
874
875         return SZ_DMASEV;
876 }
877
878 static inline u32 _emit_ST(unsigned dry_run, u8 buf[], enum pl330_cond cond)
879 {
880         if (dry_run)
881                 return SZ_DMAST;
882
883         buf[0] = CMD_DMAST;
884
885         if (cond == SINGLE)
886                 buf[0] |= (0 << 1) | (1 << 0);
887         else if (cond == BURST)
888                 buf[0] |= (1 << 1) | (1 << 0);
889
890         PL330_DBGCMD_DUMP(SZ_DMAST, "\tDMAST%c\n",
891                 cond == SINGLE ? 'S' : (cond == BURST ? 'B' : 'A'));
892
893         return SZ_DMAST;
894 }
895
896 static inline u32 _emit_STP(unsigned dry_run, u8 buf[],
897                 enum pl330_cond cond, u8 peri)
898 {
899         if (dry_run)
900                 return SZ_DMASTP;
901
902         buf[0] = CMD_DMASTP;
903
904         if (cond == BURST)
905                 buf[0] |= (1 << 1);
906
907         peri &= 0x1f;
908         peri <<= 3;
909         buf[1] = peri;
910
911         PL330_DBGCMD_DUMP(SZ_DMASTP, "\tDMASTP%c %u\n",
912                 cond == SINGLE ? 'S' : 'B', peri >> 3);
913
914         return SZ_DMASTP;
915 }
916
917 static inline u32 _emit_STZ(unsigned dry_run, u8 buf[])
918 {
919         if (dry_run)
920                 return SZ_DMASTZ;
921
922         buf[0] = CMD_DMASTZ;
923
924         PL330_DBGCMD_DUMP(SZ_DMASTZ, "\tDMASTZ\n");
925
926         return SZ_DMASTZ;
927 }
928
929 static inline u32 _emit_WFE(unsigned dry_run, u8 buf[], u8 ev,
930                 unsigned invalidate)
931 {
932         if (dry_run)
933                 return SZ_DMAWFE;
934
935         buf[0] = CMD_DMAWFE;
936
937         ev &= 0x1f;
938         ev <<= 3;
939         buf[1] = ev;
940
941         if (invalidate)
942                 buf[1] |= (1 << 1);
943
944         PL330_DBGCMD_DUMP(SZ_DMAWFE, "\tDMAWFE %u%s\n",
945                 ev >> 3, invalidate ? ", I" : "");
946
947         return SZ_DMAWFE;
948 }
949
950 static inline u32 _emit_WFP(unsigned dry_run, u8 buf[],
951                 enum pl330_cond cond, u8 peri)
952 {
953         if (dry_run)
954                 return SZ_DMAWFP;
955
956         buf[0] = CMD_DMAWFP;
957
958         if (cond == SINGLE)
959                 buf[0] |= (0 << 1) | (0 << 0);
960         else if (cond == BURST)
961                 buf[0] |= (1 << 1) | (0 << 0);
962         else
963                 buf[0] |= (0 << 1) | (1 << 0);
964
965         peri &= 0x1f;
966         peri <<= 3;
967         buf[1] = peri;
968
969         PL330_DBGCMD_DUMP(SZ_DMAWFP, "\tDMAWFP%c %u\n",
970                 cond == SINGLE ? 'S' : (cond == BURST ? 'B' : 'P'), peri >> 3);
971
972         return SZ_DMAWFP;
973 }
974
975 static inline u32 _emit_WMB(unsigned dry_run, u8 buf[])
976 {
977         if (dry_run)
978                 return SZ_DMAWMB;
979
980         buf[0] = CMD_DMAWMB;
981
982         PL330_DBGCMD_DUMP(SZ_DMAWMB, "\tDMAWMB\n");
983
984         return SZ_DMAWMB;
985 }
986
987 struct _arg_GO {
988         u8 chan;
989         u32 addr;
990         unsigned ns;
991 };
992
993 static inline u32 _emit_GO(unsigned dry_run, u8 buf[],
994                 const struct _arg_GO *arg)
995 {
996         u8 chan = arg->chan;
997         u32 addr = arg->addr;
998         unsigned ns = arg->ns;
999
1000         if (dry_run)
1001                 return SZ_DMAGO;
1002
1003         buf[0] = CMD_DMAGO;
1004         buf[0] |= (ns << 1);
1005
1006         buf[1] = chan & 0x7;
1007
1008         *((u32 *)&buf[2]) = addr;
1009
1010         return SZ_DMAGO;
1011 }
1012
1013 #define msecs_to_loops(t) (loops_per_jiffy / 1000 * HZ * t)
1014
1015 /* Returns Time-Out */
1016 static bool _until_dmac_idle(struct pl330_thread *thrd)
1017 {
1018         void __iomem *regs = thrd->dmac->pinfo->base;
1019         unsigned long loops = msecs_to_loops(5);
1020
1021         do {
1022                 /* Until Manager is Idle */
1023                 if (!(readl(regs + DBGSTATUS) & DBG_BUSY))
1024                         break;
1025
1026                 cpu_relax();
1027         } while (--loops);
1028
1029         if (!loops)
1030                 return true;
1031
1032         return false;
1033 }
1034
1035 static inline void _execute_DBGINSN(struct pl330_thread *thrd,
1036                 u8 insn[], bool as_manager)
1037 {
1038         void __iomem *regs = thrd->dmac->pinfo->base;
1039         u32 val;
1040
1041         val = (insn[0] << 16) | (insn[1] << 24);
1042         if (!as_manager) {
1043                 val |= (1 << 0);
1044                 val |= (thrd->id << 8); /* Channel Number */
1045         }
1046         writel(val, regs + DBGINST0);
1047
1048         val = *((u32 *)&insn[2]);
1049         writel(val, regs + DBGINST1);
1050
1051         /* If timed out due to halted state-machine */
1052         if (_until_dmac_idle(thrd)) {
1053                 dev_err(thrd->dmac->pinfo->dev, "DMAC halted!\n");
1054                 return;
1055         }
1056
1057         /* Get going */
1058         writel(0, regs + DBGCMD);
1059 }
1060
1061 /*
1062  * Mark a _pl330_req as free.
1063  * We do it by writing DMAEND as the first instruction
1064  * because no valid request is going to have DMAEND as
1065  * its first instruction to execute.
1066  */
1067 static void mark_free(struct pl330_thread *thrd, int idx)
1068 {
1069         struct _pl330_req *req = &thrd->req[idx];
1070
1071         _emit_END(0, req->mc_cpu);
1072         req->mc_len = 0;
1073
1074         thrd->req_running = -1;
1075 }
1076
1077 static inline u32 _state(struct pl330_thread *thrd)
1078 {
1079         void __iomem *regs = thrd->dmac->pinfo->base;
1080         u32 val;
1081
1082         if (is_manager(thrd))
1083                 val = readl(regs + DS) & 0xf;
1084         else
1085                 val = readl(regs + CS(thrd->id)) & 0xf;
1086
1087         switch (val) {
1088         case DS_ST_STOP:
1089                 return PL330_STATE_STOPPED;
1090         case DS_ST_EXEC:
1091                 return PL330_STATE_EXECUTING;
1092         case DS_ST_CMISS:
1093                 return PL330_STATE_CACHEMISS;
1094         case DS_ST_UPDTPC:
1095                 return PL330_STATE_UPDTPC;
1096         case DS_ST_WFE:
1097                 return PL330_STATE_WFE;
1098         case DS_ST_FAULT:
1099                 return PL330_STATE_FAULTING;
1100         case DS_ST_ATBRR:
1101                 if (is_manager(thrd))
1102                         return PL330_STATE_INVALID;
1103                 else
1104                         return PL330_STATE_ATBARRIER;
1105         case DS_ST_QBUSY:
1106                 if (is_manager(thrd))
1107                         return PL330_STATE_INVALID;
1108                 else
1109                         return PL330_STATE_QUEUEBUSY;
1110         case DS_ST_WFP:
1111                 if (is_manager(thrd))
1112                         return PL330_STATE_INVALID;
1113                 else
1114                         return PL330_STATE_WFP;
1115         case DS_ST_KILL:
1116                 if (is_manager(thrd))
1117                         return PL330_STATE_INVALID;
1118                 else
1119                         return PL330_STATE_KILLING;
1120         case DS_ST_CMPLT:
1121                 if (is_manager(thrd))
1122                         return PL330_STATE_INVALID;
1123                 else
1124                         return PL330_STATE_COMPLETING;
1125         case DS_ST_FLTCMP:
1126                 if (is_manager(thrd))
1127                         return PL330_STATE_INVALID;
1128                 else
1129                         return PL330_STATE_FAULT_COMPLETING;
1130         default:
1131                 return PL330_STATE_INVALID;
1132         }
1133 }
1134
1135 static void _stop(struct pl330_thread *thrd)
1136 {
1137         void __iomem *regs = thrd->dmac->pinfo->base;
1138         u8 insn[6] = {0, 0, 0, 0, 0, 0};
1139
1140         if (_state(thrd) == PL330_STATE_FAULT_COMPLETING)
1141                 UNTIL(thrd, PL330_STATE_FAULTING | PL330_STATE_KILLING);
1142
1143         /* Return if nothing needs to be done */
1144         if (_state(thrd) == PL330_STATE_COMPLETING
1145                   || _state(thrd) == PL330_STATE_KILLING
1146                   || _state(thrd) == PL330_STATE_STOPPED)
1147                 return;
1148
1149         _emit_KILL(0, insn);
1150
1151         /* Stop generating interrupts for SEV */
1152         writel(readl(regs + INTEN) & ~(1 << thrd->ev), regs + INTEN);
1153
1154         _execute_DBGINSN(thrd, insn, is_manager(thrd));
1155 }
1156
1157 /* Start doing req 'idx' of thread 'thrd' */
1158 static bool _trigger(struct pl330_thread *thrd)
1159 {
1160         void __iomem *regs = thrd->dmac->pinfo->base;
1161         struct _pl330_req *req;
1162         struct pl330_req *r;
1163         struct _arg_GO go;
1164         unsigned ns;
1165         u8 insn[6] = {0, 0, 0, 0, 0, 0};
1166         int idx;
1167
1168         /* Return if already ACTIVE */
1169         if (_state(thrd) != PL330_STATE_STOPPED)
1170                 return true;
1171
1172         idx = 1 - thrd->lstenq;
1173         if (!IS_FREE(&thrd->req[idx]))
1174                 req = &thrd->req[idx];
1175         else {
1176                 idx = thrd->lstenq;
1177                 if (!IS_FREE(&thrd->req[idx]))
1178                         req = &thrd->req[idx];
1179                 else
1180                         req = NULL;
1181         }
1182
1183         /* Return if no request */
1184         if (!req || !req->r)
1185                 return true;
1186
1187         r = req->r;
1188
1189         if (r->cfg)
1190                 ns = r->cfg->nonsecure ? 1 : 0;
1191         else if (readl(regs + CS(thrd->id)) & CS_CNS)
1192                 ns = 1;
1193         else
1194                 ns = 0;
1195
1196         /* See 'Abort Sources' point-4 at Page 2-25 */
1197         if (_manager_ns(thrd) && !ns)
1198                 dev_info(thrd->dmac->pinfo->dev, "%s:%d Recipe for ABORT!\n",
1199                         __func__, __LINE__);
1200
1201         go.chan = thrd->id;
1202         go.addr = req->mc_bus;
1203         go.ns = ns;
1204         _emit_GO(0, insn, &go);
1205
1206         /* Set to generate interrupts for SEV */
1207         writel(readl(regs + INTEN) | (1 << thrd->ev), regs + INTEN);
1208
1209         /* Only manager can execute GO */
1210         _execute_DBGINSN(thrd, insn, true);
1211
1212         thrd->req_running = idx;
1213
1214         return true;
1215 }
1216
1217 static bool _start(struct pl330_thread *thrd)
1218 {
1219         switch (_state(thrd)) {
1220         case PL330_STATE_FAULT_COMPLETING:
1221                 UNTIL(thrd, PL330_STATE_FAULTING | PL330_STATE_KILLING);
1222
1223                 if (_state(thrd) == PL330_STATE_KILLING)
1224                         UNTIL(thrd, PL330_STATE_STOPPED)
1225
1226         case PL330_STATE_FAULTING:
1227                 _stop(thrd);
1228
1229         case PL330_STATE_KILLING:
1230         case PL330_STATE_COMPLETING:
1231                 UNTIL(thrd, PL330_STATE_STOPPED)
1232
1233         case PL330_STATE_STOPPED:
1234                 return _trigger(thrd);
1235
1236         case PL330_STATE_WFP:
1237         case PL330_STATE_QUEUEBUSY:
1238         case PL330_STATE_ATBARRIER:
1239         case PL330_STATE_UPDTPC:
1240         case PL330_STATE_CACHEMISS:
1241         case PL330_STATE_EXECUTING:
1242                 return true;
1243
1244         case PL330_STATE_WFE: /* For RESUME, nothing yet */
1245         default:
1246                 return false;
1247         }
1248 }
1249
1250 static inline int _ldst_memtomem(unsigned dry_run, u8 buf[],
1251                 const struct _xfer_spec *pxs, int cyc)
1252 {
1253         int off = 0;
1254         struct pl330_config *pcfg = pxs->r->cfg->pcfg;
1255
1256         /* check lock-up free version */
1257         if (get_revision(pcfg->periph_id) >= PERIPH_REV_R1P0) {
1258                 while (cyc--) {
1259                         off += _emit_LD(dry_run, &buf[off], ALWAYS);
1260                         off += _emit_ST(dry_run, &buf[off], ALWAYS);
1261                 }
1262         } else {
1263                 while (cyc--) {
1264                         off += _emit_LD(dry_run, &buf[off], ALWAYS);
1265                         off += _emit_RMB(dry_run, &buf[off]);
1266                         off += _emit_ST(dry_run, &buf[off], ALWAYS);
1267                         off += _emit_WMB(dry_run, &buf[off]);
1268                 }
1269         }
1270
1271         return off;
1272 }
1273
1274 static inline int _ldst_devtomem(unsigned dry_run, u8 buf[],
1275                 const struct _xfer_spec *pxs, int cyc)
1276 {
1277         int off = 0;
1278
1279         while (cyc--) {
1280                 off += _emit_WFP(dry_run, &buf[off], SINGLE, pxs->r->peri);
1281                 off += _emit_LDP(dry_run, &buf[off], SINGLE, pxs->r->peri);
1282                 off += _emit_ST(dry_run, &buf[off], ALWAYS);
1283                 off += _emit_FLUSHP(dry_run, &buf[off], pxs->r->peri);
1284         }
1285
1286         return off;
1287 }
1288
1289 static inline int _ldst_memtodev(unsigned dry_run, u8 buf[],
1290                 const struct _xfer_spec *pxs, int cyc)
1291 {
1292         int off = 0;
1293
1294         while (cyc--) {
1295                 off += _emit_WFP(dry_run, &buf[off], SINGLE, pxs->r->peri);
1296                 off += _emit_LD(dry_run, &buf[off], ALWAYS);
1297                 off += _emit_STP(dry_run, &buf[off], SINGLE, pxs->r->peri);
1298                 off += _emit_FLUSHP(dry_run, &buf[off], pxs->r->peri);
1299         }
1300
1301         return off;
1302 }
1303
1304 static int _bursts(unsigned dry_run, u8 buf[],
1305                 const struct _xfer_spec *pxs, int cyc)
1306 {
1307         int off = 0;
1308
1309         switch (pxs->r->rqtype) {
1310         case MEMTODEV:
1311                 off += _ldst_memtodev(dry_run, &buf[off], pxs, cyc);
1312                 break;
1313         case DEVTOMEM:
1314                 off += _ldst_devtomem(dry_run, &buf[off], pxs, cyc);
1315                 break;
1316         case MEMTOMEM:
1317                 off += _ldst_memtomem(dry_run, &buf[off], pxs, cyc);
1318                 break;
1319         default:
1320                 off += 0x40000000; /* Scare off the Client */
1321                 break;
1322         }
1323
1324         return off;
1325 }
1326
1327 /* Returns bytes consumed and updates bursts */
1328 static inline int _loop(unsigned dry_run, u8 buf[],
1329                 unsigned long *bursts, const struct _xfer_spec *pxs)
1330 {
1331         int cyc, cycmax, szlp, szlpend, szbrst, off;
1332         unsigned lcnt0, lcnt1, ljmp0, ljmp1;
1333         struct _arg_LPEND lpend;
1334
1335         /* Max iterations possible in DMALP is 256 */
1336         if (*bursts >= 256*256) {
1337                 lcnt1 = 256;
1338                 lcnt0 = 256;
1339                 cyc = *bursts / lcnt1 / lcnt0;
1340         } else if (*bursts > 256) {
1341                 lcnt1 = 256;
1342                 lcnt0 = *bursts / lcnt1;
1343                 cyc = 1;
1344         } else {
1345                 lcnt1 = *bursts;
1346                 lcnt0 = 0;
1347                 cyc = 1;
1348         }
1349
1350         szlp = _emit_LP(1, buf, 0, 0);
1351         szbrst = _bursts(1, buf, pxs, 1);
1352
1353         lpend.cond = ALWAYS;
1354         lpend.forever = false;
1355         lpend.loop = 0;
1356         lpend.bjump = 0;
1357         szlpend = _emit_LPEND(1, buf, &lpend);
1358
1359         if (lcnt0) {
1360                 szlp *= 2;
1361                 szlpend *= 2;
1362         }
1363
1364         /*
1365          * Max bursts that we can unroll due to limit on the
1366          * size of backward jump that can be encoded in DMALPEND
1367          * which is 8-bits and hence 255
1368          */
1369         cycmax = (255 - (szlp + szlpend)) / szbrst;
1370
1371         cyc = (cycmax < cyc) ? cycmax : cyc;
1372
1373         off = 0;
1374
1375         if (lcnt0) {
1376                 off += _emit_LP(dry_run, &buf[off], 0, lcnt0);
1377                 ljmp0 = off;
1378         }
1379
1380         off += _emit_LP(dry_run, &buf[off], 1, lcnt1);
1381         ljmp1 = off;
1382
1383         off += _bursts(dry_run, &buf[off], pxs, cyc);
1384
1385         lpend.cond = ALWAYS;
1386         lpend.forever = false;
1387         lpend.loop = 1;
1388         lpend.bjump = off - ljmp1;
1389         off += _emit_LPEND(dry_run, &buf[off], &lpend);
1390
1391         if (lcnt0) {
1392                 lpend.cond = ALWAYS;
1393                 lpend.forever = false;
1394                 lpend.loop = 0;
1395                 lpend.bjump = off - ljmp0;
1396                 off += _emit_LPEND(dry_run, &buf[off], &lpend);
1397         }
1398
1399         *bursts = lcnt1 * cyc;
1400         if (lcnt0)
1401                 *bursts *= lcnt0;
1402
1403         return off;
1404 }
1405
1406 static inline int _setup_loops(unsigned dry_run, u8 buf[],
1407                 const struct _xfer_spec *pxs)
1408 {
1409         struct pl330_xfer *x = pxs->x;
1410         u32 ccr = pxs->ccr;
1411         unsigned long c, bursts = BYTE_TO_BURST(x->bytes, ccr);
1412         int off = 0;
1413
1414         while (bursts) {
1415                 c = bursts;
1416                 off += _loop(dry_run, &buf[off], &c, pxs);
1417                 bursts -= c;
1418         }
1419
1420         return off;
1421 }
1422
1423 static inline int _setup_xfer(unsigned dry_run, u8 buf[],
1424                 const struct _xfer_spec *pxs)
1425 {
1426         struct pl330_xfer *x = pxs->x;
1427         int off = 0;
1428
1429         /* DMAMOV SAR, x->src_addr */
1430         off += _emit_MOV(dry_run, &buf[off], SAR, x->src_addr);
1431         /* DMAMOV DAR, x->dst_addr */
1432         off += _emit_MOV(dry_run, &buf[off], DAR, x->dst_addr);
1433
1434         /* Setup Loop(s) */
1435         off += _setup_loops(dry_run, &buf[off], pxs);
1436
1437         return off;
1438 }
1439
1440 /*
1441  * A req is a sequence of one or more xfer units.
1442  * Returns the number of bytes taken to setup the MC for the req.
1443  */
1444 static int _setup_req(unsigned dry_run, struct pl330_thread *thrd,
1445                 unsigned index, struct _xfer_spec *pxs)
1446 {
1447         struct _pl330_req *req = &thrd->req[index];
1448         struct pl330_xfer *x;
1449         u8 *buf = req->mc_cpu;
1450         int off = 0;
1451
1452         PL330_DBGMC_START(req->mc_bus);
1453
1454         /* DMAMOV CCR, ccr */
1455         off += _emit_MOV(dry_run, &buf[off], CCR, pxs->ccr);
1456
1457         x = pxs->r->x;
1458         do {
1459                 /* Error if xfer length is not aligned at burst size */
1460                 if (x->bytes % (BRST_SIZE(pxs->ccr) * BRST_LEN(pxs->ccr)))
1461                         return -EINVAL;
1462
1463                 pxs->x = x;
1464                 off += _setup_xfer(dry_run, &buf[off], pxs);
1465
1466                 x = x->next;
1467         } while (x);
1468
1469         /* DMASEV peripheral/event */
1470         off += _emit_SEV(dry_run, &buf[off], thrd->ev);
1471         /* DMAEND */
1472         off += _emit_END(dry_run, &buf[off]);
1473
1474         return off;
1475 }
1476
1477 static inline u32 _prepare_ccr(const struct pl330_reqcfg *rqc)
1478 {
1479         u32 ccr = 0;
1480
1481         if (rqc->src_inc)
1482                 ccr |= CC_SRCINC;
1483
1484         if (rqc->dst_inc)
1485                 ccr |= CC_DSTINC;
1486
1487         /* We set same protection levels for Src and DST for now */
1488         if (rqc->privileged)
1489                 ccr |= CC_SRCPRI | CC_DSTPRI;
1490         if (rqc->nonsecure)
1491                 ccr |= CC_SRCNS | CC_DSTNS;
1492         if (rqc->insnaccess)
1493                 ccr |= CC_SRCIA | CC_DSTIA;
1494
1495         ccr |= (((rqc->brst_len - 1) & 0xf) << CC_SRCBRSTLEN_SHFT);
1496         ccr |= (((rqc->brst_len - 1) & 0xf) << CC_DSTBRSTLEN_SHFT);
1497
1498         ccr |= (rqc->brst_size << CC_SRCBRSTSIZE_SHFT);
1499         ccr |= (rqc->brst_size << CC_DSTBRSTSIZE_SHFT);
1500
1501         ccr |= (rqc->scctl << CC_SRCCCTRL_SHFT);
1502         ccr |= (rqc->dcctl << CC_DSTCCTRL_SHFT);
1503
1504         ccr |= (rqc->swap << CC_SWAP_SHFT);
1505
1506         return ccr;
1507 }
1508
1509 static inline bool _is_valid(u32 ccr)
1510 {
1511         enum pl330_dstcachectrl dcctl;
1512         enum pl330_srccachectrl scctl;
1513
1514         dcctl = (ccr >> CC_DSTCCTRL_SHFT) & CC_DRCCCTRL_MASK;
1515         scctl = (ccr >> CC_SRCCCTRL_SHFT) & CC_SRCCCTRL_MASK;
1516
1517         if (dcctl == DINVALID1 || dcctl == DINVALID2
1518                         || scctl == SINVALID1 || scctl == SINVALID2)
1519                 return false;
1520         else
1521                 return true;
1522 }
1523
1524 /*
1525  * Submit a list of xfers after which the client wants notification.
1526  * Client is not notified after each xfer unit, just once after all
1527  * xfer units are done or some error occurs.
1528  */
1529 static int pl330_submit_req(void *ch_id, struct pl330_req *r)
1530 {
1531         struct pl330_thread *thrd = ch_id;
1532         struct pl330_dmac *pl330;
1533         struct pl330_info *pi;
1534         struct _xfer_spec xs;
1535         unsigned long flags;
1536         void __iomem *regs;
1537         unsigned idx;
1538         u32 ccr;
1539         int ret = 0;
1540
1541         /* No Req or Unacquired Channel or DMAC */
1542         if (!r || !thrd || thrd->free)
1543                 return -EINVAL;
1544
1545         pl330 = thrd->dmac;
1546         pi = pl330->pinfo;
1547         regs = pi->base;
1548
1549         if (pl330->state == DYING
1550                 || pl330->dmac_tbd.reset_chan & (1 << thrd->id)) {
1551                 dev_info(thrd->dmac->pinfo->dev, "%s:%d\n",
1552                         __func__, __LINE__);
1553                 return -EAGAIN;
1554         }
1555
1556         /* If request for non-existing peripheral */
1557         if (r->rqtype != MEMTOMEM && r->peri >= pi->pcfg.num_peri) {
1558                 dev_info(thrd->dmac->pinfo->dev,
1559                                 "%s:%d Invalid peripheral(%u)!\n",
1560                                 __func__, __LINE__, r->peri);
1561                 return -EINVAL;
1562         }
1563
1564         spin_lock_irqsave(&pl330->lock, flags);
1565
1566         if (_queue_full(thrd)) {
1567                 ret = -EAGAIN;
1568                 goto xfer_exit;
1569         }
1570
1571         /* Prefer Secure Channel */
1572         if (!_manager_ns(thrd))
1573                 r->cfg->nonsecure = 0;
1574         else
1575                 r->cfg->nonsecure = 1;
1576
1577         /* Use last settings, if not provided */
1578         if (r->cfg)
1579                 ccr = _prepare_ccr(r->cfg);
1580         else
1581                 ccr = readl(regs + CC(thrd->id));
1582
1583         /* If this req doesn't have valid xfer settings */
1584         if (!_is_valid(ccr)) {
1585                 ret = -EINVAL;
1586                 dev_info(thrd->dmac->pinfo->dev, "%s:%d Invalid CCR(%x)!\n",
1587                         __func__, __LINE__, ccr);
1588                 goto xfer_exit;
1589         }
1590
1591         idx = IS_FREE(&thrd->req[0]) ? 0 : 1;
1592
1593         xs.ccr = ccr;
1594         xs.r = r;
1595
1596         /* First dry run to check if req is acceptable */
1597         ret = _setup_req(1, thrd, idx, &xs);
1598         if (ret < 0)
1599                 goto xfer_exit;
1600
1601         if (ret > pi->mcbufsz / 2) {
1602                 dev_info(thrd->dmac->pinfo->dev,
1603                         "%s:%d Trying increasing mcbufsz\n",
1604                                 __func__, __LINE__);
1605                 ret = -ENOMEM;
1606                 goto xfer_exit;
1607         }
1608
1609         /* Hook the request */
1610         thrd->lstenq = idx;
1611         thrd->req[idx].mc_len = _setup_req(0, thrd, idx, &xs);
1612         thrd->req[idx].r = r;
1613
1614         ret = 0;
1615
1616 xfer_exit:
1617         spin_unlock_irqrestore(&pl330->lock, flags);
1618
1619         return ret;
1620 }
1621
1622 static void pl330_dotask(unsigned long data)
1623 {
1624         struct pl330_dmac *pl330 = (struct pl330_dmac *) data;
1625         struct pl330_info *pi = pl330->pinfo;
1626         unsigned long flags;
1627         int i;
1628
1629         spin_lock_irqsave(&pl330->lock, flags);
1630
1631         /* The DMAC itself gone nuts */
1632         if (pl330->dmac_tbd.reset_dmac) {
1633                 pl330->state = DYING;
1634                 /* Reset the manager too */
1635                 pl330->dmac_tbd.reset_mngr = true;
1636                 /* Clear the reset flag */
1637                 pl330->dmac_tbd.reset_dmac = false;
1638         }
1639
1640         if (pl330->dmac_tbd.reset_mngr) {
1641                 _stop(pl330->manager);
1642                 /* Reset all channels */
1643                 pl330->dmac_tbd.reset_chan = (1 << pi->pcfg.num_chan) - 1;
1644                 /* Clear the reset flag */
1645                 pl330->dmac_tbd.reset_mngr = false;
1646         }
1647
1648         for (i = 0; i < pi->pcfg.num_chan; i++) {
1649
1650                 if (pl330->dmac_tbd.reset_chan & (1 << i)) {
1651                         struct pl330_thread *thrd = &pl330->channels[i];
1652                         void __iomem *regs = pi->base;
1653                         enum pl330_op_err err;
1654
1655                         _stop(thrd);
1656
1657                         if (readl(regs + FSC) & (1 << thrd->id))
1658                                 err = PL330_ERR_FAIL;
1659                         else
1660                                 err = PL330_ERR_ABORT;
1661
1662                         spin_unlock_irqrestore(&pl330->lock, flags);
1663
1664                         _callback(thrd->req[1 - thrd->lstenq].r, err);
1665                         _callback(thrd->req[thrd->lstenq].r, err);
1666
1667                         spin_lock_irqsave(&pl330->lock, flags);
1668
1669                         thrd->req[0].r = NULL;
1670                         thrd->req[1].r = NULL;
1671                         mark_free(thrd, 0);
1672                         mark_free(thrd, 1);
1673
1674                         /* Clear the reset flag */
1675                         pl330->dmac_tbd.reset_chan &= ~(1 << i);
1676                 }
1677         }
1678
1679         spin_unlock_irqrestore(&pl330->lock, flags);
1680
1681         return;
1682 }
1683
1684 /* Returns 1 if state was updated, 0 otherwise */
1685 static int pl330_update(const struct pl330_info *pi)
1686 {
1687         struct _pl330_req *rqdone;
1688         struct pl330_dmac *pl330;
1689         unsigned long flags;
1690         void __iomem *regs;
1691         u32 val;
1692         int id, ev, ret = 0;
1693
1694         if (!pi || !pi->pl330_data)
1695                 return 0;
1696
1697         regs = pi->base;
1698         pl330 = pi->pl330_data;
1699
1700         spin_lock_irqsave(&pl330->lock, flags);
1701
1702         val = readl(regs + FSM) & 0x1;
1703         if (val)
1704                 pl330->dmac_tbd.reset_mngr = true;
1705         else
1706                 pl330->dmac_tbd.reset_mngr = false;
1707
1708         val = readl(regs + FSC) & ((1 << pi->pcfg.num_chan) - 1);
1709         pl330->dmac_tbd.reset_chan |= val;
1710         if (val) {
1711                 int i = 0;
1712                 while (i < pi->pcfg.num_chan) {
1713                         if (val & (1 << i)) {
1714                                 dev_info(pi->dev,
1715                                         "Reset Channel-%d\t CS-%x FTC-%x\n",
1716                                                 i, readl(regs + CS(i)),
1717                                                 readl(regs + FTC(i)));
1718                                 _stop(&pl330->channels[i]);
1719                         }
1720                         i++;
1721                 }
1722         }
1723
1724         /* Check which event happened i.e, thread notified */
1725         val = readl(regs + ES);
1726         if (pi->pcfg.num_events < 32
1727                         && val & ~((1 << pi->pcfg.num_events) - 1)) {
1728                 pl330->dmac_tbd.reset_dmac = true;
1729                 dev_err(pi->dev, "%s:%d Unexpected!\n", __func__, __LINE__);
1730                 ret = 1;
1731                 goto updt_exit;
1732         }
1733
1734         for (ev = 0; ev < pi->pcfg.num_events; ev++) {
1735                 if (val & (1 << ev)) { /* Event occurred */
1736                         struct pl330_thread *thrd;
1737                         u32 inten = readl(regs + INTEN);
1738                         int active;
1739
1740                         /* Clear the event */
1741                         if (inten & (1 << ev))
1742                                 writel(1 << ev, regs + INTCLR);
1743
1744                         ret = 1;
1745
1746                         id = pl330->events[ev];
1747
1748                         thrd = &pl330->channels[id];
1749
1750                         active = thrd->req_running;
1751                         if (active == -1) /* Aborted */
1752                                 continue;
1753
1754                         rqdone = &thrd->req[active];
1755                         mark_free(thrd, active);
1756
1757                         /* Get going again ASAP */
1758                         _start(thrd);
1759
1760                         /* For now, just make a list of callbacks to be done */
1761                         list_add_tail(&rqdone->rqd, &pl330->req_done);
1762                 }
1763         }
1764
1765         /* Now that we are in no hurry, do the callbacks */
1766         while (!list_empty(&pl330->req_done)) {
1767                 struct pl330_req *r;
1768
1769                 rqdone = container_of(pl330->req_done.next,
1770                                         struct _pl330_req, rqd);
1771
1772                 list_del_init(&rqdone->rqd);
1773
1774                 /* Detach the req */
1775                 r = rqdone->r;
1776                 rqdone->r = NULL;
1777
1778                 spin_unlock_irqrestore(&pl330->lock, flags);
1779                 _callback(r, PL330_ERR_NONE);
1780                 spin_lock_irqsave(&pl330->lock, flags);
1781         }
1782
1783 updt_exit:
1784         spin_unlock_irqrestore(&pl330->lock, flags);
1785
1786         if (pl330->dmac_tbd.reset_dmac
1787                         || pl330->dmac_tbd.reset_mngr
1788                         || pl330->dmac_tbd.reset_chan) {
1789                 ret = 1;
1790                 tasklet_schedule(&pl330->tasks);
1791         }
1792
1793         return ret;
1794 }
1795
1796 static int pl330_chan_ctrl(void *ch_id, enum pl330_chan_op op)
1797 {
1798         struct pl330_thread *thrd = ch_id;
1799         struct pl330_dmac *pl330;
1800         unsigned long flags;
1801         int ret = 0, active = thrd->req_running;
1802
1803         if (!thrd || thrd->free || thrd->dmac->state == DYING)
1804                 return -EINVAL;
1805
1806         pl330 = thrd->dmac;
1807
1808         spin_lock_irqsave(&pl330->lock, flags);
1809
1810         switch (op) {
1811         case PL330_OP_FLUSH:
1812                 /* Make sure the channel is stopped */
1813                 _stop(thrd);
1814
1815                 thrd->req[0].r = NULL;
1816                 thrd->req[1].r = NULL;
1817                 mark_free(thrd, 0);
1818                 mark_free(thrd, 1);
1819                 break;
1820
1821         case PL330_OP_ABORT:
1822                 /* Make sure the channel is stopped */
1823                 _stop(thrd);
1824
1825                 /* ABORT is only for the active req */
1826                 if (active == -1)
1827                         break;
1828
1829                 thrd->req[active].r = NULL;
1830                 mark_free(thrd, active);
1831
1832                 /* Start the next */
1833         case PL330_OP_START:
1834                 if ((active == -1) && !_start(thrd))
1835                         ret = -EIO;
1836                 break;
1837
1838         default:
1839                 ret = -EINVAL;
1840         }
1841
1842         spin_unlock_irqrestore(&pl330->lock, flags);
1843         return ret;
1844 }
1845
1846 /* Reserve an event */
1847 static inline int _alloc_event(struct pl330_thread *thrd)
1848 {
1849         struct pl330_dmac *pl330 = thrd->dmac;
1850         struct pl330_info *pi = pl330->pinfo;
1851         int ev;
1852
1853         for (ev = 0; ev < pi->pcfg.num_events; ev++)
1854                 if (pl330->events[ev] == -1) {
1855                         pl330->events[ev] = thrd->id;
1856                         return ev;
1857                 }
1858
1859         return -1;
1860 }
1861
1862 static bool _chan_ns(const struct pl330_info *pi, int i)
1863 {
1864         return pi->pcfg.irq_ns & (1 << i);
1865 }
1866
1867 /* Upon success, returns IdentityToken for the
1868  * allocated channel, NULL otherwise.
1869  */
1870 static void *pl330_request_channel(const struct pl330_info *pi)
1871 {
1872         struct pl330_thread *thrd = NULL;
1873         struct pl330_dmac *pl330;
1874         unsigned long flags;
1875         int chans, i;
1876
1877         if (!pi || !pi->pl330_data)
1878                 return NULL;
1879
1880         pl330 = pi->pl330_data;
1881
1882         if (pl330->state == DYING)
1883                 return NULL;
1884
1885         chans = pi->pcfg.num_chan;
1886
1887         spin_lock_irqsave(&pl330->lock, flags);
1888
1889         for (i = 0; i < chans; i++) {
1890                 thrd = &pl330->channels[i];
1891                 if ((thrd->free) && (!_manager_ns(thrd) ||
1892                                         _chan_ns(pi, i))) {
1893                         thrd->ev = _alloc_event(thrd);
1894                         if (thrd->ev >= 0) {
1895                                 thrd->free = false;
1896                                 thrd->lstenq = 1;
1897                                 thrd->req[0].r = NULL;
1898                                 mark_free(thrd, 0);
1899                                 thrd->req[1].r = NULL;
1900                                 mark_free(thrd, 1);
1901                                 break;
1902                         }
1903                 }
1904                 thrd = NULL;
1905         }
1906
1907         spin_unlock_irqrestore(&pl330->lock, flags);
1908
1909         return thrd;
1910 }
1911
1912 /* Release an event */
1913 static inline void _free_event(struct pl330_thread *thrd, int ev)
1914 {
1915         struct pl330_dmac *pl330 = thrd->dmac;
1916         struct pl330_info *pi = pl330->pinfo;
1917
1918         /* If the event is valid and was held by the thread */
1919         if (ev >= 0 && ev < pi->pcfg.num_events
1920                         && pl330->events[ev] == thrd->id)
1921                 pl330->events[ev] = -1;
1922 }
1923
1924 static void pl330_release_channel(void *ch_id)
1925 {
1926         struct pl330_thread *thrd = ch_id;
1927         struct pl330_dmac *pl330;
1928         unsigned long flags;
1929
1930         if (!thrd || thrd->free)
1931                 return;
1932
1933         _stop(thrd);
1934
1935         _callback(thrd->req[1 - thrd->lstenq].r, PL330_ERR_ABORT);
1936         _callback(thrd->req[thrd->lstenq].r, PL330_ERR_ABORT);
1937
1938         pl330 = thrd->dmac;
1939
1940         spin_lock_irqsave(&pl330->lock, flags);
1941         _free_event(thrd, thrd->ev);
1942         thrd->free = true;
1943         spin_unlock_irqrestore(&pl330->lock, flags);
1944 }
1945
1946 /* Initialize the structure for PL330 configuration, that can be used
1947  * by the client driver the make best use of the DMAC
1948  */
1949 static void read_dmac_config(struct pl330_info *pi)
1950 {
1951         void __iomem *regs = pi->base;
1952         u32 val;
1953
1954         val = readl(regs + CRD) >> CRD_DATA_WIDTH_SHIFT;
1955         val &= CRD_DATA_WIDTH_MASK;
1956         pi->pcfg.data_bus_width = 8 * (1 << val);
1957
1958         val = readl(regs + CRD) >> CRD_DATA_BUFF_SHIFT;
1959         val &= CRD_DATA_BUFF_MASK;
1960         pi->pcfg.data_buf_dep = val + 1;
1961
1962         val = readl(regs + CR0) >> CR0_NUM_CHANS_SHIFT;
1963         val &= CR0_NUM_CHANS_MASK;
1964         val += 1;
1965         pi->pcfg.num_chan = val;
1966
1967         val = readl(regs + CR0);
1968         if (val & CR0_PERIPH_REQ_SET) {
1969                 val = (val >> CR0_NUM_PERIPH_SHIFT) & CR0_NUM_PERIPH_MASK;
1970                 val += 1;
1971                 pi->pcfg.num_peri = val;
1972                 pi->pcfg.peri_ns = readl(regs + CR4);
1973         } else {
1974                 pi->pcfg.num_peri = 0;
1975         }
1976
1977         val = readl(regs + CR0);
1978         if (val & CR0_BOOT_MAN_NS)
1979                 pi->pcfg.mode |= DMAC_MODE_NS;
1980         else
1981                 pi->pcfg.mode &= ~DMAC_MODE_NS;
1982
1983         val = readl(regs + CR0) >> CR0_NUM_EVENTS_SHIFT;
1984         val &= CR0_NUM_EVENTS_MASK;
1985         val += 1;
1986         pi->pcfg.num_events = val;
1987
1988         pi->pcfg.irq_ns = readl(regs + CR3);
1989
1990         pi->pcfg.periph_id = get_id(pi, PERIPH_ID);
1991         pi->pcfg.pcell_id = get_id(pi, PCELL_ID);
1992 }
1993
1994 static inline void _reset_thread(struct pl330_thread *thrd)
1995 {
1996         struct pl330_dmac *pl330 = thrd->dmac;
1997         struct pl330_info *pi = pl330->pinfo;
1998
1999         thrd->req[0].mc_cpu = pl330->mcode_cpu
2000                                 + (thrd->id * pi->mcbufsz);
2001         thrd->req[0].mc_bus = pl330->mcode_bus
2002                                 + (thrd->id * pi->mcbufsz);
2003         thrd->req[0].r = NULL;
2004         mark_free(thrd, 0);
2005
2006         thrd->req[1].mc_cpu = thrd->req[0].mc_cpu
2007                                 + pi->mcbufsz / 2;
2008         thrd->req[1].mc_bus = thrd->req[0].mc_bus
2009                                 + pi->mcbufsz / 2;
2010         thrd->req[1].r = NULL;
2011         mark_free(thrd, 1);
2012 }
2013
2014 static int dmac_alloc_threads(struct pl330_dmac *pl330)
2015 {
2016         struct pl330_info *pi = pl330->pinfo;
2017         int chans = pi->pcfg.num_chan;
2018         struct pl330_thread *thrd;
2019         int i;
2020
2021         /* Allocate 1 Manager and 'chans' Channel threads */
2022         pl330->channels = kzalloc((1 + chans) * sizeof(*thrd),
2023                                         GFP_KERNEL);
2024         if (!pl330->channels)
2025                 return -ENOMEM;
2026
2027         /* Init Channel threads */
2028         for (i = 0; i < chans; i++) {
2029                 thrd = &pl330->channels[i];
2030                 thrd->id = i;
2031                 thrd->dmac = pl330;
2032                 _reset_thread(thrd);
2033                 thrd->free = true;
2034         }
2035
2036         /* MANAGER is indexed at the end */
2037         thrd = &pl330->channels[chans];
2038         thrd->id = chans;
2039         thrd->dmac = pl330;
2040         thrd->free = false;
2041         pl330->manager = thrd;
2042
2043         return 0;
2044 }
2045
2046 static int dmac_alloc_resources(struct pl330_dmac *pl330)
2047 {
2048         struct pl330_info *pi = pl330->pinfo;
2049         int chans = pi->pcfg.num_chan;
2050         int ret;
2051
2052         /*
2053          * Alloc MicroCode buffer for 'chans' Channel threads.
2054          * A channel's buffer offset is (Channel_Id * MCODE_BUFF_PERCHAN)
2055          */
2056         pl330->mcode_cpu = dma_alloc_coherent(pi->dev,
2057                                 chans * pi->mcbufsz,
2058                                 &pl330->mcode_bus, GFP_KERNEL);
2059         if (!pl330->mcode_cpu) {
2060                 dev_err(pi->dev, "%s:%d Can't allocate memory!\n",
2061                         __func__, __LINE__);
2062                 return -ENOMEM;
2063         }
2064
2065         ret = dmac_alloc_threads(pl330);
2066         if (ret) {
2067                 dev_err(pi->dev, "%s:%d Can't to create channels for DMAC!\n",
2068                         __func__, __LINE__);
2069                 dma_free_coherent(pi->dev,
2070                                 chans * pi->mcbufsz,
2071                                 pl330->mcode_cpu, pl330->mcode_bus);
2072                 return ret;
2073         }
2074
2075         return 0;
2076 }
2077
2078 static int pl330_add(struct pl330_info *pi)
2079 {
2080         struct pl330_dmac *pl330;
2081         void __iomem *regs;
2082         int i, ret;
2083
2084         if (!pi || !pi->dev)
2085                 return -EINVAL;
2086
2087         /* If already added */
2088         if (pi->pl330_data)
2089                 return -EINVAL;
2090
2091         /*
2092          * If the SoC can perform reset on the DMAC, then do it
2093          * before reading its configuration.
2094          */
2095         if (pi->dmac_reset)
2096                 pi->dmac_reset(pi);
2097
2098         regs = pi->base;
2099
2100         /* Check if we can handle this DMAC */
2101         if ((get_id(pi, PERIPH_ID) & 0xfffff) != PERIPH_ID_VAL
2102            || get_id(pi, PCELL_ID) != PCELL_ID_VAL) {
2103                 dev_err(pi->dev, "PERIPH_ID 0x%x, PCELL_ID 0x%x !\n",
2104                         get_id(pi, PERIPH_ID), get_id(pi, PCELL_ID));
2105                 return -EINVAL;
2106         }
2107
2108         /* Read the configuration of the DMAC */
2109         read_dmac_config(pi);
2110
2111         if (pi->pcfg.num_events == 0) {
2112                 dev_err(pi->dev, "%s:%d Can't work without events!\n",
2113                         __func__, __LINE__);
2114                 return -EINVAL;
2115         }
2116
2117         pl330 = kzalloc(sizeof(*pl330), GFP_KERNEL);
2118         if (!pl330) {
2119                 dev_err(pi->dev, "%s:%d Can't allocate memory!\n",
2120                         __func__, __LINE__);
2121                 return -ENOMEM;
2122         }
2123
2124         /* Assign the info structure and private data */
2125         pl330->pinfo = pi;
2126         pi->pl330_data = pl330;
2127
2128         spin_lock_init(&pl330->lock);
2129
2130         INIT_LIST_HEAD(&pl330->req_done);
2131
2132         /* Use default MC buffer size if not provided */
2133         if (!pi->mcbufsz)
2134                 pi->mcbufsz = MCODE_BUFF_PER_REQ * 2;
2135
2136         /* Mark all events as free */
2137         for (i = 0; i < pi->pcfg.num_events; i++)
2138                 pl330->events[i] = -1;
2139
2140         /* Allocate resources needed by the DMAC */
2141         ret = dmac_alloc_resources(pl330);
2142         if (ret) {
2143                 dev_err(pi->dev, "Unable to create channels for DMAC\n");
2144                 kfree(pl330);
2145                 return ret;
2146         }
2147
2148         tasklet_init(&pl330->tasks, pl330_dotask, (unsigned long) pl330);
2149
2150         pl330->state = INIT;
2151
2152         return 0;
2153 }
2154
2155 static int dmac_free_threads(struct pl330_dmac *pl330)
2156 {
2157         struct pl330_info *pi = pl330->pinfo;
2158         int chans = pi->pcfg.num_chan;
2159         struct pl330_thread *thrd;
2160         int i;
2161
2162         /* Release Channel threads */
2163         for (i = 0; i < chans; i++) {
2164                 thrd = &pl330->channels[i];
2165                 pl330_release_channel((void *)thrd);
2166         }
2167
2168         /* Free memory */
2169         kfree(pl330->channels);
2170
2171         return 0;
2172 }
2173
2174 static void dmac_free_resources(struct pl330_dmac *pl330)
2175 {
2176         struct pl330_info *pi = pl330->pinfo;
2177         int chans = pi->pcfg.num_chan;
2178
2179         dmac_free_threads(pl330);
2180
2181         dma_free_coherent(pi->dev, chans * pi->mcbufsz,
2182                                 pl330->mcode_cpu, pl330->mcode_bus);
2183 }
2184
2185 static void pl330_del(struct pl330_info *pi)
2186 {
2187         struct pl330_dmac *pl330;
2188
2189         if (!pi || !pi->pl330_data)
2190                 return;
2191
2192         pl330 = pi->pl330_data;
2193
2194         pl330->state = UNINIT;
2195
2196         tasklet_kill(&pl330->tasks);
2197
2198         /* Free DMAC resources */
2199         dmac_free_resources(pl330);
2200
2201         kfree(pl330);
2202         pi->pl330_data = NULL;
2203 }
2204
2205 /* forward declaration */
2206 static struct amba_driver pl330_driver;
2207
2208 static inline struct dma_pl330_chan *
2209 to_pchan(struct dma_chan *ch)
2210 {
2211         if (!ch)
2212                 return NULL;
2213
2214         return container_of(ch, struct dma_pl330_chan, chan);
2215 }
2216
2217 static inline struct dma_pl330_desc *
2218 to_desc(struct dma_async_tx_descriptor *tx)
2219 {
2220         return container_of(tx, struct dma_pl330_desc, txd);
2221 }
2222
2223 static inline void free_desc_list(struct list_head *list)
2224 {
2225         struct dma_pl330_dmac *pdmac;
2226         struct dma_pl330_desc *desc;
2227         struct dma_pl330_chan *pch;
2228         unsigned long flags;
2229
2230         if (list_empty(list))
2231                 return;
2232
2233         /* Finish off the work list */
2234         list_for_each_entry(desc, list, node) {
2235                 dma_async_tx_callback callback;
2236                 void *param;
2237
2238                 /* All desc in a list belong to same channel */
2239                 pch = desc->pchan;
2240                 callback = desc->txd.callback;
2241                 param = desc->txd.callback_param;
2242
2243                 if (callback)
2244                         callback(param);
2245
2246                 desc->pchan = NULL;
2247         }
2248
2249         pdmac = pch->dmac;
2250
2251         spin_lock_irqsave(&pdmac->pool_lock, flags);
2252         list_splice_tail_init(list, &pdmac->desc_pool);
2253         spin_unlock_irqrestore(&pdmac->pool_lock, flags);
2254 }
2255
2256 static inline void handle_cyclic_desc_list(struct list_head *list)
2257 {
2258         struct dma_pl330_desc *desc;
2259         struct dma_pl330_chan *pch;
2260         unsigned long flags;
2261
2262         if (list_empty(list))
2263                 return;
2264
2265         list_for_each_entry(desc, list, node) {
2266                 dma_async_tx_callback callback;
2267
2268                 /* Change status to reload it */
2269                 desc->status = PREP;
2270                 pch = desc->pchan;
2271                 callback = desc->txd.callback;
2272                 if (callback)
2273                         callback(desc->txd.callback_param);
2274         }
2275
2276         spin_lock_irqsave(&pch->lock, flags);
2277         list_splice_tail_init(list, &pch->work_list);
2278         spin_unlock_irqrestore(&pch->lock, flags);
2279 }
2280
2281 static inline void fill_queue(struct dma_pl330_chan *pch)
2282 {
2283         struct dma_pl330_desc *desc;
2284         int ret;
2285
2286         list_for_each_entry(desc, &pch->work_list, node) {
2287
2288                 /* If already submitted */
2289                 if (desc->status == BUSY)
2290                         break;
2291
2292                 ret = pl330_submit_req(pch->pl330_chid,
2293                                                 &desc->req);
2294                 if (!ret) {
2295                         desc->status = BUSY;
2296                         break;
2297                 } else if (ret == -EAGAIN) {
2298                         /* QFull or DMAC Dying */
2299                         break;
2300                 } else {
2301                         /* Unacceptable request */
2302                         desc->status = DONE;
2303                         dev_err(pch->dmac->pif.dev, "%s:%d Bad Desc(%d)\n",
2304                                         __func__, __LINE__, desc->txd.cookie);
2305                         tasklet_schedule(&pch->task);
2306                 }
2307         }
2308 }
2309
2310 static void pl330_tasklet(unsigned long data)
2311 {
2312         struct dma_pl330_chan *pch = (struct dma_pl330_chan *)data;
2313         struct dma_pl330_desc *desc, *_dt;
2314         unsigned long flags;
2315         LIST_HEAD(list);
2316
2317         spin_lock_irqsave(&pch->lock, flags);
2318
2319         /* Pick up ripe tomatoes */
2320         list_for_each_entry_safe(desc, _dt, &pch->work_list, node)
2321                 if (desc->status == DONE) {
2322                         dma_cookie_complete(&desc->txd);
2323                         list_move_tail(&desc->node, &list);
2324                 }
2325
2326         /* Try to submit a req imm. next to the last completed cookie */
2327         fill_queue(pch);
2328
2329         /* Make sure the PL330 Channel thread is active */
2330         pl330_chan_ctrl(pch->pl330_chid, PL330_OP_START);
2331
2332         spin_unlock_irqrestore(&pch->lock, flags);
2333
2334         if (pch->cyclic)
2335                 handle_cyclic_desc_list(&list);
2336         else
2337                 free_desc_list(&list);
2338 }
2339
2340 static void dma_pl330_rqcb(void *token, enum pl330_op_err err)
2341 {
2342         struct dma_pl330_desc *desc = token;
2343         struct dma_pl330_chan *pch = desc->pchan;
2344         unsigned long flags;
2345
2346         /* If desc aborted */
2347         if (!pch)
2348                 return;
2349
2350         spin_lock_irqsave(&pch->lock, flags);
2351
2352         desc->status = DONE;
2353
2354         spin_unlock_irqrestore(&pch->lock, flags);
2355
2356         tasklet_schedule(&pch->task);
2357 }
2358
2359 bool pl330_filter(struct dma_chan *chan, void *param)
2360 {
2361         u8 *peri_id;
2362
2363         if (chan->device->dev->driver != &pl330_driver.drv)
2364                 return false;
2365
2366 #ifdef CONFIG_OF
2367         if (chan->device->dev->of_node) {
2368                 const __be32 *prop_value;
2369                 phandle phandle;
2370                 struct device_node *node;
2371
2372                 prop_value = ((struct property *)param)->value;
2373                 phandle = be32_to_cpup(prop_value++);
2374                 node = of_find_node_by_phandle(phandle);
2375                 return ((chan->private == node) &&
2376                                 (chan->chan_id == be32_to_cpup(prop_value)));
2377         }
2378 #endif
2379
2380         peri_id = chan->private;
2381         return *peri_id == (unsigned)param;
2382 }
2383 EXPORT_SYMBOL(pl330_filter);
2384
2385 static int pl330_alloc_chan_resources(struct dma_chan *chan)
2386 {
2387         struct dma_pl330_chan *pch = to_pchan(chan);
2388         struct dma_pl330_dmac *pdmac = pch->dmac;
2389         unsigned long flags;
2390
2391         spin_lock_irqsave(&pch->lock, flags);
2392
2393         dma_cookie_init(chan);
2394         pch->cyclic = false;
2395
2396         pch->pl330_chid = pl330_request_channel(&pdmac->pif);
2397         if (!pch->pl330_chid) {
2398                 spin_unlock_irqrestore(&pch->lock, flags);
2399                 return 0;
2400         }
2401
2402         tasklet_init(&pch->task, pl330_tasklet, (unsigned long) pch);
2403
2404         spin_unlock_irqrestore(&pch->lock, flags);
2405
2406         return 1;
2407 }
2408
2409 static int pl330_control(struct dma_chan *chan, enum dma_ctrl_cmd cmd, unsigned long arg)
2410 {
2411         struct dma_pl330_chan *pch = to_pchan(chan);
2412         struct dma_pl330_desc *desc, *_dt;
2413         unsigned long flags;
2414         struct dma_pl330_dmac *pdmac = pch->dmac;
2415         struct dma_slave_config *slave_config;
2416         LIST_HEAD(list);
2417
2418         switch (cmd) {
2419         case DMA_TERMINATE_ALL:
2420                 spin_lock_irqsave(&pch->lock, flags);
2421
2422                 /* FLUSH the PL330 Channel thread */
2423                 pl330_chan_ctrl(pch->pl330_chid, PL330_OP_FLUSH);
2424
2425                 /* Mark all desc done */
2426                 list_for_each_entry_safe(desc, _dt, &pch->work_list , node) {
2427                         desc->status = DONE;
2428                         list_move_tail(&desc->node, &list);
2429                 }
2430
2431                 list_splice_tail_init(&list, &pdmac->desc_pool);
2432                 spin_unlock_irqrestore(&pch->lock, flags);
2433                 break;
2434         case DMA_SLAVE_CONFIG:
2435                 slave_config = (struct dma_slave_config *)arg;
2436
2437                 if (slave_config->direction == DMA_MEM_TO_DEV) {
2438                         if (slave_config->dst_addr)
2439                                 pch->fifo_addr = slave_config->dst_addr;
2440                         if (slave_config->dst_addr_width)
2441                                 pch->burst_sz = __ffs(slave_config->dst_addr_width);
2442                         if (slave_config->dst_maxburst)
2443                                 pch->burst_len = slave_config->dst_maxburst;
2444                 } else if (slave_config->direction == DMA_DEV_TO_MEM) {
2445                         if (slave_config->src_addr)
2446                                 pch->fifo_addr = slave_config->src_addr;
2447                         if (slave_config->src_addr_width)
2448                                 pch->burst_sz = __ffs(slave_config->src_addr_width);
2449                         if (slave_config->src_maxburst)
2450                                 pch->burst_len = slave_config->src_maxburst;
2451                 }
2452                 break;
2453         default:
2454                 dev_err(pch->dmac->pif.dev, "Not supported command.\n");
2455                 return -ENXIO;
2456         }
2457
2458         return 0;
2459 }
2460
2461 static void pl330_free_chan_resources(struct dma_chan *chan)
2462 {
2463         struct dma_pl330_chan *pch = to_pchan(chan);
2464         unsigned long flags;
2465
2466         spin_lock_irqsave(&pch->lock, flags);
2467
2468         tasklet_kill(&pch->task);
2469
2470         pl330_release_channel(pch->pl330_chid);
2471         pch->pl330_chid = NULL;
2472
2473         if (pch->cyclic)
2474                 list_splice_tail_init(&pch->work_list, &pch->dmac->desc_pool);
2475
2476         spin_unlock_irqrestore(&pch->lock, flags);
2477 }
2478
2479 static enum dma_status
2480 pl330_tx_status(struct dma_chan *chan, dma_cookie_t cookie,
2481                  struct dma_tx_state *txstate)
2482 {
2483         return dma_cookie_status(chan, cookie, txstate);
2484 }
2485
2486 static void pl330_issue_pending(struct dma_chan *chan)
2487 {
2488         pl330_tasklet((unsigned long) to_pchan(chan));
2489 }
2490
2491 /*
2492  * We returned the last one of the circular list of descriptor(s)
2493  * from prep_xxx, so the argument to submit corresponds to the last
2494  * descriptor of the list.
2495  */
2496 static dma_cookie_t pl330_tx_submit(struct dma_async_tx_descriptor *tx)
2497 {
2498         struct dma_pl330_desc *desc, *last = to_desc(tx);
2499         struct dma_pl330_chan *pch = to_pchan(tx->chan);
2500         dma_cookie_t cookie;
2501         unsigned long flags;
2502
2503         spin_lock_irqsave(&pch->lock, flags);
2504
2505         /* Assign cookies to all nodes */
2506         while (!list_empty(&last->node)) {
2507                 desc = list_entry(last->node.next, struct dma_pl330_desc, node);
2508
2509                 dma_cookie_assign(&desc->txd);
2510
2511                 list_move_tail(&desc->node, &pch->work_list);
2512         }
2513
2514         cookie = dma_cookie_assign(&last->txd);
2515         list_add_tail(&last->node, &pch->work_list);
2516         spin_unlock_irqrestore(&pch->lock, flags);
2517
2518         return cookie;
2519 }
2520
2521 static inline void _init_desc(struct dma_pl330_desc *desc)
2522 {
2523         desc->pchan = NULL;
2524         desc->req.x = &desc->px;
2525         desc->req.token = desc;
2526         desc->rqcfg.swap = SWAP_NO;
2527         desc->rqcfg.privileged = 0;
2528         desc->rqcfg.insnaccess = 0;
2529         desc->rqcfg.scctl = SCCTRL0;
2530         desc->rqcfg.dcctl = DCCTRL0;
2531         desc->req.cfg = &desc->rqcfg;
2532         desc->req.xfer_cb = dma_pl330_rqcb;
2533         desc->txd.tx_submit = pl330_tx_submit;
2534
2535         INIT_LIST_HEAD(&desc->node);
2536 }
2537
2538 /* Returns the number of descriptors added to the DMAC pool */
2539 int add_desc(struct dma_pl330_dmac *pdmac, gfp_t flg, int count)
2540 {
2541         struct dma_pl330_desc *desc;
2542         unsigned long flags;
2543         int i;
2544
2545         if (!pdmac)
2546                 return 0;
2547
2548         desc = kmalloc(count * sizeof(*desc), flg);
2549         if (!desc)
2550                 return 0;
2551
2552         spin_lock_irqsave(&pdmac->pool_lock, flags);
2553
2554         for (i = 0; i < count; i++) {
2555                 _init_desc(&desc[i]);
2556                 list_add_tail(&desc[i].node, &pdmac->desc_pool);
2557         }
2558
2559         spin_unlock_irqrestore(&pdmac->pool_lock, flags);
2560
2561         return count;
2562 }
2563
2564 static struct dma_pl330_desc *
2565 pluck_desc(struct dma_pl330_dmac *pdmac)
2566 {
2567         struct dma_pl330_desc *desc = NULL;
2568         unsigned long flags;
2569
2570         if (!pdmac)
2571                 return NULL;
2572
2573         spin_lock_irqsave(&pdmac->pool_lock, flags);
2574
2575         if (!list_empty(&pdmac->desc_pool)) {
2576                 desc = list_entry(pdmac->desc_pool.next,
2577                                 struct dma_pl330_desc, node);
2578
2579                 list_del_init(&desc->node);
2580
2581                 desc->status = PREP;
2582                 desc->txd.callback = NULL;
2583         }
2584
2585         spin_unlock_irqrestore(&pdmac->pool_lock, flags);
2586
2587         return desc;
2588 }
2589
2590 static struct dma_pl330_desc *pl330_get_desc(struct dma_pl330_chan *pch)
2591 {
2592         struct dma_pl330_dmac *pdmac = pch->dmac;
2593         u8 *peri_id = pch->chan.private;
2594         struct dma_pl330_desc *desc;
2595
2596         /* Pluck one desc from the pool of DMAC */
2597         desc = pluck_desc(pdmac);
2598
2599         /* If the DMAC pool is empty, alloc new */
2600         if (!desc) {
2601                 if (!add_desc(pdmac, GFP_ATOMIC, 1))
2602                         return NULL;
2603
2604                 /* Try again */
2605                 desc = pluck_desc(pdmac);
2606                 if (!desc) {
2607                         dev_err(pch->dmac->pif.dev,
2608                                 "%s:%d ALERT!\n", __func__, __LINE__);
2609                         return NULL;
2610                 }
2611         }
2612
2613         /* Initialize the descriptor */
2614         desc->pchan = pch;
2615         desc->txd.cookie = 0;
2616         async_tx_ack(&desc->txd);
2617
2618         desc->req.peri = peri_id ? pch->chan.chan_id : 0;
2619         desc->rqcfg.pcfg = &pch->dmac->pif.pcfg;
2620
2621         dma_async_tx_descriptor_init(&desc->txd, &pch->chan);
2622
2623         return desc;
2624 }
2625
2626 static inline void fill_px(struct pl330_xfer *px,
2627                 dma_addr_t dst, dma_addr_t src, size_t len)
2628 {
2629         px->next = NULL;
2630         px->bytes = len;
2631         px->dst_addr = dst;
2632         px->src_addr = src;
2633 }
2634
2635 static struct dma_pl330_desc *
2636 __pl330_prep_dma_memcpy(struct dma_pl330_chan *pch, dma_addr_t dst,
2637                 dma_addr_t src, size_t len)
2638 {
2639         struct dma_pl330_desc *desc = pl330_get_desc(pch);
2640
2641         if (!desc) {
2642                 dev_err(pch->dmac->pif.dev, "%s:%d Unable to fetch desc\n",
2643                         __func__, __LINE__);
2644                 return NULL;
2645         }
2646
2647         /*
2648          * Ideally we should lookout for reqs bigger than
2649          * those that can be programmed with 256 bytes of
2650          * MC buffer, but considering a req size is seldom
2651          * going to be word-unaligned and more than 200MB,
2652          * we take it easy.
2653          * Also, should the limit is reached we'd rather
2654          * have the platform increase MC buffer size than
2655          * complicating this API driver.
2656          */
2657         fill_px(&desc->px, dst, src, len);
2658
2659         return desc;
2660 }
2661
2662 /* Call after fixing burst size */
2663 static inline int get_burst_len(struct dma_pl330_desc *desc, size_t len)
2664 {
2665         struct dma_pl330_chan *pch = desc->pchan;
2666         struct pl330_info *pi = &pch->dmac->pif;
2667         int burst_len;
2668
2669         burst_len = pi->pcfg.data_bus_width / 8;
2670         burst_len *= pi->pcfg.data_buf_dep;
2671         burst_len >>= desc->rqcfg.brst_size;
2672
2673         /* src/dst_burst_len can't be more than 16 */
2674         if (burst_len > 16)
2675                 burst_len = 16;
2676
2677         while (burst_len > 1) {
2678                 if (!(len % (burst_len << desc->rqcfg.brst_size)))
2679                         break;
2680                 burst_len--;
2681         }
2682
2683         return burst_len;
2684 }
2685
2686 static struct dma_async_tx_descriptor *pl330_prep_dma_cyclic(
2687                 struct dma_chan *chan, dma_addr_t dma_addr, size_t len,
2688                 size_t period_len, enum dma_transfer_direction direction,
2689                 void *context)
2690 {
2691         struct dma_pl330_desc *desc;
2692         struct dma_pl330_chan *pch = to_pchan(chan);
2693         dma_addr_t dst;
2694         dma_addr_t src;
2695
2696         desc = pl330_get_desc(pch);
2697         if (!desc) {
2698                 dev_err(pch->dmac->pif.dev, "%s:%d Unable to fetch desc\n",
2699                         __func__, __LINE__);
2700                 return NULL;
2701         }
2702
2703         switch (direction) {
2704         case DMA_MEM_TO_DEV:
2705                 desc->rqcfg.src_inc = 1;
2706                 desc->rqcfg.dst_inc = 0;
2707                 desc->req.rqtype = MEMTODEV;
2708                 src = dma_addr;
2709                 dst = pch->fifo_addr;
2710                 break;
2711         case DMA_DEV_TO_MEM:
2712                 desc->rqcfg.src_inc = 0;
2713                 desc->rqcfg.dst_inc = 1;
2714                 desc->req.rqtype = DEVTOMEM;
2715                 src = pch->fifo_addr;
2716                 dst = dma_addr;
2717                 break;
2718         default:
2719                 dev_err(pch->dmac->pif.dev, "%s:%d Invalid dma direction\n",
2720                 __func__, __LINE__);
2721                 return NULL;
2722         }
2723
2724         desc->rqcfg.brst_size = pch->burst_sz;
2725         desc->rqcfg.brst_len = 1;
2726
2727         pch->cyclic = true;
2728
2729         fill_px(&desc->px, dst, src, period_len);
2730
2731         return &desc->txd;
2732 }
2733
2734 static struct dma_async_tx_descriptor *
2735 pl330_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dst,
2736                 dma_addr_t src, size_t len, unsigned long flags)
2737 {
2738         struct dma_pl330_desc *desc;
2739         struct dma_pl330_chan *pch = to_pchan(chan);
2740         struct pl330_info *pi;
2741         int burst;
2742
2743         if (unlikely(!pch || !len))
2744                 return NULL;
2745
2746         pi = &pch->dmac->pif;
2747
2748         desc = __pl330_prep_dma_memcpy(pch, dst, src, len);
2749         if (!desc)
2750                 return NULL;
2751
2752         desc->rqcfg.src_inc = 1;
2753         desc->rqcfg.dst_inc = 1;
2754         desc->req.rqtype = MEMTOMEM;
2755
2756         /* Select max possible burst size */
2757         burst = pi->pcfg.data_bus_width / 8;
2758
2759         while (burst > 1) {
2760                 if (!(len % burst))
2761                         break;
2762                 burst /= 2;
2763         }
2764
2765         desc->rqcfg.brst_size = 0;
2766         while (burst != (1 << desc->rqcfg.brst_size))
2767                 desc->rqcfg.brst_size++;
2768
2769         desc->rqcfg.brst_len = get_burst_len(desc, len);
2770
2771         desc->txd.flags = flags;
2772
2773         return &desc->txd;
2774 }
2775
2776 static struct dma_async_tx_descriptor *
2777 pl330_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
2778                 unsigned int sg_len, enum dma_transfer_direction direction,
2779                 unsigned long flg, void *context)
2780 {
2781         struct dma_pl330_desc *first, *desc = NULL;
2782         struct dma_pl330_chan *pch = to_pchan(chan);
2783         struct scatterlist *sg;
2784         unsigned long flags;
2785         int i;
2786         dma_addr_t addr;
2787
2788         if (unlikely(!pch || !sgl || !sg_len))
2789                 return NULL;
2790
2791         addr = pch->fifo_addr;
2792
2793         first = NULL;
2794
2795         for_each_sg(sgl, sg, sg_len, i) {
2796
2797                 desc = pl330_get_desc(pch);
2798                 if (!desc) {
2799                         struct dma_pl330_dmac *pdmac = pch->dmac;
2800
2801                         dev_err(pch->dmac->pif.dev,
2802                                 "%s:%d Unable to fetch desc\n",
2803                                 __func__, __LINE__);
2804                         if (!first)
2805                                 return NULL;
2806
2807                         spin_lock_irqsave(&pdmac->pool_lock, flags);
2808
2809                         while (!list_empty(&first->node)) {
2810                                 desc = list_entry(first->node.next,
2811                                                 struct dma_pl330_desc, node);
2812                                 list_move_tail(&desc->node, &pdmac->desc_pool);
2813                         }
2814
2815                         list_move_tail(&first->node, &pdmac->desc_pool);
2816
2817                         spin_unlock_irqrestore(&pdmac->pool_lock, flags);
2818
2819                         return NULL;
2820                 }
2821
2822                 if (!first)
2823                         first = desc;
2824                 else
2825                         list_add_tail(&desc->node, &first->node);
2826
2827                 if (direction == DMA_MEM_TO_DEV) {
2828                         desc->rqcfg.src_inc = 1;
2829                         desc->rqcfg.dst_inc = 0;
2830                         desc->req.rqtype = MEMTODEV;
2831                         fill_px(&desc->px,
2832                                 addr, sg_dma_address(sg), sg_dma_len(sg));
2833                 } else {
2834                         desc->rqcfg.src_inc = 0;
2835                         desc->rqcfg.dst_inc = 1;
2836                         desc->req.rqtype = DEVTOMEM;
2837                         fill_px(&desc->px,
2838                                 sg_dma_address(sg), addr, sg_dma_len(sg));
2839                 }
2840
2841                 desc->rqcfg.brst_size = pch->burst_sz;
2842                 desc->rqcfg.brst_len = 1;
2843         }
2844
2845         /* Return the last desc in the chain */
2846         desc->txd.flags = flg;
2847         return &desc->txd;
2848 }
2849
2850 static irqreturn_t pl330_irq_handler(int irq, void *data)
2851 {
2852         if (pl330_update(data))
2853                 return IRQ_HANDLED;
2854         else
2855                 return IRQ_NONE;
2856 }
2857
2858 static int __devinit
2859 pl330_probe(struct amba_device *adev, const struct amba_id *id)
2860 {
2861         struct dma_pl330_platdata *pdat;
2862         struct dma_pl330_dmac *pdmac;
2863         struct dma_pl330_chan *pch;
2864         struct pl330_info *pi;
2865         struct dma_device *pd;
2866         struct resource *res;
2867         int i, ret, irq;
2868         int num_chan;
2869
2870         pdat = adev->dev.platform_data;
2871
2872         /* Allocate a new DMAC and its Channels */
2873         pdmac = kzalloc(sizeof(*pdmac), GFP_KERNEL);
2874         if (!pdmac) {
2875                 dev_err(&adev->dev, "unable to allocate mem\n");
2876                 return -ENOMEM;
2877         }
2878
2879         pi = &pdmac->pif;
2880         pi->dev = &adev->dev;
2881         pi->pl330_data = NULL;
2882         pi->mcbufsz = pdat ? pdat->mcbuf_sz : 0;
2883
2884         res = &adev->res;
2885         request_mem_region(res->start, resource_size(res), "dma-pl330");
2886
2887         pi->base = ioremap(res->start, resource_size(res));
2888         if (!pi->base) {
2889                 ret = -ENXIO;
2890                 goto probe_err1;
2891         }
2892
2893         pdmac->clk = clk_get(&adev->dev, "dma");
2894         if (IS_ERR(pdmac->clk)) {
2895                 dev_err(&adev->dev, "Cannot get operation clock.\n");
2896                 ret = -EINVAL;
2897                 goto probe_err2;
2898         }
2899
2900         amba_set_drvdata(adev, pdmac);
2901
2902 #ifndef CONFIG_PM_RUNTIME
2903         /* enable dma clk */
2904         clk_enable(pdmac->clk);
2905 #endif
2906
2907         irq = adev->irq[0];
2908         ret = request_irq(irq, pl330_irq_handler, 0,
2909                         dev_name(&adev->dev), pi);
2910         if (ret)
2911                 goto probe_err3;
2912
2913         ret = pl330_add(pi);
2914         if (ret)
2915                 goto probe_err4;
2916
2917         INIT_LIST_HEAD(&pdmac->desc_pool);
2918         spin_lock_init(&pdmac->pool_lock);
2919
2920         /* Create a descriptor pool of default size */
2921         if (!add_desc(pdmac, GFP_KERNEL, NR_DEFAULT_DESC))
2922                 dev_warn(&adev->dev, "unable to allocate desc\n");
2923
2924         pd = &pdmac->ddma;
2925         INIT_LIST_HEAD(&pd->channels);
2926
2927         /* Initialize channel parameters */
2928         num_chan = max(pdat ? pdat->nr_valid_peri : (u8)pi->pcfg.num_peri,
2929                         (u8)pi->pcfg.num_chan);
2930         pdmac->peripherals = kzalloc(num_chan * sizeof(*pch), GFP_KERNEL);
2931
2932         for (i = 0; i < num_chan; i++) {
2933                 pch = &pdmac->peripherals[i];
2934                 if (!adev->dev.of_node)
2935                         pch->chan.private = pdat ? &pdat->peri_id[i] : NULL;
2936                 else
2937                         pch->chan.private = adev->dev.of_node;
2938
2939                 INIT_LIST_HEAD(&pch->work_list);
2940                 spin_lock_init(&pch->lock);
2941                 pch->pl330_chid = NULL;
2942                 pch->chan.device = pd;
2943                 pch->dmac = pdmac;
2944
2945                 /* Add the channel to the DMAC list */
2946                 list_add_tail(&pch->chan.device_node, &pd->channels);
2947         }
2948
2949         pd->dev = &adev->dev;
2950         if (pdat) {
2951                 pd->cap_mask = pdat->cap_mask;
2952         } else {
2953                 dma_cap_set(DMA_MEMCPY, pd->cap_mask);
2954                 if (pi->pcfg.num_peri) {
2955                         dma_cap_set(DMA_SLAVE, pd->cap_mask);
2956                         dma_cap_set(DMA_CYCLIC, pd->cap_mask);
2957                 }
2958         }
2959
2960         pd->device_alloc_chan_resources = pl330_alloc_chan_resources;
2961         pd->device_free_chan_resources = pl330_free_chan_resources;
2962         pd->device_prep_dma_memcpy = pl330_prep_dma_memcpy;
2963         pd->device_prep_dma_cyclic = pl330_prep_dma_cyclic;
2964         pd->device_tx_status = pl330_tx_status;
2965         pd->device_prep_slave_sg = pl330_prep_slave_sg;
2966         pd->device_control = pl330_control;
2967         pd->device_issue_pending = pl330_issue_pending;
2968
2969         ret = dma_async_device_register(pd);
2970         if (ret) {
2971                 dev_err(&adev->dev, "unable to register DMAC\n");
2972                 goto probe_err5;
2973         }
2974
2975         dev_info(&adev->dev,
2976                 "Loaded driver for PL330 DMAC-%d\n", adev->periphid);
2977         dev_info(&adev->dev,
2978                 "\tDBUFF-%ux%ubytes Num_Chans-%u Num_Peri-%u Num_Events-%u\n",
2979                 pi->pcfg.data_buf_dep,
2980                 pi->pcfg.data_bus_width / 8, pi->pcfg.num_chan,
2981                 pi->pcfg.num_peri, pi->pcfg.num_events);
2982
2983         return 0;
2984
2985 probe_err5:
2986         pl330_del(pi);
2987 probe_err4:
2988         free_irq(irq, pi);
2989 probe_err3:
2990 #ifndef CONFIG_PM_RUNTIME
2991         clk_disable(pdmac->clk);
2992 #endif
2993         clk_put(pdmac->clk);
2994 probe_err2:
2995         iounmap(pi->base);
2996 probe_err1:
2997         release_mem_region(res->start, resource_size(res));
2998         kfree(pdmac);
2999
3000         return ret;
3001 }
3002
3003 static int __devexit pl330_remove(struct amba_device *adev)
3004 {
3005         struct dma_pl330_dmac *pdmac = amba_get_drvdata(adev);
3006         struct dma_pl330_chan *pch, *_p;
3007         struct pl330_info *pi;
3008         struct resource *res;
3009         int irq;
3010
3011         if (!pdmac)
3012                 return 0;
3013
3014         amba_set_drvdata(adev, NULL);
3015
3016         /* Idle the DMAC */
3017         list_for_each_entry_safe(pch, _p, &pdmac->ddma.channels,
3018                         chan.device_node) {
3019
3020                 /* Remove the channel */
3021                 list_del(&pch->chan.device_node);
3022
3023                 /* Flush the channel */
3024                 pl330_control(&pch->chan, DMA_TERMINATE_ALL, 0);
3025                 pl330_free_chan_resources(&pch->chan);
3026         }
3027
3028         pi = &pdmac->pif;
3029
3030         pl330_del(pi);
3031
3032         irq = adev->irq[0];
3033         free_irq(irq, pi);
3034
3035         iounmap(pi->base);
3036
3037         res = &adev->res;
3038         release_mem_region(res->start, resource_size(res));
3039
3040 #ifndef CONFIG_PM_RUNTIME
3041         clk_disable(pdmac->clk);
3042 #endif
3043
3044         kfree(pdmac);
3045
3046         return 0;
3047 }
3048
3049 static struct amba_id pl330_ids[] = {
3050         {
3051                 .id     = 0x00041330,
3052                 .mask   = 0x000fffff,
3053         },
3054         { 0, 0 },
3055 };
3056
3057 MODULE_DEVICE_TABLE(amba, pl330_ids);
3058
3059 #ifdef CONFIG_PM_RUNTIME
3060 static int pl330_runtime_suspend(struct device *dev)
3061 {
3062         struct dma_pl330_dmac *pdmac = dev_get_drvdata(dev);
3063
3064         if (!pdmac) {
3065                 dev_err(dev, "failed to get dmac\n");
3066                 return -ENODEV;
3067         }
3068
3069         clk_disable(pdmac->clk);
3070
3071         return 0;
3072 }
3073
3074 static int pl330_runtime_resume(struct device *dev)
3075 {
3076         struct dma_pl330_dmac *pdmac = dev_get_drvdata(dev);
3077
3078         if (!pdmac) {
3079                 dev_err(dev, "failed to get dmac\n");
3080                 return -ENODEV;
3081         }
3082
3083         clk_enable(pdmac->clk);
3084
3085         return 0;
3086 }
3087 #else
3088 #define pl330_runtime_suspend   NULL
3089 #define pl330_runtime_resume    NULL
3090 #endif /* CONFIG_PM_RUNTIME */
3091
3092 static const struct dev_pm_ops pl330_pm_ops = {
3093         .runtime_suspend = pl330_runtime_suspend,
3094         .runtime_resume = pl330_runtime_resume,
3095 };
3096
3097 static struct amba_driver pl330_driver = {
3098         .drv = {
3099                 .owner = THIS_MODULE,
3100                 .name = "dma-pl330",
3101                 .pm = &pl330_pm_ops,
3102         },
3103         .id_table = pl330_ids,
3104         .probe = pl330_probe,
3105         .remove = pl330_remove,
3106 };
3107
3108 static int __init pl330_init(void)
3109 {
3110         return amba_driver_register(&pl330_driver);
3111 }
3112 module_init(pl330_init);
3113
3114 static void __exit pl330_exit(void)
3115 {
3116         amba_driver_unregister(&pl330_driver);
3117         return;
3118 }
3119 module_exit(pl330_exit);
3120
3121 MODULE_AUTHOR("Jaswinder Singh <jassi.brar@samsung.com>");
3122 MODULE_DESCRIPTION("API Driver for PL330 DMAC");
3123 MODULE_LICENSE("GPL");