e1600c775e1d2f4665fe37b5079c2574597bcc82
[linux-2.6.git] / arch / x86 / kernel / cpu / amd.c
1 #include <linux/init.h>
2 #include <linux/bitops.h>
3 #include <linux/mm.h>
4
5 #include <asm/io.h>
6 #include <asm/processor.h>
7 #include <asm/apic.h>
8 #include <asm/cpu.h>
9 #include <asm/pci-direct.h>
10
11 #ifdef CONFIG_X86_64
12 # include <asm/numa_64.h>
13 # include <asm/mmconfig.h>
14 # include <asm/cacheflush.h>
15 #endif
16
17 #include "cpu.h"
18
19 #ifdef CONFIG_X86_32
20 /*
21  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
22  *      misexecution of code under Linux. Owners of such processors should
23  *      contact AMD for precise details and a CPU swap.
24  *
25  *      See     http://www.multimania.com/poulot/k6bug.html
26  *              http://www.amd.com/K6/k6docs/revgd.html
27  *
28  *      The following test is erm.. interesting. AMD neglected to up
29  *      the chip setting when fixing the bug but they also tweaked some
30  *      performance at the same time..
31  */
32
33 extern void vide(void);
34 __asm__(".align 4\nvide: ret");
35
36 static void __cpuinit init_amd_k5(struct cpuinfo_x86 *c)
37 {
38 /*
39  * General Systems BIOSen alias the cpu frequency registers
40  * of the Elan at 0x000df000. Unfortuantly, one of the Linux
41  * drivers subsequently pokes it, and changes the CPU speed.
42  * Workaround : Remove the unneeded alias.
43  */
44 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
45 #define CBAR_ENB        (0x80000000)
46 #define CBAR_KEY        (0X000000CB)
47         if (c->x86_model == 9 || c->x86_model == 10) {
48                 if (inl (CBAR) & CBAR_ENB)
49                         outl (0 | CBAR_KEY, CBAR);
50         }
51 }
52
53
54 static void __cpuinit init_amd_k6(struct cpuinfo_x86 *c)
55 {
56         u32 l, h;
57         int mbytes = num_physpages >> (20-PAGE_SHIFT);
58
59         if (c->x86_model < 6) {
60                 /* Based on AMD doc 20734R - June 2000 */
61                 if (c->x86_model == 0) {
62                         clear_cpu_cap(c, X86_FEATURE_APIC);
63                         set_cpu_cap(c, X86_FEATURE_PGE);
64                 }
65                 return;
66         }
67
68         if (c->x86_model == 6 && c->x86_mask == 1) {
69                 const int K6_BUG_LOOP = 1000000;
70                 int n;
71                 void (*f_vide)(void);
72                 unsigned long d, d2;
73
74                 printk(KERN_INFO "AMD K6 stepping B detected - ");
75
76                 /*
77                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
78                  * calls at the same time.
79                  */
80
81                 n = K6_BUG_LOOP;
82                 f_vide = vide;
83                 rdtscl(d);
84                 while (n--)
85                         f_vide();
86                 rdtscl(d2);
87                 d = d2-d;
88
89                 if (d > 20*K6_BUG_LOOP)
90                         printk("system stability may be impaired when more than 32 MB are used.\n");
91                 else
92                         printk("probably OK (after B9730xxxx).\n");
93                 printk(KERN_INFO "Please see http://membres.lycos.fr/poulot/k6bug.html\n");
94         }
95
96         /* K6 with old style WHCR */
97         if (c->x86_model < 8 ||
98            (c->x86_model == 8 && c->x86_mask < 8)) {
99                 /* We can only write allocate on the low 508Mb */
100                 if (mbytes > 508)
101                         mbytes = 508;
102
103                 rdmsr(MSR_K6_WHCR, l, h);
104                 if ((l&0x0000FFFF) == 0) {
105                         unsigned long flags;
106                         l = (1<<0)|((mbytes/4)<<1);
107                         local_irq_save(flags);
108                         wbinvd();
109                         wrmsr(MSR_K6_WHCR, l, h);
110                         local_irq_restore(flags);
111                         printk(KERN_INFO "Enabling old style K6 write allocation for %d Mb\n",
112                                 mbytes);
113                 }
114                 return;
115         }
116
117         if ((c->x86_model == 8 && c->x86_mask > 7) ||
118              c->x86_model == 9 || c->x86_model == 13) {
119                 /* The more serious chips .. */
120
121                 if (mbytes > 4092)
122                         mbytes = 4092;
123
124                 rdmsr(MSR_K6_WHCR, l, h);
125                 if ((l&0xFFFF0000) == 0) {
126                         unsigned long flags;
127                         l = ((mbytes>>2)<<22)|(1<<16);
128                         local_irq_save(flags);
129                         wbinvd();
130                         wrmsr(MSR_K6_WHCR, l, h);
131                         local_irq_restore(flags);
132                         printk(KERN_INFO "Enabling new style K6 write allocation for %d Mb\n",
133                                 mbytes);
134                 }
135
136                 return;
137         }
138
139         if (c->x86_model == 10) {
140                 /* AMD Geode LX is model 10 */
141                 /* placeholder for any needed mods */
142                 return;
143         }
144 }
145
146 static void __cpuinit amd_k7_smp_check(struct cpuinfo_x86 *c)
147 {
148 #ifdef CONFIG_SMP
149         /* calling is from identify_secondary_cpu() ? */
150         if (c->cpu_index == boot_cpu_id)
151                 return;
152
153         /*
154          * Certain Athlons might work (for various values of 'work') in SMP
155          * but they are not certified as MP capable.
156          */
157         /* Athlon 660/661 is valid. */
158         if ((c->x86_model == 6) && ((c->x86_mask == 0) ||
159             (c->x86_mask == 1)))
160                 goto valid_k7;
161
162         /* Duron 670 is valid */
163         if ((c->x86_model == 7) && (c->x86_mask == 0))
164                 goto valid_k7;
165
166         /*
167          * Athlon 662, Duron 671, and Athlon >model 7 have capability
168          * bit. It's worth noting that the A5 stepping (662) of some
169          * Athlon XP's have the MP bit set.
170          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
171          * more.
172          */
173         if (((c->x86_model == 6) && (c->x86_mask >= 2)) ||
174             ((c->x86_model == 7) && (c->x86_mask >= 1)) ||
175              (c->x86_model > 7))
176                 if (cpu_has_mp)
177                         goto valid_k7;
178
179         /* If we get here, not a certified SMP capable AMD system. */
180
181         /*
182          * Don't taint if we are running SMP kernel on a single non-MP
183          * approved Athlon
184          */
185         WARN_ONCE(1, "WARNING: This combination of AMD"
186                 "processors is not suitable for SMP.\n");
187         if (!test_taint(TAINT_UNSAFE_SMP))
188                 add_taint(TAINT_UNSAFE_SMP);
189
190 valid_k7:
191         ;
192 #endif
193 }
194
195 static void __cpuinit init_amd_k7(struct cpuinfo_x86 *c)
196 {
197         u32 l, h;
198
199         /*
200          * Bit 15 of Athlon specific MSR 15, needs to be 0
201          * to enable SSE on Palomino/Morgan/Barton CPU's.
202          * If the BIOS didn't enable it already, enable it here.
203          */
204         if (c->x86_model >= 6 && c->x86_model <= 10) {
205                 if (!cpu_has(c, X86_FEATURE_XMM)) {
206                         printk(KERN_INFO "Enabling disabled K7/SSE Support.\n");
207                         rdmsr(MSR_K7_HWCR, l, h);
208                         l &= ~0x00008000;
209                         wrmsr(MSR_K7_HWCR, l, h);
210                         set_cpu_cap(c, X86_FEATURE_XMM);
211                 }
212         }
213
214         /*
215          * It's been determined by AMD that Athlons since model 8 stepping 1
216          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
217          * As per AMD technical note 27212 0.2
218          */
219         if ((c->x86_model == 8 && c->x86_mask >= 1) || (c->x86_model > 8)) {
220                 rdmsr(MSR_K7_CLK_CTL, l, h);
221                 if ((l & 0xfff00000) != 0x20000000) {
222                         printk ("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n", l,
223                                 ((l & 0x000fffff)|0x20000000));
224                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
225                 }
226         }
227
228         set_cpu_cap(c, X86_FEATURE_K7);
229
230         amd_k7_smp_check(c);
231 }
232 #endif
233
234 #if defined(CONFIG_NUMA) && defined(CONFIG_X86_64)
235 static int __cpuinit nearby_node(int apicid)
236 {
237         int i, node;
238
239         for (i = apicid - 1; i >= 0; i--) {
240                 node = apicid_to_node[i];
241                 if (node != NUMA_NO_NODE && node_online(node))
242                         return node;
243         }
244         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
245                 node = apicid_to_node[i];
246                 if (node != NUMA_NO_NODE && node_online(node))
247                         return node;
248         }
249         return first_node(node_online_map); /* Shouldn't happen */
250 }
251 #endif
252
253 /*
254  * Fixup core topology information for AMD multi-node processors.
255  * Assumption 1: Number of cores in each internal node is the same.
256  * Assumption 2: Mixed systems with both single-node and dual-node
257  *               processors are not supported.
258  */
259 #ifdef CONFIG_X86_HT
260 static void __cpuinit amd_fixup_dcm(struct cpuinfo_x86 *c)
261 {
262 #ifdef CONFIG_PCI
263         u32 t, cpn;
264         u8 n, n_id;
265         int cpu = smp_processor_id();
266
267         /* fixup topology information only once for a core */
268         if (cpu_has(c, X86_FEATURE_AMD_DCM))
269                 return;
270
271         /* check for multi-node processor on boot cpu */
272         t = read_pci_config(0, 24, 3, 0xe8);
273         if (!(t & (1 << 29)))
274                 return;
275
276         set_cpu_cap(c, X86_FEATURE_AMD_DCM);
277
278         /* cores per node: each internal node has half the number of cores */
279         cpn = c->x86_max_cores >> 1;
280
281         /* even-numbered NB_id of this dual-node processor */
282         n = c->phys_proc_id << 1;
283
284         /*
285          * determine internal node id and assign cores fifty-fifty to
286          * each node of the dual-node processor
287          */
288         t = read_pci_config(0, 24 + n, 3, 0xe8);
289         n = (t>>30) & 0x3;
290         if (n == 0) {
291                 if (c->cpu_core_id < cpn)
292                         n_id = 0;
293                 else
294                         n_id = 1;
295         } else {
296                 if (c->cpu_core_id < cpn)
297                         n_id = 1;
298                 else
299                         n_id = 0;
300         }
301
302         /* compute entire NodeID, use llc_shared_map to store sibling info */
303         per_cpu(cpu_llc_id, cpu) = (c->phys_proc_id << 1) + n_id;
304
305         /* fixup core id to be in range from 0 to cpn */
306         c->cpu_core_id = c->cpu_core_id % cpn;
307 #endif
308 }
309 #endif
310
311 /*
312  * On a AMD dual core setup the lower bits of the APIC id distingush the cores.
313  * Assumes number of cores is a power of two.
314  */
315 static void __cpuinit amd_detect_cmp(struct cpuinfo_x86 *c)
316 {
317 #ifdef CONFIG_X86_HT
318         unsigned bits;
319         int cpu = smp_processor_id();
320
321         bits = c->x86_coreid_bits;
322         /* Low order bits define the core id (index of core in socket) */
323         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
324         /* Convert the initial APIC ID into the socket ID */
325         c->phys_proc_id = c->initial_apicid >> bits;
326         /* use socket ID also for last level cache */
327         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
328         /* fixup topology information on multi-node processors */
329         if ((c->x86 == 0x10) && (c->x86_model == 9))
330                 amd_fixup_dcm(c);
331 #endif
332 }
333
334 static void __cpuinit srat_detect_node(struct cpuinfo_x86 *c)
335 {
336 #if defined(CONFIG_NUMA) && defined(CONFIG_X86_64)
337         int cpu = smp_processor_id();
338         int node;
339         unsigned apicid = c->apicid;
340
341         node = per_cpu(cpu_llc_id, cpu);
342
343         if (apicid_to_node[apicid] != NUMA_NO_NODE)
344                 node = apicid_to_node[apicid];
345         if (!node_online(node)) {
346                 /* Two possibilities here:
347                    - The CPU is missing memory and no node was created.
348                    In that case try picking one from a nearby CPU
349                    - The APIC IDs differ from the HyperTransport node IDs
350                    which the K8 northbridge parsing fills in.
351                    Assume they are all increased by a constant offset,
352                    but in the same order as the HT nodeids.
353                    If that doesn't result in a usable node fall back to the
354                    path for the previous case.  */
355
356                 int ht_nodeid = c->initial_apicid;
357
358                 if (ht_nodeid >= 0 &&
359                     apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
360                         node = apicid_to_node[ht_nodeid];
361                 /* Pick a nearby node */
362                 if (!node_online(node))
363                         node = nearby_node(apicid);
364         }
365         numa_set_node(cpu, node);
366
367         printk(KERN_INFO "CPU %d/0x%x -> Node %d\n", cpu, apicid, node);
368 #endif
369 }
370
371 static void __cpuinit early_init_amd_mc(struct cpuinfo_x86 *c)
372 {
373 #ifdef CONFIG_X86_HT
374         unsigned bits, ecx;
375
376         /* Multi core CPU? */
377         if (c->extended_cpuid_level < 0x80000008)
378                 return;
379
380         ecx = cpuid_ecx(0x80000008);
381
382         c->x86_max_cores = (ecx & 0xff) + 1;
383
384         /* CPU telling us the core id bits shift? */
385         bits = (ecx >> 12) & 0xF;
386
387         /* Otherwise recompute */
388         if (bits == 0) {
389                 while ((1 << bits) < c->x86_max_cores)
390                         bits++;
391         }
392
393         c->x86_coreid_bits = bits;
394 #endif
395 }
396
397 static void __cpuinit early_init_amd(struct cpuinfo_x86 *c)
398 {
399         early_init_amd_mc(c);
400
401         /*
402          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
403          * with P/T states and does not stop in deep C-states
404          */
405         if (c->x86_power & (1 << 8)) {
406                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
407                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
408         }
409
410 #ifdef CONFIG_X86_64
411         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
412 #else
413         /*  Set MTRR capability flag if appropriate */
414         if (c->x86 == 5)
415                 if (c->x86_model == 13 || c->x86_model == 9 ||
416                     (c->x86_model == 8 && c->x86_mask >= 8))
417                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
418 #endif
419 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
420         /* check CPU config space for extended APIC ID */
421         if (cpu_has_apic && c->x86 >= 0xf) {
422                 unsigned int val;
423                 val = read_pci_config(0, 24, 0, 0x68);
424                 if ((val & ((1 << 17) | (1 << 18))) == ((1 << 17) | (1 << 18)))
425                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
426         }
427 #endif
428 }
429
430 static void __cpuinit init_amd(struct cpuinfo_x86 *c)
431 {
432 #ifdef CONFIG_SMP
433         unsigned long long value;
434
435         /*
436          * Disable TLB flush filter by setting HWCR.FFDIS on K8
437          * bit 6 of msr C001_0015
438          *
439          * Errata 63 for SH-B3 steppings
440          * Errata 122 for all steppings (F+ have it disabled by default)
441          */
442         if (c->x86 == 0xf) {
443                 rdmsrl(MSR_K7_HWCR, value);
444                 value |= 1 << 6;
445                 wrmsrl(MSR_K7_HWCR, value);
446         }
447 #endif
448
449         early_init_amd(c);
450
451         /*
452          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
453          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
454          */
455         clear_cpu_cap(c, 0*32+31);
456
457 #ifdef CONFIG_X86_64
458         /* On C+ stepping K8 rep microcode works well for copy/memset */
459         if (c->x86 == 0xf) {
460                 u32 level;
461
462                 level = cpuid_eax(1);
463                 if((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
464                         set_cpu_cap(c, X86_FEATURE_REP_GOOD);
465
466                 /*
467                  * Some BIOSes incorrectly force this feature, but only K8
468                  * revision D (model = 0x14) and later actually support it.
469                  * (AMD Erratum #110, docId: 25759).
470                  */
471                 if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
472                         u64 val;
473
474                         clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
475                         if (!rdmsrl_amd_safe(0xc001100d, &val)) {
476                                 val &= ~(1ULL << 32);
477                                 wrmsrl_amd_safe(0xc001100d, val);
478                         }
479                 }
480
481         }
482         if (c->x86 == 0x10 || c->x86 == 0x11)
483                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
484
485         /* get apicid instead of initial apic id from cpuid */
486         c->apicid = hard_smp_processor_id();
487 #else
488
489         /*
490          *      FIXME: We should handle the K5 here. Set up the write
491          *      range and also turn on MSR 83 bits 4 and 31 (write alloc,
492          *      no bus pipeline)
493          */
494
495         switch (c->x86) {
496         case 4:
497                 init_amd_k5(c);
498                 break;
499         case 5:
500                 init_amd_k6(c);
501                 break;
502         case 6: /* An Athlon/Duron */
503                 init_amd_k7(c);
504                 break;
505         }
506
507         /* K6s reports MCEs but don't actually have all the MSRs */
508         if (c->x86 < 6)
509                 clear_cpu_cap(c, X86_FEATURE_MCE);
510 #endif
511
512         /* Enable workaround for FXSAVE leak */
513         if (c->x86 >= 6)
514                 set_cpu_cap(c, X86_FEATURE_FXSAVE_LEAK);
515
516         if (!c->x86_model_id[0]) {
517                 switch (c->x86) {
518                 case 0xf:
519                         /* Should distinguish Models here, but this is only
520                            a fallback anyways. */
521                         strcpy(c->x86_model_id, "Hammer");
522                         break;
523                 }
524         }
525
526         display_cacheinfo(c);
527
528         /* Multi core CPU? */
529         if (c->extended_cpuid_level >= 0x80000008) {
530                 amd_detect_cmp(c);
531                 srat_detect_node(c);
532         }
533
534 #ifdef CONFIG_X86_32
535         detect_ht(c);
536 #endif
537
538         if (c->extended_cpuid_level >= 0x80000006) {
539                 if ((c->x86 >= 0x0f) && (cpuid_edx(0x80000006) & 0xf000))
540                         num_cache_leaves = 4;
541                 else
542                         num_cache_leaves = 3;
543         }
544
545         if (c->x86 >= 0xf && c->x86 <= 0x11)
546                 set_cpu_cap(c, X86_FEATURE_K8);
547
548         if (cpu_has_xmm2) {
549                 /* MFENCE stops RDTSC speculation */
550                 set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
551         }
552
553 #ifdef CONFIG_X86_64
554         if (c->x86 == 0x10) {
555                 /* do this for boot cpu */
556                 if (c == &boot_cpu_data)
557                         check_enable_amd_mmconf_dmi();
558
559                 fam10h_check_enable_mmcfg();
560         }
561
562         if (c == &boot_cpu_data && c->x86 >= 0xf && c->x86 <= 0x11) {
563                 unsigned long long tseg;
564
565                 /*
566                  * Split up direct mapping around the TSEG SMM area.
567                  * Don't do it for gbpages because there seems very little
568                  * benefit in doing so.
569                  */
570                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
571                     printk(KERN_DEBUG "tseg: %010llx\n", tseg);
572                     if ((tseg>>PMD_SHIFT) <
573                                 (max_low_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) ||
574                         ((tseg>>PMD_SHIFT) <
575                                 (max_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) &&
576                          (tseg>>PMD_SHIFT) >= (1ULL<<(32 - PMD_SHIFT))))
577                         set_memory_4k((unsigned long)__va(tseg), 1);
578                 }
579         }
580 #endif
581 }
582
583 #ifdef CONFIG_X86_32
584 static unsigned int __cpuinit amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
585 {
586         /* AMD errata T13 (order #21922) */
587         if ((c->x86 == 6)) {
588                 if (c->x86_model == 3 && c->x86_mask == 0)      /* Duron Rev A0 */
589                         size = 64;
590                 if (c->x86_model == 4 &&
591                     (c->x86_mask == 0 || c->x86_mask == 1))     /* Tbird rev A1/A2 */
592                         size = 256;
593         }
594         return size;
595 }
596 #endif
597
598 static const struct cpu_dev __cpuinitconst amd_cpu_dev = {
599         .c_vendor       = "AMD",
600         .c_ident        = { "AuthenticAMD" },
601 #ifdef CONFIG_X86_32
602         .c_models = {
603                 { .vendor = X86_VENDOR_AMD, .family = 4, .model_names =
604                   {
605                           [3] = "486 DX/2",
606                           [7] = "486 DX/2-WB",
607                           [8] = "486 DX/4",
608                           [9] = "486 DX/4-WB",
609                           [14] = "Am5x86-WT",
610                           [15] = "Am5x86-WB"
611                   }
612                 },
613         },
614         .c_size_cache   = amd_size_cache,
615 #endif
616         .c_early_init   = early_init_amd,
617         .c_init         = init_amd,
618         .c_x86_vendor   = X86_VENDOR_AMD,
619 };
620
621 cpu_dev_register(amd_cpu_dev);