83b217c7225fb2d02d83941a514884539daae0e5
[linux-2.6.git] / arch / x86 / kernel / cpu / amd.c
1 #include <linux/init.h>
2 #include <linux/bitops.h>
3 #include <linux/mm.h>
4
5 #include <linux/io.h>
6 #include <asm/processor.h>
7 #include <asm/apic.h>
8 #include <asm/cpu.h>
9 #include <asm/pci-direct.h>
10
11 #ifdef CONFIG_X86_64
12 # include <asm/numa_64.h>
13 # include <asm/mmconfig.h>
14 # include <asm/cacheflush.h>
15 #endif
16
17 #include "cpu.h"
18
19 #ifdef CONFIG_X86_32
20 /*
21  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
22  *      misexecution of code under Linux. Owners of such processors should
23  *      contact AMD for precise details and a CPU swap.
24  *
25  *      See     http://www.multimania.com/poulot/k6bug.html
26  *              http://www.amd.com/K6/k6docs/revgd.html
27  *
28  *      The following test is erm.. interesting. AMD neglected to up
29  *      the chip setting when fixing the bug but they also tweaked some
30  *      performance at the same time..
31  */
32
33 extern void vide(void);
34 __asm__(".align 4\nvide: ret");
35
36 static void __cpuinit init_amd_k5(struct cpuinfo_x86 *c)
37 {
38 /*
39  * General Systems BIOSen alias the cpu frequency registers
40  * of the Elan at 0x000df000. Unfortuantly, one of the Linux
41  * drivers subsequently pokes it, and changes the CPU speed.
42  * Workaround : Remove the unneeded alias.
43  */
44 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
45 #define CBAR_ENB        (0x80000000)
46 #define CBAR_KEY        (0X000000CB)
47         if (c->x86_model == 9 || c->x86_model == 10) {
48                 if (inl(CBAR) & CBAR_ENB)
49                         outl(0 | CBAR_KEY, CBAR);
50         }
51 }
52
53
54 static void __cpuinit init_amd_k6(struct cpuinfo_x86 *c)
55 {
56         u32 l, h;
57         int mbytes = num_physpages >> (20-PAGE_SHIFT);
58
59         if (c->x86_model < 6) {
60                 /* Based on AMD doc 20734R - June 2000 */
61                 if (c->x86_model == 0) {
62                         clear_cpu_cap(c, X86_FEATURE_APIC);
63                         set_cpu_cap(c, X86_FEATURE_PGE);
64                 }
65                 return;
66         }
67
68         if (c->x86_model == 6 && c->x86_mask == 1) {
69                 const int K6_BUG_LOOP = 1000000;
70                 int n;
71                 void (*f_vide)(void);
72                 unsigned long d, d2;
73
74                 printk(KERN_INFO "AMD K6 stepping B detected - ");
75
76                 /*
77                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
78                  * calls at the same time.
79                  */
80
81                 n = K6_BUG_LOOP;
82                 f_vide = vide;
83                 rdtscl(d);
84                 while (n--)
85                         f_vide();
86                 rdtscl(d2);
87                 d = d2-d;
88
89                 if (d > 20*K6_BUG_LOOP)
90                         printk(KERN_CONT
91                                 "system stability may be impaired when more than 32 MB are used.\n");
92                 else
93                         printk(KERN_CONT "probably OK (after B9730xxxx).\n");
94                 printk(KERN_INFO "Please see http://membres.lycos.fr/poulot/k6bug.html\n");
95         }
96
97         /* K6 with old style WHCR */
98         if (c->x86_model < 8 ||
99            (c->x86_model == 8 && c->x86_mask < 8)) {
100                 /* We can only write allocate on the low 508Mb */
101                 if (mbytes > 508)
102                         mbytes = 508;
103
104                 rdmsr(MSR_K6_WHCR, l, h);
105                 if ((l&0x0000FFFF) == 0) {
106                         unsigned long flags;
107                         l = (1<<0)|((mbytes/4)<<1);
108                         local_irq_save(flags);
109                         wbinvd();
110                         wrmsr(MSR_K6_WHCR, l, h);
111                         local_irq_restore(flags);
112                         printk(KERN_INFO "Enabling old style K6 write allocation for %d Mb\n",
113                                 mbytes);
114                 }
115                 return;
116         }
117
118         if ((c->x86_model == 8 && c->x86_mask > 7) ||
119              c->x86_model == 9 || c->x86_model == 13) {
120                 /* The more serious chips .. */
121
122                 if (mbytes > 4092)
123                         mbytes = 4092;
124
125                 rdmsr(MSR_K6_WHCR, l, h);
126                 if ((l&0xFFFF0000) == 0) {
127                         unsigned long flags;
128                         l = ((mbytes>>2)<<22)|(1<<16);
129                         local_irq_save(flags);
130                         wbinvd();
131                         wrmsr(MSR_K6_WHCR, l, h);
132                         local_irq_restore(flags);
133                         printk(KERN_INFO "Enabling new style K6 write allocation for %d Mb\n",
134                                 mbytes);
135                 }
136
137                 return;
138         }
139
140         if (c->x86_model == 10) {
141                 /* AMD Geode LX is model 10 */
142                 /* placeholder for any needed mods */
143                 return;
144         }
145 }
146
147 static void __cpuinit amd_k7_smp_check(struct cpuinfo_x86 *c)
148 {
149 #ifdef CONFIG_SMP
150         /* calling is from identify_secondary_cpu() ? */
151         if (c->cpu_index == boot_cpu_id)
152                 return;
153
154         /*
155          * Certain Athlons might work (for various values of 'work') in SMP
156          * but they are not certified as MP capable.
157          */
158         /* Athlon 660/661 is valid. */
159         if ((c->x86_model == 6) && ((c->x86_mask == 0) ||
160             (c->x86_mask == 1)))
161                 goto valid_k7;
162
163         /* Duron 670 is valid */
164         if ((c->x86_model == 7) && (c->x86_mask == 0))
165                 goto valid_k7;
166
167         /*
168          * Athlon 662, Duron 671, and Athlon >model 7 have capability
169          * bit. It's worth noting that the A5 stepping (662) of some
170          * Athlon XP's have the MP bit set.
171          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
172          * more.
173          */
174         if (((c->x86_model == 6) && (c->x86_mask >= 2)) ||
175             ((c->x86_model == 7) && (c->x86_mask >= 1)) ||
176              (c->x86_model > 7))
177                 if (cpu_has_mp)
178                         goto valid_k7;
179
180         /* If we get here, not a certified SMP capable AMD system. */
181
182         /*
183          * Don't taint if we are running SMP kernel on a single non-MP
184          * approved Athlon
185          */
186         WARN_ONCE(1, "WARNING: This combination of AMD"
187                 "processors is not suitable for SMP.\n");
188         if (!test_taint(TAINT_UNSAFE_SMP))
189                 add_taint(TAINT_UNSAFE_SMP);
190
191 valid_k7:
192         ;
193 #endif
194 }
195
196 static void __cpuinit init_amd_k7(struct cpuinfo_x86 *c)
197 {
198         u32 l, h;
199
200         /*
201          * Bit 15 of Athlon specific MSR 15, needs to be 0
202          * to enable SSE on Palomino/Morgan/Barton CPU's.
203          * If the BIOS didn't enable it already, enable it here.
204          */
205         if (c->x86_model >= 6 && c->x86_model <= 10) {
206                 if (!cpu_has(c, X86_FEATURE_XMM)) {
207                         printk(KERN_INFO "Enabling disabled K7/SSE Support.\n");
208                         rdmsr(MSR_K7_HWCR, l, h);
209                         l &= ~0x00008000;
210                         wrmsr(MSR_K7_HWCR, l, h);
211                         set_cpu_cap(c, X86_FEATURE_XMM);
212                 }
213         }
214
215         /*
216          * It's been determined by AMD that Athlons since model 8 stepping 1
217          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
218          * As per AMD technical note 27212 0.2
219          */
220         if ((c->x86_model == 8 && c->x86_mask >= 1) || (c->x86_model > 8)) {
221                 rdmsr(MSR_K7_CLK_CTL, l, h);
222                 if ((l & 0xfff00000) != 0x20000000) {
223                         printk(KERN_INFO
224                             "CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
225                                         l, ((l & 0x000fffff)|0x20000000));
226                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
227                 }
228         }
229
230         set_cpu_cap(c, X86_FEATURE_K7);
231
232         amd_k7_smp_check(c);
233 }
234 #endif
235
236 #if defined(CONFIG_NUMA) && defined(CONFIG_X86_64)
237 static int __cpuinit nearby_node(int apicid)
238 {
239         int i, node;
240
241         for (i = apicid - 1; i >= 0; i--) {
242                 node = apicid_to_node[i];
243                 if (node != NUMA_NO_NODE && node_online(node))
244                         return node;
245         }
246         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
247                 node = apicid_to_node[i];
248                 if (node != NUMA_NO_NODE && node_online(node))
249                         return node;
250         }
251         return first_node(node_online_map); /* Shouldn't happen */
252 }
253 #endif
254
255 /*
256  * On a AMD dual core setup the lower bits of the APIC id distingush the cores.
257  * Assumes number of cores is a power of two.
258  */
259 static void __cpuinit amd_detect_cmp(struct cpuinfo_x86 *c)
260 {
261 #ifdef CONFIG_X86_HT
262         unsigned bits;
263         int cpu = smp_processor_id();
264
265         bits = c->x86_coreid_bits;
266         /* Low order bits define the core id (index of core in socket) */
267         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
268         /* Convert the initial APIC ID into the socket ID */
269         c->phys_proc_id = c->initial_apicid >> bits;
270         /* use socket ID also for last level cache */
271         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
272 #endif
273 }
274
275 static void __cpuinit srat_detect_node(struct cpuinfo_x86 *c)
276 {
277 #if defined(CONFIG_NUMA) && defined(CONFIG_X86_64)
278         int cpu = smp_processor_id();
279         int node;
280         unsigned apicid = cpu_has_apic ? hard_smp_processor_id() : c->apicid;
281
282         node = c->phys_proc_id;
283         if (apicid_to_node[apicid] != NUMA_NO_NODE)
284                 node = apicid_to_node[apicid];
285         if (!node_online(node)) {
286                 /* Two possibilities here:
287                    - The CPU is missing memory and no node was created.
288                    In that case try picking one from a nearby CPU
289                    - The APIC IDs differ from the HyperTransport node IDs
290                    which the K8 northbridge parsing fills in.
291                    Assume they are all increased by a constant offset,
292                    but in the same order as the HT nodeids.
293                    If that doesn't result in a usable node fall back to the
294                    path for the previous case.  */
295
296                 int ht_nodeid = c->initial_apicid;
297
298                 if (ht_nodeid >= 0 &&
299                     apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
300                         node = apicid_to_node[ht_nodeid];
301                 /* Pick a nearby node */
302                 if (!node_online(node))
303                         node = nearby_node(apicid);
304         }
305         numa_set_node(cpu, node);
306
307         printk(KERN_INFO "CPU %d/0x%x -> Node %d\n", cpu, apicid, node);
308 #endif
309 }
310
311 static void __cpuinit early_init_amd_mc(struct cpuinfo_x86 *c)
312 {
313 #ifdef CONFIG_X86_HT
314         unsigned bits, ecx;
315
316         /* Multi core CPU? */
317         if (c->extended_cpuid_level < 0x80000008)
318                 return;
319
320         ecx = cpuid_ecx(0x80000008);
321
322         c->x86_max_cores = (ecx & 0xff) + 1;
323
324         /* CPU telling us the core id bits shift? */
325         bits = (ecx >> 12) & 0xF;
326
327         /* Otherwise recompute */
328         if (bits == 0) {
329                 while ((1 << bits) < c->x86_max_cores)
330                         bits++;
331         }
332
333         c->x86_coreid_bits = bits;
334 #endif
335 }
336
337 static void __cpuinit early_init_amd(struct cpuinfo_x86 *c)
338 {
339         early_init_amd_mc(c);
340
341         /*
342          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
343          * with P/T states and does not stop in deep C-states
344          */
345         if (c->x86_power & (1 << 8)) {
346                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
347                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
348         }
349
350 #ifdef CONFIG_X86_64
351         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
352 #else
353         /*  Set MTRR capability flag if appropriate */
354         if (c->x86 == 5)
355                 if (c->x86_model == 13 || c->x86_model == 9 ||
356                     (c->x86_model == 8 && c->x86_mask >= 8))
357                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
358 #endif
359 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
360         /* check CPU config space for extended APIC ID */
361         if (cpu_has_apic && c->x86 >= 0xf) {
362                 unsigned int val;
363                 val = read_pci_config(0, 24, 0, 0x68);
364                 if ((val & ((1 << 17) | (1 << 18))) == ((1 << 17) | (1 << 18)))
365                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
366         }
367 #endif
368 }
369
370 static void __cpuinit init_amd(struct cpuinfo_x86 *c)
371 {
372 #ifdef CONFIG_SMP
373         unsigned long long value;
374
375         /*
376          * Disable TLB flush filter by setting HWCR.FFDIS on K8
377          * bit 6 of msr C001_0015
378          *
379          * Errata 63 for SH-B3 steppings
380          * Errata 122 for all steppings (F+ have it disabled by default)
381          */
382         if (c->x86 == 0xf) {
383                 rdmsrl(MSR_K7_HWCR, value);
384                 value |= 1 << 6;
385                 wrmsrl(MSR_K7_HWCR, value);
386         }
387 #endif
388
389         early_init_amd(c);
390
391         /*
392          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
393          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
394          */
395         clear_cpu_cap(c, 0*32+31);
396
397 #ifdef CONFIG_X86_64
398         /* On C+ stepping K8 rep microcode works well for copy/memset */
399         if (c->x86 == 0xf) {
400                 u32 level;
401
402                 level = cpuid_eax(1);
403                 if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
404                         set_cpu_cap(c, X86_FEATURE_REP_GOOD);
405
406                 /*
407                  * Some BIOSes incorrectly force this feature, but only K8
408                  * revision D (model = 0x14) and later actually support it.
409                  */
410                 if (c->x86_model < 0x14)
411                         clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
412         }
413         if (c->x86 == 0x10 || c->x86 == 0x11)
414                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
415 #else
416
417         /*
418          *      FIXME: We should handle the K5 here. Set up the write
419          *      range and also turn on MSR 83 bits 4 and 31 (write alloc,
420          *      no bus pipeline)
421          */
422
423         switch (c->x86) {
424         case 4:
425                 init_amd_k5(c);
426                 break;
427         case 5:
428                 init_amd_k6(c);
429                 break;
430         case 6: /* An Athlon/Duron */
431                 init_amd_k7(c);
432                 break;
433         }
434
435         /* K6s reports MCEs but don't actually have all the MSRs */
436         if (c->x86 < 6)
437                 clear_cpu_cap(c, X86_FEATURE_MCE);
438 #endif
439
440         /* Enable workaround for FXSAVE leak */
441         if (c->x86 >= 6)
442                 set_cpu_cap(c, X86_FEATURE_FXSAVE_LEAK);
443
444         if (!c->x86_model_id[0]) {
445                 switch (c->x86) {
446                 case 0xf:
447                         /* Should distinguish Models here, but this is only
448                            a fallback anyways. */
449                         strcpy(c->x86_model_id, "Hammer");
450                         break;
451                 }
452         }
453
454         display_cacheinfo(c);
455
456         /* Multi core CPU? */
457         if (c->extended_cpuid_level >= 0x80000008) {
458                 amd_detect_cmp(c);
459                 srat_detect_node(c);
460         }
461
462 #ifdef CONFIG_X86_32
463         detect_ht(c);
464 #endif
465
466         if (c->extended_cpuid_level >= 0x80000006) {
467                 if ((c->x86 >= 0x0f) && (cpuid_edx(0x80000006) & 0xf000))
468                         num_cache_leaves = 4;
469                 else
470                         num_cache_leaves = 3;
471         }
472
473         if (c->x86 >= 0xf && c->x86 <= 0x11)
474                 set_cpu_cap(c, X86_FEATURE_K8);
475
476         if (cpu_has_xmm2) {
477                 /* MFENCE stops RDTSC speculation */
478                 set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
479         }
480
481 #ifdef CONFIG_X86_64
482         if (c->x86 == 0x10) {
483                 /* do this for boot cpu */
484                 if (c == &boot_cpu_data)
485                         check_enable_amd_mmconf_dmi();
486
487                 fam10h_check_enable_mmcfg();
488         }
489
490         if (c == &boot_cpu_data && c->x86 >= 0xf && c->x86 <= 0x11) {
491                 unsigned long long tseg;
492
493                 /*
494                  * Split up direct mapping around the TSEG SMM area.
495                  * Don't do it for gbpages because there seems very little
496                  * benefit in doing so.
497                  */
498                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
499                         printk(KERN_DEBUG "tseg: %010llx\n", tseg);
500                         if ((tseg>>PMD_SHIFT) <
501                                 (max_low_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) ||
502                                 ((tseg>>PMD_SHIFT) <
503                                 (max_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) &&
504                                 (tseg>>PMD_SHIFT) >= (1ULL<<(32 - PMD_SHIFT))))
505                                 set_memory_4k((unsigned long)__va(tseg), 1);
506                 }
507         }
508 #endif
509 }
510
511 #ifdef CONFIG_X86_32
512 static unsigned int __cpuinit amd_size_cache(struct cpuinfo_x86 *c,
513                                                         unsigned int size)
514 {
515         /* AMD errata T13 (order #21922) */
516         if ((c->x86 == 6)) {
517                 /* Duron Rev A0 */
518                 if (c->x86_model == 3 && c->x86_mask == 0)
519                         size = 64;
520                 /* Tbird rev A1/A2 */
521                 if (c->x86_model == 4 &&
522                         (c->x86_mask == 0 || c->x86_mask == 1))
523                         size = 256;
524         }
525         return size;
526 }
527 #endif
528
529 static const struct cpu_dev __cpuinitconst amd_cpu_dev = {
530         .c_vendor       = "AMD",
531         .c_ident        = { "AuthenticAMD" },
532 #ifdef CONFIG_X86_32
533         .c_models = {
534                 { .vendor = X86_VENDOR_AMD, .family = 4, .model_names =
535                   {
536                           [3] = "486 DX/2",
537                           [7] = "486 DX/2-WB",
538                           [8] = "486 DX/4",
539                           [9] = "486 DX/4-WB",
540                           [14] = "Am5x86-WT",
541                           [15] = "Am5x86-WB"
542                   }
543                 },
544         },
545         .c_size_cache   = amd_size_cache,
546 #endif
547         .c_early_init   = early_init_amd,
548         .c_init         = init_amd,
549         .c_x86_vendor   = X86_VENDOR_AMD,
550 };
551
552 cpu_dev_register(amd_cpu_dev);