Merge branch 'x86-cpu-for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git...
[linux-2.6.git] / arch / x86 / include / asm / processor.h
1 #ifndef _ASM_X86_PROCESSOR_H
2 #define _ASM_X86_PROCESSOR_H
3
4 #include <asm/processor-flags.h>
5
6 /* Forward declaration, a strange C thing */
7 struct task_struct;
8 struct mm_struct;
9
10 #include <asm/vm86.h>
11 #include <asm/math_emu.h>
12 #include <asm/segment.h>
13 #include <asm/types.h>
14 #include <asm/sigcontext.h>
15 #include <asm/current.h>
16 #include <asm/cpufeature.h>
17 #include <asm/system.h>
18 #include <asm/page.h>
19 #include <asm/pgtable_types.h>
20 #include <asm/percpu.h>
21 #include <asm/msr.h>
22 #include <asm/desc_defs.h>
23 #include <asm/nops.h>
24
25 #include <linux/personality.h>
26 #include <linux/cpumask.h>
27 #include <linux/cache.h>
28 #include <linux/threads.h>
29 #include <linux/math64.h>
30 #include <linux/init.h>
31 #include <linux/err.h>
32
33 #define HBP_NUM 4
34 /*
35  * Default implementation of macro that returns current
36  * instruction pointer ("program counter").
37  */
38 static inline void *current_text_addr(void)
39 {
40         void *pc;
41
42         asm volatile("mov $1f, %0; 1:":"=r" (pc));
43
44         return pc;
45 }
46
47 #ifdef CONFIG_X86_VSMP
48 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
49 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
50 #else
51 # define ARCH_MIN_TASKALIGN             16
52 # define ARCH_MIN_MMSTRUCT_ALIGN        0
53 #endif
54
55 /*
56  *  CPU type and hardware bug flags. Kept separately for each CPU.
57  *  Members of this structure are referenced in head.S, so think twice
58  *  before touching them. [mj]
59  */
60
61 struct cpuinfo_x86 {
62         __u8                    x86;            /* CPU family */
63         __u8                    x86_vendor;     /* CPU vendor */
64         __u8                    x86_model;
65         __u8                    x86_mask;
66 #ifdef CONFIG_X86_32
67         char                    wp_works_ok;    /* It doesn't on 386's */
68
69         /* Problems on some 486Dx4's and old 386's: */
70         char                    hlt_works_ok;
71         char                    hard_math;
72         char                    rfu;
73         char                    fdiv_bug;
74         char                    f00f_bug;
75         char                    coma_bug;
76         char                    pad0;
77 #else
78         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
79         int                     x86_tlbsize;
80 #endif
81         __u8                    x86_virt_bits;
82         __u8                    x86_phys_bits;
83         /* CPUID returned core id bits: */
84         __u8                    x86_coreid_bits;
85         /* Max extended CPUID function supported: */
86         __u32                   extended_cpuid_level;
87         /* Maximum supported CPUID level, -1=no CPUID: */
88         int                     cpuid_level;
89         __u32                   x86_capability[NCAPINTS];
90         char                    x86_vendor_id[16];
91         char                    x86_model_id[64];
92         /* in KB - valid for CPUS which support this call: */
93         int                     x86_cache_size;
94         int                     x86_cache_alignment;    /* In bytes */
95         int                     x86_power;
96         unsigned long           loops_per_jiffy;
97 #ifdef CONFIG_SMP
98         /* cpus sharing the last level cache: */
99         cpumask_var_t           llc_shared_map;
100 #endif
101         /* cpuid returned max cores value: */
102         u16                      x86_max_cores;
103         u16                     apicid;
104         u16                     initial_apicid;
105         u16                     x86_clflush_size;
106 #ifdef CONFIG_SMP
107         /* number of cores as seen by the OS: */
108         u16                     booted_cores;
109         /* Physical processor id: */
110         u16                     phys_proc_id;
111         /* Core id: */
112         u16                     cpu_core_id;
113         /* Index into per_cpu list: */
114         u16                     cpu_index;
115 #endif
116 } __attribute__((__aligned__(SMP_CACHE_BYTES)));
117
118 #define X86_VENDOR_INTEL        0
119 #define X86_VENDOR_CYRIX        1
120 #define X86_VENDOR_AMD          2
121 #define X86_VENDOR_UMC          3
122 #define X86_VENDOR_CENTAUR      5
123 #define X86_VENDOR_TRANSMETA    7
124 #define X86_VENDOR_NSC          8
125 #define X86_VENDOR_NUM          9
126
127 #define X86_VENDOR_UNKNOWN      0xff
128
129 /*
130  * capabilities of CPUs
131  */
132 extern struct cpuinfo_x86       boot_cpu_data;
133 extern struct cpuinfo_x86       new_cpu_data;
134
135 extern struct tss_struct        doublefault_tss;
136 extern __u32                    cpu_caps_cleared[NCAPINTS];
137 extern __u32                    cpu_caps_set[NCAPINTS];
138
139 #ifdef CONFIG_SMP
140 DECLARE_PER_CPU_SHARED_ALIGNED(struct cpuinfo_x86, cpu_info);
141 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
142 #define current_cpu_data        __get_cpu_var(cpu_info)
143 #else
144 #define cpu_data(cpu)           boot_cpu_data
145 #define current_cpu_data        boot_cpu_data
146 #endif
147
148 extern const struct seq_operations cpuinfo_op;
149
150 static inline int hlt_works(int cpu)
151 {
152 #ifdef CONFIG_X86_32
153         return cpu_data(cpu).hlt_works_ok;
154 #else
155         return 1;
156 #endif
157 }
158
159 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
160
161 extern void cpu_detect(struct cpuinfo_x86 *c);
162
163 extern struct pt_regs *idle_regs(struct pt_regs *);
164
165 extern void early_cpu_init(void);
166 extern void identify_boot_cpu(void);
167 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
168 extern void print_cpu_info(struct cpuinfo_x86 *);
169 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
170 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
171 extern unsigned short num_cache_leaves;
172
173 extern void detect_extended_topology(struct cpuinfo_x86 *c);
174 extern void detect_ht(struct cpuinfo_x86 *c);
175
176 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
177                                 unsigned int *ecx, unsigned int *edx)
178 {
179         /* ecx is often an input as well as an output. */
180         asm volatile("cpuid"
181             : "=a" (*eax),
182               "=b" (*ebx),
183               "=c" (*ecx),
184               "=d" (*edx)
185             : "0" (*eax), "2" (*ecx));
186 }
187
188 static inline void load_cr3(pgd_t *pgdir)
189 {
190         write_cr3(__pa(pgdir));
191 }
192
193 #ifdef CONFIG_X86_32
194 /* This is the TSS defined by the hardware. */
195 struct x86_hw_tss {
196         unsigned short          back_link, __blh;
197         unsigned long           sp0;
198         unsigned short          ss0, __ss0h;
199         unsigned long           sp1;
200         /* ss1 caches MSR_IA32_SYSENTER_CS: */
201         unsigned short          ss1, __ss1h;
202         unsigned long           sp2;
203         unsigned short          ss2, __ss2h;
204         unsigned long           __cr3;
205         unsigned long           ip;
206         unsigned long           flags;
207         unsigned long           ax;
208         unsigned long           cx;
209         unsigned long           dx;
210         unsigned long           bx;
211         unsigned long           sp;
212         unsigned long           bp;
213         unsigned long           si;
214         unsigned long           di;
215         unsigned short          es, __esh;
216         unsigned short          cs, __csh;
217         unsigned short          ss, __ssh;
218         unsigned short          ds, __dsh;
219         unsigned short          fs, __fsh;
220         unsigned short          gs, __gsh;
221         unsigned short          ldt, __ldth;
222         unsigned short          trace;
223         unsigned short          io_bitmap_base;
224
225 } __attribute__((packed));
226 #else
227 struct x86_hw_tss {
228         u32                     reserved1;
229         u64                     sp0;
230         u64                     sp1;
231         u64                     sp2;
232         u64                     reserved2;
233         u64                     ist[7];
234         u32                     reserved3;
235         u32                     reserved4;
236         u16                     reserved5;
237         u16                     io_bitmap_base;
238
239 } __attribute__((packed)) ____cacheline_aligned;
240 #endif
241
242 /*
243  * IO-bitmap sizes:
244  */
245 #define IO_BITMAP_BITS                  65536
246 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
247 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
248 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
249 #define INVALID_IO_BITMAP_OFFSET        0x8000
250
251 struct tss_struct {
252         /*
253          * The hardware state:
254          */
255         struct x86_hw_tss       x86_tss;
256
257         /*
258          * The extra 1 is there because the CPU will access an
259          * additional byte beyond the end of the IO permission
260          * bitmap. The extra byte must be all 1 bits, and must
261          * be within the limit.
262          */
263         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
264
265         /*
266          * .. and then another 0x100 bytes for the emergency kernel stack:
267          */
268         unsigned long           stack[64];
269
270 } ____cacheline_aligned;
271
272 DECLARE_PER_CPU_SHARED_ALIGNED(struct tss_struct, init_tss);
273
274 /*
275  * Save the original ist values for checking stack pointers during debugging
276  */
277 struct orig_ist {
278         unsigned long           ist[7];
279 };
280
281 #define MXCSR_DEFAULT           0x1f80
282
283 struct i387_fsave_struct {
284         u32                     cwd;    /* FPU Control Word             */
285         u32                     swd;    /* FPU Status Word              */
286         u32                     twd;    /* FPU Tag Word                 */
287         u32                     fip;    /* FPU IP Offset                */
288         u32                     fcs;    /* FPU IP Selector              */
289         u32                     foo;    /* FPU Operand Pointer Offset   */
290         u32                     fos;    /* FPU Operand Pointer Selector */
291
292         /* 8*10 bytes for each FP-reg = 80 bytes:                       */
293         u32                     st_space[20];
294
295         /* Software status information [not touched by FSAVE ]:         */
296         u32                     status;
297 };
298
299 struct i387_fxsave_struct {
300         u16                     cwd; /* Control Word                    */
301         u16                     swd; /* Status Word                     */
302         u16                     twd; /* Tag Word                        */
303         u16                     fop; /* Last Instruction Opcode         */
304         union {
305                 struct {
306                         u64     rip; /* Instruction Pointer             */
307                         u64     rdp; /* Data Pointer                    */
308                 };
309                 struct {
310                         u32     fip; /* FPU IP Offset                   */
311                         u32     fcs; /* FPU IP Selector                 */
312                         u32     foo; /* FPU Operand Offset              */
313                         u32     fos; /* FPU Operand Selector            */
314                 };
315         };
316         u32                     mxcsr;          /* MXCSR Register State */
317         u32                     mxcsr_mask;     /* MXCSR Mask           */
318
319         /* 8*16 bytes for each FP-reg = 128 bytes:                      */
320         u32                     st_space[32];
321
322         /* 16*16 bytes for each XMM-reg = 256 bytes:                    */
323         u32                     xmm_space[64];
324
325         u32                     padding[12];
326
327         union {
328                 u32             padding1[12];
329                 u32             sw_reserved[12];
330         };
331
332 } __attribute__((aligned(16)));
333
334 struct i387_soft_struct {
335         u32                     cwd;
336         u32                     swd;
337         u32                     twd;
338         u32                     fip;
339         u32                     fcs;
340         u32                     foo;
341         u32                     fos;
342         /* 8*10 bytes for each FP-reg = 80 bytes: */
343         u32                     st_space[20];
344         u8                      ftop;
345         u8                      changed;
346         u8                      lookahead;
347         u8                      no_update;
348         u8                      rm;
349         u8                      alimit;
350         struct math_emu_info    *info;
351         u32                     entry_eip;
352 };
353
354 struct ymmh_struct {
355         /* 16 * 16 bytes for each YMMH-reg = 256 bytes */
356         u32 ymmh_space[64];
357 };
358
359 struct xsave_hdr_struct {
360         u64 xstate_bv;
361         u64 reserved1[2];
362         u64 reserved2[5];
363 } __attribute__((packed));
364
365 struct xsave_struct {
366         struct i387_fxsave_struct i387;
367         struct xsave_hdr_struct xsave_hdr;
368         struct ymmh_struct ymmh;
369         /* new processor state extensions will go here */
370 } __attribute__ ((packed, aligned (64)));
371
372 union thread_xstate {
373         struct i387_fsave_struct        fsave;
374         struct i387_fxsave_struct       fxsave;
375         struct i387_soft_struct         soft;
376         struct xsave_struct             xsave;
377 };
378
379 #ifdef CONFIG_X86_64
380 DECLARE_PER_CPU(struct orig_ist, orig_ist);
381
382 union irq_stack_union {
383         char irq_stack[IRQ_STACK_SIZE];
384         /*
385          * GCC hardcodes the stack canary as %gs:40.  Since the
386          * irq_stack is the object at %gs:0, we reserve the bottom
387          * 48 bytes of the irq stack for the canary.
388          */
389         struct {
390                 char gs_base[40];
391                 unsigned long stack_canary;
392         };
393 };
394
395 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union);
396 DECLARE_INIT_PER_CPU(irq_stack_union);
397
398 DECLARE_PER_CPU(char *, irq_stack_ptr);
399 DECLARE_PER_CPU(unsigned int, irq_count);
400 extern unsigned long kernel_eflags;
401 extern asmlinkage void ignore_sysret(void);
402 #else   /* X86_64 */
403 #ifdef CONFIG_CC_STACKPROTECTOR
404 /*
405  * Make sure stack canary segment base is cached-aligned:
406  *   "For Intel Atom processors, avoid non zero segment base address
407  *    that is not aligned to cache line boundary at all cost."
408  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
409  */
410 struct stack_canary {
411         char __pad[20];         /* canary at %gs:20 */
412         unsigned long canary;
413 };
414 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
415 #endif
416 #endif  /* X86_64 */
417
418 extern unsigned int xstate_size;
419 extern void free_thread_xstate(struct task_struct *);
420 extern struct kmem_cache *task_xstate_cachep;
421
422 struct perf_event;
423
424 struct thread_struct {
425         /* Cached TLS descriptors: */
426         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
427         unsigned long           sp0;
428         unsigned long           sp;
429 #ifdef CONFIG_X86_32
430         unsigned long           sysenter_cs;
431 #else
432         unsigned long           usersp; /* Copy from PDA */
433         unsigned short          es;
434         unsigned short          ds;
435         unsigned short          fsindex;
436         unsigned short          gsindex;
437 #endif
438 #ifdef CONFIG_X86_32
439         unsigned long           ip;
440 #endif
441 #ifdef CONFIG_X86_64
442         unsigned long           fs;
443 #endif
444         unsigned long           gs;
445         /* Save middle states of ptrace breakpoints */
446         struct perf_event       *ptrace_bps[HBP_NUM];
447         /* Debug status used for traps, single steps, etc... */
448         unsigned long           debugreg6;
449         /* Keep track of the exact dr7 value set by the user */
450         unsigned long           ptrace_dr7;
451         /* Fault info: */
452         unsigned long           cr2;
453         unsigned long           trap_no;
454         unsigned long           error_code;
455         /* floating point and extended processor state */
456         union thread_xstate     *xstate;
457 #ifdef CONFIG_X86_32
458         /* Virtual 86 mode info */
459         struct vm86_struct __user *vm86_info;
460         unsigned long           screen_bitmap;
461         unsigned long           v86flags;
462         unsigned long           v86mask;
463         unsigned long           saved_sp0;
464         unsigned int            saved_fs;
465         unsigned int            saved_gs;
466 #endif
467         /* IO permissions: */
468         unsigned long           *io_bitmap_ptr;
469         unsigned long           iopl;
470         /* Max allowed port in the bitmap, in bytes: */
471         unsigned                io_bitmap_max;
472 };
473
474 static inline unsigned long native_get_debugreg(int regno)
475 {
476         unsigned long val = 0;  /* Damn you, gcc! */
477
478         switch (regno) {
479         case 0:
480                 asm("mov %%db0, %0" :"=r" (val));
481                 break;
482         case 1:
483                 asm("mov %%db1, %0" :"=r" (val));
484                 break;
485         case 2:
486                 asm("mov %%db2, %0" :"=r" (val));
487                 break;
488         case 3:
489                 asm("mov %%db3, %0" :"=r" (val));
490                 break;
491         case 6:
492                 asm("mov %%db6, %0" :"=r" (val));
493                 break;
494         case 7:
495                 asm("mov %%db7, %0" :"=r" (val));
496                 break;
497         default:
498                 BUG();
499         }
500         return val;
501 }
502
503 static inline void native_set_debugreg(int regno, unsigned long value)
504 {
505         switch (regno) {
506         case 0:
507                 asm("mov %0, %%db0"     ::"r" (value));
508                 break;
509         case 1:
510                 asm("mov %0, %%db1"     ::"r" (value));
511                 break;
512         case 2:
513                 asm("mov %0, %%db2"     ::"r" (value));
514                 break;
515         case 3:
516                 asm("mov %0, %%db3"     ::"r" (value));
517                 break;
518         case 6:
519                 asm("mov %0, %%db6"     ::"r" (value));
520                 break;
521         case 7:
522                 asm("mov %0, %%db7"     ::"r" (value));
523                 break;
524         default:
525                 BUG();
526         }
527 }
528
529 /*
530  * Set IOPL bits in EFLAGS from given mask
531  */
532 static inline void native_set_iopl_mask(unsigned mask)
533 {
534 #ifdef CONFIG_X86_32
535         unsigned int reg;
536
537         asm volatile ("pushfl;"
538                       "popl %0;"
539                       "andl %1, %0;"
540                       "orl %2, %0;"
541                       "pushl %0;"
542                       "popfl"
543                       : "=&r" (reg)
544                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
545 #endif
546 }
547
548 static inline void
549 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
550 {
551         tss->x86_tss.sp0 = thread->sp0;
552 #ifdef CONFIG_X86_32
553         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
554         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
555                 tss->x86_tss.ss1 = thread->sysenter_cs;
556                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
557         }
558 #endif
559 }
560
561 static inline void native_swapgs(void)
562 {
563 #ifdef CONFIG_X86_64
564         asm volatile("swapgs" ::: "memory");
565 #endif
566 }
567
568 #ifdef CONFIG_PARAVIRT
569 #include <asm/paravirt.h>
570 #else
571 #define __cpuid                 native_cpuid
572 #define paravirt_enabled()      0
573
574 /*
575  * These special macros can be used to get or set a debugging register
576  */
577 #define get_debugreg(var, register)                             \
578         (var) = native_get_debugreg(register)
579 #define set_debugreg(value, register)                           \
580         native_set_debugreg(register, value)
581
582 static inline void load_sp0(struct tss_struct *tss,
583                             struct thread_struct *thread)
584 {
585         native_load_sp0(tss, thread);
586 }
587
588 #define set_iopl_mask native_set_iopl_mask
589 #endif /* CONFIG_PARAVIRT */
590
591 /*
592  * Save the cr4 feature set we're using (ie
593  * Pentium 4MB enable and PPro Global page
594  * enable), so that any CPU's that boot up
595  * after us can get the correct flags.
596  */
597 extern unsigned long            mmu_cr4_features;
598
599 static inline void set_in_cr4(unsigned long mask)
600 {
601         unsigned cr4;
602
603         mmu_cr4_features |= mask;
604         cr4 = read_cr4();
605         cr4 |= mask;
606         write_cr4(cr4);
607 }
608
609 static inline void clear_in_cr4(unsigned long mask)
610 {
611         unsigned cr4;
612
613         mmu_cr4_features &= ~mask;
614         cr4 = read_cr4();
615         cr4 &= ~mask;
616         write_cr4(cr4);
617 }
618
619 typedef struct {
620         unsigned long           seg;
621 } mm_segment_t;
622
623
624 /*
625  * create a kernel thread without removing it from tasklists
626  */
627 extern int kernel_thread(int (*fn)(void *), void *arg, unsigned long flags);
628
629 /* Free all resources held by a thread. */
630 extern void release_thread(struct task_struct *);
631
632 /* Prepare to copy thread state - unlazy all lazy state */
633 extern void prepare_to_copy(struct task_struct *tsk);
634
635 unsigned long get_wchan(struct task_struct *p);
636
637 /*
638  * Generic CPUID function
639  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
640  * resulting in stale register contents being returned.
641  */
642 static inline void cpuid(unsigned int op,
643                          unsigned int *eax, unsigned int *ebx,
644                          unsigned int *ecx, unsigned int *edx)
645 {
646         *eax = op;
647         *ecx = 0;
648         __cpuid(eax, ebx, ecx, edx);
649 }
650
651 /* Some CPUID calls want 'count' to be placed in ecx */
652 static inline void cpuid_count(unsigned int op, int count,
653                                unsigned int *eax, unsigned int *ebx,
654                                unsigned int *ecx, unsigned int *edx)
655 {
656         *eax = op;
657         *ecx = count;
658         __cpuid(eax, ebx, ecx, edx);
659 }
660
661 /*
662  * CPUID functions returning a single datum
663  */
664 static inline unsigned int cpuid_eax(unsigned int op)
665 {
666         unsigned int eax, ebx, ecx, edx;
667
668         cpuid(op, &eax, &ebx, &ecx, &edx);
669
670         return eax;
671 }
672
673 static inline unsigned int cpuid_ebx(unsigned int op)
674 {
675         unsigned int eax, ebx, ecx, edx;
676
677         cpuid(op, &eax, &ebx, &ecx, &edx);
678
679         return ebx;
680 }
681
682 static inline unsigned int cpuid_ecx(unsigned int op)
683 {
684         unsigned int eax, ebx, ecx, edx;
685
686         cpuid(op, &eax, &ebx, &ecx, &edx);
687
688         return ecx;
689 }
690
691 static inline unsigned int cpuid_edx(unsigned int op)
692 {
693         unsigned int eax, ebx, ecx, edx;
694
695         cpuid(op, &eax, &ebx, &ecx, &edx);
696
697         return edx;
698 }
699
700 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
701 static inline void rep_nop(void)
702 {
703         asm volatile("rep; nop" ::: "memory");
704 }
705
706 static inline void cpu_relax(void)
707 {
708         rep_nop();
709 }
710
711 /* Stop speculative execution and prefetching of modified code. */
712 static inline void sync_core(void)
713 {
714         int tmp;
715
716 #if defined(CONFIG_M386) || defined(CONFIG_M486)
717         if (boot_cpu_data.x86 < 5)
718                 /* There is no speculative execution.
719                  * jmp is a barrier to prefetching. */
720                 asm volatile("jmp 1f\n1:\n" ::: "memory");
721         else
722 #endif
723                 /* cpuid is a barrier to speculative execution.
724                  * Prefetched instructions are automatically
725                  * invalidated when modified. */
726                 asm volatile("cpuid" : "=a" (tmp) : "0" (1)
727                              : "ebx", "ecx", "edx", "memory");
728 }
729
730 static inline void __monitor(const void *eax, unsigned long ecx,
731                              unsigned long edx)
732 {
733         /* "monitor %eax, %ecx, %edx;" */
734         asm volatile(".byte 0x0f, 0x01, 0xc8;"
735                      :: "a" (eax), "c" (ecx), "d"(edx));
736 }
737
738 static inline void __mwait(unsigned long eax, unsigned long ecx)
739 {
740         /* "mwait %eax, %ecx;" */
741         asm volatile(".byte 0x0f, 0x01, 0xc9;"
742                      :: "a" (eax), "c" (ecx));
743 }
744
745 static inline void __sti_mwait(unsigned long eax, unsigned long ecx)
746 {
747         trace_hardirqs_on();
748         /* "mwait %eax, %ecx;" */
749         asm volatile("sti; .byte 0x0f, 0x01, 0xc9;"
750                      :: "a" (eax), "c" (ecx));
751 }
752
753 extern void mwait_idle_with_hints(unsigned long eax, unsigned long ecx);
754
755 extern void select_idle_routine(const struct cpuinfo_x86 *c);
756 extern void init_c1e_mask(void);
757
758 extern unsigned long            boot_option_idle_override;
759 extern unsigned long            idle_halt;
760 extern unsigned long            idle_nomwait;
761
762 /*
763  * on systems with caches, caches must be flashed as the absolute
764  * last instruction before going into a suspended halt.  Otherwise,
765  * dirty data can linger in the cache and become stale on resume,
766  * leading to strange errors.
767  *
768  * perform a variety of operations to guarantee that the compiler
769  * will not reorder instructions.  wbinvd itself is serializing
770  * so the processor will not reorder.
771  *
772  * Systems without cache can just go into halt.
773  */
774 static inline void wbinvd_halt(void)
775 {
776         mb();
777         /* check for clflush to determine if wbinvd is legal */
778         if (cpu_has_clflush)
779                 asm volatile("cli; wbinvd; 1: hlt; jmp 1b" : : : "memory");
780         else
781                 while (1)
782                         halt();
783 }
784
785 extern void enable_sep_cpu(void);
786 extern int sysenter_setup(void);
787
788 /* Defined in head.S */
789 extern struct desc_ptr          early_gdt_descr;
790
791 extern void cpu_set_gdt(int);
792 extern void switch_to_new_gdt(int);
793 extern void load_percpu_segment(int);
794 extern void cpu_init(void);
795
796 static inline unsigned long get_debugctlmsr(void)
797 {
798         unsigned long debugctlmsr = 0;
799
800 #ifndef CONFIG_X86_DEBUGCTLMSR
801         if (boot_cpu_data.x86 < 6)
802                 return 0;
803 #endif
804         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
805
806         return debugctlmsr;
807 }
808
809 static inline void update_debugctlmsr(unsigned long debugctlmsr)
810 {
811 #ifndef CONFIG_X86_DEBUGCTLMSR
812         if (boot_cpu_data.x86 < 6)
813                 return;
814 #endif
815         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
816 }
817
818 /*
819  * from system description table in BIOS. Mostly for MCA use, but
820  * others may find it useful:
821  */
822 extern unsigned int             machine_id;
823 extern unsigned int             machine_submodel_id;
824 extern unsigned int             BIOS_revision;
825
826 /* Boot loader type from the setup header: */
827 extern int                      bootloader_type;
828 extern int                      bootloader_version;
829
830 extern char                     ignore_fpu_irq;
831
832 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
833 #define ARCH_HAS_PREFETCHW
834 #define ARCH_HAS_SPINLOCK_PREFETCH
835
836 #ifdef CONFIG_X86_32
837 # define BASE_PREFETCH          ASM_NOP4
838 # define ARCH_HAS_PREFETCH
839 #else
840 # define BASE_PREFETCH          "prefetcht0 (%1)"
841 #endif
842
843 /*
844  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
845  *
846  * It's not worth to care about 3dnow prefetches for the K6
847  * because they are microcoded there and very slow.
848  */
849 static inline void prefetch(const void *x)
850 {
851         alternative_input(BASE_PREFETCH,
852                           "prefetchnta (%1)",
853                           X86_FEATURE_XMM,
854                           "r" (x));
855 }
856
857 /*
858  * 3dnow prefetch to get an exclusive cache line.
859  * Useful for spinlocks to avoid one state transition in the
860  * cache coherency protocol:
861  */
862 static inline void prefetchw(const void *x)
863 {
864         alternative_input(BASE_PREFETCH,
865                           "prefetchw (%1)",
866                           X86_FEATURE_3DNOW,
867                           "r" (x));
868 }
869
870 static inline void spin_lock_prefetch(const void *x)
871 {
872         prefetchw(x);
873 }
874
875 #ifdef CONFIG_X86_32
876 /*
877  * User space process size: 3GB (default).
878  */
879 #define TASK_SIZE               PAGE_OFFSET
880 #define TASK_SIZE_MAX           TASK_SIZE
881 #define STACK_TOP               TASK_SIZE
882 #define STACK_TOP_MAX           STACK_TOP
883
884 #define INIT_THREAD  {                                                    \
885         .sp0                    = sizeof(init_stack) + (long)&init_stack, \
886         .vm86_info              = NULL,                                   \
887         .sysenter_cs            = __KERNEL_CS,                            \
888         .io_bitmap_ptr          = NULL,                                   \
889 }
890
891 /*
892  * Note that the .io_bitmap member must be extra-big. This is because
893  * the CPU will access an additional byte beyond the end of the IO
894  * permission bitmap. The extra byte must be all 1 bits, and must
895  * be within the limit.
896  */
897 #define INIT_TSS  {                                                       \
898         .x86_tss = {                                                      \
899                 .sp0            = sizeof(init_stack) + (long)&init_stack, \
900                 .ss0            = __KERNEL_DS,                            \
901                 .ss1            = __KERNEL_CS,                            \
902                 .io_bitmap_base = INVALID_IO_BITMAP_OFFSET,               \
903          },                                                               \
904         .io_bitmap              = { [0 ... IO_BITMAP_LONGS] = ~0 },       \
905 }
906
907 extern unsigned long thread_saved_pc(struct task_struct *tsk);
908
909 #define THREAD_SIZE_LONGS      (THREAD_SIZE/sizeof(unsigned long))
910 #define KSTK_TOP(info)                                                 \
911 ({                                                                     \
912        unsigned long *__ptr = (unsigned long *)(info);                 \
913        (unsigned long)(&__ptr[THREAD_SIZE_LONGS]);                     \
914 })
915
916 /*
917  * The below -8 is to reserve 8 bytes on top of the ring0 stack.
918  * This is necessary to guarantee that the entire "struct pt_regs"
919  * is accessable even if the CPU haven't stored the SS/ESP registers
920  * on the stack (interrupt gate does not save these registers
921  * when switching to the same priv ring).
922  * Therefore beware: accessing the ss/esp fields of the
923  * "struct pt_regs" is possible, but they may contain the
924  * completely wrong values.
925  */
926 #define task_pt_regs(task)                                             \
927 ({                                                                     \
928        struct pt_regs *__regs__;                                       \
929        __regs__ = (struct pt_regs *)(KSTK_TOP(task_stack_page(task))-8); \
930        __regs__ - 1;                                                   \
931 })
932
933 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
934
935 #else
936 /*
937  * User space process size. 47bits minus one guard page.
938  */
939 #define TASK_SIZE_MAX   ((1UL << 47) - PAGE_SIZE)
940
941 /* This decides where the kernel will search for a free chunk of vm
942  * space during mmap's.
943  */
944 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
945                                         0xc0000000 : 0xFFFFe000)
946
947 #define TASK_SIZE               (test_thread_flag(TIF_IA32) ? \
948                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
949 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_IA32)) ? \
950                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
951
952 #define STACK_TOP               TASK_SIZE
953 #define STACK_TOP_MAX           TASK_SIZE_MAX
954
955 #define INIT_THREAD  { \
956         .sp0 = (unsigned long)&init_stack + sizeof(init_stack) \
957 }
958
959 #define INIT_TSS  { \
960         .x86_tss.sp0 = (unsigned long)&init_stack + sizeof(init_stack) \
961 }
962
963 /*
964  * Return saved PC of a blocked thread.
965  * What is this good for? it will be always the scheduler or ret_from_fork.
966  */
967 #define thread_saved_pc(t)      (*(unsigned long *)((t)->thread.sp - 8))
968
969 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
970 extern unsigned long KSTK_ESP(struct task_struct *task);
971 #endif /* CONFIG_X86_64 */
972
973 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
974                                                unsigned long new_sp);
975
976 /*
977  * This decides where the kernel will search for a free chunk of vm
978  * space during mmap's.
979  */
980 #define TASK_UNMAPPED_BASE      (PAGE_ALIGN(TASK_SIZE / 3))
981
982 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
983
984 /* Get/set a process' ability to use the timestamp counter instruction */
985 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
986 #define SET_TSC_CTL(val)        set_tsc_mode((val))
987
988 extern int get_tsc_mode(unsigned long adr);
989 extern int set_tsc_mode(unsigned int val);
990
991 extern int amd_get_nb_id(int cpu);
992
993 struct aperfmperf {
994         u64 aperf, mperf;
995 };
996
997 static inline void get_aperfmperf(struct aperfmperf *am)
998 {
999         WARN_ON_ONCE(!boot_cpu_has(X86_FEATURE_APERFMPERF));
1000
1001         rdmsrl(MSR_IA32_APERF, am->aperf);
1002         rdmsrl(MSR_IA32_MPERF, am->mperf);
1003 }
1004
1005 #define APERFMPERF_SHIFT 10
1006
1007 static inline
1008 unsigned long calc_aperfmperf_ratio(struct aperfmperf *old,
1009                                     struct aperfmperf *new)
1010 {
1011         u64 aperf = new->aperf - old->aperf;
1012         u64 mperf = new->mperf - old->mperf;
1013         unsigned long ratio = aperf;
1014
1015         mperf >>= APERFMPERF_SHIFT;
1016         if (mperf)
1017                 ratio = div64_u64(aperf, mperf);
1018
1019         return ratio;
1020 }
1021
1022 #endif /* _ASM_X86_PROCESSOR_H */