89c65bb0bed38fb988c87ab62984467f48c05bf8
[linux-2.6.git] / arch / blackfin / mach-bf561 / dma.c
1 /*
2  * File:         arch/blackfin/mach-bf561/dma.c
3  * Based on:
4  * Author:
5  *
6  * Created:
7  * Description:  This file contains the simple DMA Implementation for Blackfin
8  *
9  * Modified:
10  *               Copyright 2004-2007 Analog Devices Inc.
11  *
12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; either version 2 of the License, or
17  * (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, see the file COPYING, or write
26  * to the Free Software Foundation, Inc.,
27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
28  */
29 #include <asm/blackfin.h>
30 #include <asm/dma.h>
31
32 struct dma_register *base_addr[MAX_BLACKFIN_DMA_CHANNEL] = {
33         (struct dma_register *) DMA1_0_NEXT_DESC_PTR,
34         (struct dma_register *) DMA1_1_NEXT_DESC_PTR,
35         (struct dma_register *) DMA1_2_NEXT_DESC_PTR,
36         (struct dma_register *) DMA1_3_NEXT_DESC_PTR,
37         (struct dma_register *) DMA1_4_NEXT_DESC_PTR,
38         (struct dma_register *) DMA1_5_NEXT_DESC_PTR,
39         (struct dma_register *) DMA1_6_NEXT_DESC_PTR,
40         (struct dma_register *) DMA1_7_NEXT_DESC_PTR,
41         (struct dma_register *) DMA1_8_NEXT_DESC_PTR,
42         (struct dma_register *) DMA1_9_NEXT_DESC_PTR,
43         (struct dma_register *) DMA1_10_NEXT_DESC_PTR,
44         (struct dma_register *) DMA1_11_NEXT_DESC_PTR,
45         (struct dma_register *) DMA2_0_NEXT_DESC_PTR,
46         (struct dma_register *) DMA2_1_NEXT_DESC_PTR,
47         (struct dma_register *) DMA2_2_NEXT_DESC_PTR,
48         (struct dma_register *) DMA2_3_NEXT_DESC_PTR,
49         (struct dma_register *) DMA2_4_NEXT_DESC_PTR,
50         (struct dma_register *) DMA2_5_NEXT_DESC_PTR,
51         (struct dma_register *) DMA2_6_NEXT_DESC_PTR,
52         (struct dma_register *) DMA2_7_NEXT_DESC_PTR,
53         (struct dma_register *) DMA2_8_NEXT_DESC_PTR,
54         (struct dma_register *) DMA2_9_NEXT_DESC_PTR,
55         (struct dma_register *) DMA2_10_NEXT_DESC_PTR,
56         (struct dma_register *) DMA2_11_NEXT_DESC_PTR,
57         (struct dma_register *) MDMA1_D0_NEXT_DESC_PTR,
58         (struct dma_register *) MDMA1_S0_NEXT_DESC_PTR,
59         (struct dma_register *) MDMA1_D1_NEXT_DESC_PTR,
60         (struct dma_register *) MDMA1_S1_NEXT_DESC_PTR,
61         (struct dma_register *) MDMA2_D0_NEXT_DESC_PTR,
62         (struct dma_register *) MDMA2_S0_NEXT_DESC_PTR,
63         (struct dma_register *) MDMA2_D1_NEXT_DESC_PTR,
64         (struct dma_register *) MDMA2_S1_NEXT_DESC_PTR,
65         (struct dma_register *) IMDMA_D0_NEXT_DESC_PTR,
66         (struct dma_register *) IMDMA_S0_NEXT_DESC_PTR,
67         (struct dma_register *) IMDMA_D1_NEXT_DESC_PTR,
68         (struct dma_register *) IMDMA_S1_NEXT_DESC_PTR,
69 };
70
71 int channel2irq(unsigned int channel)
72 {
73         int ret_irq = -1;
74
75         switch (channel) {
76         case CH_PPI0:
77                 ret_irq = IRQ_PPI0;
78                 break;
79         case CH_PPI1:
80                 ret_irq = IRQ_PPI1;
81                 break;
82         case CH_SPORT0_RX:
83                 ret_irq = IRQ_SPORT0_RX;
84                 break;
85         case CH_SPORT0_TX:
86                 ret_irq = IRQ_SPORT0_TX;
87                 break;
88         case CH_SPORT1_RX:
89                 ret_irq = IRQ_SPORT1_RX;
90                 break;
91         case CH_SPORT1_TX:
92                 ret_irq = IRQ_SPORT1_TX;
93                 break;
94         case CH_SPI:
95                 ret_irq = IRQ_SPI;
96                 break;
97         case CH_UART_RX:
98                 ret_irq = IRQ_UART_RX;
99                 break;
100         case CH_UART_TX:
101                 ret_irq = IRQ_UART_TX;
102                 break;
103
104         case CH_MEM_STREAM0_SRC:
105         case CH_MEM_STREAM0_DEST:
106                 ret_irq = IRQ_MEM_DMA0;
107                 break;
108         case CH_MEM_STREAM1_SRC:
109         case CH_MEM_STREAM1_DEST:
110                 ret_irq = IRQ_MEM_DMA1;
111                 break;
112         case CH_MEM_STREAM2_SRC:
113         case CH_MEM_STREAM2_DEST:
114                 ret_irq = IRQ_MEM_DMA2;
115                 break;
116         case CH_MEM_STREAM3_SRC:
117         case CH_MEM_STREAM3_DEST:
118                 ret_irq = IRQ_MEM_DMA3;
119                 break;
120
121         case CH_IMEM_STREAM0_SRC:
122         case CH_IMEM_STREAM0_DEST:
123                 ret_irq = IRQ_IMEM_DMA0;
124                 break;
125         case CH_IMEM_STREAM1_SRC:
126         case CH_IMEM_STREAM1_DEST:
127                 ret_irq = IRQ_IMEM_DMA1;
128                 break;
129         }
130         return ret_irq;
131 }