3f490bfb73faca7d5efad67a7449b46ef81f89fd
[linux-2.6.git] / arch / blackfin / mach-bf537 / head.S
1 /*
2  * File:         arch/blackfin/mach-bf537/head.S
3  * Based on:     arch/blackfin/mach-bf533/head.S
4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
5  *
6  * Created:      1998
7  * Description:  Startup code for Blackfin BF537
8  *
9  * Modified:
10  *               Copyright 2004-2006 Analog Devices Inc.
11  *
12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; either version 2 of the License, or
17  * (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, see the file COPYING, or write
26  * to the Free Software Foundation, Inc.,
27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
28  */
29
30 #include <linux/linkage.h>
31 #include <asm/blackfin.h>
32 #if CONFIG_BFIN_KERNEL_CLOCK
33 #include <asm/mach/mem_init.h>
34 #endif
35
36 .global __rambase
37 .global __ramstart
38 .global __ramend
39 .extern ___bss_stop
40 .extern ___bss_start
41 .extern _bf53x_relocate_l1_mem
42
43 #define INITIAL_STACK   0xFFB01000
44
45 .text
46
47 ENTRY(__start)
48 ENTRY(__stext)
49         /* R0: argument of command line string, passed from uboot, save it */
50         R7 = R0;
51         /* Set the SYSCFG register:
52          * Enable Cycle Counter and Nesting Of Interrupts (3rd Bit)
53          */
54         R0 = 0x36;
55         SYSCFG = R0;
56         R0 = 0;
57
58         /* Clear Out All the data and pointer Registers */
59         R1 = R0;
60         R2 = R0;
61         R3 = R0;
62         R4 = R0;
63         R5 = R0;
64         R6 = R0;
65
66         P0 = R0;
67         P1 = R0;
68         P2 = R0;
69         P3 = R0;
70         P4 = R0;
71         P5 = R0;
72
73         LC0 = r0;
74         LC1 = r0;
75         L0 = r0;
76         L1 = r0;
77         L2 = r0;
78         L3 = r0;
79
80         /* Clear Out All the DAG Registers */
81         B0 = r0;
82         B1 = r0;
83         B2 = r0;
84         B3 = r0;
85
86         I0 = r0;
87         I1 = r0;
88         I2 = r0;
89         I3 = r0;
90
91         M0 = r0;
92         M1 = r0;
93         M2 = r0;
94         M3 = r0;
95
96         /* Turn off the icache */
97         p0.l = (IMEM_CONTROL & 0xFFFF);
98         p0.h = (IMEM_CONTROL >> 16);
99         R1 = [p0];
100         R0 = ~ENICPLB;
101         R0 = R0 & R1;
102
103         /* Anomaly 05000125 */
104 #ifdef ANOMALY_05000125
105         CLI R2;
106         SSYNC;
107 #endif
108         [p0] = R0;
109         SSYNC;
110 #ifdef ANOMALY_05000125
111         STI R2;
112 #endif
113
114         /* Turn off the dcache */
115         p0.l = (DMEM_CONTROL & 0xFFFF);
116         p0.h = (DMEM_CONTROL >> 16);
117         R1 = [p0];
118         R0 = ~ENDCPLB;
119         R0 = R0 & R1;
120
121         /* Anomaly 05000125 */
122 #ifdef ANOMALY_05000125
123         CLI R2;
124         SSYNC;
125 #endif
126         [p0] = R0;
127         SSYNC;
128 #ifdef ANOMALY_05000125
129         STI R2;
130 #endif
131
132         /* Initialise General-Purpose I/O Modules on BF537 */
133         /* Rev 0.0 Anomaly 05000212 - PORTx_FER,
134          * PORT_MUX Registers Do Not accept "writes" correctly:
135          */
136         p0.h = hi(BFIN_PORT_MUX);
137         p0.l = lo(BFIN_PORT_MUX);
138 #ifdef ANOMALY_05000212
139         R0.L = W[P0]; /* Read */
140         SSYNC;
141 #endif
142         R0 = (PGDE_UART | PFTE_UART)(Z);
143 #ifdef ANOMALY_05000212
144         W[P0] = R0.L; /* Write */
145         SSYNC;
146 #endif
147         W[P0] = R0.L; /* Enable both UARTS */
148         SSYNC;
149
150         p0.h = hi(PORTF_FER);
151         p0.l = lo(PORTF_FER);
152 #ifdef ANOMALY_05000212
153         R0.L = W[P0]; /* Read */
154         SSYNC;
155 #endif
156         R0 = 0x000F(Z);
157 #ifdef ANOMALY_05000212
158         W[P0] = R0.L; /* Write */
159         SSYNC;
160 #endif
161         /* Enable peripheral function of PORTF for UART0 and UART1 */
162         W[P0] = R0.L;
163         SSYNC;
164
165 #if !defined(CONFIG_BF534)
166         p0.h = hi(EMAC_SYSTAT);
167         p0.l = lo(EMAC_SYSTAT);
168         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
169         R0.l = 0xFFFF;
170         [P0] = R0;
171         SSYNC;
172 #endif
173
174 #ifdef CONFIG_BF537_PORT_H
175         p0.h = hi(PORTH_FER);
176         p0.l = lo(PORTH_FER);
177         R0.L = W[P0]; /* Read */
178         SSYNC;
179         R0 = 0x0000;
180         W[P0] = R0.L; /* Write */
181         SSYNC;
182         W[P0] = R0.L; /* Disable peripheral function of PORTH */
183         SSYNC;
184 #endif
185
186         /* Initialise UART - when booting from u-boot, the UART is not disabled
187          * so if we dont initalize here, our serial console gets hosed */
188         p0.h = hi(UART_LCR);
189         p0.l = lo(UART_LCR);
190         r0 = 0x0(Z);
191         w[p0] = r0.L;   /* To enable DLL writes */
192         ssync;
193
194         p0.h = hi(UART_DLL);
195         p0.l = lo(UART_DLL);
196         r0 = 0x0(Z);
197         w[p0] = r0.L;
198         ssync;
199
200         p0.h = hi(UART_DLH);
201         p0.l = lo(UART_DLH);
202         r0 = 0x00(Z);
203         w[p0] = r0.L;
204         ssync;
205
206         p0.h = hi(UART_GCTL);
207         p0.l = lo(UART_GCTL);
208         r0 = 0x0(Z);
209         w[p0] = r0.L;   /* To enable UART clock */
210         ssync;
211
212         /* Initialize stack pointer */
213         sp.l = lo(INITIAL_STACK);
214         sp.h = hi(INITIAL_STACK);
215         fp = sp;
216         usp = sp;
217
218         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
219         call _bf53x_relocate_l1_mem;
220 #if CONFIG_BFIN_KERNEL_CLOCK
221         call _start_dma_code;
222 #endif
223
224         /* Code for initializing Async memory banks */
225
226         p2.h = hi(EBIU_AMBCTL1);
227         p2.l = lo(EBIU_AMBCTL1);
228         r0.h = hi(AMBCTL1VAL);
229         r0.l = lo(AMBCTL1VAL);
230         [p2] = r0;
231         ssync;
232
233         p2.h = hi(EBIU_AMBCTL0);
234         p2.l = lo(EBIU_AMBCTL0);
235         r0.h = hi(AMBCTL0VAL);
236         r0.l = lo(AMBCTL0VAL);
237         [p2] = r0;
238         ssync;
239
240         p2.h = hi(EBIU_AMGCTL);
241         p2.l = lo(EBIU_AMGCTL);
242         r0 = AMGCTLVAL;
243         w[p2] = r0;
244         ssync;
245
246         /* This section keeps the processor in supervisor mode
247          * during kernel boot.  Switches to user mode at end of boot.
248          * See page 3-9 of Hardware Reference manual for documentation.
249          */
250
251         /* EVT15 = _real_start */
252
253         p0.l = lo(EVT15);
254         p0.h = hi(EVT15);
255         p1.l = _real_start;
256         p1.h = _real_start;
257         [p0] = p1;
258         csync;
259
260         p0.l = lo(IMASK);
261         p0.h = hi(IMASK);
262         p1.l = IMASK_IVG15;
263         p1.h = 0x0;
264         [p0] = p1;
265         csync;
266
267         raise 15;
268         p0.l = .LWAIT_HERE;
269         p0.h = .LWAIT_HERE;
270         reti = p0;
271 #if defined(ANOMALY_05000281)
272         nop; nop; nop;
273 #endif
274         rti;
275
276 .LWAIT_HERE:
277         jump .LWAIT_HERE;
278
279 ENTRY(_real_start)
280         [ -- sp ] = reti;
281         p0.l = lo(WDOG_CTL);
282         p0.h = hi(WDOG_CTL);
283         r0 = 0xAD6(z);
284         w[p0] = r0;     /* watchdog off for now */
285         ssync;
286
287         /* Code update for BSS size == 0
288          * Zero out the bss region.
289          */
290
291         p1.l = ___bss_start;
292         p1.h = ___bss_start;
293         p2.l = ___bss_stop;
294         p2.h = ___bss_stop;
295         r0 = 0;
296         p2 -= p1;
297         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
298 .L_clear_bss:
299         B[p1++] = r0;
300
301         /* In case there is a NULL pointer reference
302          * Zero out region before stext
303          */
304
305         p1.l = 0x0;
306         p1.h = 0x0;
307         r0.l = __stext;
308         r0.h = __stext;
309         r0 = r0 >> 1;
310         p2 = r0;
311         r0 = 0;
312         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
313 .L_clear_zero:
314         W[p1++] = r0;
315
316         /* pass the uboot arguments to the global value command line */
317         R0 = R7;
318         call _cmdline_init;
319
320         p1.l = __rambase;
321         p1.h = __rambase;
322         r0.l = __sdata;
323         r0.h = __sdata;
324         [p1] = r0;
325
326         p1.l = __ramstart;
327         p1.h = __ramstart;
328         p3.l = ___bss_stop;
329         p3.h = ___bss_stop;
330
331         r1 = p3;
332         [p1] = r1;
333
334         /*
335          * load the current thread pointer and stack
336          */
337         r1.l = _init_thread_union;
338         r1.h = _init_thread_union;
339
340         r2.l = 0x2000;
341         r2.h = 0x0000;
342         r1 = r1 + r2;
343         sp = r1;
344         usp = sp;
345         fp = sp;
346         call _start_kernel;
347 .L_exit:
348         jump.s  .L_exit;
349
350 .section .l1.text
351 #if CONFIG_BFIN_KERNEL_CLOCK
352 ENTRY(_start_dma_code)
353
354         /* Enable PHY CLK buffer output */
355         p0.h = hi(VR_CTL);
356         p0.l = lo(VR_CTL);
357         r0.l = w[p0];
358         bitset(r0, 14);
359         w[p0] = r0.l;
360         ssync;
361
362         p0.h = hi(SIC_IWR);
363         p0.l = lo(SIC_IWR);
364         r0.l = 0x1;
365         r0.h = 0x0;
366         [p0] = r0;
367         SSYNC;
368
369         /*
370          *  Set PLL_CTL
371          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
372          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
373          *   - [7]     = output delay (add 200ps of delay to mem signals)
374          *   - [6]     = input delay (add 200ps of input delay to mem signals)
375          *   - [5]     = PDWN      : 1=All Clocks off
376          *   - [3]     = STOPCK    : 1=Core Clock off
377          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
378          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
379          *   all other bits set to zero
380          */
381
382         p0.h = hi(PLL_LOCKCNT);
383         p0.l = lo(PLL_LOCKCNT);
384         r0 = 0x300(Z);
385         w[p0] = r0.l;
386         ssync;
387
388         P2.H = hi(EBIU_SDGCTL);
389         P2.L = lo(EBIU_SDGCTL);
390         R0 = [P2];
391         BITSET (R0, 24);
392         [P2] = R0;
393         SSYNC;
394
395         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
396         r0 = r0 << 9;                    /* Shift it over,                  */
397         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
398         r0 = r1 | r0;
399         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
400         r1 = r1 << 8;                    /* Shift it over                   */
401         r0 = r1 | r0;                    /* add them all together           */
402
403         p0.h = hi(PLL_CTL);
404         p0.l = lo(PLL_CTL);              /* Load the address                */
405         cli r2;                          /* Disable interrupts              */
406         ssync;
407         w[p0] = r0.l;                    /* Set the value                   */
408         idle;                            /* Wait for the PLL to stablize    */
409         sti r2;                          /* Enable interrupts               */
410
411 .Lcheck_again:
412         p0.h = hi(PLL_STAT);
413         p0.l = lo(PLL_STAT);
414         R0 = W[P0](Z);
415         CC = BITTST(R0,5);
416         if ! CC jump .Lcheck_again;
417
418         /* Configure SCLK & CCLK Dividers */
419         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
420         p0.h = hi(PLL_DIV);
421         p0.l = lo(PLL_DIV);
422         w[p0] = r0.l;
423         ssync;
424
425         p0.l = lo(EBIU_SDRRC);
426         p0.h = hi(EBIU_SDRRC);
427         r0 = mem_SDRRC;
428         w[p0] = r0.l;
429         ssync;
430
431         p0.l = (EBIU_SDBCTL & 0xFFFF);
432         p0.h = (EBIU_SDBCTL >> 16);     /* SDRAM Memory Bank Control Register */
433         r0 = mem_SDBCTL;
434         w[p0] = r0.l;
435         ssync;
436
437         P2.H = hi(EBIU_SDGCTL);
438         P2.L = lo(EBIU_SDGCTL);
439         R0 = [P2];
440         BITCLR (R0, 24);
441         p0.h = hi(EBIU_SDSTAT);
442         p0.l = lo(EBIU_SDSTAT);
443         r2.l = w[p0];
444         cc = bittst(r2,3);
445         if !cc jump .Lskip;
446         NOP;
447         BITSET (R0, 23);
448 .Lskip:
449         [P2] = R0;
450         SSYNC;
451
452         R0.L = lo(mem_SDGCTL);
453         R0.H = hi(mem_SDGCTL);
454         R1 = [p2];
455         R1 = R1 | R0;
456         [P2] = R1;
457         SSYNC;
458
459         p0.h = hi(SIC_IWR);
460         p0.l = lo(SIC_IWR);
461         r0.l = lo(IWR_ENABLE_ALL);
462         r0.h = hi(IWR_ENABLE_ALL);
463         [p0] = r0;
464         SSYNC;
465
466         RTS;
467 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
468
469 ENTRY(_bfin_reset)
470         /* No more interrupts to be handled*/
471         CLI R6;
472         SSYNC;
473
474 #if defined(CONFIG_MTD_M25P80)
475         /*
476          * The following code fix the SPI flash reboot issue,
477          * /CS signal of the chip which is using PF10 return to GPIO mode
478          */
479         p0.h = hi(PORTF_FER);
480         p0.l = lo(PORTF_FER);
481         r0.l = 0x0000;
482         w[p0] = r0.l;
483         SSYNC;
484
485         /* /CS return to high */
486         p0.h = hi(PORTFIO);
487         p0.l = lo(PORTFIO);
488         r0.l = 0xFFFF;
489         w[p0] = r0.l;
490         SSYNC;
491
492         /* Delay some time, This is necessary */
493         r1.h = 0;
494         r1.l = 0x400;
495         p1   = r1;
496         lsetup (.L_delay_lab1, .L_delay_lab1_end) lc1 = p1;
497 .L_delay_lab1:
498         r0.h = 0;
499         r0.l = 0x8000;
500         p0   = r0;
501         lsetup (.L_delay_lab0, .L_delay_lab0_end) lc0 = p0;
502 .L_delay_lab0:
503         nop;
504 .L_delay_lab0_end:
505         nop;
506 .L_delay_lab1_end:
507         nop;
508 #endif
509
510         /* Clear the IMASK register */
511         p0.h = hi(IMASK);
512         p0.l = lo(IMASK);
513         r0 = 0x0;
514         [p0] = r0;
515
516         /* Clear the ILAT register */
517         p0.h = hi(ILAT);
518         p0.l = lo(ILAT);
519         r0 = [p0];
520         [p0] = r0;
521         SSYNC;
522
523         /* make sure SYSCR is set to use BMODE */
524         P0.h = hi(SYSCR);
525         P0.l = lo(SYSCR);
526         R0.l = 0x0;
527         W[P0] = R0.l;
528         SSYNC;
529
530         /* issue a system soft reset */
531         P1.h = hi(SWRST);
532         P1.l = lo(SWRST);
533         R1.l = 0x0007;
534         W[P1] = R1;
535         SSYNC;
536
537         /* clear system soft reset */
538         R0.l = 0x0000;
539         W[P0] = R0;
540         SSYNC;
541
542         /* issue core reset */
543         raise 1;
544
545         RTS;
546 ENDPROC(_bfin_reset)
547
548 .data
549
550 /*
551  * Set up the usable of RAM stuff. Size of RAM is determined then
552  * an initial stack set up at the end.
553  */
554
555 .align 4
556 __rambase:
557 .long   0
558 __ramstart:
559 .long   0
560 __ramend:
561 .long   0