[ARM] S3C64XX: Add <plat/regs-clock.h>
[linux-2.6.git] / arch / arm / plat-s3c64xx / include / plat / regs-clock.h
1 /* arch/arm/plat-s3c64xx/include/plat/regs-clock.h
2  *
3  * Copyright 2008 Openmoko, Inc.
4  * Copyright 2008 Simtec Electronics
5  *      Ben Dooks <ben@simtec.co.uk>
6  *      http://armlinux.simtec.co.uk/
7  *
8  * S3C64XX clock register definitions
9  *
10  * This program is free software; you can redistribute it and/or modify
11  * it under the terms of the GNU General Public License version 2 as
12  * published by the Free Software Foundation.
13 */
14
15 #ifndef __PLAT_REGS_CLOCK_H
16 #define __PLAT_REGS_CLOCK_H __FILE__
17
18 #define S3C_CLKREG(x)           (S3C_VA_SYS + (x))
19
20 #define S3C_APLL_LOCK           S3C_CLKREG(0x00)
21 #define S3C_MPLL_LOCK           S3C_CLKREG(0x04)
22 #define S3C_EPLL_LOCK           S3C_CLKREG(0x08)
23 #define S3C_APLL_CON            S3C_CLKREG(0x0C)
24 #define S3C_MPLL_CON            S3C_CLKREG(0x10)
25 #define S3C_EPLL_CON0           S3C_CLKREG(0x14)
26 #define S3C_EPLL_CON1           S3C_CLKREG(0x18)
27 #define S3C_CLK_SRC             S3C_CLKREG(0x1C)
28 #define S3C_CLK_DIV0            S3C_CLKREG(0x20)
29 #define S3C_CLK_DIV1            S3C_CLKREG(0x24)
30 #define S3C_CLK_DIV2            S3C_CLKREG(0x28)
31 #define S3C_CLK_OUT             S3C_CLKREG(0x2C)
32 #define S3C_HCLK_GATE           S3C_CLKREG(0x30)
33 #define S3C_PCLK_GATE           S3C_CLKREG(0x34)
34 #define S3C_SCLK_GATE           S3C_CLKREG(0x38)
35
36 /* HCLK GATE Registers */
37 #define S3C_CLKCON_HCLK_BUS     (1<<30)
38 #define S3C_CLKCON_HCLK_SECUR   (1<<29)
39 #define S3C_CLKCON_HCLK_SDMA1   (1<<28)
40 #define S3C_CLKCON_HCLK_SDMA2   (1<<27)
41 #define S3C_CLKCON_HCLK_UHOST   (1<<26)
42 #define S3C_CLKCON_HCLK_IROM    (1<<25)
43 #define S3C_CLKCON_HCLK_DDR1    (1<<24)
44 #define S3C_CLKCON_HCLK_DDR0    (1<<23)
45 #define S3C_CLKCON_HCLK_MEM1    (1<<22)
46 #define S3C_CLKCON_HCLK_MEM0    (1<<21)
47 #define S3C_CLKCON_HCLK_USB     (1<<20)
48 #define S3C_CLKCON_HCLK_HSMMC2  (1<<19)
49 #define S3C_CLKCON_HCLK_HSMMC1  (1<<18)
50 #define S3C_CLKCON_HCLK_HSMMC0  (1<<17)
51 #define S3C_CLKCON_HCLK_MDP     (1<<16)
52 #define S3C_CLKCON_HCLK_DHOST   (1<<15)
53 #define S3C_CLKCON_HCLK_IHOST   (1<<14)
54 #define S3C_CLKCON_HCLK_DMA1    (1<<13)
55 #define S3C_CLKCON_HCLK_DMA0    (1<<12)
56 #define S3C_CLKCON_HCLK_JPEG    (1<<11)
57 #define S3C_CLKCON_HCLK_CAMIF   (1<<10)
58 #define S3C_CLKCON_HCLK_SCALER  (1<<9)
59 #define S3C_CLKCON_HCLK_2D      (1<<8)
60 #define S3C_CLKCON_HCLK_TV      (1<<7)
61 #define S3C_CLKCON_HCLK_POST0   (1<<5)
62 #define S3C_CLKCON_HCLK_ROT     (1<<4)
63 #define S3C_CLKCON_HCLK_LCD     (1<<3)
64 #define S3C_CLKCON_HCLK_TZIC    (1<<2)
65 #define S3C_CLKCON_HCLK_INTC    (1<<1)
66 #define S3C_CLKCON_HCLK_MFC     (1<<0)
67
68 /* PCLK GATE Registers */
69 #define S3C6410_CLKCON_PCLK_I2C1        (1<<27)
70 #define S3C6410_CLKCON_PCLK_IIS2        (1<<26)
71 #define S3C_CLKCON_PCLK_SKEY            (1<<24)
72 #define S3C_CLKCON_PCLK_CHIPID          (1<<23)
73 #define S3C_CLKCON_PCLK_SPI1            (1<<22)
74 #define S3C_CLKCON_PCLK_SPI0            (1<<21)
75 #define S3C_CLKCON_PCLK_HSIRX           (1<<20)
76 #define S3C_CLKCON_PCLK_HSITX           (1<<19)
77 #define S3C_CLKCON_PCLK_GPIO            (1<<18)
78 #define S3C_CLKCON_PCLK_IIC             (1<<17)
79 #define S3C_CLKCON_PCLK_IIS1            (1<<16)
80 #define S3C_CLKCON_PCLK_IIS0            (1<<15)
81 #define S3C_CLKCON_PCLK_AC97            (1<<14)
82 #define S3C_CLKCON_PCLK_TZPC            (1<<13)
83 #define S3C_CLKCON_PCLK_TSADC           (1<<12)
84 #define S3C_CLKCON_PCLK_KEYPAD          (1<<11)
85 #define S3C_CLKCON_PCLK_IRDA            (1<<10)
86 #define S3C_CLKCON_PCLK_PCM1            (1<<9)
87 #define S3C_CLKCON_PCLK_PCM0            (1<<8)
88 #define S3C_CLKCON_PCLK_PWM             (1<<7)
89 #define S3C_CLKCON_PCLK_RTC             (1<<6)
90 #define S3C_CLKCON_PCLK_WDT             (1<<5)
91 #define S3C_CLKCON_PCLK_UART3           (1<<4)
92 #define S3C_CLKCON_PCLK_UART2           (1<<3)
93 #define S3C_CLKCON_PCLK_UART1           (1<<2)
94 #define S3C_CLKCON_PCLK_UART0           (1<<1)
95 #define S3C_CLKCON_PCLK_MFC             (1<<0)
96
97 /* SCLK GATE Registers */
98 #define S3C_CLKCON_SCLK_UHOST           (1<<30)
99 #define S3C_CLKCON_SCLK_MMC2_48         (1<<29)
100 #define S3C_CLKCON_SCLK_MMC1_48         (1<<28)
101 #define S3C_CLKCON_SCLK_MMC0_48         (1<<27)
102 #define S3C_CLKCON_SCLK_MMC2            (1<<26)
103 #define S3C_CLKCON_SCLK_MMC1            (1<<25)
104 #define S3C_CLKCON_SCLK_MMC0            (1<<24)
105 #define S3C_CLKCON_SCLK_SPI1_48         (1<<23)
106 #define S3C_CLKCON_SCLK_SPI0_48         (1<<22)
107 #define S3C_CLKCON_SCLK_SPI1            (1<<21)
108 #define S3C_CLKCON_SCLK_SPI0            (1<<20)
109 #define S3C_CLKCON_SCLK_DAC27           (1<<19)
110 #define S3C_CLKCON_SCLK_TV27            (1<<18)
111 #define S3C_CLKCON_SCLK_SCALER27        (1<<17)
112 #define S3C_CLKCON_SCLK_SCALER          (1<<16)
113 #define S3C_CLKCON_SCLK_LCD27           (1<<15)
114 #define S3C_CLKCON_SCLK_LCD             (1<<14)
115 #define S3C6400_CLKCON_SCLK_POST1_27    (1<<13)
116 #define S3C6410_CLKCON_FIMC             (1<<13)
117 #define S3C_CLKCON_SCLK_POST0_27        (1<<12)
118 #define S3C6400_CLKCON_SCLK_POST1       (1<<11)
119 #define S3C6410_CLKCON_SCLK_AUDIO2      (1<<11)
120 #define S3C_CLKCON_SCLK_POST0           (1<<10)
121 #define S3C_CLKCON_SCLK_AUDIO1          (1<<9)
122 #define S3C_CLKCON_SCLK_AUDIO0          (1<<8)
123 #define S3C_CLKCON_SCLK_SECUR           (1<<7)
124 #define S3C_CLKCON_SCLK_IRDA            (1<<6)
125 #define S3C_CLKCON_SCLK_UART            (1<<5)
126 #define S3C_CLKCON_SCLK_ONENAND         (1<<4)
127 #define S3C_CLKCON_SCLK_MFC             (1<<3)
128 #define S3C_CLKCON_SCLK_CAM             (1<<2)
129 #define S3C_CLKCON_SCLK_JPEG            (1<<1)
130
131 #endif /* __PLAT_REGS_CLOCK_H */