ARM: tegra: remove t114 simulation platform support
Bo Yan [Wed, 7 Aug 2013 21:59:12 +0000 (14:59 -0700)]
This is no longer needed.

Change-Id: I8b5f70ed9437875f7665edcb495c8c307a71212e
Signed-off-by: Bo Yan <byan@nvidia.com>
Reviewed-on: http://git-master/r/259328
Reviewed-by: Mandar Padmawar <mpadmawar@nvidia.com>
Tested-by: Mandar Padmawar <mpadmawar@nvidia.com>

arch/arm/mach-tegra/board-curacao-panel.c
arch/arm/mach-tegra/board-curacao.h
arch/arm/mach-tegra/tegra11_clocks.c
arch/arm/mach-tegra/tegra11_dvfs.c

index 95b7a3a..39dd153 100644 (file)
@@ -205,21 +205,6 @@ static struct tegra_dc_sd_settings curacao_sd_settings = {
 };
 
 static struct tegra_dc_mode curacao_panel_modes[] = {
-#ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
-       {
-               .pclk = 18000000,
-               .h_ref_to_sync = 11,
-               .v_ref_to_sync = 1,
-               .h_sync_width = 16,
-               .v_sync_width = 4,
-               .h_back_porch = 16,
-               .v_back_porch = 4,
-               .h_active = 240,
-               .v_active = 320,
-               .h_front_porch = 16,
-               .v_front_porch = 4,
-       },
-#else
 #if !defined(CONFIG_TEGRA_SILICON_PLATFORM) && \
                        TEGRA_DSI_GANGED_MODE
        {
@@ -250,17 +235,10 @@ static struct tegra_dc_mode curacao_panel_modes[] = {
                .v_front_porch = 4,
        },
 #endif
-#endif
 };
 
 static struct tegra_fb_data curacao_fb_data = {
        .win            = 0,
-#if defined(CONFIG_TEGRA_SIMULATION_PLATFORM)
-       .xres           = 240,
-       .yres           = 320,
-       .bits_per_pixel = 16,
-       .flags          = 0,
-#else
 #if !defined(CONFIG_TEGRA_SILICON_PLATFORM) && \
                TEGRA_DSI_GANGED_MODE
        .xres           = 640,
@@ -271,7 +249,6 @@ static struct tegra_fb_data curacao_fb_data = {
        .bits_per_pixel = 32,
 #endif
        .flags          = TEGRA_FB_FLIP_ON_PROBE,
-#endif
 };
 
 static struct tegra_dsi_cmd dsi_init_cmd[] = {
@@ -370,11 +347,7 @@ static struct tegra_dsi_out curacao_dsi = {
 static struct tegra_dc_out curacao_disp1_out = {
        .sd_settings    = &curacao_sd_settings,
 
-#ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
-       .type           = TEGRA_DC_OUT_RGB,
-#else
        .type           = TEGRA_DC_OUT_DSI,
-#endif
        .dsi            = &curacao_dsi,
 
        .align          = TEGRA_DC_ALIGN_MSB,
@@ -452,11 +425,7 @@ static struct resource curacao_disp2_resources[] = {
 static struct tegra_dc_out curacao_disp2_out = {
        .sd_settings    = &curacao_sd_settings,
 
-#ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
-       .type           = TEGRA_DC_OUT_RGB,
-#else
        .type           = TEGRA_DC_OUT_DSI,
-#endif
        .dsi            = &curacao_dsi,
 
        .align          = TEGRA_DC_ALIGN_MSB,
index c466f5d..683a0ee 100644 (file)
@@ -45,10 +45,6 @@ int curacao_panel_init(void);
 int curacao_sensors_init(void);
 int curacao_emc_init(void);
 
-#ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
-#define CURACAO_BOARD_NAME "curacao_sim"
-#else
 #define CURACAO_BOARD_NAME "curacao"
-#endif
 
 #endif
index 85ed74a..f5fff0f 100644 (file)
@@ -1255,7 +1255,7 @@ static int tegra11_cpu_clk_set_rate(struct clk *c, unsigned long rate)
        bool is_dfll = c->parent->parent == c->u.cpu.dynamic;
 
        /* On SILICON allow CPU rate change only if cpu regulator is connected.
-          Ignore regulator connection on FPGA and SIMULATION platforms. */
+          Ignore regulator connection on FPGA platforms. */
 #ifdef CONFIG_TEGRA_SILICON_PLATFORM
        if (c->dvfs) {
                if (!c->dvfs->dvfs_rail)
@@ -1848,7 +1848,6 @@ static struct clk_ops tegra_blink_clk_ops = {
 static int tegra11_pll_clk_wait_for_lock(
        struct clk *c, u32 lock_reg, u32 lock_bits)
 {
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
 #if USE_PLL_LOCK_BITS
        int i;
        u32 val = 0;
@@ -1878,7 +1877,6 @@ static int tegra11_pll_clk_wait_for_lock(
        }
 #endif
        udelay(c->u.pll.lock_delay);
-#endif
        return 0;
 }
 
@@ -2504,9 +2502,7 @@ static void tegra11_pllcx_clk_init(struct clk *c)
         * and no enabled module clocks should use it as a source during clock
         * init.
         */
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
        BUG_ON(c->state == ON);
-#endif
        /*
         * Most of PLLCX register fields are shadowed, and can not be read
         * directly from PLL h/w. Hence, actual PLLCX boot state is unknown.
@@ -2723,9 +2719,7 @@ static void pllx_set_defaults(struct clk *c, unsigned long input_rate)
 
        /* Only s/w dyn ramp control is supported */
        val = clk_readl(PLLX_HW_CTRL_CFG);
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
        BUG_ON(!(val & PLLX_HW_CTRL_CFG_SWCTRL));
-#endif
 
        pllxc_get_dyn_steps(c, input_rate, &step_a, &step_b);
        val = step_a << PLLX_MISC2_DYNRAMP_STEPA_SHIFT;
@@ -2743,11 +2737,9 @@ static void pllx_set_defaults(struct clk *c, unsigned long input_rate)
 
        /* Check/set IDDQ */
        val = clk_readl(c->reg + PLL_MISCN(c, 3));
-       if (c->state == ON) {
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
+       if (c->state == ON)
                BUG_ON(val & PLLX_MISC3_IDDQ);
-#endif
-       } else {
+       else {
                val |= PLLX_MISC3_IDDQ;
                clk_writel(val, c->reg + PLL_MISCN(c, 3));
        }
@@ -2778,9 +2770,7 @@ static void pllc_set_defaults(struct clk *c, unsigned long input_rate)
        clk_writel(val, c->reg + PLL_MISC(c));
 
        if (c->state == ON) {
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
                BUG_ON(val & PLLC_MISC_IDDQ);
-#endif
        } else {
                val |= PLLC_MISC_IDDQ;
                clk_writel(val, c->reg + PLL_MISC(c));
@@ -2994,10 +2984,8 @@ static void pllm_set_defaults(struct clk *c, unsigned long input_rate)
 
        if (c->state != ON)
                val |= PLLM_MISC_IDDQ;
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
        else
                BUG_ON(val & PLLM_MISC_IDDQ);
-#endif
 
        clk_writel(val, c->reg + PLL_MISC(c));
 }
@@ -3161,10 +3149,8 @@ static void pllre_set_defaults(struct clk *c, unsigned long input_rate)
 
        if (c->state != ON)
                val |= PLLRE_MISC_IDDQ;
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
        else
                BUG_ON(val & PLLRE_MISC_IDDQ);
-#endif
 
        clk_writel(val, c->reg + PLL_MISC(c));
 }
@@ -4342,7 +4328,6 @@ static struct clk_ops tegra_1xbus_clk_ops = {
        .shared_bus_update      = &tegra11_clk_1xbus_update,
 };
 
-#if !defined(CONFIG_TEGRA_SIMULATION_PLATFORM)
 /* msenc clock propagation WAR for bug 1005168 */
 static int tegra11_msenc_clk_enable(struct clk *c)
 {
@@ -4366,7 +4351,6 @@ static struct clk_ops tegra_msenc_clk_ops = {
        .round_rate             = &tegra11_periph_clk_round_rate,
        .reset                  = &tegra11_periph_clk_reset,
 };
-#endif
 /* Periph extended clock configuration ops */
 static int
 tegra11_vi_clk_cfg_ex(struct clk *c, enum tegra_clk_ex_param p, u32 setting)
@@ -6915,11 +6899,7 @@ struct clk tegra_list_clks[] = {
        PERIPH_CLK_EX("vi",     "vi",                   "vi",   20,     0x148,  425000000, mux_pllm_pllc_pllp_plla,     MUX | DIV_U71 | DIV_U71_INT, &tegra_vi_clk_ops),
        PERIPH_CLK("vi_sensor", NULL,                   "vi_sensor",    20,     0x1a8,  150000000, mux_pllm_pllc_pllp_plla,     MUX | DIV_U71 | PERIPH_NO_RESET),
        PERIPH_CLK("epp",       "epp",                  NULL,   19,     0x16c,  700000000, mux_pllm_pllc2_c_c3_pllp_plla,       MUX | MUX8 | DIV_U71 | DIV_U71_INT),
-#ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
-       PERIPH_CLK("msenc",     "msenc",                NULL,   60,     0x170,  600000000, mux_pllm_pllc_pllp_plla,     MUX | DIV_U71 | DIV_U71_INT),
-#else
        PERIPH_CLK_EX("msenc",  "msenc",                NULL,   91,     0x1f0,  600000000, mux_pllm_pllc2_c_c3_pllp_plla,       MUX | MUX8 | DIV_U71 | DIV_U71_INT, &tegra_msenc_clk_ops),
-#endif
        PERIPH_CLK("tsec",      "tsec",                 NULL,   83,     0x1f4,  600000000, mux_pllp_pllc2_c_c3_pllm_clkm,       MUX | MUX8 | DIV_U71 | DIV_U71_INT),
        PERIPH_CLK_EX("dtv",    "dtv",                  NULL,   79,     0x1dc,  250000000, mux_clk_m,                   PERIPH_ON_APB,  &tegra_dtv_clk_ops),
        PERIPH_CLK("hdmi",      "hdmi",                 NULL,   51,     0x18c,  297000000, mux_pllp_pllm_plld_plla_pllc_plld2_clkm,     MUX | MUX8 | DIV_U71),
index b3df6bf..d8e5fff 100644 (file)
@@ -273,7 +273,6 @@ static const int core_millivolts[MAX_DVFS_FREQS] = {
 static struct dvfs core_dvfs_table[] = {
        /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250 */
        /* Clock limits for internal blocks, PLLs */
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
        CORE_DVFS("emc",    -1, -1, 1, KHZ,        1,      1,      1,      1,  800000,  800000,  933000,  933000, 1066000),
 
        CORE_DVFS("cpu_lp",  0,  0, 1, KHZ,   228000, 306000, 396000, 510000,  648000,  696000,  696000,  696000,  696000),
@@ -362,7 +361,6 @@ static struct dvfs core_dvfs_table[] = {
        CORE_DVFS("xusb_ss_src",     -1, -1, 1, KHZ,  1, 122400, 122400, 122400,  122400,  122400,  122400,  122400,  122400),
        CORE_DVFS("xusb_fs_src",     -1, -1, 1, KHZ,  1,  48000,  48000,  48000,   48000,   48000,   48000,   48000,   48000),
        CORE_DVFS("xusb_hs_src",     -1, -1, 1, KHZ,  1,  61200,  61200,  61200,   61200,   61200,   61200,   61200,   61200),
-#endif
 };
 
 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)