ARM: tegra2: power: Fix reset race condition between the CPUs
authorScott Williams <scwilliams@nvidia.com>
Thu, 11 Aug 2011 20:57:49 +0000 (13:57 -0700)
committerDan Willemsen <dwillemsen@nvidia.com>
Sat, 14 Sep 2013 07:56:08 +0000 (00:56 -0700)
commite0a368c2d7f3e9d7b18198835966deb655dcf430
treef066fe87a2ce9d7594409a592d3aa1038bece1b6
parent795188b9fc26886129be3ec9a5d78c2fd20de2ef
ARM: tegra2: power: Fix reset race condition between the CPUs

During LP2 for CPU idle on Tegra2, there could be a race condition
between the CPUs. CPU1 cannot autonomously shut itself down (put
itself into reset). CPU1 must be reset by CPU0 but only when it
has no outstanding memory or I/O transactions going on (i.e., it
is in the WFI state). CPU1 indicates its readiness to be reset
by setting status in a PMC scratch register. If CPU1 wakes up
and CPU0 sees CPU1's ready to be reset status before CPU1 can
clear it CPU1 could be reset at inappropriate times resulting
in loss of cache coherency and ultimately a kernel panic.

Eliminate the race condition by ensuring that:

- CPU1's reset ready status is cleared as early as possible
  before CPU1 rejoins the coherent world.
- Use writel when updating the IRAM LP2 status flags to ensure
  the IRAM and coherent memory views of the flags are consistent.
- If there is not enough time remaining for CPU1 to be in LP2 for
  the minimum residency time, clear CPU1's reset status flag
  before entering WFI so that CPU0 will not wait for CPU1 to be
  ready to reset (since it won't be if there is insufficient time).

Change-Id: I20dc5c6406b1521f20852294d48ce6d67f0926b9
Signed-off-by: Scott Williams <scwilliams@nvidia.com>

Rebase-Id: Rd485f696126d7ca019d15651b839d4f2fc595848
arch/arm/mach-tegra/cpuidle-t2.c
arch/arm/mach-tegra/pm.c
arch/arm/mach-tegra/sleep-t20.S
arch/arm/mach-tegra/sleep.h