ARM: tegra: dvfs: Remove obsolete gpu_dvfs debugfs node
[linux-3.10.git] / arch / arm / mach-tegra / tegra12_dvfs.c
index b381a6d..20967a4 100644 (file)
 #include <linux/clk.h>
 #include <linux/kobject.h>
 #include <linux/err.h>
+#include <linux/pm_qos.h>
 
 #include "clock.h"
 #include "dvfs.h"
 #include "fuse.h"
 #include "board.h"
 #include "tegra_cl_dvfs.h"
+#include "tegra_core_sysfs_limits.h"
 
 static bool tegra_dvfs_cpu_disabled;
 static bool tegra_dvfs_core_disabled;
@@ -39,23 +41,31 @@ static bool tegra_dvfs_gpu_disabled;
 #define VDD_SAFE_STEP                  100
 
 static int vdd_core_therm_trips_table[MAX_THERMAL_LIMITS] = { 20, };
-static int vdd_core_therm_floors_table[MAX_THERMAL_LIMITS] = { 950, };
+static int vdd_core_therm_floors_table[MAX_THERMAL_LIMITS] = { 900, };
 
-static struct tegra_cooling_device cpu_cdev = {
+static struct tegra_cooling_device cpu_vmin_cdev = {
        .cdev_type = "cpu_cold",
 };
 
-static struct tegra_cooling_device core_cdev = {
+static struct tegra_cooling_device core_vmin_cdev = {
        .cdev_type = "core_cold",
 };
 
+static struct tegra_cooling_device gpu_vmin_cdev = {
+       .cdev_type = "gpu_cold",
+};
+
+static struct tegra_cooling_device gpu_vts_cdev = {
+       .cdev_type = "gpu_scaling",
+};
+
 static struct dvfs_rail tegra12_dvfs_rail_vdd_cpu = {
        .reg_id = "vdd_cpu",
        .max_millivolts = 1400,
        .min_millivolts = 800,
        .step = VDD_SAFE_STEP,
        .jmp_to_zero = true,
-       .vmin_cdev = &cpu_cdev,
+       .vmin_cdev = &cpu_vmin_cdev,
        .alignment = {
                .step_uv = 10000, /* 10mV */
        },
@@ -69,15 +79,24 @@ static struct dvfs_rail tegra12_dvfs_rail_vdd_core = {
        .max_millivolts = 1400,
        .min_millivolts = 800,
        .step = VDD_SAFE_STEP,
-       .vmin_cdev = &core_cdev,
+       .vmin_cdev = &core_vmin_cdev,
 };
 
 /* TBD: fill in actual hw number */
 static struct dvfs_rail tegra12_dvfs_rail_vdd_gpu = {
        .reg_id = "vdd_gpu",
        .max_millivolts = 1350,
-       .min_millivolts = 850,
+       .min_millivolts = 700,
        .step = VDD_SAFE_STEP,
+       .in_band_pm = true,
+       .vts_cdev = &gpu_vts_cdev,
+       .vmin_cdev = &gpu_vmin_cdev,
+       .alignment = {
+               .step_uv = 10000, /* 10mV */
+       },
+       .stats = {
+               .bin_uV = 10000, /* 10mV */
+       }
 };
 
 static struct dvfs_rail *tegra12_dvfs_rails[] = {
@@ -98,46 +117,84 @@ static struct cpu_cvb_dvfs cpu_cvb_dvfs_table[] = {
                .speedo_id = 0,
                .process_id = -1,
                .dfll_tune_data  = {
-                       .tune0          = 0x00b0039d,
-                       .tune0_high_mv  = 0x00b0039d,
-                       .tune1          = 0x0000001f,
+                       .tune0          = 0x005020FF,
+                       .tune0_high_mv  = 0x005040FF,
+                       .tune1          = 0x00000060,
+                       .droop_rate_min = 1000000,
+                       .tune_high_min_millivolts = 900,
+                       .min_millivolts = 800,
+               },
+               .max_mv = 1260,
+               .freqs_mult = KHZ,
+               .speedo_scale = 100,
+               .voltage_scale = 1000,
+               .cvb_table = {
+                       /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
+                       {306000,        {1150460, -30585, 402}, {740000, 0, 0}},
+                       {408000,        {1190122, -31865, 402}, {750000, 0, 0}},
+                       {510000,        {1231606, -33155, 402}, {760000, 0, 0}},
+                       {612000,        {1274912, -34435, 402}, {780000, 0, 0}},
+                       {714000,        {1320040, -35725, 402}, {800000, 0, 0}},
+                       {816000,        {1366990, -37005, 402}, {820000, 0, 0}},
+                       {918000,        {1415762, -38295, 402}, {840000, 0, 0}},
+                       {1020000,       {1466355, -39575, 402}, {880000, 0, 0}},
+                       {1122000,       {1518771, -40865, 402}, {900000, 0, 0}},
+                       {1224000,       {1573009, -42145, 402}, {930000, 0, 0}},
+                       {1326000,       {1629068, -43435, 402}, {960000, 0, 0}},
+                       {1428000,       {1686950, -44715, 402}, {990000, 0, 0}},
+                       {1530000,       {1746653, -46005, 402}, {1020000, 0, 0}},
+                       {1632000,       {1808179, -47285, 402}, {1070000, 0, 0}},
+                       {1734000,       {1871526, -48575, 402}, {1100000, 0, 0}},
+                       {1836000,       {1936696, -49855, 402}, {1140000, 0, 0}},
+                       {1938000,       {2003687, -51145, 402}, {1180000, 0, 0}},
+                       {2014500,       {2054787, -52095, 402}, {1220000, 0, 0}},
+                       {      0 ,      {      0,      0,   0}, {      0, 0, 0}},
+               },
+               .vmin_trips_table = { 20, },
+               .therm_floors_table = { 900, },
+       },
+       {
+               .speedo_id = 1,
+               .process_id = -1,
+               .dfll_tune_data  = {
+                       .tune0          = 0x005020FF,
+                       .tune0_high_mv  = 0x005040FF,
+                       .tune1          = 0x00000060,
                        .droop_rate_min = 1000000,
-                       .min_millivolts = 900,
+                       .tune_high_min_millivolts = 900,
+                       .min_millivolts = 800,
                },
-               .max_mv = 1100,
+               .max_mv = 1260,
                .freqs_mult = KHZ,
                .speedo_scale = 100,
                .voltage_scale = 1000,
                .cvb_table = {
                        /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
-                       { 408000, { 2194479,  -117955,  2300}, {  900000,  0,  0} },
-                       { 510000, { 2229779,  -119575,  2300}, {  900000,  0,  0} },
-                       { 612000, { 2267504,  -121185,  2300}, {  900000,  0,  0} },
-                       { 714000, { 2307653,  -122795,  2300}, {  900000,  0,  0} },
-                       { 816000, { 2350228,  -124415,  2300}, {  900000,  0,  0} },
-                       { 918000, { 2395228,  -126025,  2300}, {  900000,  0,  0} },
-                       {1020000, { 2442653,  -127635,  2300}, {  900000,  0,  0} },
-                       {1122000, { 2492502,  -129255,  2300}, {  900000,  0,  0} },
-                       {1224000, { 2544777,  -130865,  2300}, {  912000,  0,  0} },
-                       {1326000, { 2599477,  -132475,  2300}, {  936000,  0,  0} },
-                       {1428000, { 2656601,  -134095,  2300}, {  960000,  0,  0} },
-                       {1530000, { 2716150,  -135705,  2300}, {  996000,  0,  0} },
-                       {1632000, { 2778125,  -137315,  2300}, { 1020000,  0,  0} },
-                       {1734000, { 2842524,  -138935,  2300}, { 1056000,  0,  0} },
-                       {1836000, { 2909348,  -140545,  2300}, { 1092000,  0,  0} },
-                       {1938000, { 2978598,  -142155,  2300}, { 1128000,  0,  0} },
-                       {2040000, { 3050272,  -143775,  2300}, { 1176000,  0,  0} },
-                       {2142000, { 3124371,  -145385,  2300}, { 1212000,  0,  0} },
-                       {2244000, { 3200895,  -146995,  2300}, { 1260000,  0,  0} },
-                       {2346000, { 3279844,  -148615,  2300}, { 1320000,  0,  0} },
-                       {2448000, { 3361218,  -150225,  2300}, { 1368000,  0,  0} },
-                       {2550000, { 3445017,  -151835,  2300}, { 1428000,  0,  0} },
-                       {2652000, { 3531241,  -153455,  2300}, { 1488000,  0,  0} },
-                       {2754000, { 3619889,  -155065,  2300}, { 1548000,  0,  0} },
-                       {      0, {       0,        0,     0}, {       0,  0,  0} },
+                       {306000,        {1150460, -30585, 402}, {710000, 0, 0}},
+                       {408000,        {1190122, -31865, 402}, {730000, 0, 0}},
+                       {510000,        {1231606, -33155, 402}, {740000, 0, 0}},
+                       {612000,        {1274912, -34435, 402}, {750000, 0, 0}},
+                       {714000,        {1320040, -35725, 402}, {770000, 0, 0}},
+                       {816000,        {1366990, -37005, 402}, {790000, 0, 0}},
+                       {918000,        {1415762, -38295, 402}, {810000, 0, 0}},
+                       {1020000,       {1466355, -39575, 402}, {830000, 0, 0}},
+                       {1122000,       {1518771, -40865, 402}, {860000, 0, 0}},
+                       {1224000,       {1573009, -42145, 402}, {890000, 0, 0}},
+                       {1326000,       {1629068, -43435, 402}, {920000, 0, 0}},
+                       {1428000,       {1686950, -44715, 402}, {950000, 0, 0}},
+                       {1530000,       {1746653, -46005, 402}, {980000, 0, 0}},
+                       {1632000,       {1808179, -47285, 402}, {1010000, 0, 0}},
+                       {1734000,       {1871526, -48575, 402}, {1050000, 0, 0}},
+                       {1836000,       {1936696, -49855, 402}, {1090000, 0, 0}},
+                       {1938000,       {2003687, -51145, 402}, {1130000, 0, 0}},
+                       {2014500,       {2054787, -52095, 402}, {1160000, 0, 0}},
+                       {2116500,       {2124957, -53385, 402}, {1200000, 0, 0}},
+                       {2218500,       {2196950, -54665, 402}, {1250000, 0, 0}},
+                       {2320500,       {2270765, -55955, 402}, {1300000, 0, 0}},
+                       {      0 ,      {      0,      0,   0}, {      0, 0, 0}},
                },
-               .therm_trips_table = { 20, },
-               .therm_floors_table = { 1000, },
+               .vmin_trips_table = { 20, },
+               .therm_floors_table = { 900, },
        },
 };
 
@@ -153,9 +210,8 @@ static struct dvfs cpu_dvfs = {
 };
 
 /* Core DVFS tables */
-/* FIXME: real data */
 static const int core_millivolts[MAX_DVFS_FREQS] = {
-       810, 860, 900, 990, 1080};
+       800, 850, 900, 950, 1000, 1050, 1100, 1150};
 
 #define CORE_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
        {                                                       \
@@ -169,53 +225,104 @@ static const int core_millivolts[MAX_DVFS_FREQS] = {
                .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
        }
 
+#define OVRRD_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
+       {                                                       \
+               .clk_name       = _clk_name,                    \
+               .speedo_id      = _speedo_id,                   \
+               .process_id     = _process_id,                  \
+               .freqs          = {_freqs},                     \
+               .freqs_mult     = _mult,                        \
+               .millivolts     = core_millivolts,              \
+               .auto_dvfs      = _auto,                        \
+               .can_override   = true,                         \
+               .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
+       }
+
 static struct dvfs core_dvfs_table[] = {
-       /* Core voltages (mV):                   810,    860,    900,    990,    1080*/
+       /* Core voltages (mV):                   800,    850,    900,    950,    1000,  1050,    1100,   1150 */
        /* Clock limits for internal blocks, PLLs */
-#ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
-       CORE_DVFS("emc",    -1, -1, 1, KHZ,   264000, 348000, 384000, 528000,  924000),
 
-       CORE_DVFS("cpu_lp", -1, -1, 1, KHZ,   144000, 252000, 288000, 444000,  624000),
+        CORE_DVFS("emc",        -1, -1, 1, KHZ, 264000, 348000, 384000, 384000, 528000, 528000, 924000, 924000),
 
-       CORE_DVFS("sbus",   -1, -1, 1, KHZ,    81600, 102000, 136000, 204000,  204000),
+        CORE_DVFS("cpu_lp",     0, 0, 1, KHZ,   396000, 528000, 660000, 804000, 912000, 1044000, 1140000, 1140000),
+        CORE_DVFS("cpu_lp",     0, 1, 1, KHZ,   420000, 564000, 696000, 828000, 960000, 1092000, 1140000, 1140000),
+        CORE_DVFS("cpu_lp",     1, -1, 1, KHZ,  420000, 564000, 696000, 828000, 960000, 1092000, 1188000, 1188000),
 
-       CORE_DVFS("vi",     -1, -1, 1, KHZ,   120000, 156000, 182000, 312000,  444000),
+        CORE_DVFS("sbus",       0, 0, 1, KHZ,   156000, 192000, 228000, 264000, 312000, 348000, 372000, 372000),
+        CORE_DVFS("sbus",       0, 1, 1, KHZ,   156000, 204000, 252000, 288000, 324000, 360000, 372000, 372000),
+        CORE_DVFS("sbus",       1, -1, 1, KHZ,  156000, 204000, 252000, 288000, 324000, 360000, 384000, 384000),
 
-       CORE_DVFS("vic03",  -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
+        CORE_DVFS("vic03",      0, 0, 1, KHZ,   228000, 324000, 408000, 492000, 588000, 660000, 708000, 756000),
+        CORE_DVFS("vic03",      0, 1, 1, KHZ,   228000, 336000, 420000, 504000, 600000, 684000, 756000, 756000),
+        CORE_DVFS("vic03",      1, -1, 1, KHZ,  228000, 336000, 420000, 504000, 600000, 684000, 756000, 828000),
 
-       CORE_DVFS("msenc",  -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
-       CORE_DVFS("se",     -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
-       CORE_DVFS("tsec",   -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
-       CORE_DVFS("vde",    -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
+        CORE_DVFS("tsec",       0, 0, 1, KHZ,   228000, 324000, 408000, 492000, 588000, 660000, 708000, 756000),
+        CORE_DVFS("tsec",       0, 1, 1, KHZ,   228000, 336000, 420000, 504000, 600000, 684000, 756000, 756000),
+        CORE_DVFS("tsec",       1, -1, 1, KHZ,  228000, 336000, 420000, 504000, 600000, 684000, 756000, 828000),
 
-       CORE_DVFS("host1x", -1, -1, 1, KHZ,    81600, 102000, 136000, 163000,  204000),
+        CORE_DVFS("msenc",      0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
+        CORE_DVFS("msenc",      0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
+        CORE_DVFS("msenc",      1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
+
+        CORE_DVFS("se",         0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
+        CORE_DVFS("se",         0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
+        CORE_DVFS("se",         1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
+
+        CORE_DVFS("vde",        0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
+        CORE_DVFS("vde",        0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
+        CORE_DVFS("vde",        1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
+
+        CORE_DVFS("host1x",     0, 0, 1, KHZ,   108000, 156000, 204000, 240000, 348000, 372000, 408000, 408000),
+        CORE_DVFS("host1x",     0, 1, 1, KHZ,   108000, 156000, 204000, 252000, 348000, 384000, 408000, 408000),
+        CORE_DVFS("host1x",     1, -1, 1, KHZ,  108000, 156000, 204000, 252000, 348000, 384000, 444000, 444000),
+
+        CORE_DVFS("vi",         0, 0, 1, KHZ,   300000, 408000, 480000, 600000, 600000, 600000, 600000, 600000),
+        CORE_DVFS("vi",         0, 1, 1, KHZ,   300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
+        CORE_DVFS("vi",         1, -1, 1, KHZ,  300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
+
+        CORE_DVFS("isp",        0, 0, 1, KHZ,   300000, 408000, 480000, 600000, 600000, 600000, 600000, 600000),
+        CORE_DVFS("isp",        0, 1, 1, KHZ,   300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
+        CORE_DVFS("isp",        1, -1, 1, KHZ,  300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
 
 #ifdef CONFIG_TEGRA_DUAL_CBUS
-       CORE_DVFS("c2bus",  -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
-       CORE_DVFS("c3bus",  -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
+        CORE_DVFS("c2bus",      0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
+        CORE_DVFS("c2bus",      0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
+        CORE_DVFS("c2bus",      1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
+
+        CORE_DVFS("c3bus",      0, 0, 1, KHZ,   228000, 324000, 408000, 492000, 588000, 660000, 708000, 756000),
+        CORE_DVFS("c3bus",      0, 1, 1, KHZ,   228000, 336000, 420000, 504000, 600000, 684000, 756000, 756000),
+        CORE_DVFS("c3bus",      1, -1, 1, KHZ,  228000, 336000, 420000, 504000, 600000, 684000, 756000, 828000),
 #else
-       CORE_DVFS("cbus",   -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
+       CORE_DVFS("cbus",      -1, -1, 1, KHZ,  120000, 144000, 168000, 168000, 216000, 216000, 372000, 372000),
 #endif
 
-       CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
-       CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
-       CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
-       CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
+        CORE_DVFS("c4bus",      0, 0, 1, KHZ,   300000, 408000, 480000, 600000, 600000, 600000, 600000, 600000),
+        CORE_DVFS("c4bus",      0, 1, 1, KHZ,   300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
+        CORE_DVFS("c4bus",      1, -1, 1, KHZ,  300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
 
-       /* Core voltages (mV):                   810,    860,    900,    990,    1080*/
+       CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
+       CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
+       CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
+       CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
+
+       /* Core voltages (mV):                   800,    850,    900,    950,    1000,  1050,    1100,   1150 */
        /* Clock limits for I/O peripherals */
-       CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
-       CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
-       CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
-       CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
-       CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
-       CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
+       CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
+       CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
+       CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
+       CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
+       CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
+       CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
+
+       OVRRD_DVFS("sdmmc1", -1, -1, 1, KHZ,  100000, 100000, 100000, 100000,  136000, 136000, 136000, 204000),
+       OVRRD_DVFS("sdmmc3", -1, -1, 1, KHZ,  100000, 100000, 100000, 100000,  136000, 136000, 136000, 204000),
+       OVRRD_DVFS("sdmmc4", -1, -1, 1, KHZ,  102000, 102000, 102000, 102000,  136000, 136000, 136000, 200000),
 
-       CORE_DVFS("sdmmc1", -1, -1, 1, KHZ,   102000, 102000, 163200, 163200,  163200),
-       CORE_DVFS("sdmmc3", -1, -1, 1, KHZ,   102000, 102000, 163200, 163200,  163200),
-       CORE_DVFS("sdmmc4", -1, -1, 1, KHZ,   102000, 102000, 178200, 178200,  178200),
+       CORE_DVFS("hdmi",   -1, -1, 1, KHZ,        1, 148500, 148500, 297000,  297000, 297000, 297000, 297000),
+       /* FIXME: Finalize these values for NOR after qual */
+       CORE_DVFS("nor",    -1, -1, 1, KHZ,   102000, 102000, 102000, 102000,  102000, 102000, 102000, 102000),
 
-       CORE_DVFS("hdmi",   -1, -1, 1, KHZ,    99000, 118800, 148500, 198000,  198000),
+       CORE_DVFS("pciex",  -1,  -1, 1, KHZ,  250000, 250000, 250000, 500000,  500000, 500000, 500000, 500000),
 
        /*
         * The clock rate for the display controllers that determines the
@@ -223,50 +330,84 @@ static struct dvfs core_dvfs_table[] = {
         * to the display block.  Disable auto-dvfs on the display clocks,
         * and let the display driver call tegra_dvfs_set_rate manually
         */
-       CORE_DVFS("disp1",  -1, -1, 0, KHZ,   108000, 120000, 144000, 192000,  240000),
-       CORE_DVFS("disp2",  -1, -1, 0, KHZ,   108000, 120000, 144000, 192000,  240000),
-
-       /* xusb clocks */
-       CORE_DVFS("xusb_falcon_src", -1, -1, 1, KHZ,  204000, 204000, 204000, 336000, 336000),
-       CORE_DVFS("xusb_host_src",   -1, -1, 1, KHZ,   58300,  58300,  58300, 112000, 112000),
-       CORE_DVFS("xusb_dev_src",    -1, -1, 1, KHZ,   58300,  58300,  58300, 112000, 112000),
-       CORE_DVFS("xusb_ss_src",     -1, -1, 1, KHZ,   60000,  60000,  60000, 120000, 120000),
-       CORE_DVFS("xusb_fs_src",     -1, -1, 1, KHZ,       0,  48000,  48000,  48000,  48000),
-       CORE_DVFS("xusb_hs_src",     -1, -1, 1, KHZ,       0,  60000,  60000,  60000,  60000),
-#endif
-};
+        CORE_DVFS("disp1",       0, 0, 0, KHZ,   148500, 241000, 297000, 297000, 297000, 474000, 474000, 474000),
+        CORE_DVFS("disp1",       0, 1, 0, KHZ,   148500, 241000, 297000, 297000, 474000, 474000, 474000, 474000),
+        CORE_DVFS("disp1",       1, -1, 0, KHZ,  148500, 241000, 297000, 297000, 474000, 474000, 474000, 533000),
 
-/* TBD: fill in actual hw numbers */
-static const int gpu_millivolts[MAX_DVFS_FREQS] = {
-       810, 860, 900, 990, 1080};
+        CORE_DVFS("disp2",       0, 0, 0, KHZ,   148500, 241000, 297000, 297000, 297000, 474000, 474000, 474000),
+        CORE_DVFS("disp2",       0, 1, 0, KHZ,   148500, 241000, 297000, 297000, 474000, 474000, 474000, 474000),
+        CORE_DVFS("disp2",       1, -1, 0, KHZ,  148500, 241000, 297000, 297000, 474000, 474000, 474000, 533000),
 
-#define GPU_DVFS(_clk_name, _process_id, _auto, _mult, _freqs...)      \
-       {                                                       \
-               .clk_name       = _clk_name,                    \
-               .speedo_id      = -1,                   \
-               .process_id     = _process_id,                  \
-               .freqs          = {_freqs},                     \
-               .freqs_mult     = _mult,                        \
-               .millivolts     = gpu_millivolts,               \
-               .auto_dvfs      = _auto,                        \
-               .dvfs_rail      = &tegra12_dvfs_rail_vdd_gpu,   \
-       }
-
-/* TBD: fill in actual hw numbers */
-static struct dvfs gpu_dvfs_table[] = {
-       /* Gpu voltages (mV):               810,    860,    900,    990,    1080*/
-       /* Clock limits for internal blocks, PLLs */
-       GPU_DVFS("gpu",     -1, 1, KHZ,    408000, 528000,  700000, 984000, 1248000),
 };
 
-int read_gpu_dvfs_table(int **millivolts, unsigned long **freqs)
-{
-       *millivolts = gpu_dvfs_table[0].millivolts;
-       *freqs = gpu_dvfs_table[0].freqs;
+static struct gpu_cvb_dvfs gpu_cvb_dvfs_table[] = {
+       {
+               .speedo_id =   0,
+               .process_id = -1,
+               .max_mv = 1200,
+               .min_mv = 800,
+               .freqs_mult = KHZ,
+               .speedo_scale = 100,
+               .thermal_scale = 10,
+               .voltage_scale = 1000,
+               .cvb_table = {
+                       /*f        dfll  pll:   c0,     c1,   c2,   c3,      c4,   c5 */
+                       {   72000, {  }, { 1013806, -14060, -127,   954, -27008,  781}, },
+                       {  108000, {  }, {  983062,  -9373, -263,   954, -26703,  650}, },
+                       {  180000, {  }, { 1040909, -12008, -224,   775, -23193,  376}, },
+                       {  252000, {  }, { 1150002, -20683,  -17,   298, -13428,  232}, },
+                       {  324000, {  }, { 1081549, -10827, -274,   179, -10681,  238}, },
+                       {  396000, {  }, { 1136931, -12086, -274,   119, -10071,  238}, },
+                       {  468000, {  }, { 1195664, -13329, -274,    60,  -8850,  221}, },
+                       {  540000, {  }, { 1257766, -14587, -274,     0,  -7019,  179}, },
+                       {  612000, {  }, { 1323069, -15830, -274,     0,  -4578,  113}, },
+                       {  648000, {  }, { 1356986, -16459, -274,     0,  -3204,   72}, },
+                       {       0, {  }, { }, },
+               },
+               .vmin_trips_table = { 20, },
+               .therm_floors_table = { 900, },
+               .vts_trips_table = { -10, 10, 30, 50, 70, },
+       },
+       {
+               .speedo_id =   1,
+               .process_id = -1,
+               .max_mv = 1200,
+               .min_mv = 800,
+               .freqs_mult = KHZ,
+               .speedo_scale = 100,
+               .thermal_scale = 10,
+               .voltage_scale = 1000,
+               .cvb_table = {
+                       /*f        dfll  pll:   c0,     c1,   c2,   c3,      c4,   c5 */
+                       {   72000, {  }, { 1013806, -14060, -127,   954, -27008,  781}, },
+                       {  108000, {  }, {  983062,  -9373, -263,   954, -26703,  650}, },
+                       {  180000, {  }, { 1040909, -12008, -224,   775, -23193,  376}, },
+                       {  252000, {  }, { 1150002, -20683,  -17,   298, -13428,  232}, },
+                       {  324000, {  }, { 1081549, -10827, -274,   179, -10681,  238}, },
+                       {  396000, {  }, { 1136931, -12086, -274,   119, -10071,  238}, },
+                       {  468000, {  }, { 1195664, -13329, -274,    60,  -8850,  221}, },
+                       {  540000, {  }, { 1257766, -14587, -274,     0,  -7019,  179}, },
+                       {  612000, {  }, { 1323069, -15830, -274,     0,  -4578,  113}, },
+                       {  648000, {  }, { 1356986, -16459, -274,     0,  -3204,   72}, },
+                       {  684000, {  }, { 1391884, -17078, -274,   -60,  -1526,   30}, },
+                       {  708000, {  }, { 1415522, -17497, -274,   -60,   -458,    0}, },
+                       {  756000, {  }, { 1464061, -18331, -274,  -119,   1831,  -72}, },
+                       {  804000, {  }, { 1524225, -20064, -254,  -119,   4272, -155}, },
+                       {  852000, {  }, { 1608418, -21643, -269,     0,    763,  -48}, },
+                       {       0, {  }, { }, },
+               },
+               .vmin_trips_table = { 20, },
+               .therm_floors_table = { 900, },
+               .vts_trips_table = { -10, 10, 30, 50, 70, },
+       }
+};
 
-       return 0;
-}
-EXPORT_SYMBOL(read_gpu_dvfs_table);
+static int gpu_millivolts[MAX_THERMAL_RANGES][MAX_DVFS_FREQS];
+static struct dvfs gpu_dvfs = {
+       .clk_name       = "gbus",
+       .auto_dvfs      = true,
+       .dvfs_rail      = &tegra12_dvfs_rail_vdd_gpu,
+};
 
 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)
 {
@@ -343,46 +484,6 @@ module_param_cb(disable_cpu, &tegra_dvfs_disable_cpu_ops,
 module_param_cb(disable_gpu, &tegra_dvfs_disable_gpu_ops,
        &tegra_dvfs_gpu_disabled, 0644);
 
-/*
- * Install rail thermal profile provided:
- * - voltage floors are descending with temperature increasing
- * - and the lowest floor is above rail minimum voltage in pll and
- *   in dfll mode (if applicable)
- */
-static void __init init_rail_thermal_profile(
-       int *therm_trips_table, int *therm_floors_table,
-       struct dvfs_rail *rail, struct dvfs_dfll_data *d)
-{
-       int i, min_mv;
-
-       for (i = 0; i < MAX_THERMAL_LIMITS - 1; i++) {
-               if (!therm_floors_table[i+1])
-                       break;
-
-               if ((therm_trips_table[i] >= therm_trips_table[i+1]) ||
-                   (therm_floors_table[i] < therm_floors_table[i+1])) {
-                       WARN(1, "%s: invalid thermal floors\n", rail->reg_id);
-                       return;
-               }
-       }
-
-       min_mv = max(rail->min_millivolts, d ? d->min_millivolts : 0);
-       if (therm_floors_table[i] < min_mv) {
-               WARN(1, "%s: thermal floor below Vmin\n", rail->reg_id);
-               return;
-       }
-
-       /* Install validated thermal floors */
-       rail->therm_mv_floors = therm_floors_table;
-       rail->therm_mv_floors_num = i + 1;
-
-       /* Setup trip-points, use the same trips in dfll mode (if applicable) */
-       if (rail->vmin_cdev) {
-               rail->vmin_cdev->trip_temperatures_num = i + 1;
-               rail->vmin_cdev->trip_temperatures = therm_trips_table;
-       }
-}
-
 static bool __init can_update_max_rate(struct clk *c, struct dvfs *d)
 {
        /* Don't update manual dvfs clocks */
@@ -448,25 +549,14 @@ static void __init init_dvfs_one(struct dvfs *d, int max_freq_index)
                pr_err("tegra12_dvfs: failed to enable dvfs on %s\n", c->name);
 }
 
-static bool __init match_dvfs_one(struct dvfs *d, int speedo_id, int process_id)
-{
-       if ((d->process_id != -1 && d->process_id != process_id) ||
-               (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
-               pr_debug("tegra12_dvfs: rejected %s speedo %d,"
-                       " process %d\n", d->clk_name, d->speedo_id,
-                       d->process_id);
-               return false;
-       }
-       return true;
-}
-
-static bool __init match_cpu_cvb_one(struct cpu_cvb_dvfs *d,
-                                    int speedo_id, int process_id)
+static bool __init match_dvfs_one(const char *name,
+       int dvfs_speedo_id, int dvfs_process_id,
+       int speedo_id, int process_id)
 {
-       if ((d->process_id != -1 && d->process_id != process_id) ||
-               (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
-               pr_debug("tegra12_dvfs: rejected cpu cvb speedo %d,"
-                       " process %d\n", d->speedo_id, d->process_id);
+       if ((dvfs_process_id != -1 && dvfs_process_id != process_id) ||
+               (dvfs_speedo_id != -1 && dvfs_speedo_id != speedo_id)) {
+               pr_debug("tegra12_dvfs: rejected %s speedo %d, process %d\n",
+                        name, dvfs_speedo_id, dvfs_process_id);
                return false;
        }
        return true;
@@ -483,6 +573,19 @@ static inline int get_cvb_voltage(int speedo, int s_scale,
        return mv;
 }
 
+/* cvb_t_mv =
+   ((c3 * speedo / s_scale + c4 + c5 * T / t_scale) * T / t_scale) / v_scale */
+static inline int get_cvb_t_voltage(int speedo, int s_scale, int t, int t_scale,
+                                   struct cvb_dvfs_parameters *cvb)
+{
+       /* apply speedo & temperature scales: output mv = cvb_t_mv * v_scale */
+       int mv;
+       mv = DIV_ROUND_CLOSEST(cvb->c3 * speedo, s_scale) + cvb->c4 +
+               DIV_ROUND_CLOSEST(cvb->c5 * t, t_scale);
+       mv = DIV_ROUND_CLOSEST(mv * t, t_scale);
+       return mv;
+}
+
 static int round_cvb_voltage(int mv, int v_scale, struct rail_alignment *align)
 {
        /* combined: apply voltage scale and round to cvb alignment step */
@@ -495,6 +598,16 @@ static int round_cvb_voltage(int mv, int v_scale, struct rail_alignment *align)
        return uv / 1000;
 }
 
+static int round_voltage(int mv, struct rail_alignment *align, bool up)
+{
+       if (align->step_uv) {
+               int uv = max(mv * 1000, align->offset_uv) - align->offset_uv;
+               uv = (uv + (up ? align->step_uv - 1 : 0)) / align->step_uv;
+               return (uv * align->step_uv + align->offset_uv) / 1000;
+       }
+       return mv;
+}
+
 static int __init set_cpu_dvfs_data(
        struct cpu_cvb_dvfs *d, struct dvfs *cpu_dvfs, int *max_freq_index)
 {
@@ -507,8 +620,8 @@ static int __init set_cpu_dvfs_data(
        struct rail_alignment *align = &tegra12_dvfs_rail_vdd_cpu.alignment;
 
        min_dfll_mv = d->dfll_tune_data.min_millivolts;
-       min_dfll_mv =  round_cvb_voltage(min_dfll_mv * 1000, 1000, align);
-       d->max_mv = round_cvb_voltage(d->max_mv * 1000, 1000, align);
+       min_dfll_mv =  round_voltage(min_dfll_mv, align, true);
+       d->max_mv = round_voltage(d->max_mv, align, false);
        BUG_ON(min_dfll_mv < tegra12_dvfs_rail_vdd_cpu.min_millivolts);
 
        /*
@@ -529,9 +642,6 @@ static int __init set_cpu_dvfs_data(
 
                dfll_mv = get_cvb_voltage(
                        speedo, d->speedo_scale, &table->cvb_dfll_param);
-
-               /* FIXME: Remove guardband later */
-               dfll_mv = DIV_ROUND_CLOSEST(dfll_mv * 120, 100);
                dfll_mv = round_cvb_voltage(dfll_mv, d->voltage_scale, align);
 
                mv = get_cvb_voltage(
@@ -608,64 +718,138 @@ static int __init set_cpu_dvfs_data(
        cpu_dvfs->dfll_data.use_dfll_rate_min = fmin_use_dfll * d->freqs_mult;
        cpu_dvfs->dfll_data.min_millivolts = min_dfll_mv;
 
+       /* Init cpu thermal floors */
+       tegra_dvfs_rail_init_vmin_thermal_profile(
+               d->vmin_trips_table, d->therm_floors_table,
+               &tegra12_dvfs_rail_vdd_cpu, &cpu_dvfs->dfll_data);
+
        return 0;
 }
 
-static int __init get_core_nominal_mv_index(int speedo_id)
+static int __init set_gpu_dvfs_data(
+       struct gpu_cvb_dvfs *d, struct dvfs *gpu_dvfs, int *max_freq_index)
 {
-       int i;
-       int mv = tegra_core_speedo_mv();
-       int core_edp_voltage = get_core_edp();
+       int i, j, thermal_ranges, mv;
+       struct cvb_dvfs_table *table = NULL;
+       int speedo = tegra_gpu_speedo_value();
+       struct dvfs_rail *rail = &tegra12_dvfs_rail_vdd_gpu;
+       struct rail_alignment *align = &rail->alignment;
+
+       d->max_mv = round_voltage(d->max_mv, align, false);
+       d->min_mv = round_voltage(d->min_mv, align, true);
+       BUG_ON(d->min_mv < tegra12_dvfs_rail_vdd_gpu.min_millivolts);
 
        /*
-        * Start with nominal level for the chips with this speedo_id. Then,
-        * make sure core nominal voltage is below edp limit for the board
-        * (if edp limit is set).
+        * Init thermal trips, find number of thermal ranges; note that the
+        * first trip-point is used for voltage calculations within the lowest
+        * range, but should not be actually set. Hence, at least 2 trip-points
+        * must be specified.
         */
-       if (!core_edp_voltage)
-               core_edp_voltage = 1100;        /* default 1.1V EDP limit */
+       if (tegra_dvfs_rail_init_thermal_dvfs_trips(d->vts_trips_table, rail))
+               return -ENOENT;
+       thermal_ranges = rail->vts_cdev->trip_temperatures_num;
+       rail->vts_cdev->trip_temperatures_num--;
 
-       mv = min(mv, core_edp_voltage);
+       if (thermal_ranges < 2)
+               WARN(1, "tegra12_dvfs: %d gpu trip: thermal dvfs is broken\n",
+                    thermal_ranges);
 
-       /* Round nominal level down to the nearest core scaling step */
+       /*
+        * Use CVB table to fill in gpu dvfs frequencies and voltages. Each
+        * CVB entry specifies gpu frequency and CVB coefficients to calculate
+        * the respective voltage.
+        */
        for (i = 0; i < MAX_DVFS_FREQS; i++) {
-               if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
+               table = &d->cvb_table[i];
+               if (!table->freq)
+                       break;
+
+               mv = get_cvb_voltage(
+                       speedo, d->speedo_scale, &table->cvb_pll_param);
+
+               for (j = 0; j < thermal_ranges; j++) {
+                       int mvj = mv;
+                       int t = rail->vts_cdev->trip_temperatures[j];
+
+                       /* get thermal offset for this trip-point */
+                       mvj += get_cvb_t_voltage(speedo, d->speedo_scale,
+                               t, d->thermal_scale, &table->cvb_pll_param);
+                       mvj = round_cvb_voltage(mvj, d->voltage_scale, align);
+
+                       /* clip to minimum, abort if above maximum */
+                       mvj = max(mvj, d->min_mv);
+                       if (mvj > d->max_mv)
+                               break;
+
+                       /* update voltage for adjacent ranges bounded by this
+                          trip-point (cvb & dvfs are transpose matrices) */
+                       gpu_millivolts[j][i] = mvj;
+                       if (j && (gpu_millivolts[j-1][i] < mvj))
+                               gpu_millivolts[j-1][i] = mvj;
+               }
+               /* Make sure all voltages for this frequency are below max */
+               if (j < thermal_ranges)
                        break;
+
+               /* fill in gpu dvfs tables */
+               gpu_dvfs->freqs[i] = table->freq;
        }
 
-       if (i == 0) {
-               pr_err("tegra12_dvfs: unable to adjust core dvfs table to"
-                      " nominal voltage %d\n", mv);
-               return -ENOSYS;
+       /*
+        * Table must not be empty, must have at least one entry in range, and
+        * must specify monotonically increasing voltage on frequency dependency
+        * in each temperature range.
+        */
+       if (!i || tegra_dvfs_init_thermal_dvfs_voltages(
+               &gpu_millivolts[0][0], i, thermal_ranges, gpu_dvfs)) {
+               pr_err("tegra12_dvfs: invalid gpu dvfs table\n");
+               return -ENOENT;
        }
-       return i - 1;
+
+       /* Shift out the 1st trip-point */
+       for (j = 1; j < thermal_ranges; j++)
+               rail->vts_cdev->trip_temperatures[j - 1] =
+               rail->vts_cdev->trip_temperatures[j];
+
+       /* dvfs tables are successfully populated - fill in the gpu dvfs */
+       gpu_dvfs->speedo_id = d->speedo_id;
+       gpu_dvfs->process_id = d->process_id;
+       gpu_dvfs->freqs_mult = d->freqs_mult;
+       gpu_dvfs->dvfs_rail->nominal_millivolts = d->max_mv;
+
+       *max_freq_index = i - 1;
+
+       /* Init thermal floors */
+       tegra_dvfs_rail_init_vmin_thermal_profile(d->vmin_trips_table,
+               d->therm_floors_table, &tegra12_dvfs_rail_vdd_gpu, NULL);
+
+       return 0;
 }
 
-static int __init get_gpu_nominal_mv_index(int speedo_id)
+static int __init get_core_nominal_mv_index(int speedo_id)
 {
        int i;
-       int mv = tegra_gpu_speedo_mv();
-       /* TBD: fill in actual number */
-       int gpu_edp_voltage = 0;
+       int mv = tegra_core_speedo_mv();
+       int core_edp_voltage = get_core_edp();
 
        /*
         * Start with nominal level for the chips with this speedo_id. Then,
         * make sure core nominal voltage is below edp limit for the board
         * (if edp limit is set).
         */
-       if (!gpu_edp_voltage)
-               gpu_edp_voltage = 1100; /* default 1.1V EDP limit */
+       if (!core_edp_voltage)
+               core_edp_voltage = 1150;        /* default 1.15V EDP limit */
 
-       mv = min(mv, gpu_edp_voltage);
+       mv = min(mv, core_edp_voltage);
 
        /* Round nominal level down to the nearest core scaling step */
        for (i = 0; i < MAX_DVFS_FREQS; i++) {
-               if ((gpu_millivolts[i] == 0) || (mv < gpu_millivolts[i]))
+               if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
                        break;
        }
 
        if (i == 0) {
-               pr_err("tegra12_dvfs: unable to adjust gpu dvfs table to"
+               pr_err("tegra12_dvfs: unable to adjust core dvfs table to"
                       " nominal voltage %d\n", mv);
                return -ENOSYS;
        }
@@ -690,7 +874,7 @@ void __init tegra12x_init_dvfs(void)
 
        int i, ret;
        int core_nominal_mv_index;
-       int gpu_nominal_mv_index;
+       int gpu_max_freq_index = 0;
        int cpu_max_freq_index = 0;
 
 #ifndef CONFIG_TEGRA_CORE_DVFS
@@ -702,6 +886,12 @@ void __init tegra12x_init_dvfs(void)
 #ifndef CONFIG_TEGRA_GPU_DVFS
        tegra_dvfs_gpu_disabled = true;
 #endif
+#ifdef CONFIG_TEGRA_PRE_SILICON_SUPPORT
+       if (!tegra_platform_is_silicon()) {
+               tegra_dvfs_core_disabled = true;
+               tegra_dvfs_cpu_disabled = true;
+       }
+#endif
 
        /*
         * Find nominal voltages for core (1st) and cpu rails before rail
@@ -720,18 +910,6 @@ void __init tegra12x_init_dvfs(void)
                core_millivolts[core_nominal_mv_index];
 
        /*
-        * Find nominal voltages for gpu rail
-        */
-       gpu_nominal_mv_index = get_gpu_nominal_mv_index(gpu_speedo_id);
-       if (gpu_nominal_mv_index < 0) {
-               tegra12_dvfs_rail_vdd_gpu.disabled = true;
-               tegra_dvfs_gpu_disabled = true;
-               gpu_nominal_mv_index = 0;
-       }
-       tegra12_dvfs_rail_vdd_gpu.nominal_millivolts =
-               gpu_millivolts[gpu_nominal_mv_index];
-
-       /*
         * Setup cpu dvfs and dfll tables from cvb data, determine nominal
         * voltage for cpu rail, and cpu maximum frequency. Note that entire
         * frequency range is guaranteed only when dfll is used as cpu clock
@@ -743,7 +921,8 @@ void __init tegra12x_init_dvfs(void)
         */
        for (ret = 0, i = 0; i <  ARRAY_SIZE(cpu_cvb_dvfs_table); i++) {
                struct cpu_cvb_dvfs *d = &cpu_cvb_dvfs_table[i];
-               if (match_cpu_cvb_one(d, cpu_speedo_id, cpu_process_id)) {
+               if (match_dvfs_one("cpu cvb", d->speedo_id, d->process_id,
+                                  cpu_speedo_id, cpu_process_id)) {
                        ret = set_cpu_dvfs_data(
                                d, &cpu_dvfs, &cpu_max_freq_index);
                        break;
@@ -751,13 +930,25 @@ void __init tegra12x_init_dvfs(void)
        }
        BUG_ON((i == ARRAY_SIZE(cpu_cvb_dvfs_table)) || ret);
 
-       /* Init thermal floors */
-       /* FIXME: Uncomment when proper values are available later */
-       /* init_rail_thermal_profile(cpu_cvb_dvfs_table[i].therm_trips_table,
-               cpu_cvb_dvfs_table[i].therm_floors_table,
-               &tegra12_dvfs_rail_vdd_cpu, &cpu_dvfs.dfll_data);
-       init_rail_thermal_profile(vdd_core_therm_trips_table,
-               vdd_core_therm_floors_table, &tegra12_dvfs_rail_vdd_core, NULL);*/
+       /*
+        * Setup gpu dvfs tables from cvb data, determine nominal voltage for
+        * gpu rail, and gpu maximum frequency. Error when gpu dvfs table can
+        * not be constructed must never happen.
+        */
+       for (ret = 0, i = 0; i < ARRAY_SIZE(gpu_cvb_dvfs_table); i++) {
+               struct gpu_cvb_dvfs *d = &gpu_cvb_dvfs_table[i];
+               if (match_dvfs_one("gpu cvb", d->speedo_id, d->process_id,
+                                  gpu_speedo_id, gpu_process_id)) {
+                       ret = set_gpu_dvfs_data(
+                               d, &gpu_dvfs, &gpu_max_freq_index);
+                       break;
+               }
+       }
+       BUG_ON((i == ARRAY_SIZE(gpu_cvb_dvfs_table)) || ret);
+
+       /* Init core thermal profile */
+       tegra_dvfs_rail_init_vmin_thermal_profile(vdd_core_therm_trips_table,
+               vdd_core_therm_floors_table, &tegra12_dvfs_rail_vdd_core, NULL);
 
        /* Init rail structures and dependencies */
        tegra_dvfs_init_rails(tegra12_dvfs_rails,
@@ -765,21 +956,19 @@ void __init tegra12x_init_dvfs(void)
 
        /* Search core dvfs table for speedo/process matching entries and
           initialize dvfs-ed clocks */
-       for (i = 0; i <  ARRAY_SIZE(core_dvfs_table); i++) {
-               struct dvfs *d = &core_dvfs_table[i];
-               if (!match_dvfs_one(d, soc_speedo_id, core_process_id))
-                       continue;
-               init_dvfs_one(d, core_nominal_mv_index);
+       if (!tegra_platform_is_linsim()) {
+               for (i = 0; i <  ARRAY_SIZE(core_dvfs_table); i++) {
+                       struct dvfs *d = &core_dvfs_table[i];
+                       if (!match_dvfs_one(d->clk_name, d->speedo_id,
+                               d->process_id, soc_speedo_id, core_process_id))
+                               continue;
+                       init_dvfs_one(d, core_nominal_mv_index);
+               }
        }
 
-       /* Search gpu dvfs table for speedo/process matching entries and
-          initialize dvfs-ed clocks */
-       for (i = 0; i <  ARRAY_SIZE(gpu_dvfs_table); i++) {
-               struct dvfs *d = &gpu_dvfs_table[i];
-               if (!match_dvfs_one(d, gpu_speedo_id, gpu_process_id))
-                       continue;
-               init_dvfs_one(d, gpu_nominal_mv_index);
-       }
+       /* Initialize matching gpu dvfs entry already found when nominal
+          voltage was determined */
+       init_dvfs_one(&gpu_dvfs, gpu_max_freq_index);
 
        /* Initialize matching cpu dvfs entry already found when nominal
           voltage was determined */
@@ -816,6 +1005,7 @@ int tegra_dvfs_rail_post_enable(struct dvfs_rail *rail)
 
 /* Core voltage and bus cap object and tables */
 static struct kobject *cap_kobj;
+static struct kobject *gpu_kobj;
 
 static struct core_dvfs_cap_table tegra12_core_cap_table[] = {
 #ifdef CONFIG_TEGRA_DUAL_CBUS
@@ -826,24 +1016,28 @@ static struct core_dvfs_cap_table tegra12_core_cap_table[] = {
 #endif
        { .cap_name = "cap.sclk" },
        { .cap_name = "cap.emc" },
+       { .cap_name = "cap.host1x" },
 };
 
-/*
- * Keep sys file names the same for dual and single cbus configurations to
- * avoid changes in user space GPU capping interface.
- */
-static struct core_bus_cap_table tegra12_bus_cap_table[] = {
-#ifdef CONFIG_TEGRA_DUAL_CBUS
-       { .cap_name = "cap.profile.c2bus",
-         .refcnt_attr = {.attr = {.name = "cbus_cap_state", .mode = 0644} },
-         .level_attr  = {.attr = {.name = "cbus_cap_level", .mode = 0644} },
-       },
-#else
-       { .cap_name = "cap.profile.cbus",
-         .refcnt_attr = {.attr = {.name = "cbus_cap_state", .mode = 0644} },
-         .level_attr  = {.attr = {.name = "cbus_cap_level", .mode = 0644} },
-       },
-#endif
+static struct core_bus_limit_table tegra12_gpu_cap_syfs = {
+       .limit_clk_name = "cap.profile.gbus",
+       .refcnt_attr = {.attr = {.name = "gpu_cap_state", .mode = 0644} },
+       .level_attr  = {.attr = {.name = "gpu_cap_rate", .mode = 0644} },
+       .pm_qos_class = PM_QOS_GPU_FREQ_MAX,
+};
+
+static struct core_bus_limit_table tegra12_gpu_floor_sysfs = {
+       .limit_clk_name = "floor.profile.gbus",
+       .refcnt_attr = {.attr = {.name = "gpu_floor_state", .mode = 0644} },
+       .level_attr  = {.attr = {.name = "gpu_floor_rate", .mode = 0644} },
+       .pm_qos_class = PM_QOS_GPU_FREQ_MIN,
+};
+
+static struct core_bus_rates_table tegra12_gpu_rates_sysfs = {
+       .bus_clk_name = "gbus",
+       .rate_attr = {.attr = {.name = "gpu_rate", .mode = 0444} },
+       .available_rates_attr = {
+               .attr = {.name = "gpu_available_rates", .mode = 0444} },
 };
 
 static int __init tegra12_dvfs_init_core_cap(void)
@@ -856,16 +1050,6 @@ static int __init tegra12_dvfs_init_core_cap(void)
                return 0;
        }
 
-       ret = tegra_init_shared_bus_cap(
-               tegra12_bus_cap_table, ARRAY_SIZE(tegra12_bus_cap_table),
-               cap_kobj);
-       if (ret) {
-               pr_err("tegra12_dvfs: failed to init bus cap interface (%d)\n",
-                      ret);
-               kobject_del(cap_kobj);
-               return 0;
-       }
-
        ret = tegra_init_core_cap(
                tegra12_core_cap_table, ARRAY_SIZE(tegra12_core_cap_table),
                core_millivolts, ARRAY_SIZE(core_millivolts), cap_kobj);
@@ -878,6 +1062,40 @@ static int __init tegra12_dvfs_init_core_cap(void)
        }
        pr_info("tegra dvfs: tegra sysfs cap interface is initialized\n");
 
+       gpu_kobj = kobject_create_and_add("tegra_gpu", kernel_kobj);
+       if (!gpu_kobj) {
+               pr_err("tegra12_dvfs: failed to create sysfs gpu object\n");
+               return 0;
+       }
+
+       ret = tegra_init_shared_bus_cap(&tegra12_gpu_cap_syfs,
+                                       1, gpu_kobj);
+       if (ret) {
+               pr_err("tegra12_dvfs: failed to init gpu cap interface (%d)\n",
+                      ret);
+               kobject_del(gpu_kobj);
+               return 0;
+       }
+
+       ret = tegra_init_shared_bus_floor(&tegra12_gpu_floor_sysfs,
+                                         1, gpu_kobj);
+       if (ret) {
+               pr_err("tegra12_dvfs: failed to init gpu floor interface (%d)\n",
+                      ret);
+               kobject_del(gpu_kobj);
+               return 0;
+       }
+
+       ret = tegra_init_sysfs_shared_bus_rate(&tegra12_gpu_rates_sysfs,
+                                              1, gpu_kobj);
+       if (ret) {
+               pr_err("tegra12_dvfs: failed to init gpu rates interface (%d)\n",
+                      ret);
+               kobject_del(gpu_kobj);
+               return 0;
+       }
+       pr_info("tegra dvfs: tegra sysfs gpu interface is initialized\n");
+
        return 0;
 }
 late_initcall(tegra12_dvfs_init_core_cap);