ARM: tegra: kernel fix QT platform detection
[linux-3.10.git] / arch / arm / mach-tegra / tegra12_clocks.c
index aa9ddcc..4138219 100644 (file)
@@ -1461,7 +1461,7 @@ static int tegra12_bus_clk_set_rate(struct clk *c, unsigned long rate)
        unsigned long parent_rate = clk_get_rate(c->parent);
        int i;
 
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
        for (i = 1; i <= 4; i++) {
                if (rate >= parent_rate / i) {
@@ -1496,7 +1496,7 @@ static void tegra12_sbus_cmplx_init(struct clk *c)
        /* Threshold must be an exact proper factor of low range parent,
           and both low/high range parents have 7.1 fractional dividers */
        rate = clk_get_rate(c->u.system.sclk_low->parent);
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return;
        if (c->u.system.threshold) {
                BUG_ON(c->u.system.threshold > rate) ;
@@ -1873,7 +1873,7 @@ static void tegra12_pll_clk_disable(struct clk *c)
 
        val = clk_readl(c->reg);
        val &= ~(PLL_BASE_BYPASS | PLL_BASE_ENABLE);
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return;
        clk_writel(val, c->reg);
 }
@@ -1887,7 +1887,7 @@ static int tegra12_pll_clk_set_rate(struct clk *c, unsigned long rate)
 
        pr_debug("%s: %s %lu\n", __func__, c->name, rate);
 
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
        if (c->flags & PLL_FIXED) {
                int ret = 0;
@@ -2339,7 +2339,7 @@ static int tegra12_pllcx_clk_set_rate(struct clk *c, unsigned long rate)
        const struct clk_pll_freq_table *sel = &cfg;
 
        pr_debug("%s: %s %lu\n", __func__, c->name, rate);
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
 
        input_rate = clk_get_rate(c->parent);
@@ -2651,7 +2651,7 @@ static int tegra12_pllxc_clk_set_rate(struct clk *c, unsigned long rate)
        const struct clk_pll_freq_table *sel = &cfg;
 
        pr_debug("%s: %s %lu\n", __func__, c->name, rate);
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
 
        input_rate = clk_get_rate(c->parent);
@@ -3521,7 +3521,7 @@ static int tegra12_pll_div_clk_set_rate(struct clk *c, unsigned long rate)
        unsigned long flags;
 
        pr_debug("%s: %s %lu\n", __func__, c->name, rate);
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
        if (c->flags & DIV_U71) {
                divider_u71 = clk_div71_get_divider(
@@ -3792,7 +3792,7 @@ static int tegra12_periph_clk_set_rate(struct clk *c, unsigned long rate)
        int divider;
        unsigned long parent_rate = clk_get_rate(c->parent);
 
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
        if (c->flags & DIV_U71) {
                divider = clk_div71_get_divider(
@@ -4122,7 +4122,7 @@ static int tegra12_emc_clk_set_rate(struct clk *c, unsigned long rate)
        u32 div_value;
        struct clk *p;
 
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
        /* The tegra12x memory controller has an interlock with the clock
         * block that allows memory shadowed registers to be updated,
@@ -4514,7 +4514,7 @@ static int tegra12_clk_cbus_set_rate(struct clk *c, unsigned long rate)
 
        if (rate == 0)
                return 0;
-       if (tegra_get_revision() == TEGRA_REVISION_QT)
+       if (tegra_platform_is_qt())
                return 0;
        ret = clk_enable(c->parent);
        if (ret) {