usb: xhci: tegra: save restore dfe_cntl and ctle
[linux-3.10.git] / drivers / usb / host / xhci-tegra.c
1 /*
2  * xhci-tegra.c - Nvidia xHCI host controller driver
3  *
4  * Copyright (c) 2013, NVIDIA CORPORATION.  All rights reserved.
5  *
6  * This program is free software; you can redistribute it and/or modify it
7  * under the terms and conditions of the GNU General Public License,
8  * version 2, as published by the Free Software Foundation.
9  *
10  * This program is distributed in the hope it will be useful, but WITHOUT
11  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
12  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
13  * more details.
14  *
15  * You should have received a copy of the GNU General Public License
16  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
17  */
18
19 #include <linux/clk.h>
20 #include <linux/platform_device.h>
21 #include <linux/module.h>
22 #include <linux/slab.h>
23 #include <linux/clk.h>
24 #include <linux/ioport.h>
25 #include <linux/dma-mapping.h>
26 #include <linux/irq.h>
27 #include <linux/regulator/consumer.h>
28 #include <linux/platform_data/tegra_xusb.h>
29 #include <linux/platform_data/tegra_usb.h>
30 #include <linux/uaccess.h>
31
32 #include <mach/powergate.h>
33 #include <mach/clk.h>
34 #include <mach/tegra_usb_pad_ctrl.h>
35 #include <mach/tegra_usb_pmc.h>
36 #include <mach/pm_domains.h>
37
38 #include "xhci-tegra.h"
39 #include "xhci.h"
40
41 /* macros */
42 #define PAGE_SELECT_MASK                        0xFFFFFE00
43 #define PAGE_SELECT_SHIFT                       9
44 #define PAGE_OFFSET_MASK                        0x000001FF
45 #define CSB_PAGE_SELECT(_addr)                                          \
46         ({                                                              \
47                 typecheck(u32, _addr);                                  \
48                 ((_addr & PAGE_SELECT_MASK) >> PAGE_SELECT_SHIFT);      \
49         })
50 #define CSB_PAGE_OFFSET(_addr)                                          \
51         ({                                                              \
52                 typecheck(u32, _addr);                                  \
53                 (_addr & PAGE_OFFSET_MASK);                             \
54         })
55
56 /* PMC register definition */
57 #define PMC_PORT_UTMIP_P0               0
58 #define PMC_PORT_UTMIP_P1               1
59 #define PMC_PORT_UTMIP_P2               2
60 #define PMC_PORT_UHSIC_P0               3
61 #define PMC_PORT_NUM                    4
62
63 #define PMC_USB_DEBOUNCE_DEL_0                  0xec
64 #define   UTMIP_LINE_DEB_CNT(x)         (((x) & 0xf) << 16)
65 #define   UTMIP_LINE_DEB_CNT_MASK               (0xf << 16)
66
67 #define PMC_UTMIP_UHSIC_SLEEP_CFG_0             0x1fc
68
69 /* private data types */
70 /* command requests from the firmware */
71 enum MBOX_CMD_TYPE {
72         MBOX_CMD_MSG_ENABLED = 1,
73         MBOX_CMD_INC_FALC_CLOCK,
74         MBOX_CMD_DEC_FALC_CLOCK,
75         MBOX_CMD_INC_SSPI_CLOCK,
76         MBOX_CMD_DEC_SSPI_CLOCK, /* 5 */
77         MBOX_CMD_SET_BW,
78         MBOX_CMD_SET_SS_PWR_GATING,
79         MBOX_CMD_SET_SS_PWR_UNGATING, /* 8 */
80         MBOX_CMD_SAVE_DFE_CTLE_CTX,
81
82         /* needs to be the last cmd */
83         MBOX_CMD_MAX,
84
85         /* resp msg to ack above commands */
86         MBOX_CMD_ACK = 128,
87         MBOX_CMD_NACK
88 };
89
90 /* Usb3 Firmware Cfg Table */
91 struct cfgtbl {
92         u32 boot_loadaddr_in_imem;
93         u32 boot_codedfi_offset;
94         u32 boot_codetag;
95         u32 boot_codesize;
96
97         /* Physical memory reserved by Bootloader/BIOS */
98         u32 phys_memaddr;
99         u16 reqphys_memsize;
100         u16 alloc_phys_memsize;
101
102         /* .rodata section */
103         u32 rodata_img_offset;
104         u32 rodata_section_start;
105         u32 rodata_section_end;
106         u32 main_fnaddr;
107
108         u32 fwimg_cksum;
109         u32 fwimg_created_time;
110
111         /* Fields that get filled by linker during linking phase
112          * or initialized in the FW code.
113          */
114         u32 imem_resident_start;
115         u32 imem_resident_end;
116         u32 idirect_start;
117         u32 idirect_end;
118         u32 l2_imem_start;
119         u32 l2_imem_end;
120         u32 version_id;
121         u8 init_ddirect;
122         u8 reserved[3];
123         u32 phys_addr_log_buffer;
124         u32 total_log_entries;
125         u32 dequeue_ptr;
126
127         /*      Below two dummy variables are used to replace
128          *      L2IMemSymTabOffsetInDFI and L2IMemSymTabSize in order to
129          *      retain the size of struct _CFG_TBL used by other AP/Module.
130          */
131         u32 dummy_var1;
132         u32 dummy_var2;
133
134         /* fwimg_len */
135         u32 fwimg_len;
136         u8 magic[8];
137         u32 SS_low_power_entry_timeout;
138         u8 padding[140]; /* padding bytes to makeup 256-bytes cfgtbl */
139 };
140
141 struct xusb_save_regs {
142         u32 msi_bar_sz;
143         u32 msi_axi_barst;
144         u32 msi_fpci_barst;
145         u32 msi_vec0;
146         u32 msi_en_vec0;
147         u32 fpci_error_masks;
148         u32 intr_mask;
149         u32 ipfs_intr_enable;
150         u32 ufpci_config;
151         u32 clkgate_hysteresis;
152         u32 xusb_host_mccif_fifo_cntrl;
153
154         /* PG does not mention below */
155         u32 hs_pls;
156         u32 fs_pls;
157         u32 hs_fs_speed;
158         u32 hs_fs_pp;
159         u32 cfg_aru;
160         u32 cfg_order;
161         u32 cfg_fladj;
162         u32 cfg_sid;
163         /* DFE and CTLE */
164         u32 tap1_val0;
165         u32 tap1_val1;
166         u32 amp_val0;
167         u32 amp_val1;
168         u32 ctle_z_val0;
169         u32 ctle_z_val1;
170         u32 ctle_g_val0;
171         u32 ctle_g_val1;
172 };
173
174 struct tegra_xhci_firmware {
175         void *data; /* kernel virtual address */
176         size_t size; /* firmware size */
177         dma_addr_t dma; /* dma address for controller */
178 };
179
180 struct tegra_xhci_hcd {
181         struct platform_device *pdev;
182         struct xhci_hcd *xhci;
183
184         spinlock_t lock;
185         struct mutex sync_lock;
186
187         int smi_irq;
188         int padctl_irq;
189         int usb3_irq;
190
191         bool ss_wake_event;
192         bool ss_pwr_gated;
193         bool host_pwr_gated;
194         bool hs_wake_event;
195         bool host_resume_req;
196         bool lp0_exit;
197         bool dfe_ctle_ctx_saved;
198         unsigned long last_jiffies;
199         unsigned long host_phy_base;
200         void __iomem *host_phy_virt_base;
201
202         void __iomem *pmc_base;
203         void __iomem *padctl_base;
204         void __iomem *fpci_base;
205         void __iomem *ipfs_base;
206
207         struct tegra_xusb_pad_data *xusb_padctl;
208
209         /* mailbox variables */
210         struct mutex mbox_lock;
211         u32 mbox_owner;
212         u32 cmd_type;
213         u32 cmd_data;
214
215         struct regulator *xusb_vbus_reg;
216         struct regulator *xusb_avddio_usb3_reg;
217         struct regulator *xusb_hvdd_usb3_reg;
218         struct regulator *xusb_avdd_usb3_pll_reg;
219
220         struct work_struct mbox_work;
221         struct work_struct ss_elpg_exit_work;
222         struct work_struct host_elpg_exit_work;
223
224         struct clk *host_clk;
225         struct clk *ss_clk;
226
227         /* XUSB Falcon SuperSpeed Clock */
228         struct clk *falc_clk;
229
230         /* EMC Clock */
231         struct clk *emc_clk;
232         /* XUSB SS PI Clock */
233         struct clk *ss_src_clk;
234         /* PLLE Clock */
235         struct clk *plle_clk;
236         struct clk *pll_u_480M;
237         struct clk *clk_m;
238         /*
239          * XUSB/IPFS specific registers these need to be saved/restored in
240          * addition to spec defined registers
241          */
242         struct xusb_save_regs sregs;
243         bool usb2_rh_suspend;
244         bool usb3_rh_suspend;
245         bool hc_in_elpg;
246
247         unsigned long usb3_rh_remote_wakeup_ports; /* one bit per port */
248         /* firmware loading related */
249         struct tegra_xhci_firmware firmware;
250 };
251
252 static struct tegra_usb_pmc_data pmc_data;
253
254 /* functions */
255 static inline struct tegra_xhci_hcd *hcd_to_tegra_xhci(struct usb_hcd *hcd)
256 {
257         return (struct tegra_xhci_hcd *) dev_get_drvdata(hcd->self.controller);
258 }
259
260 #if defined(CONFIG_DEBUG_MUTEXES) || defined(CONFIG_SMP)
261 static inline void must_have_sync_lock(struct tegra_xhci_hcd *tegra)
262 {
263         WARN_ON(tegra->sync_lock.owner != current);
264 }
265 #else
266 static inline void must_have_sync_lock(struct tegra_xhci_hcd *tegra)
267 #endif
268
269 static void debug_print_portsc(struct xhci_hcd *xhci)
270 {
271         __le32 __iomem *addr;
272         int i;
273         int ports;
274
275         ports = HCS_MAX_PORTS(xhci->hcs_params1);
276         addr = &xhci->op_regs->port_status_base;
277         for (i = 0; i < ports; i++) {
278                 xhci_dbg(xhci, "%p port %d status reg = 0x%x\n",
279                                 addr, i, (unsigned int) xhci_readl(xhci, addr));
280                 addr += NUM_PORT_REGS;
281         }
282 }
283
284 static void pmc_init(void)
285 {
286 /* TODO: update to include HSIC */
287         pmc_data.instance = PMC_PORT_UTMIP_P2;
288         pmc_data.controller_type = TEGRA_USB_3_0;
289         pmc_data.phy_type = TEGRA_USB_PHY_INTF_UTMI;
290         tegra_usb_pmc_init(&pmc_data);
291 }
292
293 u32 csb_read(struct tegra_xhci_hcd *tegra, u32 addr)
294 {
295         void __iomem *fpci_base = tegra->fpci_base;
296         struct platform_device *pdev = tegra->pdev;
297         u32 input_addr;
298         u32 data;
299         u32 csb_page_select;
300
301         /* to select the appropriate CSB page to write to */
302         csb_page_select = CSB_PAGE_SELECT(addr);
303
304         dev_dbg(&pdev->dev, "csb_read: csb_page_select= 0x%08x\n",
305                         csb_page_select);
306
307         iowrite32(csb_page_select, fpci_base + XUSB_CFG_ARU_C11_CSBRANGE);
308
309         /* selects the appropriate offset in the page to read from */
310         input_addr = CSB_PAGE_OFFSET(addr);
311         data = ioread32(fpci_base + XUSB_CFG_CSB_BASE_ADDR + input_addr);
312
313         dev_dbg(&pdev->dev, "csb_read: input_addr = 0x%08x data = 0x%08x\n",
314                         input_addr, data);
315         return data;
316 }
317
318 void csb_write(struct tegra_xhci_hcd *tegra, u32 addr, u32 data)
319 {
320         void __iomem *fpci_base = tegra->fpci_base;
321         struct platform_device *pdev = tegra->pdev;
322         u32 input_addr;
323         u32 csb_page_select;
324
325         /* to select the appropriate CSB page to write to */
326         csb_page_select = CSB_PAGE_SELECT(addr);
327
328         dev_dbg(&pdev->dev, "csb_write:csb_page_selectx = 0x%08x\n",
329                         csb_page_select);
330
331         iowrite32(csb_page_select, fpci_base + XUSB_CFG_ARU_C11_CSBRANGE);
332
333         /* selects the appropriate offset in the page to write to */
334         input_addr = CSB_PAGE_OFFSET(addr);
335         iowrite32(data, fpci_base + XUSB_CFG_CSB_BASE_ADDR + input_addr);
336
337         dev_dbg(&pdev->dev, "csb_write: input_addr = 0x%08x data = %0x08x\n",
338                         input_addr, data);
339 }
340
341 static void tegra_xhci_debug_read_pads(struct tegra_xhci_hcd *tegra)
342 {
343         struct xhci_hcd *xhci = tegra->xhci;
344         u32 reg;
345
346         xhci_info(xhci, "============ PADCTL VALUES START =================\n");
347         reg = readl(tegra->padctl_base + USB2_PAD_MUX_0);
348         xhci_info(xhci, " PAD MUX = %x\n", reg);
349         reg = readl(tegra->padctl_base + USB2_PORT_CAP_0);
350         xhci_info(xhci, " PORT CAP = %x\n", reg);
351         reg = readl(tegra->padctl_base + SNPS_OC_MAP_0);
352         xhci_info(xhci, " SNPS OC MAP = %x\n", reg);
353         reg = readl(tegra->padctl_base + USB2_OC_MAP_0);
354         xhci_info(xhci, " USB2 OC MAP = %x\n", reg);
355         reg = readl(tegra->padctl_base + SS_PORT_MAP_0);
356         xhci_info(xhci, " SS PORT MAP = %x\n", reg);
357         reg = readl(tegra->padctl_base + OC_DET_0);
358         xhci_info(xhci, " OC DET 0= %x\n", reg);
359         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD0_CTL_2_0);
360         xhci_info(xhci, " IOPHY_USB3_PAD0_CTL_2_0= %x\n", reg);
361         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD1_CTL_2_0);
362         xhci_info(xhci, " IOPHY_USB3_PAD1_CTL_2_0= %x\n", reg);
363         reg = readl(tegra->padctl_base + USB2_OTG_PAD0_CTL_0_0);
364         xhci_info(xhci, " USB2_OTG_PAD0_CTL_0_0= %x\n", reg);
365         reg = readl(tegra->padctl_base + USB2_OTG_PAD1_CTL_0_0);
366         xhci_info(xhci, " USB2_OTG_PAD1_CTL_0_0= %x\n", reg);
367         reg = readl(tegra->padctl_base + USB2_OTG_PAD0_CTL_1_0);
368         xhci_info(xhci, " USB2_OTG_PAD0_CTL_1_0= %x\n", reg);
369         reg = readl(tegra->padctl_base + USB2_OTG_PAD1_CTL_1_0);
370         xhci_info(xhci, " USB2_OTG_PAD1_CTL_1_0= %x\n", reg);
371         reg = readl(tegra->padctl_base + USB2_BIAS_PAD_CTL_0_0);
372         xhci_info(xhci, " USB2_BIAS_PAD_CTL_0_0= %x\n", reg);
373         reg = readl(tegra->padctl_base + HSIC_PAD0_CTL_0_0);
374         xhci_info(xhci, " HSIC_PAD0_CTL_0_0= %x\n", reg);
375         reg = readl(tegra->padctl_base + HSIC_PAD1_CTL_0_0);
376         xhci_info(xhci, " HSIC_PAD1_CTL_0_0= %x\n", reg);
377         xhci_info(xhci, "============ PADCTL VALUES END=================\n");
378 }
379
380 static void tegra_xhci_cfg(struct tegra_xhci_hcd *tegra)
381 {
382         u32 reg;
383
384         reg = readl(tegra->ipfs_base + IPFS_XUSB_HOST_CONFIGURATION_0);
385         reg |= IPFS_EN_FPCI;
386         writel(reg, tegra->ipfs_base + IPFS_XUSB_HOST_CONFIGURATION_0);
387         udelay(10);
388
389         /* Program Bar0 Space */
390         reg = readl(tegra->fpci_base + XUSB_CFG_4);
391         reg |= tegra->host_phy_base;
392         writel(reg, tegra->fpci_base + XUSB_CFG_4);
393         usleep_range(100, 200);
394
395         /* Enable Bus Master */
396         reg = readl(tegra->fpci_base + XUSB_CFG_1);
397         reg |= 0x7;
398         writel(reg, tegra->fpci_base + XUSB_CFG_1);
399
400         /* Set intr mask to enable intr assertion */
401         reg = readl(tegra->ipfs_base + IPFS_XUSB_HOST_INTR_MASK_0);
402         reg |= IPFS_IP_INT_MASK;
403         writel(reg, tegra->ipfs_base + IPFS_XUSB_HOST_INTR_MASK_0);
404
405         /* Set hysteris to 0x80 */
406         writel(0x80, tegra->ipfs_base + IPFS_XUSB_HOST_CLKGATE_HYSTERESIS_0);
407 }
408
409 static int tegra_xusb_regulator_init(struct tegra_xhci_hcd *tegra,
410                 struct platform_device *pdev)
411 {
412         int err = 0;
413
414         tegra->xusb_hvdd_usb3_reg =
415                         devm_regulator_get(&pdev->dev, "hvdd_usb");
416         if (IS_ERR(tegra->xusb_hvdd_usb3_reg)) {
417                 dev_dbg(&pdev->dev, "hvdd_usb: regulator not found: %ld."
418                         , PTR_ERR(tegra->xusb_hvdd_usb3_reg));
419                 err = PTR_ERR(tegra->xusb_hvdd_usb3_reg);
420                 goto err_null_regulator;
421         }
422         err = regulator_enable(tegra->xusb_hvdd_usb3_reg);
423         if (err < 0) {
424                 dev_err(&pdev->dev,
425                         "hvdd_usb3: regulator enable failed:%d\n", err);
426                 goto err_null_regulator;
427         }
428
429         tegra->xusb_vbus_reg = devm_regulator_get(&pdev->dev, "usb_vbus");
430         if (IS_ERR(tegra->xusb_vbus_reg)) {
431                 dev_err(&pdev->dev, "vbus regulator not found: %ld."
432                         , PTR_ERR(tegra->xusb_vbus_reg));
433                 err = PTR_ERR(tegra->xusb_vbus_reg);
434                 goto err_put_hvdd_usb3;
435         }
436         err = regulator_enable(tegra->xusb_vbus_reg);
437         if (err < 0) {
438                 dev_err(&pdev->dev, "vbus: regulator enable failed:%d\n", err);
439                 goto err_put_hvdd_usb3;
440         }
441
442         tegra->xusb_avdd_usb3_pll_reg =
443                 devm_regulator_get(&pdev->dev, "avdd_usb_pll");
444         if (IS_ERR(tegra->xusb_avdd_usb3_pll_reg)) {
445                 dev_dbg(&pdev->dev, "regulator not found: %ld."
446                         , PTR_ERR(tegra->xusb_avdd_usb3_pll_reg));
447                 err = PTR_ERR(tegra->xusb_avdd_usb3_pll_reg);
448                 goto err_put_vbus;
449         }
450         err = regulator_enable(tegra->xusb_avdd_usb3_pll_reg);
451         if (err < 0) {
452                 dev_err(&pdev->dev,
453                         "avdd_usb3_pll: regulator enable failed:%d\n", err);
454                 goto err_put_vbus;
455         }
456
457         tegra->xusb_avddio_usb3_reg =
458                         devm_regulator_get(&pdev->dev, "avddio_usb");
459         if (IS_ERR(tegra->xusb_avddio_usb3_reg)) {
460                 dev_err(&pdev->dev, "avddio_usb3: regulator not found: %ld."
461                         , PTR_ERR(tegra->xusb_avddio_usb3_reg));
462                 err = PTR_ERR(tegra->xusb_avddio_usb3_reg);
463                 goto err_put_usb3_pll;
464         }
465         err = regulator_enable(tegra->xusb_avddio_usb3_reg);
466         if (err < 0) {
467                 dev_err(&pdev->dev,
468                         "avddio_usb3: regulator enable failed:%d\n", err);
469                 goto err_put_usb3_pll;
470         }
471
472         return err;
473
474 err_put_usb3_pll:
475         regulator_disable(tegra->xusb_avdd_usb3_pll_reg);
476 err_put_vbus:
477         regulator_disable(tegra->xusb_vbus_reg);
478 err_put_hvdd_usb3:
479         regulator_disable(tegra->xusb_hvdd_usb3_reg);
480 err_null_regulator:
481         tegra->xusb_vbus_reg = NULL;
482         tegra->xusb_avddio_usb3_reg = NULL;
483         tegra->xusb_hvdd_usb3_reg = NULL;
484         tegra->xusb_avdd_usb3_pll_reg = NULL;
485         return err;
486 }
487
488 static void tegra_xusb_regulator_deinit(struct tegra_xhci_hcd *tegra)
489 {
490         regulator_disable(tegra->xusb_avddio_usb3_reg);
491         regulator_disable(tegra->xusb_avdd_usb3_pll_reg);
492         regulator_disable(tegra->xusb_vbus_reg);
493         regulator_disable(tegra->xusb_hvdd_usb3_reg);
494
495         tegra->xusb_avddio_usb3_reg = NULL;
496         tegra->xusb_avdd_usb3_pll_reg = NULL;
497         tegra->xusb_vbus_reg = NULL;
498         tegra->xusb_hvdd_usb3_reg = NULL;
499 }
500
501 /*
502  * We need to enable only plle_clk as pllu_clk, utmip_clk and plle_re_vco_clk
503  * are under hardware control
504  */
505 static int tegra_usb2_clocks_init(struct tegra_xhci_hcd *tegra)
506 {
507         struct platform_device *pdev = tegra->pdev;
508         int err = 0;
509
510         tegra->plle_clk = devm_clk_get(&pdev->dev, "pll_e");
511         if (IS_ERR(tegra->plle_clk)) {
512                 dev_err(&pdev->dev, "%s: Failed to get plle clock\n", __func__);
513                 err = PTR_ERR(tegra->plle_clk);
514                 return err;
515         }
516         err = clk_enable(tegra->plle_clk);
517         if (err) {
518                 dev_err(&pdev->dev, "%s: could not enable plle clock\n",
519                         __func__);
520                 return err;
521         }
522
523         return err;
524 }
525
526 static void tegra_usb2_clocks_deinit(struct tegra_xhci_hcd *tegra)
527 {
528         clk_disable(tegra->plle_clk);
529         tegra->plle_clk = NULL;
530 }
531
532 static int tegra_xusb_partitions_clk_init(struct tegra_xhci_hcd *tegra)
533 {
534         struct platform_device *pdev = tegra->pdev;
535         int err = 0;
536
537         /* get the clock handle of 120MHz clock source */
538         tegra->pll_u_480M = devm_clk_get(&pdev->dev, "pll_u_480M");
539         if (IS_ERR(tegra->pll_u_480M)) {
540                 dev_err(&pdev->dev, "Failed to get pll_u_480M clk handle\n");
541                 return PTR_ERR(tegra->pll_u_480M);
542         }
543
544         /* get the clock handle of 12MHz clock source */
545         tegra->clk_m = devm_clk_get(&pdev->dev, "clk_m");
546         if (IS_ERR(tegra->clk_m)) {
547                 dev_err(&pdev->dev, "Failed to get clk_m clk handle\n");
548                 err = PTR_ERR(tegra->clk_m);
549                 goto clk_get_clk_m_failed;
550         }
551
552         tegra->ss_src_clk = devm_clk_get(&pdev->dev, "ss_src");
553         if (IS_ERR(tegra->ss_src_clk)) {
554                 dev_err(&pdev->dev, "Failed to get SSPI clk\n");
555                 err = PTR_ERR(tegra->ss_src_clk);
556                 tegra->ss_src_clk = NULL;
557                 goto get_ss_src_clk_failed;
558         }
559
560         tegra->host_clk = devm_clk_get(&pdev->dev, "host");
561         if (IS_ERR(tegra->host_clk)) {
562                 dev_err(&pdev->dev, "Failed to get host partition clk\n");
563                 err = PTR_ERR(tegra->host_clk);
564                 tegra->host_clk = NULL;
565                 goto get_host_clk_failed;
566         }
567
568         tegra->ss_clk = devm_clk_get(&pdev->dev, "ss");
569         if (IS_ERR(tegra->ss_clk)) {
570                 dev_err(&pdev->dev, "Failed to get ss partition clk\n");
571                 err = PTR_ERR(tegra->ss_clk);
572                 tegra->ss_clk = NULL;
573                 goto get_ss_clk_failed;
574         }
575
576         /* enable ss clock */
577         err = clk_enable(tegra->host_clk);
578         if (err) {
579                 dev_err(&pdev->dev, "Failed to enable host partition clk\n");
580                 goto enable_host_clk_failed;
581         }
582
583         err = clk_enable(tegra->ss_clk);
584         if (err) {
585                 dev_err(&pdev->dev, "Failed to enable ss partition clk\n");
586                 goto eanble_ss_clk_failed;
587         }
588
589         return 0;
590
591 eanble_ss_clk_failed:
592         clk_disable(tegra->host_clk);
593
594 enable_host_clk_failed:
595         tegra->ss_clk = NULL;
596
597 get_ss_clk_failed:
598         tegra->host_clk = NULL;
599
600 get_host_clk_failed:
601         tegra->ss_src_clk = NULL;
602
603 get_ss_src_clk_failed:
604         tegra->clk_m = NULL;
605
606 clk_get_clk_m_failed:
607         tegra->pll_u_480M = NULL;
608
609         return err;
610 }
611
612 static void tegra_xusb_partitions_clk_deinit(struct tegra_xhci_hcd *tegra)
613 {
614         clk_disable(tegra->ss_clk);
615         clk_disable(tegra->host_clk);
616         tegra->ss_clk = NULL;
617         tegra->host_clk = NULL;
618         tegra->ss_src_clk = NULL;
619         tegra->clk_m = NULL;
620         tegra->pll_u_480M = NULL;
621 }
622
623 static void tegra_xhci_rx_idle_mode_override(struct tegra_xhci_hcd *tegra,
624         bool enable)
625 {
626         u32 reg;
627
628         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_3_0);
629         if (enable) {
630                 reg &= ~RX_IDLE_MODE;
631                 reg |= RX_IDLE_MODE_OVRD;
632         } else {
633                 reg |= RX_IDLE_MODE;
634                 reg &= ~RX_IDLE_MODE_OVRD;
635         }
636         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD0_CTL_3_0);
637
638         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_3_0);
639         if (enable) {
640                 reg &= ~RX_IDLE_MODE;
641                 reg |= RX_IDLE_MODE_OVRD;
642         } else {
643                 reg |= RX_IDLE_MODE;
644                 reg &= ~RX_IDLE_MODE_OVRD;
645         }
646         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD1_CTL_3_0);
647 }
648
649 /* Enable ss clk, host clk, falcon clk,
650  * fs clk, dev clk, plle and refplle
651  */
652
653 static int
654 tegra_xusb_request_clk_rate(struct tegra_xhci_hcd *tegra,
655                 struct clk *clk_handle, u32 rate, u32 *sw_resp)
656 {
657         int ret = 0;
658         enum MBOX_CMD_TYPE cmd_ack = MBOX_CMD_ACK;
659         int fw_req_rate = rate, cur_rate;
660
661         /* frequency request from firmware is in KHz.
662          * Convert it to MHz
663          */
664
665         /* get current rate of clock */
666         cur_rate = clk_get_rate(clk_handle);
667         cur_rate /= 1000;
668
669         if (fw_req_rate == cur_rate) {
670                 cmd_ack = MBOX_CMD_ACK;
671                 *sw_resp = fw_req_rate;
672         } else {
673
674                 if (clk_handle == tegra->ss_src_clk && fw_req_rate == 12000) {
675                         /* Change SS clock source to CLK_M at 12MHz */
676                         clk_set_parent(clk_handle, tegra->clk_m);
677                         clk_set_rate(clk_handle, fw_req_rate * 1000);
678
679                         /* save leakage power when SS freq is being decreased */
680                         tegra_xhci_rx_idle_mode_override(tegra, true);
681                 } else if (clk_handle == tegra->ss_src_clk &&
682                                 fw_req_rate == 120000) {
683                         /* Change SS clock source to HSIC_480 at 120MHz */
684                         clk_set_rate(clk_handle,  3000 * 1000);
685                         clk_set_parent(clk_handle, tegra->pll_u_480M);
686
687                         /* clear ovrd bits when SS freq is being increased */
688                         tegra_xhci_rx_idle_mode_override(tegra, false);
689                 }
690
691                 *sw_resp = clk_get_rate(clk_handle);
692                 *sw_resp /= 1000;
693
694                 if (*sw_resp != fw_req_rate) {
695                         xhci_err(tegra->xhci, "cur_rate=%d, fw_req_rate=%d\n",
696                                 cur_rate, fw_req_rate);
697                         cmd_ack = MBOX_CMD_NACK;
698                 }
699         }
700         *sw_resp |= (cmd_ack << MBOX_CMD_SHIFT);
701         return ret;
702 }
703
704 static void
705 tegra_xhci_ss_wake_on_interrupts(struct tegra_xhci_hcd *tegra, bool enable)
706 {
707         u32 elpg_program0;
708
709         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
710         elpg_program0 |= (SS_PORT0_WAKEUP_EVENT | SS_PORT1_WAKEUP_EVENT);
711
712         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
713
714         /* Enable ss wake interrupts */
715         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
716
717         if (enable) {
718                 /* enable interrupts */
719                 elpg_program0 |= (SS_PORT0_WAKE_INTERRUPT_ENABLE |
720                                 SS_PORT1_WAKE_INTERRUPT_ENABLE);
721         } else {
722                 /* disable interrupts */
723                 elpg_program0 &= ~(SS_PORT0_WAKE_INTERRUPT_ENABLE |
724                                 SS_PORT1_WAKE_INTERRUPT_ENABLE);
725         }
726         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
727 }
728
729 static void
730 tegra_xhci_hs_wake_on_interrupts(struct tegra_xhci_hcd *tegra, bool enable)
731 {
732         u32 elpg_program0;
733
734         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
735         elpg_program0 |= (USB2_PORT0_WAKEUP_EVENT | USB2_PORT1_WAKEUP_EVENT |
736                         USB2_HSIC_PORT0_WAKEUP_EVENT |
737                         USB2_HSIC_PORT1_WAKEUP_EVENT);
738         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
739
740         /* Enable the wake interrupts */
741         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
742         if (enable)
743                 /* enable interrupts */
744                 elpg_program0 |= (USB2_PORT0_WAKE_INTERRUPT_ENABLE |
745                                 USB2_PORT1_WAKE_INTERRUPT_ENABLE |
746                                 USB2_HSIC_PORT0_WAKE_INTERRUPT_ENABLE |
747                                 USB2_HSIC_PORT1_WAKE_INTERRUPT_ENABLE);
748         else
749                 elpg_program0 &= ~(USB2_PORT0_WAKE_INTERRUPT_ENABLE |
750                                 USB2_PORT1_WAKE_INTERRUPT_ENABLE |
751                                 USB2_HSIC_PORT0_WAKE_INTERRUPT_ENABLE |
752                                 USB2_HSIC_PORT1_WAKE_INTERRUPT_ENABLE);
753         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
754 }
755
756 static void
757 tegra_xhci_ss_wake_signal(struct tegra_xhci_hcd *tegra, bool enable)
758 {
759         u32 elpg_program0;
760
761         /* DO NOT COMBINE BELOW 2 WRITES */
762
763         /* Assert/Deassert clamp_en_early signals to SSP0/1 */
764         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
765         if (enable)
766                 elpg_program0 |= (SSP0_ELPG_CLAMP_EN_EARLY |
767                                 SSP1_ELPG_CLAMP_EN_EARLY);
768         else
769                 elpg_program0 &= ~(SSP0_ELPG_CLAMP_EN_EARLY |
770                                 SSP1_ELPG_CLAMP_EN_EARLY);
771         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
772
773         /*
774          * Check the LP0 figure and leave gap bw writes to
775          * clamp_en_early and clamp_en
776          */
777         usleep_range(100, 200);
778
779         /* Assert/Deassert clam_en signal */
780         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
781
782         if (enable)
783                 elpg_program0 |= (SSP0_ELPG_CLAMP_EN | SSP1_ELPG_CLAMP_EN);
784         else
785                 elpg_program0 &= ~(SSP0_ELPG_CLAMP_EN | SSP1_ELPG_CLAMP_EN);
786
787         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
788
789         /* wait for 250us for the writes to propogate */
790         if (enable)
791                 usleep_range(250, 300);
792 }
793
794 static void
795 tegra_xhci_ss_vcore(struct tegra_xhci_hcd *tegra, bool enable)
796 {
797         u32 elpg_program0;
798
799
800         /* Assert vcore_off signal */
801         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
802
803         if (enable)
804                 elpg_program0 |= (SSP0_ELPG_VCORE_DOWN|SSP1_ELPG_VCORE_DOWN);
805         else
806                 elpg_program0 &= ~(SSP0_ELPG_VCORE_DOWN|SSP1_ELPG_VCORE_DOWN);
807
808         writel(elpg_program0, tegra->padctl_base + ELPG_PROGRAM_0);
809 }
810
811 static void
812 tegra_xhci_padctl_enable_usb_vbus(struct tegra_xhci_hcd *tegra)
813 {
814         u32 reg;
815         struct tegra_xusb_pad_data *xusb_padctl = tegra->xusb_padctl;
816         struct xhci_hcd *xhci = tegra->xhci;
817
818         /* Program the following XUSB PADCTL registers to
819          * 0x7 to disable the over current signal mapping
820          * for USB 2.0 ports owned by XUSB and USB2:
821          */
822         reg = readl(tegra->padctl_base + SNPS_OC_MAP_0);
823         reg &= ~(0x1ff << 0);
824         reg |= xusb_padctl->snps_oc_map;
825         writel(reg, tegra->padctl_base + SNPS_OC_MAP_0);
826         reg = readl(tegra->padctl_base + SNPS_OC_MAP_0);
827
828         reg = readl(tegra->padctl_base + OC_DET_0);
829         reg &= ~(0x3f << 10);
830         reg |= xusb_padctl->oc_det;
831         writel(reg, tegra->padctl_base + OC_DET_0);
832
833         /* check if over current seen. Clear if present */
834         reg = readl(tegra->padctl_base + OC_DET_0);
835         if (reg & (0x3 << 20)) {
836                 xhci_info(xhci, "Over current detected. Clearing...\n");
837                 writel(reg, tegra->padctl_base + OC_DET_0);
838
839                 usleep_range(100, 200);
840
841                 reg = readl(tegra->padctl_base + OC_DET_0);
842                 if (reg & (0x3 << 20))
843                         xhci_info(xhci, "Over current still present\n");
844         }
845
846         reg = readl(tegra->padctl_base + USB2_OC_MAP_0);
847         reg &= ~(0x3f << 0);
848         reg |= xusb_padctl->usb2_oc_map;
849         writel(reg, tegra->padctl_base + USB2_OC_MAP_0);
850 }
851
852 static void tegra_xhci_save_dfe_ctle_context(struct tegra_xhci_hcd *tegra)
853 {
854         struct xhci_hcd *xhci = tegra->xhci;
855         u32 reg;
856
857         xhci_info(xhci, "saving dfe_cntl and ctle context\n");
858         /* save tap1_val0 for pad0 for dfe_cntl */
859         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
860         reg &= ~(0xff << 16);
861         reg |= (0x32 << 16);
862         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
863
864         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
865         tegra->sregs.tap1_val0 = ((reg & (0x1f << 24)) >> 24);
866
867         /* save tap1_val1 for pad1 for dfe_cntl */
868         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
869         reg &= ~(0xff << 16);
870         reg |= (0x32 << 16);
871         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
872
873         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
874         tegra->sregs.tap1_val1 = ((reg & (0x1f << 24)) >> 24);
875
876         /* save amp_val0 for pad0 for dfe_cntl */
877         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
878         reg &= ~(0xff << 16);
879         reg |= (0x33 << 16);
880         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
881
882         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
883         tegra->sregs.amp_val0 = ((reg & (0x7f << 24)) >> 24);
884
885         /* save amp_val1 for pad1 for dfe_cntl */
886         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
887         reg &= ~(0xff << 16);
888         reg |= (0x33 << 16);
889         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
890
891         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
892         tegra->sregs.amp_val1 = ((reg & (0x7f << 24)) >> 24);
893
894         /* save ctle_z_val0 for pad0 for ctle */
895         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
896         reg &= ~(0xff << 16);
897         reg |= (0x20 << 16);
898         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
899
900         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
901         tegra->sregs.ctle_z_val0 = ((reg & (0x3f << 24)) >> 24);
902
903         /* save ctle_z_val1 for pad1 for ctle */
904         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
905         reg &= ~(0xff << 16);
906         reg |= (0x20 << 16);
907         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
908
909         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
910         tegra->sregs.ctle_z_val1 = ((reg & (0x3f << 24)) >> 24);
911
912         /* save ctle_g_val0 for pad0 for ctle */
913         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
914         reg &= ~(0xff << 16);
915         reg |= (0x21 << 16);
916         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
917
918         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD0_CTL_6_0);
919         tegra->sregs.ctle_g_val0 = ((reg & (0x3f << 24)) >> 24);
920
921         /* save ctle_g_val1 for pad1 for ctle */
922         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
923         reg &= ~(0xff << 16);
924         reg |= (0x21 << 16);
925         writel(reg, tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
926
927         reg = readl(tegra->padctl_base + IOPHY_MISC_PAD1_CTL_6_0);
928         tegra->sregs.ctle_g_val1 = ((reg & (0x3f << 24)) >> 24);
929
930         tegra->dfe_ctle_ctx_saved = true;
931 }
932
933 static void tegra_xhci_restore_dfe_ctle_context(struct tegra_xhci_hcd *tegra)
934 {
935         struct xhci_hcd *xhci = tegra->xhci;
936         u32 reg;
937
938         /* don't restore if not saved */
939         if (tegra->dfe_ctle_ctx_saved == false)
940                 return;
941
942         xhci_info(xhci, "restoring dfe_cntl and ctle context\n");
943
944         /* restore dfe_cntl for pad0 */
945         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD0_CTL_4_0);
946         reg &= ~((0x7f << 16) | (0x1f << 24));
947         reg |= ((tegra->sregs.amp_val0 << 16) | (tegra->sregs.tap1_val0 << 24));
948         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD0_CTL_4_0);
949
950         /* restore dfe_cntl for pad1 */
951         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD1_CTL_4_0);
952         reg &= ~((0x7f << 16) | (0x1f << 24));
953         reg |= ((tegra->sregs.amp_val1 << 16) | (tegra->sregs.tap1_val1 << 24));
954         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD1_CTL_4_0);
955
956         /* restore ctle for pad0 */
957         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD0_CTL_2_0);
958         reg &= ~((0x3f << 8) | (0x3f << 16));
959         reg |= ((tegra->sregs.ctle_g_val0 << 8) |
960                 (tegra->sregs.ctle_z_val0 << 16));
961         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD0_CTL_2_0);
962
963         /* restore ctle for pad1 */
964         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD1_CTL_2_0);
965         reg &= ~((0x3f << 8) | (0x3f << 16));
966         reg |= ((tegra->sregs.ctle_g_val1 << 8) |
967                 (tegra->sregs.ctle_z_val1 << 16));
968         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD1_CTL_2_0);
969 }
970 /* This function assigns the USB ports to the controllers,
971  * then programs the port capabilities and pad parameters
972  * of ports assigned to XUSB after booted to OS.
973  */
974 void
975 tegra_xhci_padctl_portmap_and_caps(struct tegra_xhci_hcd *tegra)
976 {
977         u32 reg;
978         struct tegra_xusb_pad_data *xusb_padctl = tegra->xusb_padctl;
979
980         /* Program the following XUSB PADCTL registers to assign
981          * the USB2.0 ports to XUSB or USB2, according to the platform
982          * specific configuration
983          */
984         reg = readl(tegra->padctl_base + USB2_PAD_MUX_0);
985         reg &= ~(0xf << 0);
986         reg |= xusb_padctl->pad_mux;
987         writel(reg, tegra->padctl_base + USB2_PAD_MUX_0);
988
989         /* Program the following XUSB PADCTL registers to assign
990          * the port capabilities for USB2.0 ports owned by XUSB,
991          * according to the platform specific configuration:
992          */
993         reg = readl(tegra->padctl_base + USB2_PORT_CAP_0);
994         reg &= ~((0x3 << 4) | (0x3 << 0));
995         reg |= xusb_padctl->port_cap;
996         writel(reg, tegra->padctl_base + USB2_PORT_CAP_0);
997
998
999
1000         /* Program the following XUSB PADCTL registers to assign
1001          * the SuperSpeed port mapping to USB2.0 ports owned by XUSB,
1002          * where the SuperSpeed ports inherit their port capabilities
1003          * from the USB2.0 ports they mapped to, according to the
1004          * platform specific configuration
1005          */
1006         reg = readl(tegra->padctl_base + SS_PORT_MAP_0);
1007         reg &= ~(0x7 << 0);
1008         reg |= xusb_padctl->ss_port_map;
1009         writel(reg, tegra->padctl_base + SS_PORT_MAP_0);
1010
1011         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD0_CTL_2_0);
1012         reg &= ~0xfffffff0;
1013         reg |= xusb_padctl->rx_wander | xusb_padctl->rx_eq |
1014                         xusb_padctl->cdr_cntl;
1015         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD0_CTL_2_0);
1016
1017         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD1_CTL_2_0);
1018         reg &= ~0xfffffff0;
1019         reg |= xusb_padctl->rx_wander | xusb_padctl->rx_eq |
1020                         xusb_padctl->cdr_cntl;
1021         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD1_CTL_2_0);
1022
1023         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD0_CTL_4_0);
1024         reg = xusb_padctl->dfe_cntl;
1025         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD0_CTL_4_0);
1026
1027         reg = readl(tegra->padctl_base + IOPHY_USB3_PAD1_CTL_4_0);
1028         reg = xusb_padctl->dfe_cntl;
1029         writel(reg, tegra->padctl_base + IOPHY_USB3_PAD1_CTL_4_0);
1030
1031         tegra_xhci_restore_dfe_ctle_context(tegra);
1032
1033         reg = readl(tegra->padctl_base + USB2_OTG_PAD0_CTL_0_0);
1034         reg &= ~((0x3fff << 0) | (0x1f << 19));
1035         reg |= xusb_padctl->hs_slew | xusb_padctl->ls_rslew
1036                 | xusb_padctl->hs_curr_level_pad0 | xusb_padctl->otg_pad0_ctl0;
1037         writel(reg, tegra->padctl_base + USB2_OTG_PAD0_CTL_0_0);
1038
1039         reg = readl(tegra->padctl_base + USB2_OTG_PAD1_CTL_0_0);
1040         reg &= ~((0xfff << 0) | (0x1f << 19));
1041         reg |= xusb_padctl->hs_slew
1042                 | xusb_padctl->hs_curr_level_pad1 | xusb_padctl->otg_pad1_ctl0;
1043         writel(reg, tegra->padctl_base + USB2_OTG_PAD1_CTL_0_0);
1044
1045         reg = readl(tegra->padctl_base + USB2_OTG_PAD0_CTL_1_0);
1046         reg &= ~((0x7 << 0) | (0x3 << 9) | (0xf << 3));
1047         reg |= (xusb_padctl->otg_pad0_ctl1 << 0)
1048                 | (xusb_padctl->hs_iref_cap << 9)
1049                 | (xusb_padctl->hs_term_range_adj << 3);
1050         writel(reg, tegra->padctl_base + USB2_OTG_PAD0_CTL_1_0);
1051
1052         reg = readl(tegra->padctl_base + USB2_OTG_PAD1_CTL_1_0);
1053         reg &= ~((0x7 << 0) | (0xf << 3) | (0x3 << 9));
1054         reg |= (xusb_padctl->otg_pad1_ctl1 << 0)
1055                 | (xusb_padctl->hs_term_range_adj << 3)
1056                 | (xusb_padctl->hs_iref_cap << 9);
1057         writel(reg, tegra->padctl_base + USB2_OTG_PAD1_CTL_1_0);
1058
1059         reg = readl(tegra->padctl_base + USB2_BIAS_PAD_CTL_0_0);
1060         reg &= ~((0x1f << 0) | (0x3 << 12));
1061         reg |= xusb_padctl->hs_squelch_level | xusb_padctl->hs_disc_lvl;
1062         writel(reg, tegra->padctl_base + USB2_BIAS_PAD_CTL_0_0);
1063
1064         reg = readl(tegra->padctl_base + HSIC_PAD0_CTL_0_0);
1065         reg &= ~(0xff << 8);
1066         reg |= xusb_padctl->hsic_pad0_ctl0;
1067         writel(reg, tegra->padctl_base + HSIC_PAD0_CTL_0_0);
1068
1069         reg = readl(tegra->padctl_base + HSIC_PAD1_CTL_0_0);
1070         reg &= ~(0xff << 8);
1071         reg |= xusb_padctl->hsic_pad0_ctl1;
1072         writel(reg, tegra->padctl_base + HSIC_PAD1_CTL_0_0);
1073 }
1074
1075 /* This function read XUSB registers and stores in device context */
1076 static void
1077 tegra_xhci_save_xusb_ctx(struct tegra_xhci_hcd *tegra)
1078 {
1079
1080         /* a. Save the IPFS registers */
1081         tegra->sregs.msi_bar_sz =
1082                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_MSI_BAR_SZ_0);
1083
1084         tegra->sregs.msi_axi_barst =
1085                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_MSI_AXI_BAR_ST_0);
1086
1087         tegra->sregs.msi_fpci_barst =
1088                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_FPCI_BAR_ST_0);
1089
1090         tegra->sregs.msi_vec0 =
1091                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_MSI_VEC0_0);
1092
1093         tegra->sregs.msi_en_vec0 =
1094                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_MSI_EN_VEC0_0);
1095
1096         tegra->sregs.fpci_error_masks =
1097                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_FPCI_ERROR_MASKS_0);
1098
1099         tegra->sregs.intr_mask =
1100                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_INTR_MASK_0);
1101
1102         tegra->sregs.ipfs_intr_enable =
1103                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_IPFS_INTR_ENABLE_0);
1104
1105         tegra->sregs.ufpci_config =
1106                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_UFPCI_CONFIG_0);
1107
1108         tegra->sregs.clkgate_hysteresis =
1109                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_CLKGATE_HYSTERESIS_0);
1110
1111         tegra->sregs.xusb_host_mccif_fifo_cntrl =
1112                 readl(tegra->ipfs_base + IPFS_XUSB_HOST_MCCIF_FIFOCTRL_0);
1113
1114         /* b. Save the CFG registers */
1115
1116         tegra->sregs.hs_pls =
1117                 readl(tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_HS_PLS);
1118
1119         tegra->sregs.fs_pls =
1120                 readl(tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_FS_PLS);
1121
1122         tegra->sregs.hs_fs_speed =
1123                 readl(tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_HSFS_SPEED);
1124
1125         tegra->sregs.hs_fs_pp =
1126                 readl(tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_HSFS_PP);
1127
1128         tegra->sregs.cfg_aru =
1129                 readl(tegra->fpci_base + XUSB_CFG_ARU_CONTEXT);
1130
1131         tegra->sregs.cfg_order =
1132                 readl(tegra->fpci_base + XUSB_CFG_FPCICFG);
1133
1134         tegra->sregs.cfg_fladj =
1135                 readl(tegra->fpci_base + XUSB_CFG_24);
1136
1137         tegra->sregs.cfg_sid =
1138                 readl(tegra->fpci_base + XUSB_CFG_16);
1139 }
1140
1141 /* This function restores XUSB registers from device context */
1142 static void
1143 tegra_xhci_restore_ctx(struct tegra_xhci_hcd *tegra)
1144 {
1145         /* Restore Cfg registers */
1146         writel(tegra->sregs.hs_pls,
1147                 tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_HS_PLS);
1148
1149         writel(tegra->sregs.fs_pls,
1150                 tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_FS_PLS);
1151
1152         writel(tegra->sregs.hs_fs_speed,
1153                 tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_HSFS_SPEED);
1154
1155         writel(tegra->sregs.hs_fs_pp,
1156                 tegra->fpci_base + XUSB_CFG_ARU_CONTEXT_HSFS_PP);
1157
1158         writel(tegra->sregs.cfg_aru,
1159                 tegra->fpci_base + XUSB_CFG_ARU_CONTEXT);
1160
1161         writel(tegra->sregs.cfg_order,
1162                 tegra->fpci_base + XUSB_CFG_FPCICFG);
1163
1164         writel(tegra->sregs.cfg_fladj,
1165                 tegra->fpci_base + XUSB_CFG_24);
1166
1167         writel(tegra->sregs.cfg_sid,
1168                 tegra->fpci_base + XUSB_CFG_16);
1169
1170         /* Restore IPFS registers */
1171
1172         writel(tegra->sregs.msi_bar_sz,
1173                 tegra->ipfs_base + IPFS_XUSB_HOST_MSI_BAR_SZ_0);
1174
1175         writel(tegra->sregs.msi_axi_barst,
1176                 tegra->ipfs_base + IPFS_XUSB_HOST_MSI_AXI_BAR_ST_0);
1177
1178         writel(tegra->sregs.msi_fpci_barst,
1179                 tegra->ipfs_base + IPFS_XUSB_HOST_FPCI_BAR_ST_0);
1180
1181         writel(tegra->sregs.msi_vec0,
1182                 tegra->ipfs_base + IPFS_XUSB_HOST_MSI_VEC0_0);
1183
1184         writel(tegra->sregs.msi_en_vec0,
1185                 tegra->ipfs_base + IPFS_XUSB_HOST_MSI_EN_VEC0_0);
1186
1187         writel(tegra->sregs.fpci_error_masks,
1188                 tegra->ipfs_base + IPFS_XUSB_HOST_FPCI_ERROR_MASKS_0);
1189
1190         writel(tegra->sregs.intr_mask,
1191                 tegra->ipfs_base + IPFS_XUSB_HOST_INTR_MASK_0);
1192
1193         writel(tegra->sregs.ipfs_intr_enable,
1194                 tegra->ipfs_base + IPFS_XUSB_HOST_IPFS_INTR_ENABLE_0);
1195
1196         writel(tegra->sregs.ufpci_config,
1197                 tegra->fpci_base + IPFS_XUSB_HOST_UFPCI_CONFIG_0);
1198
1199         writel(tegra->sregs.clkgate_hysteresis,
1200                 tegra->ipfs_base + IPFS_XUSB_HOST_CLKGATE_HYSTERESIS_0);
1201
1202         writel(tegra->sregs.xusb_host_mccif_fifo_cntrl,
1203                 tegra->ipfs_base + IPFS_XUSB_HOST_MCCIF_FIFOCTRL_0);
1204 }
1205
1206 static void tegra_xhci_enable_fw_message(struct tegra_xhci_hcd *tegra)
1207 {
1208         struct platform_device *pdev = tegra->pdev;
1209         u32 reg, timeout = 0xff, cmd;
1210
1211         mutex_lock(&tegra->mbox_lock);
1212
1213         do {
1214                 writel(MBOX_OWNER_SW,
1215                         tegra->fpci_base + XUSB_CFG_ARU_MBOX_OWNER);
1216                 reg = readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_OWNER);
1217                 usleep_range(10, 20);
1218         } while (reg != MBOX_OWNER_SW && timeout--);
1219
1220         if ((timeout == 0) && (reg != MBOX_OWNER_SW)) {
1221                 dev_err(&pdev->dev, "Failed to set mbox message owner ID\n");
1222                 return;
1223         }
1224
1225         writel((MBOX_CMD_MSG_ENABLED << MBOX_CMD_SHIFT),
1226                         tegra->fpci_base + XUSB_CFG_ARU_MBOX_DATA_IN);
1227
1228         cmd = readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1229         cmd |= MBOX_INT_EN | MBOX_FALC_INT_EN;
1230         writel(cmd, tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1231
1232         mutex_unlock(&tegra->mbox_lock);
1233 }
1234
1235 static int load_firmware(struct tegra_xhci_hcd *tegra, bool resetARU)
1236 {
1237         struct platform_device *pdev = tegra->pdev;
1238         struct cfgtbl *cfg_tbl = (struct cfgtbl *) tegra->firmware.data;
1239         u32 phys_addr_lo;
1240         u32 HwReg;
1241         u16 nblocks;
1242         time_t fw_time;
1243         struct tm fw_tm;
1244         u8 hc_caplength;
1245         u32 usbsts, count = 0xff;
1246         struct xhci_cap_regs __iomem *cap_regs;
1247         struct xhci_op_regs __iomem *op_regs;
1248
1249         /* enable mbox interrupt */
1250         writel(readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD) | MBOX_INT_EN,
1251                 tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1252
1253         /* First thing, reset the ARU. By the time we get to
1254          * loading boot code below, reset would be complete.
1255          * alternatively we can busy wait on rst pending bit.
1256          */
1257         /* Don't reset during ELPG/LP0 exit path */
1258         if (resetARU) {
1259                 iowrite32(0x1, tegra->fpci_base + XUSB_CFG_ARU_RST);
1260                 usleep_range(1000, 2000);
1261         }
1262
1263         if (csb_read(tegra, XUSB_CSB_MP_ILOAD_BASE_LO) != 0) {
1264                 dev_info(&pdev->dev, "Firmware already loaded, Falcon state 0x%x\n",
1265                                 csb_read(tegra, XUSB_FALC_CPUCTL));
1266                 return 0;
1267         }
1268
1269         phys_addr_lo = tegra->firmware.dma;
1270         phys_addr_lo += sizeof(struct cfgtbl);
1271
1272         /* Program the size of DFI into ILOAD_ATTR */
1273         csb_write(tegra, XUSB_CSB_MP_ILOAD_ATTR, tegra->firmware.size);
1274
1275         /* Boot code of the firmware reads the ILOAD_BASE_LO register
1276          * to get to the start of the dfi in system memory.
1277          */
1278         csb_write(tegra, XUSB_CSB_MP_ILOAD_BASE_LO, phys_addr_lo);
1279
1280         /* Program the ILOAD_BASE_HI with a value of MSB 32 bits */
1281         csb_write(tegra, XUSB_CSB_MP_ILOAD_BASE_HI, 0);
1282
1283         /* Set BOOTPATH to 1 in APMAP Register. Bit 31 is APMAP_BOOTMAP */
1284         csb_write(tegra, XUSB_CSB_MP_APMAP, APMAP_BOOTPATH);
1285
1286         /* Invalidate L2IMEM. */
1287         csb_write(tegra, XUSB_CSB_MP_L2IMEMOP_TRIG, L2IMEM_INVALIDATE_ALL);
1288
1289         /* Initiate fetch of Bootcode from system memory into L2IMEM.
1290          * Program BootCode location and size in system memory.
1291          */
1292         HwReg = ((cfg_tbl->boot_codetag / IMEM_BLOCK_SIZE) &
1293                         L2IMEMOP_SIZE_SRC_OFFSET_MASK)
1294                         << L2IMEMOP_SIZE_SRC_OFFSET_SHIFT;
1295         HwReg |= ((cfg_tbl->boot_codesize / IMEM_BLOCK_SIZE) &
1296                         L2IMEMOP_SIZE_SRC_COUNT_MASK)
1297                         << L2IMEMOP_SIZE_SRC_COUNT_SHIFT;
1298         csb_write(tegra, XUSB_CSB_MP_L2IMEMOP_SIZE, HwReg);
1299
1300         /* Trigger L2IMEM Load operation. */
1301         csb_write(tegra, XUSB_CSB_MP_L2IMEMOP_TRIG, L2IMEM_LOAD_LOCKED_RESULT);
1302
1303         /* Setup Falcon Auto-fill */
1304         nblocks = (cfg_tbl->boot_codesize / IMEM_BLOCK_SIZE);
1305         if ((cfg_tbl->boot_codesize % IMEM_BLOCK_SIZE) != 0)
1306                 nblocks += 1;
1307         csb_write(tegra, XUSB_FALC_IMFILLCTL, nblocks);
1308
1309         HwReg = (cfg_tbl->boot_codetag / IMEM_BLOCK_SIZE) & IMFILLRNG_TAG_MASK;
1310         HwReg |= (((cfg_tbl->boot_codetag + cfg_tbl->boot_codesize)
1311                         /IMEM_BLOCK_SIZE) - 1) << IMFILLRNG1_TAG_HI_SHIFT;
1312         csb_write(tegra, XUSB_FALC_IMFILLRNG1, HwReg);
1313
1314         csb_write(tegra, XUSB_FALC_DMACTL, 0);
1315         msleep(50);
1316
1317         csb_write(tegra, XUSB_FALC_BOOTVEC, cfg_tbl->boot_codetag);
1318
1319         /* Start Falcon CPU */
1320         csb_write(tegra, XUSB_FALC_CPUCTL, CPUCTL_STARTCPU);
1321         usleep_range(1000, 2000);
1322
1323         fw_time = cfg_tbl->fwimg_created_time;
1324         time_to_tm(fw_time, 0, &fw_tm);
1325         dev_info(&pdev->dev,
1326                 "Firmware timestamp: %ld-%02d-%02d %02d:%02d:%02d UTC, "\
1327                 "Falcon state 0x%x\n", fw_tm.tm_year + 1900,
1328                 fw_tm.tm_mon + 1, fw_tm.tm_mday, fw_tm.tm_hour,
1329                 fw_tm.tm_min, fw_tm.tm_sec,
1330                 csb_read(tegra, XUSB_FALC_CPUCTL));
1331
1332         /* return fail if firmware status is not good */
1333         if (csb_read(tegra, XUSB_FALC_CPUCTL) == XUSB_FALC_STATE_HALTED)
1334                 return -EFAULT;
1335
1336         cap_regs = IO_ADDRESS(tegra->host_phy_base);
1337         hc_caplength = HC_LENGTH(ioread32(&cap_regs->hc_capbase));
1338         op_regs = IO_ADDRESS(tegra->host_phy_base + hc_caplength);
1339
1340         /* wait for USBSTS_CNR to get set */
1341         do {
1342                 usbsts = ioread32(&op_regs->status);
1343         } while ((usbsts & STS_CNR) && count--);
1344
1345         if (!count && (usbsts & STS_CNR)) {
1346                 dev_err(&pdev->dev, "Controller not ready\n");
1347                 return -EFAULT;
1348         }
1349         return 0;
1350 }
1351
1352 static void tegra_xhci_release_port_ownership(struct tegra_xhci_hcd *tegra,
1353         bool release)
1354 {
1355         u32 reg;
1356
1357         reg = readl(tegra->padctl_base + USB2_PAD_MUX_0);
1358         reg &= ~(0xf << 0);
1359
1360         if (!release)
1361                 reg |= tegra->xusb_padctl->pad_mux;
1362
1363         writel(reg, tegra->padctl_base + USB2_PAD_MUX_0);
1364 }
1365 /* SS ELPG Entry initiated by fw */
1366 static int tegra_xhci_ss_elpg_entry(struct tegra_xhci_hcd *tegra)
1367 {
1368         struct xhci_hcd *xhci = tegra->xhci;
1369         u32 ret = 0;
1370
1371         must_have_sync_lock(tegra);
1372
1373         /* This is SS partition ELPG entry
1374          * STEP 0: firmware will set WOC WOD bits in PVTPORTSC2 regs.
1375          */
1376
1377         /* Step 0: Acquire mbox and send PWRGATE msg to firmware
1378          * only if it is sw initiated one
1379          */
1380
1381         /* STEP 1: xHCI firmware and xHCIPEP driver communicates
1382          * SuperSpeed partition ELPG entry via mailbox protocol
1383          */
1384
1385         /* STEP 2: xHCI PEP driver and XUSB device mode driver
1386          * enable the XUSB wakeup interrupts for the SuperSpeed
1387          * and USB2.0 ports assigned to host.Section 4.1 Step 3
1388          */
1389         tegra_xhci_ss_wake_on_interrupts(tegra, true);
1390
1391         /* STEP 3: xHCI PEP driver initiates the signal sequence
1392          * to enable the XUSB SSwake detection logic for the
1393          * SuperSpeed ports assigned to host.Section 4.1 Step 4
1394          */
1395         tegra_xhci_ss_wake_signal(tegra, true);
1396
1397         /* STEP 4: System Power Management driver asserts reset
1398          * to XUSB SuperSpeed partition then disables its clocks
1399          */
1400         tegra_periph_reset_assert(tegra->ss_clk);
1401         clk_disable(tegra->ss_clk);
1402
1403         usleep_range(100, 200);
1404
1405         /* STEP 5: System Power Management driver disables the
1406          * XUSB SuperSpeed partition power rails.
1407          */
1408         debug_print_portsc(xhci);
1409
1410         /* tegra_powergate_partition also does partition reset assert */
1411         ret = tegra_powergate_partition(TEGRA_POWERGATE_XUSBA);
1412         if (ret) {
1413                 xhci_err(xhci, "%s: could not powergate xusba partition\n",
1414                                 __func__);
1415                 /* TODO: error recovery? */
1416         }
1417         tegra->ss_pwr_gated = true;
1418
1419         /* STEP 6: xHCI PEP driver initiates the signal sequence
1420          * to enable the XUSB SSwake detection logic for the
1421          * SuperSpeed ports assigned to host.Section 4.1 Step 7
1422          */
1423         tegra_xhci_ss_vcore(tegra, true);
1424
1425         return ret;
1426 }
1427
1428 /* Host ELPG Entry */
1429 static int tegra_xhci_host_elpg_entry(struct tegra_xhci_hcd *tegra)
1430 {
1431         struct xhci_hcd *xhci = tegra->xhci;
1432         struct usb_hcd *hcd = xhci_to_hcd(xhci);
1433         u32 val;
1434         u32 ret;
1435         u32 portsc;
1436
1437         must_have_sync_lock(tegra);
1438
1439         /* If ss is already powergated skip ss ctx save stuff */
1440         if (tegra->ss_pwr_gated) {
1441                 xhci_info(xhci, "%s: SS partition is already powergated\n",
1442                         __func__);
1443         } else {
1444                 ret = tegra_xhci_ss_elpg_entry(tegra);
1445                 if (ret) {
1446                         xhci_err(xhci, "%s: ss_elpg_entry failed %d\n",
1447                                 __func__, ret);
1448                         return ret;
1449                 }
1450         }
1451
1452         /* 1. IS INTR PENDING INT_PENDING=1 ? */
1453
1454         /* STEP 1.1: Do a context save of XUSB and IPFS registers */
1455         tegra_xhci_save_xusb_ctx(tegra);
1456
1457         portsc = readl(hcd->regs + BAR0_XHCI_OP_PORTSC(PMC_PORT_UTMIP_P2 +
1458                                                 BAR0_XHCI_OP_PORTSC_UTMIP_0));
1459         pmc_init();
1460         if (DEV_FULLSPEED(portsc))
1461                 pmc_data.port_speed = USB_PMC_PORT_SPEED_FULL;
1462         else if (DEV_HIGHSPEED(portsc))
1463                 pmc_data.port_speed = USB_PMC_PORT_SPEED_HIGH;
1464         else if (DEV_LOWSPEED(portsc))
1465                 pmc_data.port_speed = USB_PMC_PORT_SPEED_LOW;
1466         else if (DEV_SUPERSPEED(portsc))
1467                 pmc_data.port_speed = USB_PMC_PORT_SPEED_SUPER;
1468         else
1469                 pmc_data.port_speed = USB_PMC_PORT_SPEED_UNKNOWN;
1470
1471         /* FIXME: rctrl and tctrl currently returning zero */
1472         val = readl(tegra->padctl_base + USB2_BIAS_PAD_CTL_1_0);
1473         pmc_data.utmip_rctrl_val = RCTRL(val);
1474         pmc_data.utmip_tctrl_val = TCTRL(val);
1475         pmc_data.pmc_ops->setup_pmc_wake_detect(&pmc_data);
1476
1477         tegra_xhci_hs_wake_on_interrupts(tegra, true);
1478         xhci_dbg(xhci, "%s: PMC_UTMIP_UHSIC_SLEEP_CFG_0 = %x\n", __func__,
1479                 readl(tegra->pmc_base + PMC_UTMIP_UHSIC_SLEEP_CFG_0));
1480
1481         /* STEP 4: Assert reset to host clk and disable host clk */
1482         tegra_periph_reset_assert(tegra->host_clk);
1483
1484         clk_disable(tegra->host_clk);
1485
1486         /* wait 150us */
1487         usleep_range(150, 200);
1488
1489         /* flush MC client of XUSB_HOST */
1490         tegra_powergate_mc_flush(TEGRA_POWERGATE_XUSBC);
1491
1492         /* STEP 4: Powergate host partition */
1493         /* tegra_powergate_partition also does partition reset assert */
1494         ret = tegra_powergate_partition(TEGRA_POWERGATE_XUSBC);
1495         if (ret) {
1496                 xhci_err(xhci, "%s: could not unpowergate xusbc partition %d\n",
1497                         __func__, ret);
1498                 /* TODO: error handling? */
1499                 return ret;
1500         }
1501         tegra->host_pwr_gated = true;
1502
1503         /* set port ownership to SNPS */
1504         tegra_xhci_release_port_ownership(tegra, true);
1505
1506         xhci_dbg(xhci, "%s: PMC_UTMIP_UHSIC_SLEEP_CFG_0 = %x\n", __func__,
1507                 readl(tegra->pmc_base + PMC_UTMIP_UHSIC_SLEEP_CFG_0));
1508
1509         xhci_info(xhci, "%s: elpg_entry: completed\n", __func__);
1510         xhci_dbg(xhci, "%s: HOST POWER STATUS = %d\n",
1511                 __func__, tegra_powergate_is_powered(TEGRA_POWERGATE_XUSBC));
1512         return ret;
1513 }
1514
1515 /* SS ELPG Exit triggered by PADCTL irq */
1516 /**
1517  * tegra_xhci_ss_partition_elpg_exit - bring XUSBA partition out from elpg
1518  *
1519  * This function must be called with tegra->sync_lock acquired.
1520  *
1521  * @tegra: xhci controller context
1522  * @return 0 for success, or error numbers
1523  */
1524 static int tegra_xhci_ss_partition_elpg_exit(struct tegra_xhci_hcd *tegra)
1525 {
1526         struct xhci_hcd *xhci = tegra->xhci;
1527         int ret = 0;
1528
1529         must_have_sync_lock(tegra);
1530
1531         if (tegra->ss_pwr_gated && (tegra->ss_wake_event ||
1532                         tegra->hs_wake_event || tegra->host_resume_req)) {
1533
1534                 /*
1535                  * PWR_UNGATE SS partition. XUSBA
1536                  * tegra_unpowergate_partition also does partition reset
1537                  * deassert
1538                  */
1539                 ret = tegra_unpowergate_partition(TEGRA_POWERGATE_XUSBA);
1540                 if (ret) {
1541                         xhci_err(xhci,
1542                         "%s: could not unpowergate xusba partition %d\n",
1543                         __func__, ret);
1544                         goto out;
1545                 }
1546                 if (tegra->ss_wake_event)
1547                         tegra->ss_wake_event = false;
1548
1549         } else {
1550                 xhci_info(xhci, "%s: ss already power gated\n",
1551                         __func__);
1552                 return ret;
1553         }
1554
1555         /* Step 3: Enable clock to ss partition */
1556         clk_enable(tegra->ss_clk);
1557
1558         /* Step 4: Disable ss wake detection logic */
1559         tegra_xhci_ss_wake_on_interrupts(tegra, false);
1560
1561         /* Step 4.1: Disable ss wake detection logic */
1562         tegra_xhci_ss_vcore(tegra, false);
1563
1564         /* wait 150us */
1565         usleep_range(150, 200);
1566
1567         /* Step 4.2: Disable ss wake detection logic */
1568         tegra_xhci_ss_wake_signal(tegra, false);
1569
1570         /* Step 6 Deassert reset for ss clks */
1571         tegra_periph_reset_deassert(tegra->ss_clk);
1572
1573         xhci_dbg(xhci, "%s: SS ELPG EXIT. ALL DONE\n", __func__);
1574         tegra->ss_pwr_gated = false;
1575 out:
1576         return ret;
1577 }
1578
1579 static void ss_partition_elpg_exit_work(struct work_struct *work)
1580 {
1581         struct tegra_xhci_hcd *tegra = container_of(work, struct tegra_xhci_hcd,
1582                 ss_elpg_exit_work);
1583
1584         mutex_lock(&tegra->sync_lock);
1585         tegra_xhci_ss_partition_elpg_exit(tegra);
1586         mutex_unlock(&tegra->sync_lock);
1587 }
1588
1589 /* read pmc WAKE2_STATUS register to know if SS port caused remote wake */
1590 static void update_remote_wakeup_ports_pmc(struct tegra_xhci_hcd *tegra)
1591 {
1592         struct xhci_hcd *xhci = tegra->xhci;
1593         u32 wake2_status;
1594
1595 #define PMC_WAKE2_STATUS        0x168
1596 #define PADCTL_WAKE             (1 << (58 - 32)) /* PADCTL is WAKE#58 */
1597
1598         wake2_status = ioread32(tegra->pmc_base + PMC_WAKE2_STATUS);
1599
1600         if (wake2_status & PADCTL_WAKE) {
1601                 /* FIXME: This is customized for Dalmore, find a generic way */
1602                 set_bit(0, &tegra->usb3_rh_remote_wakeup_ports);
1603                 /* clear wake status */
1604                 iowrite32(PADCTL_WAKE, tegra->pmc_base + PMC_WAKE2_STATUS);
1605         }
1606
1607         xhci_dbg(xhci, "%s: usb3 roothub remote_wakeup_ports 0x%lx\n",
1608                         __func__, tegra->usb3_rh_remote_wakeup_ports);
1609 }
1610
1611 static void wait_remote_wakeup_ports(struct usb_hcd *hcd)
1612 {
1613         struct xhci_hcd *xhci = hcd_to_xhci(hcd);
1614         struct tegra_xhci_hcd *tegra = hcd_to_tegra_xhci(hcd);
1615         int port, num_ports;
1616         unsigned long *remote_wakeup_ports;
1617         u32 portsc;
1618         __le32 __iomem  **port_array;
1619         unsigned char *rh;
1620         unsigned int retry = 64;
1621
1622
1623         if (hcd == xhci->shared_hcd) {
1624                 port_array = xhci->usb3_ports;
1625                 num_ports = xhci->num_usb3_ports;
1626                 remote_wakeup_ports = &tegra->usb3_rh_remote_wakeup_ports;
1627                 rh = "usb3 roothub";
1628         } else
1629                 return;
1630
1631         while (*remote_wakeup_ports && retry--) {
1632                 for_each_set_bit(port, remote_wakeup_ports, num_ports) {
1633                         portsc = xhci_readl(xhci, port_array[port]);
1634
1635                         if (!(portsc & PORT_CONNECT)) {
1636                                 /* nothing to do if already disconnected */
1637                                 clear_bit(port, remote_wakeup_ports);
1638                                 continue;
1639                         }
1640
1641                         if ((portsc & PORT_PLS_MASK) == XDEV_U0)
1642                                 clear_bit(port, remote_wakeup_ports);
1643                         else
1644                                 xhci_dbg(xhci, "%s: %s port %d status 0x%x\n",
1645                                                 __func__, rh, port, portsc);
1646                 }
1647
1648                 if (*remote_wakeup_ports)
1649                         msleep(20); /* give some time, irq will direct U0 */
1650         }
1651
1652         xhci_dbg(xhci, "%s: %s remote_wakeup_ports 0x%lx\n", __func__, rh,
1653                         *remote_wakeup_ports);
1654 }
1655
1656 /* Host ELPG Exit triggered by PADCTL irq */
1657 /**
1658  * tegra_xhci_host_partition_elpg_exit - bring XUSBC partition out from elpg
1659  *
1660  * This function must be called with tegra->sync_lock acquired.
1661  *
1662  * @tegra: xhci controller context
1663  * @return 0 for success, or error numbers
1664  */
1665 static int
1666 tegra_xhci_host_partition_elpg_exit(struct tegra_xhci_hcd *tegra)
1667 {
1668         struct xhci_hcd *xhci = tegra->xhci;
1669         int ret = 0;
1670
1671         must_have_sync_lock(tegra);
1672
1673         if (!tegra->hc_in_elpg)
1674                 return 0;
1675
1676         /* Step 2: Enable clock to host partition */
1677         clk_enable(tegra->host_clk);
1678
1679         if (tegra->lp0_exit) {
1680                 u32 reg;
1681
1682                 /* check if over current seen. Clear if present */
1683                 reg = readl(tegra->padctl_base + OC_DET_0);
1684                 xhci_dbg(xhci, "%s: OC_DET_0=0x%x\n", __func__, reg);
1685                 if (reg & (0x3 << 20)) {
1686                         xhci_info(xhci, "Over current detected. Clearing...\n");
1687                         writel(reg, tegra->padctl_base + OC_DET_0);
1688
1689                         usleep_range(100, 200);
1690
1691                         reg = readl(tegra->padctl_base + OC_DET_0);
1692                         if (reg & (0x3 << 20))
1693                                 xhci_info(xhci, "Over current still present\n");
1694                 }
1695                 tegra_xhci_padctl_portmap_and_caps(tegra);
1696                 /* release clamps post deassert */
1697                 tegra_xhci_padctl_enable_usb_vbus(tegra);
1698                 tegra->lp0_exit = false;
1699         }
1700
1701         /* Clear FLUSH_ENABLE of MC client */
1702         tegra_powergate_mc_flush_done(TEGRA_POWERGATE_XUSBC);
1703
1704         /* set port ownership back to xusb */
1705         tegra_xhci_release_port_ownership(tegra, false);
1706
1707         /*
1708          * PWR_UNGATE Host partition. XUSBC
1709          * tegra_unpowergate_partition also does partition reset deassert
1710          */
1711         ret = tegra_unpowergate_partition(TEGRA_POWERGATE_XUSBC);
1712         if (ret) {
1713                 xhci_err(xhci, "%s: could not unpowergate xusbc partition %d\n",
1714                         __func__, ret);
1715                 goto out;
1716         }
1717
1718         /* Step 4: Deassert reset to host partition clk */
1719         tegra_periph_reset_deassert(tegra->host_clk);
1720
1721         /* Step 6.1: IPFS and XUSB BAR initialization */
1722         tegra_xhci_cfg(tegra);
1723
1724         /* Step 6.2: IPFS and XUSB related restore */
1725         tegra_xhci_restore_ctx(tegra);
1726
1727         /* Step 8: xhci spec related ctx restore
1728          * will be done in xhci_resume().Do it here.
1729          */
1730
1731         tegra_xhci_ss_partition_elpg_exit(tegra);
1732
1733         /* Change SS clock source to HSIC_480 and set ss_src_clk at 120MHz */
1734         if (clk_get_rate(tegra->ss_src_clk) == 12000000) {
1735                 clk_set_rate(tegra->ss_src_clk,  3000 * 1000);
1736                 clk_set_parent(tegra->ss_src_clk, tegra->pll_u_480M);
1737
1738                 /* clear ovrd bits when SS freq is being increased */
1739                 tegra_xhci_rx_idle_mode_override(tegra, false);
1740         }
1741
1742         /* Load firmware */
1743         xhci_dbg(xhci, "%s: elpg_exit: loading firmware from pmc.\n"
1744                         "ss (p1=0x%x, p2=0x%x, p3=0x%x), "
1745                         "hs (p1=0x%x, p2=0x%x, p3=0x%x),\n"
1746                         "fs (p1=0x%x, p2=0x%x, p3=0x%x)\n",
1747                         __func__,
1748                         csb_read(tegra, XUSB_FALC_SS_PVTPORTSC1),
1749                         csb_read(tegra, XUSB_FALC_SS_PVTPORTSC2),
1750                         csb_read(tegra, XUSB_FALC_SS_PVTPORTSC3),
1751                         csb_read(tegra, XUSB_FALC_HS_PVTPORTSC1),
1752                         csb_read(tegra, XUSB_FALC_HS_PVTPORTSC2),
1753                         csb_read(tegra, XUSB_FALC_HS_PVTPORTSC3),
1754                         csb_read(tegra, XUSB_FALC_FS_PVTPORTSC1),
1755                         csb_read(tegra, XUSB_FALC_FS_PVTPORTSC2),
1756                         csb_read(tegra, XUSB_FALC_FS_PVTPORTSC3));
1757         debug_print_portsc(xhci);
1758
1759         ret = load_firmware(tegra, false /* EPLG exit, do not reset ARU */);
1760         if (ret < 0) {
1761                 xhci_err(xhci, "%s: failed to load firmware %d\n",
1762                         __func__, ret);
1763                 goto out;
1764         }
1765
1766         pmc_init();
1767         pmc_data.pmc_ops->disable_pmc_bus_ctrl(&pmc_data);
1768
1769         tegra->hc_in_elpg = false;
1770         ret = xhci_resume(tegra->xhci, 0);
1771         if (ret) {
1772                 xhci_err(xhci, "%s: could not resume right %d\n",
1773                                 __func__, ret);
1774                 goto out;
1775         }
1776
1777         update_remote_wakeup_ports_pmc(tegra);
1778
1779         if (tegra->hs_wake_event)
1780                 tegra->hs_wake_event = false;
1781
1782         if (tegra->host_resume_req)
1783                 tegra->host_resume_req = false;
1784
1785         xhci_info(xhci, "elpg_exit: completed: lp0/elpg time=%d msec\n",
1786                 jiffies_to_msecs(jiffies - tegra->last_jiffies));
1787
1788         tegra->host_pwr_gated = false;
1789 out:
1790         return ret;
1791 }
1792
1793 static void host_partition_elpg_exit_work(struct work_struct *work)
1794 {
1795         struct tegra_xhci_hcd *tegra = container_of(work, struct tegra_xhci_hcd,
1796                 host_elpg_exit_work);
1797
1798         mutex_lock(&tegra->sync_lock);
1799         tegra_xhci_host_partition_elpg_exit(tegra);
1800         mutex_unlock(&tegra->sync_lock);
1801 }
1802
1803 /* Mailbox handling function. This function handles requests
1804  * from firmware and communicates with clock and powergating
1805  * module to alter clock rates and to power gate/ungate xusb
1806  * partitions.
1807  *
1808  * Following is the structure of mailbox messages.
1809  * bit 31:28 - msg type
1810  * bits 27:0 - mbox data
1811  * FIXME:  Check if we can just call clock functions like below
1812  * or should we schedule it for calling later ?
1813  */
1814
1815 static void
1816 tegra_xhci_process_mbox_message(struct work_struct *work)
1817 {
1818         u32 sw_resp = 0, cmd, data_in, fw_msg;
1819         int ret = 0;
1820         struct tegra_xhci_hcd *tegra = container_of(work, struct tegra_xhci_hcd,
1821                                         mbox_work);
1822         struct xhci_hcd *xhci = tegra->xhci;
1823
1824         mutex_lock(&tegra->mbox_lock);
1825
1826         /* get the owner id */
1827         tegra->mbox_owner = readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_OWNER);
1828         tegra->mbox_owner &= MBOX_OWNER_ID_MASK;
1829
1830         /* get the mbox message from firmware */
1831         fw_msg = readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_DATA_OUT);
1832
1833         data_in = readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_DATA_IN);
1834         if (data_in) {
1835                 mutex_unlock(&tegra->mbox_lock);
1836                 return;
1837         }
1838
1839         /* get cmd type and cmd data */
1840         tegra->cmd_type = (fw_msg & MBOX_CMD_TYPE_MASK) >> MBOX_CMD_SHIFT;
1841         tegra->cmd_data = (fw_msg & MBOX_CMD_DATA_MASK);
1842
1843         /* decode the message and make appropriate requests to
1844          * clock or powergating module.
1845          */
1846
1847         switch (tegra->cmd_type) {
1848         case MBOX_CMD_INC_FALC_CLOCK:
1849         case MBOX_CMD_DEC_FALC_CLOCK:
1850                 ret = tegra_xusb_request_clk_rate(
1851                                 tegra,
1852                                 tegra->falc_clk,
1853                                 tegra->cmd_data,
1854                                 &sw_resp);
1855                 if (ret)
1856                         xhci_err(xhci, "%s: could not set required falc rate\n",
1857                                 __func__);
1858                 goto send_sw_response;
1859         case MBOX_CMD_INC_SSPI_CLOCK:
1860         case MBOX_CMD_DEC_SSPI_CLOCK:
1861                 ret = tegra_xusb_request_clk_rate(
1862                                 tegra,
1863                                 tegra->ss_src_clk,
1864                                 tegra->cmd_data,
1865                                 &sw_resp);
1866                 if (ret)
1867                         xhci_err(xhci, "%s: could not set required ss rate.\n",
1868                                 __func__);
1869                 goto send_sw_response;
1870         case MBOX_CMD_SET_BW:
1871                 /* make sure mem bandwidth
1872                  * is requested in MB/s
1873                  */
1874                 ret = tegra_xusb_request_clk_rate(
1875                                 tegra,
1876                                 tegra->emc_clk,
1877                                 tegra->cmd_data,
1878                                 &sw_resp);
1879                 if (ret)
1880                         xhci_err(xhci, "%s: could not set required mem bw.\n",
1881                                 __func__);
1882                 goto send_sw_response;
1883         case MBOX_CMD_SAVE_DFE_CTLE_CTX:
1884                 tegra_xhci_save_dfe_ctle_context(tegra);
1885                 tegra_xhci_restore_dfe_ctle_context(tegra);
1886                 sw_resp |= (MBOX_CMD_ACK << MBOX_CMD_SHIFT);
1887                 goto send_sw_response;
1888         case MBOX_CMD_ACK:
1889                 writel(0, tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1890                 writel(0, tegra->fpci_base + XUSB_CFG_ARU_MBOX_OWNER);
1891                 break;
1892         case MBOX_CMD_NACK:
1893                 writel(0, tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1894                 writel(0, tegra->fpci_base + XUSB_CFG_ARU_MBOX_OWNER);
1895                 break;
1896         default:
1897                 xhci_err(xhci, "%s: invalid cmdtype %d\n",
1898                                 __func__, tegra->cmd_type);
1899         }
1900         mutex_unlock(&tegra->mbox_lock);
1901         return;
1902
1903 send_sw_response:
1904         writel(sw_resp, tegra->fpci_base + XUSB_CFG_ARU_MBOX_DATA_IN);
1905
1906         cmd = readl(tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1907         cmd |= MBOX_INT_EN | MBOX_FALC_INT_EN;
1908         writel(cmd, tegra->fpci_base + XUSB_CFG_ARU_MBOX_CMD);
1909
1910         mutex_unlock(&tegra->mbox_lock);
1911 }
1912
1913 static irqreturn_t tegra_xhci_xusb_host_irq(int irq, void *ptrdev)
1914 {
1915         struct tegra_xhci_hcd *tegra = (struct tegra_xhci_hcd *) ptrdev;
1916         struct xhci_hcd *xhci = tegra->xhci;
1917
1918         xhci_dbg(xhci, "%s", __func__);
1919         return IRQ_HANDLED;
1920 }
1921
1922 static irqreturn_t tegra_xhci_padctl_irq(int irq, void *ptrdev)
1923 {
1924         struct tegra_xhci_hcd *tegra = (struct tegra_xhci_hcd *) ptrdev;
1925         struct xhci_hcd *xhci = tegra->xhci;
1926         u32 elpg_program0 = 0;
1927
1928         spin_lock(&tegra->lock);
1929
1930         tegra->last_jiffies = jiffies;
1931
1932         /* Check the intr cause. Could be  USB2 or HSIC or SS wake events */
1933         elpg_program0 = readl(tegra->padctl_base + ELPG_PROGRAM_0);
1934
1935         /* Clear the interrupt cause. We already read the intr status. */
1936         tegra_xhci_ss_wake_on_interrupts(tegra, false);
1937         tegra_xhci_hs_wake_on_interrupts(tegra, false);
1938
1939         xhci_dbg(xhci, "%s: elpg_program0 = %x\n",
1940                 __func__, elpg_program0);
1941         xhci_dbg(xhci, "%s: PMC REGISTER = %x\n",
1942                 __func__, readl(tegra->pmc_base + PMC_UTMIP_UHSIC_SLEEP_CFG_0));
1943         xhci_dbg(xhci, "%s: PAD ELPG_PROGRAM_0 INTERRUPT REGISTER = %x\n",
1944                 __func__, readl(tegra->padctl_base + ELPG_PROGRAM_0));
1945         xhci_dbg(xhci, "%s: OC_DET Register = %x\n",
1946                 __func__, readl(tegra->padctl_base + OC_DET_0));
1947         xhci_dbg(xhci, "%s: USB2_BATTERY_CHRG_OTGPAD0_0 Register = %x\n",
1948                 __func__,
1949                 readl(tegra->padctl_base + USB2_BATTERY_CHRG_OTGPAD0_0));
1950         xhci_dbg(xhci, "%s: USB2_BATTERY_CHRG_OTGPAD1_0 Register = %x\n",
1951                 __func__,
1952                 readl(tegra->padctl_base + USB2_BATTERY_CHRG_OTGPAD1_0));
1953         xhci_dbg(xhci, "%s: USB2_BATTERY_CHRG_BIASPAD_0 Register = %x\n",
1954                 __func__,
1955                 readl(tegra->padctl_base + USB2_BATTERY_CHRG_BIASPAD_0));
1956
1957         if (elpg_program0 & (SS_PORT0_WAKEUP_EVENT | SS_PORT1_WAKEUP_EVENT))
1958                 tegra->ss_wake_event = true;
1959         else if (elpg_program0 &
1960                         (USB2_PORT0_WAKEUP_EVENT | USB2_PORT1_WAKEUP_EVENT))
1961                 tegra->hs_wake_event = true;
1962
1963         if (tegra->ss_wake_event || tegra->hs_wake_event) {
1964                 if (tegra->ss_pwr_gated && !tegra->host_pwr_gated) {
1965                         xhci_err(xhci, "SS gated Host ungated. Should not happen\n");
1966                         WARN_ON(tegra->ss_pwr_gated && tegra->host_pwr_gated);
1967                 } else if (tegra->ss_pwr_gated
1968                                 && tegra->host_pwr_gated) {
1969                         xhci_dbg(xhci, "[%s] schedule host_elpg_exit_work\n",
1970                                 __func__);
1971                         schedule_work(&tegra->host_elpg_exit_work);
1972                 }
1973         } else {
1974                 xhci_err(xhci, "error: wake due to no hs/ss event\n");
1975                 writel(0xffffffff, tegra->padctl_base + ELPG_PROGRAM_0);
1976         }
1977         spin_unlock(&tegra->lock);
1978         return IRQ_HANDLED;
1979 }
1980
1981 static irqreturn_t tegra_xhci_smi_irq(int irq, void *ptrdev)
1982 {
1983         struct tegra_xhci_hcd *tegra = (struct tegra_xhci_hcd *) ptrdev;
1984         u32 temp;
1985
1986         spin_lock(&tegra->lock);
1987
1988         /* clear the mbox intr status 1st thing. Other
1989          * bits are W1C bits, so just write to SMI bit.
1990          */
1991
1992         temp = readl(tegra->fpci_base + XUSB_CFG_ARU_SMI_INTR);
1993
1994         /* write 1 to clear SMI INTR en bit ( bit 3 ) */
1995         temp = MBOX_SMI_INTR_EN;
1996         writel(temp, tegra->fpci_base + XUSB_CFG_ARU_SMI_INTR);
1997
1998         schedule_work(&tegra->mbox_work);
1999
2000         spin_unlock(&tegra->lock);
2001         return IRQ_HANDLED;
2002 }
2003
2004 static void tegra_xhci_plat_quirks(struct device *dev, struct xhci_hcd *xhci)
2005 {
2006         /*
2007          * As of now platform drivers don't provide MSI support so we ensure
2008          * here that the generic code does not try to make a pci_dev from our
2009          * dev struct in order to setup MSI
2010          */
2011         xhci->quirks |= XHCI_BROKEN_MSI;
2012         xhci->quirks &= ~XHCI_SPURIOUS_REBOOT;
2013 }
2014
2015 /* called during probe() after chip reset completes */
2016 static int xhci_plat_setup(struct usb_hcd *hcd)
2017 {
2018         return xhci_gen_setup(hcd, tegra_xhci_plat_quirks);
2019 }
2020
2021 static int tegra_xhci_request_mem_region(struct platform_device *pdev,
2022         const char *name, void __iomem **region)
2023 {
2024         struct resource *res;
2025         void __iomem *mem;
2026
2027         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, name);
2028         if (!res) {
2029                 dev_err(&pdev->dev, "memory resource %s doesn't exist\n", name);
2030                 return -ENODEV;
2031         }
2032
2033         mem = devm_request_and_ioremap(&pdev->dev, res);
2034         if (!mem) {
2035                 dev_err(&pdev->dev, "failed to ioremap for %s\n", name);
2036                 return -EFAULT;
2037         }
2038         *region = mem;
2039
2040         return 0;
2041 }
2042
2043 static int tegra_xhci_request_irq(struct platform_device *pdev,
2044         const char *rscname, irq_handler_t handler, unsigned long irqflags,
2045         const char *devname, int *irq_no)
2046 {
2047         int ret;
2048         struct tegra_xhci_hcd *tegra = platform_get_drvdata(pdev);
2049         struct resource *res;
2050
2051         res = platform_get_resource_byname(pdev, IORESOURCE_IRQ, rscname);
2052         if (!res) {
2053                 dev_err(&pdev->dev, "irq resource %s doesn't exist\n", rscname);
2054                 return -ENODEV;
2055         }
2056
2057         ret = devm_request_irq(&pdev->dev, res->start, handler, irqflags,
2058                         devname, tegra);
2059         if (ret != 0) {
2060                 dev_err(&pdev->dev,
2061                         "failed to request_irq for %s (irq %d), error = %d\n",
2062                         devname, res->start, ret);
2063                 return ret;
2064         }
2065         *irq_no = res->start;
2066
2067         return 0;
2068 }
2069
2070 #ifdef CONFIG_PM
2071
2072 static int tegra_xhci_bus_suspend(struct usb_hcd *hcd)
2073 {
2074         struct tegra_xhci_hcd *tegra = hcd_to_tegra_xhci(hcd);
2075         struct xhci_hcd *xhci = hcd_to_xhci(hcd);
2076         int err = 0;
2077         unsigned long flags;
2078
2079         mutex_lock(&tegra->sync_lock);
2080
2081         if (xhci->shared_hcd == hcd) {
2082                 tegra->usb3_rh_suspend = true;
2083                 xhci_dbg(xhci, "%s: usb3 root hub\n", __func__);
2084         } else if (xhci->main_hcd == hcd) {
2085                 tegra->usb2_rh_suspend = true;
2086                 xhci_dbg(xhci, "%s: usb2 root hub\n", __func__);
2087         }
2088
2089         WARN_ON(tegra->hc_in_elpg);
2090
2091         /* suspend xhci bus. This will also set remote mask */
2092         err = xhci_bus_suspend(hcd);
2093         if (err) {
2094                 xhci_err(xhci, "%s: xhci_bus_suspend failed %d\n",
2095                                 __func__, err);
2096                 goto xhci_bus_suspend_failed;
2097         }
2098
2099         if (!(tegra->usb2_rh_suspend && tegra->usb3_rh_suspend))
2100                 goto done; /* one of the root hubs is still working */
2101
2102         spin_lock_irqsave(&tegra->lock, flags);
2103         tegra->hc_in_elpg = true;
2104         spin_unlock_irqrestore(&tegra->lock, flags);
2105
2106         WARN_ON(tegra->ss_pwr_gated && tegra->host_pwr_gated);
2107
2108         /* save xhci spec ctx. Already done by xhci_suspend */
2109         err = xhci_suspend(tegra->xhci);
2110         if (err) {
2111                 xhci_err(xhci, "%s: xhci_suspend failed %d\n", __func__, err);
2112                 goto xhci_suspend_failed;
2113         }
2114
2115         /* Powergate host. Include ss power gate if not already done */
2116         err = tegra_xhci_host_elpg_entry(tegra);
2117         if (err) {
2118                 xhci_err(xhci, "%s: unable to perform elpg entry %d\n",
2119                                 __func__, err);
2120                 goto tegra_xhci_host_elpg_entry_failed;
2121         }
2122
2123         /* At this point,ensure ss/hs intr enables are always on */
2124         tegra_xhci_ss_wake_on_interrupts(tegra, true);
2125         tegra_xhci_hs_wake_on_interrupts(tegra, true);
2126
2127 done:
2128         /* pads are disabled only if usb2 root hub in xusb is idle */
2129         /* pads will actually be disabled only when all usb2 ports are idle */
2130         if (xhci->main_hcd == hcd) {
2131                 utmi_phy_pad_disable();
2132                 utmi_phy_iddq_override(true);
2133         }
2134         mutex_unlock(&tegra->sync_lock);
2135         return 0;
2136
2137 tegra_xhci_host_elpg_entry_failed:
2138
2139 xhci_suspend_failed:
2140         tegra->hc_in_elpg = false;
2141 xhci_bus_suspend_failed:
2142         if (xhci->shared_hcd == hcd)
2143                 tegra->usb3_rh_suspend = false;
2144         else if (xhci->main_hcd == hcd)
2145                 tegra->usb2_rh_suspend = false;
2146
2147         mutex_unlock(&tegra->sync_lock);
2148         return err;
2149 }
2150
2151 /* First, USB2HCD and then USB3HCD resume will be called */
2152 static int tegra_xhci_bus_resume(struct usb_hcd *hcd)
2153 {
2154         struct tegra_xhci_hcd *tegra = hcd_to_tegra_xhci(hcd);
2155         struct xhci_hcd *xhci = hcd_to_xhci(hcd);
2156         int err = 0;
2157
2158         mutex_lock(&tegra->sync_lock);
2159
2160         tegra->host_resume_req = true;
2161
2162         if (xhci->shared_hcd == hcd)
2163                 xhci_dbg(xhci, "%s: usb3 root hub\n", __func__);
2164         else if (xhci->main_hcd == hcd)
2165                 xhci_dbg(xhci, "%s: usb2 root hub\n", __func__);
2166
2167         /* pads are disabled only if usb2 root hub in xusb is idle */
2168         /* pads will actually be disabled only when all usb2 ports are idle */
2169         if (xhci->main_hcd == hcd && tegra->usb2_rh_suspend) {
2170                 utmi_phy_pad_enable();
2171                 utmi_phy_iddq_override(false);
2172         }
2173         if (tegra->usb2_rh_suspend && tegra->usb3_rh_suspend) {
2174                 if (tegra->ss_pwr_gated && tegra->host_pwr_gated)
2175                         tegra_xhci_host_partition_elpg_exit(tegra);
2176         }
2177
2178          /* handle remote wakeup before resuming bus */
2179         wait_remote_wakeup_ports(hcd);
2180
2181         err = xhci_bus_resume(hcd);
2182         if (err) {
2183                 xhci_err(xhci, "%s: xhci_bus_resume failed %d\n",
2184                                 __func__, err);
2185                 goto xhci_bus_resume_failed;
2186         }
2187
2188         if (xhci->shared_hcd == hcd)
2189                 tegra->usb3_rh_suspend = false;
2190         else if (xhci->main_hcd == hcd)
2191                 tegra->usb2_rh_suspend = false;
2192
2193         mutex_unlock(&tegra->sync_lock);
2194         return 0;
2195
2196 xhci_bus_resume_failed:
2197         /* TODO: reverse elpg? */
2198         mutex_unlock(&tegra->sync_lock);
2199         return err;
2200 }
2201 #endif
2202
2203 static irqreturn_t tegra_xhci_irq(struct usb_hcd *hcd)
2204 {
2205         struct tegra_xhci_hcd *tegra = hcd_to_tegra_xhci(hcd);
2206         struct xhci_hcd *xhci = hcd_to_xhci(hcd);
2207         irqreturn_t iret = IRQ_HANDLED;
2208         u32 status;
2209
2210         spin_lock(&tegra->lock);
2211         if (tegra->hc_in_elpg) {
2212                 spin_lock(&xhci->lock);
2213                 if (HCD_HW_ACCESSIBLE(hcd)) {
2214                         status = xhci_readl(xhci, &xhci->op_regs->status);
2215                         status |= STS_EINT;
2216                         xhci_writel(xhci, status, &xhci->op_regs->status);
2217                 }
2218                 xhci_dbg(xhci, "%s: schedule host_elpg_exit_work\n",
2219                                 __func__);
2220                 schedule_work(&tegra->host_elpg_exit_work);
2221                 spin_unlock(&xhci->lock);
2222         } else
2223                 iret = xhci_irq(hcd);
2224         spin_unlock(&tegra->lock);
2225
2226         return iret;
2227 }
2228
2229
2230 static const struct hc_driver tegra_plat_xhci_driver = {
2231         .description =          "tegra-xhci",
2232         .product_desc =         "Nvidia xHCI Host Controller",
2233         .hcd_priv_size =        sizeof(struct xhci_hcd *),
2234
2235         /*
2236          * generic hardware linkage
2237          */
2238         .irq =                  tegra_xhci_irq,
2239         .flags =                HCD_MEMORY | HCD_USB3 | HCD_SHARED,
2240
2241         /*
2242          * basic lifecycle operations
2243          */
2244         .reset =                xhci_plat_setup,
2245         .start =                xhci_run,
2246         .stop =                 xhci_stop,
2247         .shutdown =             xhci_shutdown,
2248
2249         /*
2250          * managing i/o requests and associated device resources
2251          */
2252         .urb_enqueue =          xhci_urb_enqueue,
2253         .urb_dequeue =          xhci_urb_dequeue,
2254         .alloc_dev =            xhci_alloc_dev,
2255         .free_dev =             xhci_free_dev,
2256         .alloc_streams =        xhci_alloc_streams,
2257         .free_streams =         xhci_free_streams,
2258         .add_endpoint =         xhci_add_endpoint,
2259         .drop_endpoint =        xhci_drop_endpoint,
2260         .endpoint_reset =       xhci_endpoint_reset,
2261         .check_bandwidth =      xhci_check_bandwidth,
2262         .reset_bandwidth =      xhci_reset_bandwidth,
2263         .address_device =       xhci_address_device,
2264         .update_hub_device =    xhci_update_hub_device,
2265         .reset_device =         xhci_discover_or_reset_device,
2266
2267         /*
2268          * scheduling support
2269          */
2270         .get_frame_number =     xhci_get_frame,
2271
2272         /* Root hub support */
2273         .hub_control =          xhci_hub_control,
2274         .hub_status_data =      xhci_hub_status_data,
2275
2276 #ifdef CONFIG_PM
2277         .bus_suspend =          tegra_xhci_bus_suspend,
2278         .bus_resume =           tegra_xhci_bus_resume,
2279 #endif
2280 };
2281
2282 #ifdef CONFIG_PM
2283 static int
2284 tegra_xhci_suspend(struct platform_device *pdev,
2285                                                 pm_message_t state)
2286 {
2287         struct tegra_xhci_hcd *tegra = platform_get_drvdata(pdev);
2288         struct xhci_hcd *xhci = tegra->xhci;
2289
2290         int ret = 0;
2291
2292         mutex_lock(&tegra->sync_lock);
2293         if (!tegra->hc_in_elpg) {
2294                 xhci_warn(xhci, "%s: lp0 suspend entry while elpg not done\n",
2295                                 __func__);
2296                 mutex_unlock(&tegra->sync_lock);
2297                 return -EBUSY;
2298         }
2299         mutex_unlock(&tegra->sync_lock);
2300
2301         tegra_xhci_ss_wake_on_interrupts(tegra, false);
2302         tegra_xhci_hs_wake_on_interrupts(tegra, false);
2303
2304         /* enable_irq_wake for ss ports */
2305         ret = enable_irq_wake(tegra->padctl_irq);
2306         if (ret < 0) {
2307                 xhci_err(xhci,
2308                 "%s: Couldn't enable USB host mode wakeup, irq=%d, error=%d\n",
2309                 __func__, tegra->padctl_irq, ret);
2310         }
2311
2312         /* enable_irq_wake for hs/fs/ls ports */
2313         ret = enable_irq_wake(tegra->usb3_irq);
2314         if (ret < 0) {
2315                 xhci_err(xhci,
2316                 "%s: Couldn't enable USB host mode wakeup, irq=%d, error=%d\n",
2317                 __func__, tegra->usb3_irq, ret);
2318         }
2319         regulator_disable(tegra->xusb_avdd_usb3_pll_reg);
2320         regulator_disable(tegra->xusb_avddio_usb3_reg);
2321         tegra_usb2_clocks_deinit(tegra);
2322
2323         return ret;
2324 }
2325
2326 static int
2327 tegra_xhci_resume(struct platform_device *pdev)
2328 {
2329         struct tegra_xhci_hcd *tegra = platform_get_drvdata(pdev);
2330
2331         dev_dbg(&pdev->dev, "%s\n", __func__);
2332
2333         tegra->last_jiffies = jiffies;
2334
2335         disable_irq_wake(tegra->padctl_irq);
2336         disable_irq_wake(tegra->usb3_irq);
2337         tegra->lp0_exit = true;
2338
2339         regulator_enable(tegra->xusb_avddio_usb3_reg);
2340         regulator_enable(tegra->xusb_avdd_usb3_pll_reg);
2341         tegra_usb2_clocks_init(tegra);
2342
2343         return 0;
2344 }
2345 #endif
2346
2347
2348 static int init_bootloader_firmware(struct tegra_xhci_hcd *tegra)
2349 {
2350         struct platform_device *pdev = tegra->pdev;
2351         void __iomem *fw_mmio_base;
2352         phys_addr_t fw_mem_phy_addr;
2353         size_t fw_size;
2354         dma_addr_t fw_dma;
2355 #ifdef CONFIG_PLATFORM_ENABLE_IOMMU
2356         int ret;
2357 #endif
2358
2359         /* bootloader saved firmware memory address in PMC SCRATCH34 register */
2360         fw_mem_phy_addr = ioread32(tegra->pmc_base + PMC_SCRATCH34);
2361
2362         fw_mmio_base = devm_ioremap_nocache(&pdev->dev,
2363                         fw_mem_phy_addr, sizeof(struct cfgtbl));
2364
2365         if (!fw_mmio_base) {
2366                         dev_err(&pdev->dev, "error mapping fw memory 0x%x\n",
2367                                         fw_mem_phy_addr);
2368                         return -ENOMEM;
2369         }
2370
2371         fw_size = ioread32(fw_mmio_base + FW_SIZE_OFFSET);
2372         devm_iounmap(&pdev->dev, fw_mmio_base);
2373
2374         fw_mmio_base = devm_ioremap_nocache(&pdev->dev,
2375                         fw_mem_phy_addr, fw_size);
2376         if (!fw_mmio_base) {
2377                         dev_err(&pdev->dev, "error mapping fw memory 0x%x\n",
2378                                         fw_mem_phy_addr);
2379                         return -ENOMEM;
2380         }
2381
2382         dev_info(&pdev->dev, "Firmware Memory: phy 0x%x mapped 0x%p (%d Bytes)\n",
2383                         fw_mem_phy_addr, fw_mmio_base, fw_size);
2384
2385 #ifdef CONFIG_PLATFORM_ENABLE_IOMMU
2386         fw_dma = dma_map_linear(&pdev->dev, fw_mem_phy_addr, fw_size,
2387                         DMA_TO_DEVICE);
2388         if (fw_dma == DMA_ERROR_CODE) {
2389                 dev_err(&pdev->dev, "%s: dma_map_linear failed\n",
2390                                 __func__);
2391                 ret = -ENOMEM;
2392                 goto error_iounmap;
2393         }
2394 #else
2395         fw_dma = fw_mem_phy_addr;
2396 #endif
2397         dev_info(&pdev->dev, "Firmware DMA Memory: dma 0x%p (%d Bytes)\n",
2398                         (void *) fw_dma, fw_size);
2399
2400         /* all set and ready to go */
2401         tegra->firmware.data = fw_mmio_base;
2402         tegra->firmware.dma = fw_dma;
2403         tegra->firmware.size = fw_size;
2404
2405         return 0;
2406
2407 #ifdef CONFIG_PLATFORM_ENABLE_IOMMU
2408 error_iounmap:
2409         devm_iounmap(&pdev->dev, fw_mmio_base);
2410         return ret;
2411 #endif
2412 }
2413
2414 static void deinit_bootloader_firmware(struct tegra_xhci_hcd *tegra)
2415 {
2416         struct platform_device *pdev = tegra->pdev;
2417         void __iomem *fw_mmio_base = tegra->firmware.data;
2418
2419 #ifdef CONFIG_PLATFORM_ENABLE_IOMMU
2420         dma_unmap_single(&pdev->dev, tegra->firmware.dma,
2421                         tegra->firmware.size, DMA_TO_DEVICE);
2422 #endif
2423         devm_iounmap(&pdev->dev, fw_mmio_base);
2424
2425         memset(&tegra->firmware, 0, sizeof(tegra->firmware));
2426 }
2427
2428 static int init_firmware(struct tegra_xhci_hcd *tegra)
2429 {
2430         return init_bootloader_firmware(tegra);
2431 }
2432
2433 static void deinit_firmware(struct tegra_xhci_hcd *tegra)
2434 {
2435         deinit_bootloader_firmware(tegra);
2436 }
2437
2438 /* TODO: we have to refine error handling in tegra_xhci_probe() */
2439 static int tegra_xhci_probe(struct platform_device *pdev)
2440 {
2441         const struct hc_driver *driver;
2442         struct xhci_hcd *xhci;
2443         struct tegra_xhci_hcd *tegra;
2444         struct resource *res;
2445         struct usb_hcd  *hcd;
2446         u32 pmc_reg;
2447         int ret;
2448         int irq;
2449
2450         BUILD_BUG_ON(sizeof(struct cfgtbl) != 256);
2451
2452         if (usb_disabled())
2453                 return -ENODEV;
2454
2455         tegra = devm_kzalloc(&pdev->dev, sizeof(*tegra), GFP_KERNEL);
2456         if (!tegra) {
2457                 dev_err(&pdev->dev, "memory alloc failed\n");
2458                 return -ENOMEM;
2459         }
2460         tegra->pdev = pdev;
2461
2462         ret = tegra_xhci_request_mem_region(pdev, "pmc", &tegra->pmc_base);
2463         if (ret) {
2464                 dev_err(&pdev->dev, "failed to map pmc\n");
2465                 return ret;
2466         }
2467
2468         ret = tegra_xhci_request_mem_region(pdev, "padctl",
2469                         &tegra->padctl_base);
2470         if (ret) {
2471                 dev_err(&pdev->dev, "failed to map padctl\n");
2472                 return ret;
2473         }
2474
2475         ret = tegra_xhci_request_mem_region(pdev, "fpci", &tegra->fpci_base);
2476         if (ret) {
2477                 dev_err(&pdev->dev, "failed to map fpci\n");
2478                 return ret;
2479         }
2480
2481         ret = tegra_xhci_request_mem_region(pdev, "ipfs", &tegra->ipfs_base);
2482         if (ret) {
2483                 dev_err(&pdev->dev, "failed to map ipfs\n");
2484                 return ret;
2485         }
2486
2487         ret = tegra_xusb_partitions_clk_init(tegra);
2488         if (ret) {
2489                 dev_err(&pdev->dev,
2490                         "failed to initialize xusb partitions clocks\n");
2491                 return ret;
2492         }
2493
2494         /* Enable power rails to the PAD,VBUS
2495          * and pull-up voltage.Initialize the regulators
2496          */
2497         ret = tegra_xusb_regulator_init(tegra, pdev);
2498         if (ret) {
2499                 dev_err(&pdev->dev, "failed to initialize xusb regulator\n");
2500                 goto err_deinit_xusb_partition_clk;
2501         }
2502
2503         /* Enable UTMIP, PLLU and PLLE */
2504         ret = tegra_usb2_clocks_init(tegra);
2505         if (ret) {
2506                 dev_err(&pdev->dev, "error initializing usb2 clocks\n");
2507                 goto err_deinit_tegra_xusb_regulator;
2508         }
2509
2510         /* tegra_unpowergate_partition also does partition reset deassert */
2511         ret = tegra_unpowergate_partition(TEGRA_POWERGATE_XUSBA);
2512         if (ret)
2513                 dev_err(&pdev->dev, "could not unpowergate xusba partition\n");
2514
2515         /* tegra_unpowergate_partition also does partition reset deassert */
2516         ret = tegra_unpowergate_partition(TEGRA_POWERGATE_XUSBC);
2517         if (ret)
2518                 dev_err(&pdev->dev, "could not unpowergate xusbc partition\n");
2519
2520         tegra->xusb_padctl = dev_get_platdata(&pdev->dev);
2521
2522         /* reset the pointer back to NULL. driver uses it */
2523         /* platform_set_drvdata(pdev, NULL); */
2524
2525         /* Program the XUSB pads to take ownership of ports */
2526         tegra_xhci_padctl_portmap_and_caps(tegra);
2527
2528         /* Enable Vbus of host ports */
2529         tegra_xhci_padctl_enable_usb_vbus(tegra);
2530
2531         /* Release XUSB wake logic state latching */
2532         tegra_xhci_ss_wake_signal(tegra, false);
2533         tegra_xhci_ss_vcore(tegra, false);
2534
2535         /* Deassert reset to XUSB host, ss, dev clocks */
2536         tegra_periph_reset_deassert(tegra->host_clk);
2537         tegra_periph_reset_deassert(tegra->ss_clk);
2538
2539         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "host");
2540         if (!res) {
2541                 dev_err(&pdev->dev, "mem resource host doesn't exist\n");
2542                 ret = -ENODEV;
2543                 goto err_deinit_usb2_clocks;
2544         }
2545         tegra->host_phy_base = res->start;
2546
2547         tegra->host_phy_virt_base = devm_ioremap(&pdev->dev,
2548                                 res->start, resource_size(res));
2549         if (!tegra->host_phy_virt_base) {
2550                 dev_err(&pdev->dev, "error mapping host phy memory\n");
2551                 ret = -ENOMEM;
2552                 goto err_deinit_usb2_clocks;
2553         }
2554
2555         /* Setup IPFS access and BAR0 space */
2556         tegra_xhci_cfg(tegra);
2557
2558         ret = init_firmware(tegra);
2559         if (ret < 0) {
2560                 dev_err(&pdev->dev, "failed to init firmware\n");
2561                 ret = -ENODEV;
2562                 goto err_deinit_usb2_clocks;
2563         }
2564
2565         ret = load_firmware(tegra, true /* do reset ARU */);
2566         if (ret < 0) {
2567                 dev_err(&pdev->dev, "failed to load firmware\n");
2568                 ret = -ENODEV;
2569                 goto err_deinit_firmware;
2570         }
2571
2572         device_init_wakeup(&pdev->dev, 1);
2573         driver = &tegra_plat_xhci_driver;
2574
2575         hcd = usb_create_hcd(driver, &pdev->dev, dev_name(&pdev->dev));
2576         if (!hcd) {
2577                 dev_err(&pdev->dev, "failed to create usb2 hcd\n");
2578                 ret = -ENOMEM;
2579                 goto err_deinit_firmware;
2580         }
2581
2582         ret = tegra_xhci_request_mem_region(pdev, "host", &hcd->regs);
2583         if (ret) {
2584                 dev_err(&pdev->dev, "failed to map host\n");
2585                 goto err_put_usb2_hcd;
2586         }
2587         hcd->rsrc_start = res->start;
2588         hcd->rsrc_len = resource_size(res);
2589
2590         res = platform_get_resource_byname(pdev, IORESOURCE_IRQ, "host");
2591         if (!res) {
2592                 dev_err(&pdev->dev, "irq resource host doesn't exist\n");
2593                 ret = -ENODEV;
2594                 goto err_put_usb2_hcd;
2595         }
2596         irq = res->start;
2597         ret = usb_add_hcd(hcd, irq, IRQF_SHARED);
2598         if (ret) {
2599                 dev_err(&pdev->dev, "failed to add usb2hcd, error = %d\n", ret);
2600                 goto err_put_usb2_hcd;
2601         }
2602
2603         /* USB 2.0 roothub is stored in the platform_device now. */
2604         hcd = dev_get_drvdata(&pdev->dev);
2605         xhci = hcd_to_xhci(hcd);
2606         tegra->xhci = xhci;
2607         platform_set_drvdata(pdev, tegra);
2608
2609         xhci->shared_hcd = usb_create_shared_hcd(driver, &pdev->dev,
2610                                                 dev_name(&pdev->dev), hcd);
2611         if (!xhci->shared_hcd) {
2612                 dev_err(&pdev->dev, "failed to create usb3 hcd\n");
2613                 ret = -ENOMEM;
2614                 goto err_remove_usb2_hcd;
2615         }
2616
2617         /*
2618          * Set the xHCI pointer before xhci_plat_setup() (aka hcd_driver.reset)
2619          * is called by usb_add_hcd().
2620          */
2621         *((struct xhci_hcd **) xhci->shared_hcd->hcd_priv) = xhci;
2622
2623         ret = usb_add_hcd(xhci->shared_hcd, irq, IRQF_SHARED);
2624         if (ret) {
2625                 dev_err(&pdev->dev, "failed to add usb3hcd, error = %d\n", ret);
2626                 goto err_put_usb3_hcd;
2627         }
2628
2629         device_init_wakeup(&hcd->self.root_hub->dev, 1);
2630         device_init_wakeup(&xhci->shared_hcd->self.root_hub->dev, 1);
2631         spin_lock_init(&tegra->lock);
2632         mutex_init(&tegra->sync_lock);
2633         mutex_init(&tegra->mbox_lock);
2634
2635         /* do mailbox related initializations */
2636         tegra->mbox_owner = 0xffff;
2637         INIT_WORK(&tegra->mbox_work, tegra_xhci_process_mbox_message);
2638
2639         tegra_xhci_enable_fw_message(tegra);
2640
2641         /* do ss partition elpg exit related initialization */
2642         INIT_WORK(&tegra->ss_elpg_exit_work, ss_partition_elpg_exit_work);
2643
2644         /* do host partition elpg exit related initialization */
2645         INIT_WORK(&tegra->host_elpg_exit_work, host_partition_elpg_exit_work);
2646
2647         /* Register interrupt handler for SMI line to handle mailbox
2648          * interrupt from firmware
2649          */
2650         ret = tegra_xhci_request_irq(pdev, "host-smi", tegra_xhci_smi_irq,
2651                         IRQF_SHARED, "tegra_xhci_mbox_irq", &tegra->smi_irq);
2652         if (ret != 0)
2653                 goto err_remove_usb3_hcd;
2654
2655         /* Register interrupt handler for PADCTRL line to
2656          * handle wake on connect irqs interrupt from
2657          * firmware
2658          */
2659         ret = tegra_xhci_request_irq(pdev, "padctl", tegra_xhci_padctl_irq,
2660                         IRQF_SHARED | IRQF_TRIGGER_HIGH,
2661                         "tegra_xhci_padctl_irq", &tegra->padctl_irq);
2662         if (ret != 0)
2663                 goto err_remove_usb3_hcd;
2664
2665         ret = tegra_xhci_request_irq(pdev, "usb3", tegra_xhci_xusb_host_irq,
2666                         IRQF_SHARED | IRQF_TRIGGER_HIGH, "xusb_host_irq",
2667                         &tegra->usb3_irq);
2668         if (ret != 0)
2669                 goto err_remove_usb3_hcd;
2670
2671         tegra->ss_pwr_gated = false;
2672         tegra->host_pwr_gated = false;
2673         tegra->hc_in_elpg = false;
2674         tegra->hs_wake_event = false;
2675         tegra->host_resume_req = false;
2676         tegra->lp0_exit = false;
2677         tegra->dfe_ctle_ctx_saved = false;
2678
2679         /* reset wake event to NONE */
2680         pmc_reg = readl(tegra->pmc_base + PMC_UTMIP_UHSIC_SLEEP_CFG_0);
2681         pmc_reg |= UTMIP_WAKE_VAL(0, WAKE_VAL_NONE);
2682         pmc_reg |= UTMIP_WAKE_VAL(1, WAKE_VAL_NONE);
2683         pmc_reg |= UTMIP_WAKE_VAL(2, WAKE_VAL_NONE);
2684         pmc_reg |= UTMIP_WAKE_VAL(3, WAKE_VAL_NONE);
2685         writel(pmc_reg, tegra->pmc_base + PMC_UTMIP_UHSIC_SLEEP_CFG_0);
2686
2687         tegra_xhci_debug_read_pads(tegra);
2688         utmi_phy_pad_enable();
2689         utmi_phy_iddq_override(false);
2690
2691         tegra_pd_add_device(&tegra_mc_chain_b, &pdev->dev);
2692
2693         return 0;
2694
2695 err_remove_usb3_hcd:
2696         usb_remove_hcd(xhci->shared_hcd);
2697 err_put_usb3_hcd:
2698         usb_put_hcd(xhci->shared_hcd);
2699 err_remove_usb2_hcd:
2700         kfree(tegra->xhci);
2701         usb_remove_hcd(hcd);
2702 err_put_usb2_hcd:
2703         usb_put_hcd(hcd);
2704 err_deinit_firmware:
2705         deinit_firmware(tegra);
2706 err_deinit_usb2_clocks:
2707         tegra_usb2_clocks_deinit(tegra);
2708 err_deinit_tegra_xusb_regulator:
2709         tegra_xusb_regulator_deinit(tegra);
2710 err_deinit_xusb_partition_clk:
2711         tegra_xusb_partitions_clk_deinit(tegra);
2712
2713         return ret;
2714 }
2715
2716 static int tegra_xhci_remove(struct platform_device *pdev)
2717 {
2718         struct tegra_xhci_hcd *tegra = platform_get_drvdata(pdev);
2719         struct xhci_hcd *xhci = NULL;
2720         struct usb_hcd *hcd = NULL;
2721
2722         if (tegra == NULL)
2723                 return -EINVAL;
2724
2725         xhci = tegra->xhci;
2726         hcd = xhci_to_hcd(xhci);
2727
2728         devm_free_irq(&pdev->dev, tegra->usb3_irq, tegra);
2729         devm_free_irq(&pdev->dev, tegra->padctl_irq, tegra);
2730         devm_free_irq(&pdev->dev, tegra->smi_irq, tegra);
2731         usb_remove_hcd(xhci->shared_hcd);
2732         usb_put_hcd(xhci->shared_hcd);
2733         usb_remove_hcd(hcd);
2734         usb_put_hcd(hcd);
2735         kfree(xhci);
2736
2737         deinit_firmware(tegra);
2738         tegra_xusb_regulator_deinit(tegra);
2739         tegra_usb2_clocks_deinit(tegra);
2740         if (!tegra->hc_in_elpg)
2741                 tegra_xusb_partitions_clk_deinit(tegra);
2742         utmi_phy_pad_disable();
2743         utmi_phy_iddq_override(true);
2744
2745         return 0;
2746 }
2747
2748 static void tegra_xhci_shutdown(struct platform_device *pdev)
2749 {
2750         struct tegra_xhci_hcd *tegra = platform_get_drvdata(pdev);
2751         struct xhci_hcd *xhci = NULL;
2752         struct usb_hcd *hcd = NULL;
2753
2754         if (tegra == NULL)
2755                 return;
2756
2757         if (tegra->hc_in_elpg) {
2758                 mutex_lock(&tegra->sync_lock);
2759                 tegra_xhci_host_partition_elpg_exit(tegra);
2760                 mutex_unlock(&tegra->sync_lock);
2761         }
2762         xhci = tegra->xhci;
2763         hcd = xhci_to_hcd(xhci);
2764         xhci_shutdown(hcd);
2765 }
2766
2767 static struct platform_driver tegra_xhci_driver = {
2768         .probe  = tegra_xhci_probe,
2769         .remove = tegra_xhci_remove,
2770         .shutdown = tegra_xhci_shutdown,
2771 #ifdef CONFIG_PM
2772         .suspend = tegra_xhci_suspend,
2773         .resume  = tegra_xhci_resume,
2774 #endif
2775         .driver = {
2776                 .name = "tegra-xhci",
2777         },
2778 };
2779 MODULE_ALIAS("platform:tegra-xhci");
2780
2781 int tegra_xhci_register_plat(void)
2782 {
2783         return platform_driver_register(&tegra_xhci_driver);
2784 }
2785
2786 void tegra_xhci_unregister_plat(void)
2787 {
2788         platform_driver_unregister(&tegra_xhci_driver);
2789 }