unknown changes from android-tegra-nv-3.4
[linux-3.10.git] / drivers / usb / host / ehci.h
1 /*
2  * Copyright (c) 2001-2002 by David Brownell
3  *
4  * This program is free software; you can redistribute it and/or modify it
5  * under the terms of the GNU General Public License as published by the
6  * Free Software Foundation; either version 2 of the License, or (at your
7  * option) any later version.
8  *
9  * This program is distributed in the hope that it will be useful, but
10  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
11  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
12  * for more details.
13  *
14  * You should have received a copy of the GNU General Public License
15  * along with this program; if not, write to the Free Software Foundation,
16  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
17  */
18
19 #ifndef __LINUX_EHCI_HCD_H
20 #define __LINUX_EHCI_HCD_H
21
22 /* definitions used for the EHCI driver */
23
24 /*
25  * __hc32 and __hc16 are "Host Controller" types, they may be equivalent to
26  * __leXX (normally) or __beXX (given EHCI_BIG_ENDIAN_DESC), depending on
27  * the host controller implementation.
28  *
29  * To facilitate the strongest possible byte-order checking from "sparse"
30  * and so on, we use __leXX unless that's not practical.
31  */
32 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
33 typedef __u32 __bitwise __hc32;
34 typedef __u16 __bitwise __hc16;
35 #else
36 #define __hc32  __le32
37 #define __hc16  __le16
38 #endif
39
40 /* statistics can be kept for tuning/monitoring */
41 #ifdef DEBUG
42 #define EHCI_STATS
43 #endif
44
45 struct ehci_stats {
46         /* irq usage */
47         unsigned long           normal;
48         unsigned long           error;
49         unsigned long           iaa;
50         unsigned long           lost_iaa;
51
52         /* termination of urbs from core */
53         unsigned long           complete;
54         unsigned long           unlink;
55 };
56
57 /* ehci_hcd->lock guards shared data against other CPUs:
58  *   ehci_hcd:  async, unlink, periodic (and shadow), ...
59  *   usb_host_endpoint: hcpriv
60  *   ehci_qh:   qh_next, qtd_list
61  *   ehci_qtd:  qtd_list
62  *
63  * Also, hold this lock when talking to HC registers or
64  * when updating hw_* fields in shared qh/qtd/... structures.
65  */
66
67 #define EHCI_MAX_ROOT_PORTS     15              /* see HCS_N_PORTS */
68
69 /*
70  * ehci_rh_state values of EHCI_RH_RUNNING or above mean that the
71  * controller may be doing DMA.  Lower values mean there's no DMA.
72  */
73 enum ehci_rh_state {
74         EHCI_RH_HALTED,
75         EHCI_RH_SUSPENDED,
76         EHCI_RH_RUNNING,
77         EHCI_RH_STOPPING
78 };
79
80 /*
81  * Timer events, ordered by increasing delay length.
82  * Always update event_delays_ns[] and event_handlers[] (defined in
83  * ehci-timer.c) in parallel with this list.
84  */
85 enum ehci_hrtimer_event {
86         EHCI_HRTIMER_POLL_ASS,          /* Poll for async schedule off */
87         EHCI_HRTIMER_POLL_PSS,          /* Poll for periodic schedule off */
88         EHCI_HRTIMER_POLL_DEAD,         /* Wait for dead controller to stop */
89         EHCI_HRTIMER_UNLINK_INTR,       /* Wait for interrupt QH unlink */
90         EHCI_HRTIMER_FREE_ITDS,         /* Wait for unused iTDs and siTDs */
91         EHCI_HRTIMER_ASYNC_UNLINKS,     /* Unlink empty async QHs */
92         EHCI_HRTIMER_IAA_WATCHDOG,      /* Handle lost IAA interrupts */
93         EHCI_HRTIMER_DISABLE_PERIODIC,  /* Wait to disable periodic sched */
94         EHCI_HRTIMER_DISABLE_ASYNC,     /* Wait to disable async sched */
95         EHCI_HRTIMER_IO_WATCHDOG,       /* Check for missing IRQs */
96         EHCI_HRTIMER_NUM_EVENTS         /* Must come last */
97 };
98 #define EHCI_HRTIMER_NO_EVENT   99
99
100 struct ehci_hcd {                       /* one per controller */
101         /* timing support */
102         enum ehci_hrtimer_event next_hrtimer_event;
103         unsigned                enabled_hrtimer_events;
104         ktime_t                 hr_timeouts[EHCI_HRTIMER_NUM_EVENTS];
105         struct hrtimer          hrtimer;
106
107         int                     PSS_poll_count;
108         int                     ASS_poll_count;
109         int                     died_poll_count;
110
111         /* glue to PCI and HCD framework */
112         struct ehci_caps __iomem *caps;
113         struct ehci_regs __iomem *regs;
114         struct ehci_dbg_port __iomem *debug;
115
116         __u32                   hcs_params;     /* cached register copy */
117         spinlock_t              lock;
118         enum ehci_rh_state      rh_state;
119
120         /* general schedule support */
121         bool                    scanning:1;
122         bool                    need_rescan:1;
123         bool                    intr_unlinking:1;
124         bool                    iaa_in_progress:1;
125         bool                    async_unlinking:1;
126         bool                    shutdown:1;
127         struct ehci_qh          *qh_scan_next;
128
129         /* async schedule support */
130         struct ehci_qh          *async;
131         struct ehci_qh          *dummy;         /* For AMD quirk use */
132         struct list_head        async_unlink;
133         struct list_head        async_idle;
134         unsigned                async_unlink_cycle;
135         unsigned                async_count;    /* async activity count */
136
137         /* periodic schedule support */
138 #define DEFAULT_I_TDPS          1024            /* some HCs can do less */
139         unsigned                periodic_size;
140         __hc32                  *periodic;      /* hw periodic table */
141         dma_addr_t              periodic_dma;
142         struct list_head        intr_qh_list;
143         unsigned                i_thresh;       /* uframes HC might cache */
144
145         union ehci_shadow       *pshadow;       /* mirror hw periodic table */
146         struct list_head        intr_unlink;
147         unsigned                intr_unlink_cycle;
148         unsigned                now_frame;      /* frame from HC hardware */
149         unsigned                last_iso_frame; /* last frame scanned for iso */
150         unsigned                intr_count;     /* intr activity count */
151         unsigned                isoc_count;     /* isoc activity count */
152         unsigned                periodic_count; /* periodic activity count */
153         unsigned                uframe_periodic_max; /* max periodic time per uframe */
154
155
156         /* list of itds & sitds completed while now_frame was still active */
157         struct list_head        cached_itd_list;
158         struct ehci_itd         *last_itd_to_free;
159         struct list_head        cached_sitd_list;
160         struct ehci_sitd        *last_sitd_to_free;
161
162         /* per root hub port */
163         unsigned long           reset_done [EHCI_MAX_ROOT_PORTS];
164
165         /* bit vectors (one bit per port) */
166         unsigned long           bus_suspended;          /* which ports were
167                         already suspended at the start of a bus suspend */
168         unsigned long           companion_ports;        /* which ports are
169                         dedicated to the companion controller */
170         unsigned long           owned_ports;            /* which ports are
171                         owned by the companion during a bus suspend */
172         unsigned long           port_c_suspend;         /* which ports have
173                         the change-suspend feature turned on */
174         unsigned long           suspended_ports;        /* which ports are
175                         suspended */
176
177         /* per-HC memory pools (could be per-bus, but ...) */
178         struct dma_pool         *qh_pool;       /* qh per active urb */
179         struct dma_pool         *qtd_pool;      /* one or more per qh */
180         struct dma_pool         *itd_pool;      /* itd per iso urb */
181         struct dma_pool         *sitd_pool;     /* sitd per split iso urb */
182
183         unsigned                random_frame;
184         unsigned long           next_statechange;
185         ktime_t                 last_periodic_enable;
186         u32                     command;
187
188         /* SILICON QUIRKS */
189         unsigned                no_selective_suspend:1;
190         unsigned                has_fsl_port_bug:1; /* FreeScale */
191         unsigned                big_endian_mmio:1;
192         unsigned                big_endian_desc:1;
193         unsigned                big_endian_capbase:1;
194         unsigned                has_amcc_usb23:1;
195         unsigned                need_io_watchdog:1;
196         unsigned                amd_pll_fix:1;
197         unsigned                use_dummy_qh:1; /* AMD Frame List table quirk*/
198         unsigned                has_synopsys_hc_bug:1; /* Synopsys HC */
199         unsigned                frame_index_bug:1; /* MosChip (AKA NetMos) */
200         unsigned                need_oc_pp_cycle:1; /* MPC834X port power */
201 #ifdef CONFIG_USB_EHCI_TEGRA
202         unsigned                controller_resets_phy:1;
203         unsigned                controller_remote_wakeup:1;
204         unsigned                broken_hostpc_phcd:1;
205 #endif
206
207         /* required for usb32 quirk */
208         #define OHCI_CTRL_HCFS          (3 << 6)
209         #define OHCI_USB_OPER           (2 << 6)
210         #define OHCI_USB_SUSPEND        (3 << 6)
211
212         #define OHCI_HCCTRL_OFFSET      0x4
213         #define OHCI_HCCTRL_LEN         0x4
214         __hc32                  *ohci_hcctrl_reg;
215         unsigned                has_hostpc:1;
216         unsigned                has_ppcd:1; /* support per-port change bits */
217         u8                      sbrn;           /* packed release number */
218
219         /* irq statistics */
220 #ifdef EHCI_STATS
221         struct ehci_stats       stats;
222 #       define COUNT(x) do { (x)++; } while (0)
223 #else
224 #       define COUNT(x) do {} while (0)
225 #endif
226
227         /* debug files */
228 #ifdef DEBUG
229         struct dentry           *debug_dir;
230 #endif
231
232         /*
233          * OTG controllers and transceivers need software interaction
234          */
235         struct usb_phy  *transceiver;
236
237         /* platform-specific data -- must come last */
238         unsigned long           priv[0] __aligned(sizeof(s64));
239 };
240
241 /* convert between an HCD pointer and the corresponding EHCI_HCD */
242 static inline struct ehci_hcd *hcd_to_ehci (struct usb_hcd *hcd)
243 {
244         return (struct ehci_hcd *) (hcd->hcd_priv);
245 }
246 static inline struct usb_hcd *ehci_to_hcd (struct ehci_hcd *ehci)
247 {
248         return container_of ((void *) ehci, struct usb_hcd, hcd_priv);
249 }
250
251 /*-------------------------------------------------------------------------*/
252
253 #include <linux/usb/ehci_def.h>
254
255 /*-------------------------------------------------------------------------*/
256
257 #define QTD_NEXT(ehci, dma)     cpu_to_hc32(ehci, (u32)dma)
258
259 /*
260  * EHCI Specification 0.95 Section 3.5
261  * QTD: describe data transfer components (buffer, direction, ...)
262  * See Fig 3-6 "Queue Element Transfer Descriptor Block Diagram".
263  *
264  * These are associated only with "QH" (Queue Head) structures,
265  * used with control, bulk, and interrupt transfers.
266  */
267 struct ehci_qtd {
268         /* first part defined by EHCI spec */
269         __hc32                  hw_next;        /* see EHCI 3.5.1 */
270         __hc32                  hw_alt_next;    /* see EHCI 3.5.2 */
271         __hc32                  hw_token;       /* see EHCI 3.5.3 */
272 #define QTD_TOGGLE      (1 << 31)       /* data toggle */
273 #define QTD_LENGTH(tok) (((tok)>>16) & 0x7fff)
274 #define QTD_IOC         (1 << 15)       /* interrupt on complete */
275 #define QTD_CERR(tok)   (((tok)>>10) & 0x3)
276 #define QTD_PID(tok)    (((tok)>>8) & 0x3)
277 #define QTD_STS_ACTIVE  (1 << 7)        /* HC may execute this */
278 #define QTD_STS_HALT    (1 << 6)        /* halted on error */
279 #define QTD_STS_DBE     (1 << 5)        /* data buffer error (in HC) */
280 #define QTD_STS_BABBLE  (1 << 4)        /* device was babbling (qtd halted) */
281 #define QTD_STS_XACT    (1 << 3)        /* device gave illegal response */
282 #define QTD_STS_MMF     (1 << 2)        /* incomplete split transaction */
283 #define QTD_STS_STS     (1 << 1)        /* split transaction state */
284 #define QTD_STS_PING    (1 << 0)        /* issue PING? */
285
286 #define ACTIVE_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_ACTIVE)
287 #define HALT_BIT(ehci)          cpu_to_hc32(ehci, QTD_STS_HALT)
288 #define STATUS_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_STS)
289
290         __hc32                  hw_buf [5];        /* see EHCI 3.5.4 */
291         __hc32                  hw_buf_hi [5];        /* Appendix B */
292
293         /* the rest is HCD-private */
294         dma_addr_t              qtd_dma;                /* qtd address */
295         struct list_head        qtd_list;               /* sw qtd list */
296         struct urb              *urb;                   /* qtd's urb */
297         size_t                  length;                 /* length of buffer */
298 } __attribute__ ((aligned (32)));
299
300 /* mask NakCnt+T in qh->hw_alt_next */
301 #define QTD_MASK(ehci)  cpu_to_hc32 (ehci, ~0x1f)
302
303 #define IS_SHORT_READ(token) (QTD_LENGTH (token) != 0 && QTD_PID (token) == 1)
304
305 /*-------------------------------------------------------------------------*/
306
307 /* type tag from {qh,itd,sitd,fstn}->hw_next */
308 #define Q_NEXT_TYPE(ehci,dma)   ((dma) & cpu_to_hc32(ehci, 3 << 1))
309
310 /*
311  * Now the following defines are not converted using the
312  * cpu_to_le32() macro anymore, since we have to support
313  * "dynamic" switching between be and le support, so that the driver
314  * can be used on one system with SoC EHCI controller using big-endian
315  * descriptors as well as a normal little-endian PCI EHCI controller.
316  */
317 /* values for that type tag */
318 #define Q_TYPE_ITD      (0 << 1)
319 #define Q_TYPE_QH       (1 << 1)
320 #define Q_TYPE_SITD     (2 << 1)
321 #define Q_TYPE_FSTN     (3 << 1)
322
323 /* next async queue entry, or pointer to interrupt/periodic QH */
324 #define QH_NEXT(ehci,dma)       (cpu_to_hc32(ehci, (((u32)dma)&~0x01f)|Q_TYPE_QH))
325
326 /* for periodic/async schedules and qtd lists, mark end of list */
327 #define EHCI_LIST_END(ehci)     cpu_to_hc32(ehci, 1) /* "null pointer" to hw */
328
329 /*
330  * Entries in periodic shadow table are pointers to one of four kinds
331  * of data structure.  That's dictated by the hardware; a type tag is
332  * encoded in the low bits of the hardware's periodic schedule.  Use
333  * Q_NEXT_TYPE to get the tag.
334  *
335  * For entries in the async schedule, the type tag always says "qh".
336  */
337 union ehci_shadow {
338         struct ehci_qh          *qh;            /* Q_TYPE_QH */
339         struct ehci_itd         *itd;           /* Q_TYPE_ITD */
340         struct ehci_sitd        *sitd;          /* Q_TYPE_SITD */
341         struct ehci_fstn        *fstn;          /* Q_TYPE_FSTN */
342         __hc32                  *hw_next;       /* (all types) */
343         void                    *ptr;
344 };
345
346 /*-------------------------------------------------------------------------*/
347
348 /*
349  * EHCI Specification 0.95 Section 3.6
350  * QH: describes control/bulk/interrupt endpoints
351  * See Fig 3-7 "Queue Head Structure Layout".
352  *
353  * These appear in both the async and (for interrupt) periodic schedules.
354  */
355
356 /* first part defined by EHCI spec */
357 struct ehci_qh_hw {
358         __hc32                  hw_next;        /* see EHCI 3.6.1 */
359         __hc32                  hw_info1;       /* see EHCI 3.6.2 */
360 #define QH_CONTROL_EP   (1 << 27)       /* FS/LS control endpoint */
361 #define QH_HEAD         (1 << 15)       /* Head of async reclamation list */
362 #define QH_TOGGLE_CTL   (1 << 14)       /* Data toggle control */
363 #define QH_HIGH_SPEED   (2 << 12)       /* Endpoint speed */
364 #define QH_LOW_SPEED    (1 << 12)
365 #define QH_FULL_SPEED   (0 << 12)
366 #define QH_INACTIVATE   (1 << 7)        /* Inactivate on next transaction */
367         __hc32                  hw_info2;        /* see EHCI 3.6.2 */
368 #define QH_SMASK        0x000000ff
369 #define QH_CMASK        0x0000ff00
370 #define QH_HUBADDR      0x007f0000
371 #define QH_HUBPORT      0x3f800000
372 #define QH_MULT         0xc0000000
373         __hc32                  hw_current;     /* qtd list - see EHCI 3.6.4 */
374
375         /* qtd overlay (hardware parts of a struct ehci_qtd) */
376         __hc32                  hw_qtd_next;
377         __hc32                  hw_alt_next;
378         __hc32                  hw_token;
379         __hc32                  hw_buf [5];
380         __hc32                  hw_buf_hi [5];
381 } __attribute__ ((aligned(32)));
382
383 struct ehci_qh {
384         struct ehci_qh_hw       *hw;            /* Must come first */
385         /* the rest is HCD-private */
386         dma_addr_t              qh_dma;         /* address of qh */
387         union ehci_shadow       qh_next;        /* ptr to qh; or periodic */
388         struct list_head        qtd_list;       /* sw qtd list */
389         struct list_head        intr_node;      /* list of intr QHs */
390         struct ehci_qtd         *dummy;
391         struct list_head        unlink_node;
392
393         unsigned                unlink_cycle;
394
395         u8                      qh_state;
396 #define QH_STATE_LINKED         1               /* HC sees this */
397 #define QH_STATE_UNLINK         2               /* HC may still see this */
398 #define QH_STATE_IDLE           3               /* HC doesn't see this */
399 #define QH_STATE_UNLINK_WAIT    4               /* LINKED and on unlink q */
400 #define QH_STATE_COMPLETING     5               /* don't touch token.HALT */
401
402         u8                      xacterrs;       /* XactErr retry counter */
403 #define QH_XACTERR_MAX          32              /* XactErr retry limit */
404
405         /* periodic schedule info */
406         u8                      usecs;          /* intr bandwidth */
407         u8                      gap_uf;         /* uframes split/csplit gap */
408         u8                      c_usecs;        /* ... split completion bw */
409         u16                     tt_usecs;       /* tt downstream bandwidth */
410         unsigned short          period;         /* polling interval */
411         unsigned short          start;          /* where polling starts */
412 #define NO_FRAME ((unsigned short)~0)                   /* pick new start */
413
414         struct usb_device       *dev;           /* access to TT */
415         unsigned                is_out:1;       /* bulk or intr OUT */
416         unsigned                clearing_tt:1;  /* Clear-TT-Buf in progress */
417         unsigned                dequeue_during_giveback:1;
418         unsigned                exception:1;    /* got a fault, or an unlink
419                                                    was requested */
420 };
421
422 /*-------------------------------------------------------------------------*/
423
424 /* description of one iso transaction (up to 3 KB data if highspeed) */
425 struct ehci_iso_packet {
426         /* These will be copied to iTD when scheduling */
427         u64                     bufp;           /* itd->hw_bufp{,_hi}[pg] |= */
428         __hc32                  transaction;    /* itd->hw_transaction[i] |= */
429         u8                      cross;          /* buf crosses pages */
430         /* for full speed OUT splits */
431         u32                     buf1;
432 };
433
434 /* temporary schedule data for packets from iso urbs (both speeds)
435  * each packet is one logical usb transaction to the device (not TT),
436  * beginning at stream->next_uframe
437  */
438 struct ehci_iso_sched {
439         struct list_head        td_list;
440         unsigned                span;
441         struct ehci_iso_packet  packet [0];
442 };
443
444 /*
445  * ehci_iso_stream - groups all (s)itds for this endpoint.
446  * acts like a qh would, if EHCI had them for ISO.
447  */
448 struct ehci_iso_stream {
449         /* first field matches ehci_hq, but is NULL */
450         struct ehci_qh_hw       *hw;
451
452         u8                      bEndpointAddress;
453         u8                      highspeed;
454         struct list_head        td_list;        /* queued itds/sitds */
455         struct list_head        free_list;      /* list of unused itds/sitds */
456         struct usb_device       *udev;
457         struct usb_host_endpoint *ep;
458
459         /* output of (re)scheduling */
460         int                     next_uframe;
461         __hc32                  splits;
462
463         /* the rest is derived from the endpoint descriptor,
464          * trusting urb->interval == f(epdesc->bInterval) and
465          * including the extra info for hw_bufp[0..2]
466          */
467         u8                      usecs, c_usecs;
468         u16                     interval;
469         u16                     tt_usecs;
470         u16                     maxp;
471         u16                     raw_mask;
472         unsigned                bandwidth;
473
474         /* This is used to initialize iTD's hw_bufp fields */
475         __hc32                  buf0;
476         __hc32                  buf1;
477         __hc32                  buf2;
478
479         /* this is used to initialize sITD's tt info */
480         __hc32                  address;
481 };
482
483 /*-------------------------------------------------------------------------*/
484
485 /*
486  * EHCI Specification 0.95 Section 3.3
487  * Fig 3-4 "Isochronous Transaction Descriptor (iTD)"
488  *
489  * Schedule records for high speed iso xfers
490  */
491 struct ehci_itd {
492         /* first part defined by EHCI spec */
493         __hc32                  hw_next;           /* see EHCI 3.3.1 */
494         __hc32                  hw_transaction [8]; /* see EHCI 3.3.2 */
495 #define EHCI_ISOC_ACTIVE        (1<<31)        /* activate transfer this slot */
496 #define EHCI_ISOC_BUF_ERR       (1<<30)        /* Data buffer error */
497 #define EHCI_ISOC_BABBLE        (1<<29)        /* babble detected */
498 #define EHCI_ISOC_XACTERR       (1<<28)        /* XactErr - transaction error */
499 #define EHCI_ITD_LENGTH(tok)    (((tok)>>16) & 0x0fff)
500 #define EHCI_ITD_IOC            (1 << 15)       /* interrupt on complete */
501
502 #define ITD_ACTIVE(ehci)        cpu_to_hc32(ehci, EHCI_ISOC_ACTIVE)
503
504         __hc32                  hw_bufp [7];    /* see EHCI 3.3.3 */
505         __hc32                  hw_bufp_hi [7]; /* Appendix B */
506
507         /* the rest is HCD-private */
508         dma_addr_t              itd_dma;        /* for this itd */
509         union ehci_shadow       itd_next;       /* ptr to periodic q entry */
510
511         struct urb              *urb;
512         struct ehci_iso_stream  *stream;        /* endpoint's queue */
513         struct list_head        itd_list;       /* list of stream's itds */
514
515         /* any/all hw_transactions here may be used by that urb */
516         unsigned                frame;          /* where scheduled */
517         unsigned                pg;
518         unsigned                index[8];       /* in urb->iso_frame_desc */
519 } __attribute__ ((aligned (32)));
520
521 /*-------------------------------------------------------------------------*/
522
523 /*
524  * EHCI Specification 0.95 Section 3.4
525  * siTD, aka split-transaction isochronous Transfer Descriptor
526  *       ... describe full speed iso xfers through TT in hubs
527  * see Figure 3-5 "Split-transaction Isochronous Transaction Descriptor (siTD)
528  */
529 struct ehci_sitd {
530         /* first part defined by EHCI spec */
531         __hc32                  hw_next;
532 /* uses bit field macros above - see EHCI 0.95 Table 3-8 */
533         __hc32                  hw_fullspeed_ep;        /* EHCI table 3-9 */
534         __hc32                  hw_uframe;              /* EHCI table 3-10 */
535         __hc32                  hw_results;             /* EHCI table 3-11 */
536 #define SITD_IOC        (1 << 31)       /* interrupt on completion */
537 #define SITD_PAGE       (1 << 30)       /* buffer 0/1 */
538 #define SITD_LENGTH(x)  (0x3ff & ((x)>>16))
539 #define SITD_STS_ACTIVE (1 << 7)        /* HC may execute this */
540 #define SITD_STS_ERR    (1 << 6)        /* error from TT */
541 #define SITD_STS_DBE    (1 << 5)        /* data buffer error (in HC) */
542 #define SITD_STS_BABBLE (1 << 4)        /* device was babbling */
543 #define SITD_STS_XACT   (1 << 3)        /* illegal IN response */
544 #define SITD_STS_MMF    (1 << 2)        /* incomplete split transaction */
545 #define SITD_STS_STS    (1 << 1)        /* split transaction state */
546
547 #define SITD_ACTIVE(ehci)       cpu_to_hc32(ehci, SITD_STS_ACTIVE)
548
549         __hc32                  hw_buf [2];             /* EHCI table 3-12 */
550         __hc32                  hw_backpointer;         /* EHCI table 3-13 */
551         __hc32                  hw_buf_hi [2];          /* Appendix B */
552
553         /* the rest is HCD-private */
554         dma_addr_t              sitd_dma;
555         union ehci_shadow       sitd_next;      /* ptr to periodic q entry */
556
557         struct urb              *urb;
558         struct ehci_iso_stream  *stream;        /* endpoint's queue */
559         struct list_head        sitd_list;      /* list of stream's sitds */
560         unsigned                frame;
561         unsigned                index;
562 } __attribute__ ((aligned (32)));
563
564 /*-------------------------------------------------------------------------*/
565
566 /*
567  * EHCI Specification 0.96 Section 3.7
568  * Periodic Frame Span Traversal Node (FSTN)
569  *
570  * Manages split interrupt transactions (using TT) that span frame boundaries
571  * into uframes 0/1; see 4.12.2.2.  In those uframes, a "save place" FSTN
572  * makes the HC jump (back) to a QH to scan for fs/ls QH completions until
573  * it hits a "restore" FSTN; then it returns to finish other uframe 0/1 work.
574  */
575 struct ehci_fstn {
576         __hc32                  hw_next;        /* any periodic q entry */
577         __hc32                  hw_prev;        /* qh or EHCI_LIST_END */
578
579         /* the rest is HCD-private */
580         dma_addr_t              fstn_dma;
581         union ehci_shadow       fstn_next;      /* ptr to periodic q entry */
582 } __attribute__ ((aligned (32)));
583
584 /*-------------------------------------------------------------------------*/
585
586 /* Prepare the PORTSC wakeup flags during controller suspend/resume */
587
588 #define ehci_prepare_ports_for_controller_suspend(ehci, do_wakeup)      \
589                 ehci_adjust_port_wakeup_flags(ehci, true, do_wakeup);
590
591 #define ehci_prepare_ports_for_controller_resume(ehci)                  \
592                 ehci_adjust_port_wakeup_flags(ehci, false, false);
593
594 /*-------------------------------------------------------------------------*/
595
596 #ifdef CONFIG_USB_EHCI_ROOT_HUB_TT
597
598 /*
599  * Some EHCI controllers have a Transaction Translator built into the
600  * root hub. This is a non-standard feature.  Each controller will need
601  * to add code to the following inline functions, and call them as
602  * needed (mostly in root hub code).
603  */
604
605 #define ehci_is_TDI(e)                  (ehci_to_hcd(e)->has_tt)
606
607 /* Returns the speed of a device attached to a port on the root hub. */
608 static inline unsigned int
609 ehci_port_speed(struct ehci_hcd *ehci, unsigned int portsc)
610 {
611         if (ehci_is_TDI(ehci)) {
612                 switch ((portsc >> (ehci->has_hostpc ? 25 : 26)) & 3) {
613                 case 0:
614                         return 0;
615                 case 1:
616                         return USB_PORT_STAT_LOW_SPEED;
617                 case 2:
618                 default:
619                         return USB_PORT_STAT_HIGH_SPEED;
620                 }
621         }
622         return USB_PORT_STAT_HIGH_SPEED;
623 }
624
625 #else
626
627 #define ehci_is_TDI(e)                  (0)
628
629 #define ehci_port_speed(ehci, portsc)   USB_PORT_STAT_HIGH_SPEED
630 #endif
631
632 /*-------------------------------------------------------------------------*/
633
634 #ifdef CONFIG_PPC_83xx
635 /* Some Freescale processors have an erratum in which the TT
636  * port number in the queue head was 0..N-1 instead of 1..N.
637  */
638 #define ehci_has_fsl_portno_bug(e)              ((e)->has_fsl_port_bug)
639 #else
640 #define ehci_has_fsl_portno_bug(e)              (0)
641 #endif
642
643 /*
644  * While most USB host controllers implement their registers in
645  * little-endian format, a minority (celleb companion chip) implement
646  * them in big endian format.
647  *
648  * This attempts to support either format at compile time without a
649  * runtime penalty, or both formats with the additional overhead
650  * of checking a flag bit.
651  *
652  * ehci_big_endian_capbase is a special quirk for controllers that
653  * implement the HC capability registers as separate registers and not
654  * as fields of a 32-bit register.
655  */
656
657 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
658 #define ehci_big_endian_mmio(e)         ((e)->big_endian_mmio)
659 #define ehci_big_endian_capbase(e)      ((e)->big_endian_capbase)
660 #else
661 #define ehci_big_endian_mmio(e)         0
662 #define ehci_big_endian_capbase(e)      0
663 #endif
664
665 /*
666  * Big-endian read/write functions are arch-specific.
667  * Other arches can be added if/when they're needed.
668  */
669 #if defined(CONFIG_ARM) && defined(CONFIG_ARCH_IXP4XX)
670 #define readl_be(addr)          __raw_readl((__force unsigned *)addr)
671 #define writel_be(val, addr)    __raw_writel(val, (__force unsigned *)addr)
672 #endif
673
674 static inline unsigned int ehci_readl(const struct ehci_hcd *ehci,
675                 __u32 __iomem * regs)
676 {
677 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
678         return ehci_big_endian_mmio(ehci) ?
679                 readl_be(regs) :
680                 readl(regs);
681 #else
682         return readl(regs);
683 #endif
684 }
685
686 static inline void ehci_writel(const struct ehci_hcd *ehci,
687                 const unsigned int val, __u32 __iomem *regs)
688 {
689 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
690         ehci_big_endian_mmio(ehci) ?
691                 writel_be(val, regs) :
692                 writel(val, regs);
693 #else
694         writel(val, regs);
695 #endif
696 }
697
698 /*
699  * On certain ppc-44x SoC there is a HW issue, that could only worked around with
700  * explicit suspend/operate of OHCI. This function hereby makes sense only on that arch.
701  * Other common bits are dependent on has_amcc_usb23 quirk flag.
702  */
703 #ifdef CONFIG_44x
704 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
705 {
706         u32 hc_control;
707
708         hc_control = (readl_be(ehci->ohci_hcctrl_reg) & ~OHCI_CTRL_HCFS);
709         if (operational)
710                 hc_control |= OHCI_USB_OPER;
711         else
712                 hc_control |= OHCI_USB_SUSPEND;
713
714         writel_be(hc_control, ehci->ohci_hcctrl_reg);
715         (void) readl_be(ehci->ohci_hcctrl_reg);
716 }
717 #else
718 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
719 { }
720 #endif
721
722 /*-------------------------------------------------------------------------*/
723
724 /*
725  * The AMCC 440EPx not only implements its EHCI registers in big-endian
726  * format, but also its DMA data structures (descriptors).
727  *
728  * EHCI controllers accessed through PCI work normally (little-endian
729  * everywhere), so we won't bother supporting a BE-only mode for now.
730  */
731 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
732 #define ehci_big_endian_desc(e)         ((e)->big_endian_desc)
733
734 /* cpu to ehci */
735 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
736 {
737         return ehci_big_endian_desc(ehci)
738                 ? (__force __hc32)cpu_to_be32(x)
739                 : (__force __hc32)cpu_to_le32(x);
740 }
741
742 /* ehci to cpu */
743 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
744 {
745         return ehci_big_endian_desc(ehci)
746                 ? be32_to_cpu((__force __be32)x)
747                 : le32_to_cpu((__force __le32)x);
748 }
749
750 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
751 {
752         return ehci_big_endian_desc(ehci)
753                 ? be32_to_cpup((__force __be32 *)x)
754                 : le32_to_cpup((__force __le32 *)x);
755 }
756
757 #else
758
759 /* cpu to ehci */
760 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
761 {
762         return cpu_to_le32(x);
763 }
764
765 /* ehci to cpu */
766 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
767 {
768         return le32_to_cpu(x);
769 }
770
771 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
772 {
773         return le32_to_cpup(x);
774 }
775
776 #endif
777
778 /*-------------------------------------------------------------------------*/
779
780 /*
781  * Writing to dma coherent memory on ARM may be delayed via L2
782  * writing buffer, so introduce the helper which can flush L2 writing
783  * buffer into memory immediately, especially used to flush ehci
784  * descriptor to memory.
785  * */
786 #ifdef  CONFIG_ARM_DMA_MEM_BUFFERABLE
787 static inline void ehci_sync_mem(void)
788 {
789         mb();
790 }
791 #else
792 static inline void ehci_sync_mem(void)
793 {
794 }
795 #endif
796
797 /*-------------------------------------------------------------------------*/
798
799 #define ehci_dbg(ehci, fmt, args...) \
800         dev_dbg(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
801 #define ehci_err(ehci, fmt, args...) \
802         dev_err(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
803 #define ehci_info(ehci, fmt, args...) \
804         dev_info(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
805 #define ehci_warn(ehci, fmt, args...) \
806         dev_warn(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
807
808 #ifdef VERBOSE_DEBUG
809 #       define ehci_vdbg ehci_dbg
810 #else
811         static inline void ehci_vdbg(struct ehci_hcd *ehci, ...) {}
812 #endif
813
814 #ifndef DEBUG
815 #define STUB_DEBUG_FILES
816 #endif  /* DEBUG */
817
818 /*-------------------------------------------------------------------------*/
819
820 /* Declarations of things exported for use by ehci platform drivers */
821
822 struct ehci_driver_overrides {
823         size_t          extra_priv_size;
824         int             (*reset)(struct usb_hcd *hcd);
825 };
826
827 extern void     ehci_init_driver(struct hc_driver *drv,
828                                 const struct ehci_driver_overrides *over);
829 extern int      ehci_setup(struct usb_hcd *hcd);
830
831 #ifdef CONFIG_PM
832 extern int      ehci_suspend(struct usb_hcd *hcd, bool do_wakeup);
833 extern int      ehci_resume(struct usb_hcd *hcd, bool hibernated);
834 #endif  /* CONFIG_PM */
835
836 #endif /* __LINUX_EHCI_HCD_H */