net: remove mm.h inclusion from netdevice.h
[linux-3.10.git] / drivers / net / wireless / ath / ath5k / base.c
1 /*-
2  * Copyright (c) 2002-2005 Sam Leffler, Errno Consulting
3  * Copyright (c) 2004-2005 Atheros Communications, Inc.
4  * Copyright (c) 2006 Devicescape Software, Inc.
5  * Copyright (c) 2007 Jiri Slaby <jirislaby@gmail.com>
6  * Copyright (c) 2007 Luis R. Rodriguez <mcgrof@winlab.rutgers.edu>
7  *
8  * All rights reserved.
9  *
10  * Redistribution and use in source and binary forms, with or without
11  * modification, are permitted provided that the following conditions
12  * are met:
13  * 1. Redistributions of source code must retain the above copyright
14  *    notice, this list of conditions and the following disclaimer,
15  *    without modification.
16  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
17  *    similar to the "NO WARRANTY" disclaimer below ("Disclaimer") and any
18  *    redistribution must be conditioned upon including a substantially
19  *    similar Disclaimer requirement for further binary redistribution.
20  * 3. Neither the names of the above-listed copyright holders nor the names
21  *    of any contributors may be used to endorse or promote products derived
22  *    from this software without specific prior written permission.
23  *
24  * Alternatively, this software may be distributed under the terms of the
25  * GNU General Public License ("GPL") version 2 as published by the Free
26  * Software Foundation.
27  *
28  * NO WARRANTY
29  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
30  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
31  * LIMITED TO, THE IMPLIED WARRANTIES OF NONINFRINGEMENT, MERCHANTIBILITY
32  * AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL
33  * THE COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY,
34  * OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
35  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
36  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER
37  * IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
38  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
39  * THE POSSIBILITY OF SUCH DAMAGES.
40  *
41  */
42
43 #include <linux/module.h>
44 #include <linux/delay.h>
45 #include <linux/dma-mapping.h>
46 #include <linux/hardirq.h>
47 #include <linux/if.h>
48 #include <linux/io.h>
49 #include <linux/netdevice.h>
50 #include <linux/cache.h>
51 #include <linux/ethtool.h>
52 #include <linux/uaccess.h>
53 #include <linux/slab.h>
54 #include <linux/etherdevice.h>
55
56 #include <net/ieee80211_radiotap.h>
57
58 #include <asm/unaligned.h>
59
60 #include "base.h"
61 #include "reg.h"
62 #include "debug.h"
63 #include "ani.h"
64
65 #define CREATE_TRACE_POINTS
66 #include "trace.h"
67
68 int ath5k_modparam_nohwcrypt;
69 module_param_named(nohwcrypt, ath5k_modparam_nohwcrypt, bool, S_IRUGO);
70 MODULE_PARM_DESC(nohwcrypt, "Disable hardware encryption.");
71
72 static int modparam_all_channels;
73 module_param_named(all_channels, modparam_all_channels, bool, S_IRUGO);
74 MODULE_PARM_DESC(all_channels, "Expose all channels the device can use.");
75
76 static int modparam_fastchanswitch;
77 module_param_named(fastchanswitch, modparam_fastchanswitch, bool, S_IRUGO);
78 MODULE_PARM_DESC(fastchanswitch, "Enable fast channel switching for AR2413/AR5413 radios.");
79
80
81 /* Module info */
82 MODULE_AUTHOR("Jiri Slaby");
83 MODULE_AUTHOR("Nick Kossifidis");
84 MODULE_DESCRIPTION("Support for 5xxx series of Atheros 802.11 wireless LAN cards.");
85 MODULE_SUPPORTED_DEVICE("Atheros 5xxx WLAN cards");
86 MODULE_LICENSE("Dual BSD/GPL");
87
88 static int ath5k_init(struct ieee80211_hw *hw);
89 static int ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
90                                                                 bool skip_pcu);
91 int ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif);
92 void ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf);
93
94 /* Known SREVs */
95 static const struct ath5k_srev_name srev_names[] = {
96 #ifdef CONFIG_ATHEROS_AR231X
97         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R2 },
98         { "5312",       AR5K_VERSION_MAC,       AR5K_SREV_AR5312_R7 },
99         { "2313",       AR5K_VERSION_MAC,       AR5K_SREV_AR2313_R8 },
100         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R6 },
101         { "2315",       AR5K_VERSION_MAC,       AR5K_SREV_AR2315_R7 },
102         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R1 },
103         { "2317",       AR5K_VERSION_MAC,       AR5K_SREV_AR2317_R2 },
104 #else
105         { "5210",       AR5K_VERSION_MAC,       AR5K_SREV_AR5210 },
106         { "5311",       AR5K_VERSION_MAC,       AR5K_SREV_AR5311 },
107         { "5311A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311A },
108         { "5311B",      AR5K_VERSION_MAC,       AR5K_SREV_AR5311B },
109         { "5211",       AR5K_VERSION_MAC,       AR5K_SREV_AR5211 },
110         { "5212",       AR5K_VERSION_MAC,       AR5K_SREV_AR5212 },
111         { "5213",       AR5K_VERSION_MAC,       AR5K_SREV_AR5213 },
112         { "5213A",      AR5K_VERSION_MAC,       AR5K_SREV_AR5213A },
113         { "2413",       AR5K_VERSION_MAC,       AR5K_SREV_AR2413 },
114         { "2414",       AR5K_VERSION_MAC,       AR5K_SREV_AR2414 },
115         { "5424",       AR5K_VERSION_MAC,       AR5K_SREV_AR5424 },
116         { "5413",       AR5K_VERSION_MAC,       AR5K_SREV_AR5413 },
117         { "5414",       AR5K_VERSION_MAC,       AR5K_SREV_AR5414 },
118         { "2415",       AR5K_VERSION_MAC,       AR5K_SREV_AR2415 },
119         { "5416",       AR5K_VERSION_MAC,       AR5K_SREV_AR5416 },
120         { "5418",       AR5K_VERSION_MAC,       AR5K_SREV_AR5418 },
121         { "2425",       AR5K_VERSION_MAC,       AR5K_SREV_AR2425 },
122         { "2417",       AR5K_VERSION_MAC,       AR5K_SREV_AR2417 },
123 #endif
124         { "xxxxx",      AR5K_VERSION_MAC,       AR5K_SREV_UNKNOWN },
125         { "5110",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5110 },
126         { "5111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111 },
127         { "5111A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5111A },
128         { "2111",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2111 },
129         { "5112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112 },
130         { "5112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112A },
131         { "5112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_5112B },
132         { "2112",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112 },
133         { "2112A",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112A },
134         { "2112B",      AR5K_VERSION_RAD,       AR5K_SREV_RAD_2112B },
135         { "2413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2413 },
136         { "5413",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5413 },
137         { "5424",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5424 },
138         { "5133",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_5133 },
139 #ifdef CONFIG_ATHEROS_AR231X
140         { "2316",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2316 },
141         { "2317",       AR5K_VERSION_RAD,       AR5K_SREV_RAD_2317 },
142 #endif
143         { "xxxxx",      AR5K_VERSION_RAD,       AR5K_SREV_UNKNOWN },
144 };
145
146 static const struct ieee80211_rate ath5k_rates[] = {
147         { .bitrate = 10,
148           .hw_value = ATH5K_RATE_CODE_1M, },
149         { .bitrate = 20,
150           .hw_value = ATH5K_RATE_CODE_2M,
151           .hw_value_short = ATH5K_RATE_CODE_2M | AR5K_SET_SHORT_PREAMBLE,
152           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
153         { .bitrate = 55,
154           .hw_value = ATH5K_RATE_CODE_5_5M,
155           .hw_value_short = ATH5K_RATE_CODE_5_5M | AR5K_SET_SHORT_PREAMBLE,
156           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
157         { .bitrate = 110,
158           .hw_value = ATH5K_RATE_CODE_11M,
159           .hw_value_short = ATH5K_RATE_CODE_11M | AR5K_SET_SHORT_PREAMBLE,
160           .flags = IEEE80211_RATE_SHORT_PREAMBLE },
161         { .bitrate = 60,
162           .hw_value = ATH5K_RATE_CODE_6M,
163           .flags = 0 },
164         { .bitrate = 90,
165           .hw_value = ATH5K_RATE_CODE_9M,
166           .flags = 0 },
167         { .bitrate = 120,
168           .hw_value = ATH5K_RATE_CODE_12M,
169           .flags = 0 },
170         { .bitrate = 180,
171           .hw_value = ATH5K_RATE_CODE_18M,
172           .flags = 0 },
173         { .bitrate = 240,
174           .hw_value = ATH5K_RATE_CODE_24M,
175           .flags = 0 },
176         { .bitrate = 360,
177           .hw_value = ATH5K_RATE_CODE_36M,
178           .flags = 0 },
179         { .bitrate = 480,
180           .hw_value = ATH5K_RATE_CODE_48M,
181           .flags = 0 },
182         { .bitrate = 540,
183           .hw_value = ATH5K_RATE_CODE_54M,
184           .flags = 0 },
185         /* XR missing */
186 };
187
188 static inline u64 ath5k_extend_tsf(struct ath5k_hw *ah, u32 rstamp)
189 {
190         u64 tsf = ath5k_hw_get_tsf64(ah);
191
192         if ((tsf & 0x7fff) < rstamp)
193                 tsf -= 0x8000;
194
195         return (tsf & ~0x7fff) | rstamp;
196 }
197
198 const char *
199 ath5k_chip_name(enum ath5k_srev_type type, u_int16_t val)
200 {
201         const char *name = "xxxxx";
202         unsigned int i;
203
204         for (i = 0; i < ARRAY_SIZE(srev_names); i++) {
205                 if (srev_names[i].sr_type != type)
206                         continue;
207
208                 if ((val & 0xf0) == srev_names[i].sr_val)
209                         name = srev_names[i].sr_name;
210
211                 if ((val & 0xff) == srev_names[i].sr_val) {
212                         name = srev_names[i].sr_name;
213                         break;
214                 }
215         }
216
217         return name;
218 }
219 static unsigned int ath5k_ioread32(void *hw_priv, u32 reg_offset)
220 {
221         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
222         return ath5k_hw_reg_read(ah, reg_offset);
223 }
224
225 static void ath5k_iowrite32(void *hw_priv, u32 val, u32 reg_offset)
226 {
227         struct ath5k_hw *ah = (struct ath5k_hw *) hw_priv;
228         ath5k_hw_reg_write(ah, val, reg_offset);
229 }
230
231 static const struct ath_ops ath5k_common_ops = {
232         .read = ath5k_ioread32,
233         .write = ath5k_iowrite32,
234 };
235
236 /***********************\
237 * Driver Initialization *
238 \***********************/
239
240 static int ath5k_reg_notifier(struct wiphy *wiphy, struct regulatory_request *request)
241 {
242         struct ieee80211_hw *hw = wiphy_to_ieee80211_hw(wiphy);
243         struct ath5k_softc *sc = hw->priv;
244         struct ath_regulatory *regulatory = ath5k_hw_regulatory(sc->ah);
245
246         return ath_reg_notifier_apply(wiphy, request, regulatory);
247 }
248
249 /********************\
250 * Channel/mode setup *
251 \********************/
252
253 /*
254  * Returns true for the channel numbers used without all_channels modparam.
255  */
256 static bool ath5k_is_standard_channel(short chan, enum ieee80211_band band)
257 {
258         if (band == IEEE80211_BAND_2GHZ && chan <= 14)
259                 return true;
260
261         return  /* UNII 1,2 */
262                 (((chan & 3) == 0 && chan >= 36 && chan <= 64) ||
263                 /* midband */
264                 ((chan & 3) == 0 && chan >= 100 && chan <= 140) ||
265                 /* UNII-3 */
266                 ((chan & 3) == 1 && chan >= 149 && chan <= 165) ||
267                 /* 802.11j 5.030-5.080 GHz (20MHz) */
268                 (chan == 8 || chan == 12 || chan == 16) ||
269                 /* 802.11j 4.9GHz (20MHz) */
270                 (chan == 184 || chan == 188 || chan == 192 || chan == 196));
271 }
272
273 static unsigned int
274 ath5k_setup_channels(struct ath5k_hw *ah, struct ieee80211_channel *channels,
275                 unsigned int mode, unsigned int max)
276 {
277         unsigned int count, size, chfreq, freq, ch;
278         enum ieee80211_band band;
279
280         switch (mode) {
281         case AR5K_MODE_11A:
282                 /* 1..220, but 2GHz frequencies are filtered by check_channel */
283                 size = 220;
284                 chfreq = CHANNEL_5GHZ;
285                 band = IEEE80211_BAND_5GHZ;
286                 break;
287         case AR5K_MODE_11B:
288         case AR5K_MODE_11G:
289                 size = 26;
290                 chfreq = CHANNEL_2GHZ;
291                 band = IEEE80211_BAND_2GHZ;
292                 break;
293         default:
294                 ATH5K_WARN(ah->ah_sc, "bad mode, not copying channels\n");
295                 return 0;
296         }
297
298         count = 0;
299         for (ch = 1; ch <= size && count < max; ch++) {
300                 freq = ieee80211_channel_to_frequency(ch, band);
301
302                 if (freq == 0) /* mapping failed - not a standard channel */
303                         continue;
304
305                 /* Check if channel is supported by the chipset */
306                 if (!ath5k_channel_ok(ah, freq, chfreq))
307                         continue;
308
309                 if (!modparam_all_channels &&
310                     !ath5k_is_standard_channel(ch, band))
311                         continue;
312
313                 /* Write channel info and increment counter */
314                 channels[count].center_freq = freq;
315                 channels[count].band = band;
316                 switch (mode) {
317                 case AR5K_MODE_11A:
318                 case AR5K_MODE_11G:
319                         channels[count].hw_value = chfreq | CHANNEL_OFDM;
320                         break;
321                 case AR5K_MODE_11B:
322                         channels[count].hw_value = CHANNEL_B;
323                 }
324
325                 count++;
326         }
327
328         return count;
329 }
330
331 static void
332 ath5k_setup_rate_idx(struct ath5k_softc *sc, struct ieee80211_supported_band *b)
333 {
334         u8 i;
335
336         for (i = 0; i < AR5K_MAX_RATES; i++)
337                 sc->rate_idx[b->band][i] = -1;
338
339         for (i = 0; i < b->n_bitrates; i++) {
340                 sc->rate_idx[b->band][b->bitrates[i].hw_value] = i;
341                 if (b->bitrates[i].hw_value_short)
342                         sc->rate_idx[b->band][b->bitrates[i].hw_value_short] = i;
343         }
344 }
345
346 static int
347 ath5k_setup_bands(struct ieee80211_hw *hw)
348 {
349         struct ath5k_softc *sc = hw->priv;
350         struct ath5k_hw *ah = sc->ah;
351         struct ieee80211_supported_band *sband;
352         int max_c, count_c = 0;
353         int i;
354
355         BUILD_BUG_ON(ARRAY_SIZE(sc->sbands) < IEEE80211_NUM_BANDS);
356         max_c = ARRAY_SIZE(sc->channels);
357
358         /* 2GHz band */
359         sband = &sc->sbands[IEEE80211_BAND_2GHZ];
360         sband->band = IEEE80211_BAND_2GHZ;
361         sband->bitrates = &sc->rates[IEEE80211_BAND_2GHZ][0];
362
363         if (test_bit(AR5K_MODE_11G, sc->ah->ah_capabilities.cap_mode)) {
364                 /* G mode */
365                 memcpy(sband->bitrates, &ath5k_rates[0],
366                        sizeof(struct ieee80211_rate) * 12);
367                 sband->n_bitrates = 12;
368
369                 sband->channels = sc->channels;
370                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
371                                         AR5K_MODE_11G, max_c);
372
373                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
374                 count_c = sband->n_channels;
375                 max_c -= count_c;
376         } else if (test_bit(AR5K_MODE_11B, sc->ah->ah_capabilities.cap_mode)) {
377                 /* B mode */
378                 memcpy(sband->bitrates, &ath5k_rates[0],
379                        sizeof(struct ieee80211_rate) * 4);
380                 sband->n_bitrates = 4;
381
382                 /* 5211 only supports B rates and uses 4bit rate codes
383                  * (e.g normally we have 0x1B for 1M, but on 5211 we have 0x0B)
384                  * fix them up here:
385                  */
386                 if (ah->ah_version == AR5K_AR5211) {
387                         for (i = 0; i < 4; i++) {
388                                 sband->bitrates[i].hw_value =
389                                         sband->bitrates[i].hw_value & 0xF;
390                                 sband->bitrates[i].hw_value_short =
391                                         sband->bitrates[i].hw_value_short & 0xF;
392                         }
393                 }
394
395                 sband->channels = sc->channels;
396                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
397                                         AR5K_MODE_11B, max_c);
398
399                 hw->wiphy->bands[IEEE80211_BAND_2GHZ] = sband;
400                 count_c = sband->n_channels;
401                 max_c -= count_c;
402         }
403         ath5k_setup_rate_idx(sc, sband);
404
405         /* 5GHz band, A mode */
406         if (test_bit(AR5K_MODE_11A, sc->ah->ah_capabilities.cap_mode)) {
407                 sband = &sc->sbands[IEEE80211_BAND_5GHZ];
408                 sband->band = IEEE80211_BAND_5GHZ;
409                 sband->bitrates = &sc->rates[IEEE80211_BAND_5GHZ][0];
410
411                 memcpy(sband->bitrates, &ath5k_rates[4],
412                        sizeof(struct ieee80211_rate) * 8);
413                 sband->n_bitrates = 8;
414
415                 sband->channels = &sc->channels[count_c];
416                 sband->n_channels = ath5k_setup_channels(ah, sband->channels,
417                                         AR5K_MODE_11A, max_c);
418
419                 hw->wiphy->bands[IEEE80211_BAND_5GHZ] = sband;
420         }
421         ath5k_setup_rate_idx(sc, sband);
422
423         ath5k_debug_dump_bands(sc);
424
425         return 0;
426 }
427
428 /*
429  * Set/change channels. We always reset the chip.
430  * To accomplish this we must first cleanup any pending DMA,
431  * then restart stuff after a la  ath5k_init.
432  *
433  * Called with sc->lock.
434  */
435 int
436 ath5k_chan_set(struct ath5k_softc *sc, struct ieee80211_channel *chan)
437 {
438         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
439                   "channel set, resetting (%u -> %u MHz)\n",
440                   sc->curchan->center_freq, chan->center_freq);
441
442         /*
443          * To switch channels clear any pending DMA operations;
444          * wait long enough for the RX fifo to drain, reset the
445          * hardware at the new frequency, and then re-enable
446          * the relevant bits of the h/w.
447          */
448         return ath5k_reset(sc, chan, true);
449 }
450
451 void ath5k_vif_iter(void *data, u8 *mac, struct ieee80211_vif *vif)
452 {
453         struct ath5k_vif_iter_data *iter_data = data;
454         int i;
455         struct ath5k_vif *avf = (void *)vif->drv_priv;
456
457         if (iter_data->hw_macaddr)
458                 for (i = 0; i < ETH_ALEN; i++)
459                         iter_data->mask[i] &=
460                                 ~(iter_data->hw_macaddr[i] ^ mac[i]);
461
462         if (!iter_data->found_active) {
463                 iter_data->found_active = true;
464                 memcpy(iter_data->active_mac, mac, ETH_ALEN);
465         }
466
467         if (iter_data->need_set_hw_addr && iter_data->hw_macaddr)
468                 if (compare_ether_addr(iter_data->hw_macaddr, mac) == 0)
469                         iter_data->need_set_hw_addr = false;
470
471         if (!iter_data->any_assoc) {
472                 if (avf->assoc)
473                         iter_data->any_assoc = true;
474         }
475
476         /* Calculate combined mode - when APs are active, operate in AP mode.
477          * Otherwise use the mode of the new interface. This can currently
478          * only deal with combinations of APs and STAs. Only one ad-hoc
479          * interfaces is allowed.
480          */
481         if (avf->opmode == NL80211_IFTYPE_AP)
482                 iter_data->opmode = NL80211_IFTYPE_AP;
483         else {
484                 if (avf->opmode == NL80211_IFTYPE_STATION)
485                         iter_data->n_stas++;
486                 if (iter_data->opmode == NL80211_IFTYPE_UNSPECIFIED)
487                         iter_data->opmode = avf->opmode;
488         }
489 }
490
491 void
492 ath5k_update_bssid_mask_and_opmode(struct ath5k_softc *sc,
493                                    struct ieee80211_vif *vif)
494 {
495         struct ath_common *common = ath5k_hw_common(sc->ah);
496         struct ath5k_vif_iter_data iter_data;
497         u32 rfilt;
498
499         /*
500          * Use the hardware MAC address as reference, the hardware uses it
501          * together with the BSSID mask when matching addresses.
502          */
503         iter_data.hw_macaddr = common->macaddr;
504         memset(&iter_data.mask, 0xff, ETH_ALEN);
505         iter_data.found_active = false;
506         iter_data.need_set_hw_addr = true;
507         iter_data.opmode = NL80211_IFTYPE_UNSPECIFIED;
508         iter_data.n_stas = 0;
509
510         if (vif)
511                 ath5k_vif_iter(&iter_data, vif->addr, vif);
512
513         /* Get list of all active MAC addresses */
514         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath5k_vif_iter,
515                                                    &iter_data);
516         memcpy(sc->bssidmask, iter_data.mask, ETH_ALEN);
517
518         sc->opmode = iter_data.opmode;
519         if (sc->opmode == NL80211_IFTYPE_UNSPECIFIED)
520                 /* Nothing active, default to station mode */
521                 sc->opmode = NL80211_IFTYPE_STATION;
522
523         ath5k_hw_set_opmode(sc->ah, sc->opmode);
524         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "mode setup opmode %d (%s)\n",
525                   sc->opmode, ath_opmode_to_string(sc->opmode));
526
527         if (iter_data.need_set_hw_addr && iter_data.found_active)
528                 ath5k_hw_set_lladdr(sc->ah, iter_data.active_mac);
529
530         if (ath5k_hw_hasbssidmask(sc->ah))
531                 ath5k_hw_set_bssid_mask(sc->ah, sc->bssidmask);
532
533         /* Set up RX Filter */
534         if (iter_data.n_stas > 1) {
535                 /* If you have multiple STA interfaces connected to
536                  * different APs, ARPs are not received (most of the time?)
537                  * Enabling PROMISC appears to fix that probem.
538                  */
539                 sc->filter_flags |= AR5K_RX_FILTER_PROM;
540         }
541
542         rfilt = sc->filter_flags;
543         ath5k_hw_set_rx_filter(sc->ah, rfilt);
544         ATH5K_DBG(sc, ATH5K_DEBUG_MODE, "RX filter 0x%x\n", rfilt);
545 }
546
547 static inline int
548 ath5k_hw_to_driver_rix(struct ath5k_softc *sc, int hw_rix)
549 {
550         int rix;
551
552         /* return base rate on errors */
553         if (WARN(hw_rix < 0 || hw_rix >= AR5K_MAX_RATES,
554                         "hw_rix out of bounds: %x\n", hw_rix))
555                 return 0;
556
557         rix = sc->rate_idx[sc->curchan->band][hw_rix];
558         if (WARN(rix < 0, "invalid hw_rix: %x\n", hw_rix))
559                 rix = 0;
560
561         return rix;
562 }
563
564 /***************\
565 * Buffers setup *
566 \***************/
567
568 static
569 struct sk_buff *ath5k_rx_skb_alloc(struct ath5k_softc *sc, dma_addr_t *skb_addr)
570 {
571         struct ath_common *common = ath5k_hw_common(sc->ah);
572         struct sk_buff *skb;
573
574         /*
575          * Allocate buffer with headroom_needed space for the
576          * fake physical layer header at the start.
577          */
578         skb = ath_rxbuf_alloc(common,
579                               common->rx_bufsize,
580                               GFP_ATOMIC);
581
582         if (!skb) {
583                 ATH5K_ERR(sc, "can't alloc skbuff of size %u\n",
584                                 common->rx_bufsize);
585                 return NULL;
586         }
587
588         *skb_addr = dma_map_single(sc->dev,
589                                    skb->data, common->rx_bufsize,
590                                    DMA_FROM_DEVICE);
591
592         if (unlikely(dma_mapping_error(sc->dev, *skb_addr))) {
593                 ATH5K_ERR(sc, "%s: DMA mapping failed\n", __func__);
594                 dev_kfree_skb(skb);
595                 return NULL;
596         }
597         return skb;
598 }
599
600 static int
601 ath5k_rxbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
602 {
603         struct ath5k_hw *ah = sc->ah;
604         struct sk_buff *skb = bf->skb;
605         struct ath5k_desc *ds;
606         int ret;
607
608         if (!skb) {
609                 skb = ath5k_rx_skb_alloc(sc, &bf->skbaddr);
610                 if (!skb)
611                         return -ENOMEM;
612                 bf->skb = skb;
613         }
614
615         /*
616          * Setup descriptors.  For receive we always terminate
617          * the descriptor list with a self-linked entry so we'll
618          * not get overrun under high load (as can happen with a
619          * 5212 when ANI processing enables PHY error frames).
620          *
621          * To ensure the last descriptor is self-linked we create
622          * each descriptor as self-linked and add it to the end.  As
623          * each additional descriptor is added the previous self-linked
624          * entry is "fixed" naturally.  This should be safe even
625          * if DMA is happening.  When processing RX interrupts we
626          * never remove/process the last, self-linked, entry on the
627          * descriptor list.  This ensures the hardware always has
628          * someplace to write a new frame.
629          */
630         ds = bf->desc;
631         ds->ds_link = bf->daddr;        /* link to self */
632         ds->ds_data = bf->skbaddr;
633         ret = ath5k_hw_setup_rx_desc(ah, ds, ah->common.rx_bufsize, 0);
634         if (ret) {
635                 ATH5K_ERR(sc, "%s: could not setup RX desc\n", __func__);
636                 return ret;
637         }
638
639         if (sc->rxlink != NULL)
640                 *sc->rxlink = bf->daddr;
641         sc->rxlink = &ds->ds_link;
642         return 0;
643 }
644
645 static enum ath5k_pkt_type get_hw_packet_type(struct sk_buff *skb)
646 {
647         struct ieee80211_hdr *hdr;
648         enum ath5k_pkt_type htype;
649         __le16 fc;
650
651         hdr = (struct ieee80211_hdr *)skb->data;
652         fc = hdr->frame_control;
653
654         if (ieee80211_is_beacon(fc))
655                 htype = AR5K_PKT_TYPE_BEACON;
656         else if (ieee80211_is_probe_resp(fc))
657                 htype = AR5K_PKT_TYPE_PROBE_RESP;
658         else if (ieee80211_is_atim(fc))
659                 htype = AR5K_PKT_TYPE_ATIM;
660         else if (ieee80211_is_pspoll(fc))
661                 htype = AR5K_PKT_TYPE_PSPOLL;
662         else
663                 htype = AR5K_PKT_TYPE_NORMAL;
664
665         return htype;
666 }
667
668 static int
669 ath5k_txbuf_setup(struct ath5k_softc *sc, struct ath5k_buf *bf,
670                   struct ath5k_txq *txq, int padsize)
671 {
672         struct ath5k_hw *ah = sc->ah;
673         struct ath5k_desc *ds = bf->desc;
674         struct sk_buff *skb = bf->skb;
675         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
676         unsigned int pktlen, flags, keyidx = AR5K_TXKEYIX_INVALID;
677         struct ieee80211_rate *rate;
678         unsigned int mrr_rate[3], mrr_tries[3];
679         int i, ret;
680         u16 hw_rate;
681         u16 cts_rate = 0;
682         u16 duration = 0;
683         u8 rc_flags;
684
685         flags = AR5K_TXDESC_INTREQ | AR5K_TXDESC_CLRDMASK;
686
687         /* XXX endianness */
688         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
689                         DMA_TO_DEVICE);
690
691         rate = ieee80211_get_tx_rate(sc->hw, info);
692         if (!rate) {
693                 ret = -EINVAL;
694                 goto err_unmap;
695         }
696
697         if (info->flags & IEEE80211_TX_CTL_NO_ACK)
698                 flags |= AR5K_TXDESC_NOACK;
699
700         rc_flags = info->control.rates[0].flags;
701         hw_rate = (rc_flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE) ?
702                 rate->hw_value_short : rate->hw_value;
703
704         pktlen = skb->len;
705
706         /* FIXME: If we are in g mode and rate is a CCK rate
707          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
708          * from tx power (value is in dB units already) */
709         if (info->control.hw_key) {
710                 keyidx = info->control.hw_key->hw_key_idx;
711                 pktlen += info->control.hw_key->icv_len;
712         }
713         if (rc_flags & IEEE80211_TX_RC_USE_RTS_CTS) {
714                 flags |= AR5K_TXDESC_RTSENA;
715                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
716                 duration = le16_to_cpu(ieee80211_rts_duration(sc->hw,
717                         info->control.vif, pktlen, info));
718         }
719         if (rc_flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
720                 flags |= AR5K_TXDESC_CTSENA;
721                 cts_rate = ieee80211_get_rts_cts_rate(sc->hw, info)->hw_value;
722                 duration = le16_to_cpu(ieee80211_ctstoself_duration(sc->hw,
723                         info->control.vif, pktlen, info));
724         }
725         ret = ah->ah_setup_tx_desc(ah, ds, pktlen,
726                 ieee80211_get_hdrlen_from_skb(skb), padsize,
727                 get_hw_packet_type(skb),
728                 (sc->power_level * 2),
729                 hw_rate,
730                 info->control.rates[0].count, keyidx, ah->ah_tx_ant, flags,
731                 cts_rate, duration);
732         if (ret)
733                 goto err_unmap;
734
735         memset(mrr_rate, 0, sizeof(mrr_rate));
736         memset(mrr_tries, 0, sizeof(mrr_tries));
737         for (i = 0; i < 3; i++) {
738                 rate = ieee80211_get_alt_retry_rate(sc->hw, info, i);
739                 if (!rate)
740                         break;
741
742                 mrr_rate[i] = rate->hw_value;
743                 mrr_tries[i] = info->control.rates[i + 1].count;
744         }
745
746         ath5k_hw_setup_mrr_tx_desc(ah, ds,
747                 mrr_rate[0], mrr_tries[0],
748                 mrr_rate[1], mrr_tries[1],
749                 mrr_rate[2], mrr_tries[2]);
750
751         ds->ds_link = 0;
752         ds->ds_data = bf->skbaddr;
753
754         spin_lock_bh(&txq->lock);
755         list_add_tail(&bf->list, &txq->q);
756         txq->txq_len++;
757         if (txq->link == NULL) /* is this first packet? */
758                 ath5k_hw_set_txdp(ah, txq->qnum, bf->daddr);
759         else /* no, so only link it */
760                 *txq->link = bf->daddr;
761
762         txq->link = &ds->ds_link;
763         ath5k_hw_start_tx_dma(ah, txq->qnum);
764         mmiowb();
765         spin_unlock_bh(&txq->lock);
766
767         return 0;
768 err_unmap:
769         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
770         return ret;
771 }
772
773 /*******************\
774 * Descriptors setup *
775 \*******************/
776
777 static int
778 ath5k_desc_alloc(struct ath5k_softc *sc)
779 {
780         struct ath5k_desc *ds;
781         struct ath5k_buf *bf;
782         dma_addr_t da;
783         unsigned int i;
784         int ret;
785
786         /* allocate descriptors */
787         sc->desc_len = sizeof(struct ath5k_desc) *
788                         (ATH_TXBUF + ATH_RXBUF + ATH_BCBUF + 1);
789
790         sc->desc = dma_alloc_coherent(sc->dev, sc->desc_len,
791                                 &sc->desc_daddr, GFP_KERNEL);
792         if (sc->desc == NULL) {
793                 ATH5K_ERR(sc, "can't allocate descriptors\n");
794                 ret = -ENOMEM;
795                 goto err;
796         }
797         ds = sc->desc;
798         da = sc->desc_daddr;
799         ATH5K_DBG(sc, ATH5K_DEBUG_ANY, "DMA map: %p (%zu) -> %llx\n",
800                 ds, sc->desc_len, (unsigned long long)sc->desc_daddr);
801
802         bf = kcalloc(1 + ATH_TXBUF + ATH_RXBUF + ATH_BCBUF,
803                         sizeof(struct ath5k_buf), GFP_KERNEL);
804         if (bf == NULL) {
805                 ATH5K_ERR(sc, "can't allocate bufptr\n");
806                 ret = -ENOMEM;
807                 goto err_free;
808         }
809         sc->bufptr = bf;
810
811         INIT_LIST_HEAD(&sc->rxbuf);
812         for (i = 0; i < ATH_RXBUF; i++, bf++, ds++, da += sizeof(*ds)) {
813                 bf->desc = ds;
814                 bf->daddr = da;
815                 list_add_tail(&bf->list, &sc->rxbuf);
816         }
817
818         INIT_LIST_HEAD(&sc->txbuf);
819         sc->txbuf_len = ATH_TXBUF;
820         for (i = 0; i < ATH_TXBUF; i++, bf++, ds++,
821                         da += sizeof(*ds)) {
822                 bf->desc = ds;
823                 bf->daddr = da;
824                 list_add_tail(&bf->list, &sc->txbuf);
825         }
826
827         /* beacon buffers */
828         INIT_LIST_HEAD(&sc->bcbuf);
829         for (i = 0; i < ATH_BCBUF; i++, bf++, ds++, da += sizeof(*ds)) {
830                 bf->desc = ds;
831                 bf->daddr = da;
832                 list_add_tail(&bf->list, &sc->bcbuf);
833         }
834
835         return 0;
836 err_free:
837         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
838 err:
839         sc->desc = NULL;
840         return ret;
841 }
842
843 void
844 ath5k_txbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
845 {
846         BUG_ON(!bf);
847         if (!bf->skb)
848                 return;
849         dma_unmap_single(sc->dev, bf->skbaddr, bf->skb->len,
850                         DMA_TO_DEVICE);
851         dev_kfree_skb_any(bf->skb);
852         bf->skb = NULL;
853         bf->skbaddr = 0;
854         bf->desc->ds_data = 0;
855 }
856
857 void
858 ath5k_rxbuf_free_skb(struct ath5k_softc *sc, struct ath5k_buf *bf)
859 {
860         struct ath5k_hw *ah = sc->ah;
861         struct ath_common *common = ath5k_hw_common(ah);
862
863         BUG_ON(!bf);
864         if (!bf->skb)
865                 return;
866         dma_unmap_single(sc->dev, bf->skbaddr, common->rx_bufsize,
867                         DMA_FROM_DEVICE);
868         dev_kfree_skb_any(bf->skb);
869         bf->skb = NULL;
870         bf->skbaddr = 0;
871         bf->desc->ds_data = 0;
872 }
873
874 static void
875 ath5k_desc_free(struct ath5k_softc *sc)
876 {
877         struct ath5k_buf *bf;
878
879         list_for_each_entry(bf, &sc->txbuf, list)
880                 ath5k_txbuf_free_skb(sc, bf);
881         list_for_each_entry(bf, &sc->rxbuf, list)
882                 ath5k_rxbuf_free_skb(sc, bf);
883         list_for_each_entry(bf, &sc->bcbuf, list)
884                 ath5k_txbuf_free_skb(sc, bf);
885
886         /* Free memory associated with all descriptors */
887         dma_free_coherent(sc->dev, sc->desc_len, sc->desc, sc->desc_daddr);
888         sc->desc = NULL;
889         sc->desc_daddr = 0;
890
891         kfree(sc->bufptr);
892         sc->bufptr = NULL;
893 }
894
895
896 /**************\
897 * Queues setup *
898 \**************/
899
900 static struct ath5k_txq *
901 ath5k_txq_setup(struct ath5k_softc *sc,
902                 int qtype, int subtype)
903 {
904         struct ath5k_hw *ah = sc->ah;
905         struct ath5k_txq *txq;
906         struct ath5k_txq_info qi = {
907                 .tqi_subtype = subtype,
908                 /* XXX: default values not correct for B and XR channels,
909                  * but who cares? */
910                 .tqi_aifs = AR5K_TUNE_AIFS,
911                 .tqi_cw_min = AR5K_TUNE_CWMIN,
912                 .tqi_cw_max = AR5K_TUNE_CWMAX
913         };
914         int qnum;
915
916         /*
917          * Enable interrupts only for EOL and DESC conditions.
918          * We mark tx descriptors to receive a DESC interrupt
919          * when a tx queue gets deep; otherwise we wait for the
920          * EOL to reap descriptors.  Note that this is done to
921          * reduce interrupt load and this only defers reaping
922          * descriptors, never transmitting frames.  Aside from
923          * reducing interrupts this also permits more concurrency.
924          * The only potential downside is if the tx queue backs
925          * up in which case the top half of the kernel may backup
926          * due to a lack of tx descriptors.
927          */
928         qi.tqi_flags = AR5K_TXQ_FLAG_TXEOLINT_ENABLE |
929                                 AR5K_TXQ_FLAG_TXDESCINT_ENABLE;
930         qnum = ath5k_hw_setup_tx_queue(ah, qtype, &qi);
931         if (qnum < 0) {
932                 /*
933                  * NB: don't print a message, this happens
934                  * normally on parts with too few tx queues
935                  */
936                 return ERR_PTR(qnum);
937         }
938         if (qnum >= ARRAY_SIZE(sc->txqs)) {
939                 ATH5K_ERR(sc, "hw qnum %u out of range, max %tu!\n",
940                         qnum, ARRAY_SIZE(sc->txqs));
941                 ath5k_hw_release_tx_queue(ah, qnum);
942                 return ERR_PTR(-EINVAL);
943         }
944         txq = &sc->txqs[qnum];
945         if (!txq->setup) {
946                 txq->qnum = qnum;
947                 txq->link = NULL;
948                 INIT_LIST_HEAD(&txq->q);
949                 spin_lock_init(&txq->lock);
950                 txq->setup = true;
951                 txq->txq_len = 0;
952                 txq->txq_max = ATH5K_TXQ_LEN_MAX;
953                 txq->txq_poll_mark = false;
954                 txq->txq_stuck = 0;
955         }
956         return &sc->txqs[qnum];
957 }
958
959 static int
960 ath5k_beaconq_setup(struct ath5k_hw *ah)
961 {
962         struct ath5k_txq_info qi = {
963                 /* XXX: default values not correct for B and XR channels,
964                  * but who cares? */
965                 .tqi_aifs = AR5K_TUNE_AIFS,
966                 .tqi_cw_min = AR5K_TUNE_CWMIN,
967                 .tqi_cw_max = AR5K_TUNE_CWMAX,
968                 /* NB: for dynamic turbo, don't enable any other interrupts */
969                 .tqi_flags = AR5K_TXQ_FLAG_TXDESCINT_ENABLE
970         };
971
972         return ath5k_hw_setup_tx_queue(ah, AR5K_TX_QUEUE_BEACON, &qi);
973 }
974
975 static int
976 ath5k_beaconq_config(struct ath5k_softc *sc)
977 {
978         struct ath5k_hw *ah = sc->ah;
979         struct ath5k_txq_info qi;
980         int ret;
981
982         ret = ath5k_hw_get_tx_queueprops(ah, sc->bhalq, &qi);
983         if (ret)
984                 goto err;
985
986         if (sc->opmode == NL80211_IFTYPE_AP ||
987                 sc->opmode == NL80211_IFTYPE_MESH_POINT) {
988                 /*
989                  * Always burst out beacon and CAB traffic
990                  * (aifs = cwmin = cwmax = 0)
991                  */
992                 qi.tqi_aifs = 0;
993                 qi.tqi_cw_min = 0;
994                 qi.tqi_cw_max = 0;
995         } else if (sc->opmode == NL80211_IFTYPE_ADHOC) {
996                 /*
997                  * Adhoc mode; backoff between 0 and (2 * cw_min).
998                  */
999                 qi.tqi_aifs = 0;
1000                 qi.tqi_cw_min = 0;
1001                 qi.tqi_cw_max = 2 * AR5K_TUNE_CWMIN;
1002         }
1003
1004         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1005                 "beacon queueprops tqi_aifs:%d tqi_cw_min:%d tqi_cw_max:%d\n",
1006                 qi.tqi_aifs, qi.tqi_cw_min, qi.tqi_cw_max);
1007
1008         ret = ath5k_hw_set_tx_queueprops(ah, sc->bhalq, &qi);
1009         if (ret) {
1010                 ATH5K_ERR(sc, "%s: unable to update parameters for beacon "
1011                         "hardware queue!\n", __func__);
1012                 goto err;
1013         }
1014         ret = ath5k_hw_reset_tx_queue(ah, sc->bhalq); /* push to h/w */
1015         if (ret)
1016                 goto err;
1017
1018         /* reconfigure cabq with ready time to 80% of beacon_interval */
1019         ret = ath5k_hw_get_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1020         if (ret)
1021                 goto err;
1022
1023         qi.tqi_ready_time = (sc->bintval * 80) / 100;
1024         ret = ath5k_hw_set_tx_queueprops(ah, AR5K_TX_QUEUE_ID_CAB, &qi);
1025         if (ret)
1026                 goto err;
1027
1028         ret = ath5k_hw_reset_tx_queue(ah, AR5K_TX_QUEUE_ID_CAB);
1029 err:
1030         return ret;
1031 }
1032
1033 /**
1034  * ath5k_drain_tx_buffs - Empty tx buffers
1035  *
1036  * @sc The &struct ath5k_softc
1037  *
1038  * Empty tx buffers from all queues in preparation
1039  * of a reset or during shutdown.
1040  *
1041  * NB:  this assumes output has been stopped and
1042  *      we do not need to block ath5k_tx_tasklet
1043  */
1044 static void
1045 ath5k_drain_tx_buffs(struct ath5k_softc *sc)
1046 {
1047         struct ath5k_txq *txq;
1048         struct ath5k_buf *bf, *bf0;
1049         int i;
1050
1051         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
1052                 if (sc->txqs[i].setup) {
1053                         txq = &sc->txqs[i];
1054                         spin_lock_bh(&txq->lock);
1055                         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1056                                 ath5k_debug_printtxbuf(sc, bf);
1057
1058                                 ath5k_txbuf_free_skb(sc, bf);
1059
1060                                 spin_lock_bh(&sc->txbuflock);
1061                                 list_move_tail(&bf->list, &sc->txbuf);
1062                                 sc->txbuf_len++;
1063                                 txq->txq_len--;
1064                                 spin_unlock_bh(&sc->txbuflock);
1065                         }
1066                         txq->link = NULL;
1067                         txq->txq_poll_mark = false;
1068                         spin_unlock_bh(&txq->lock);
1069                 }
1070         }
1071 }
1072
1073 static void
1074 ath5k_txq_release(struct ath5k_softc *sc)
1075 {
1076         struct ath5k_txq *txq = sc->txqs;
1077         unsigned int i;
1078
1079         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++, txq++)
1080                 if (txq->setup) {
1081                         ath5k_hw_release_tx_queue(sc->ah, txq->qnum);
1082                         txq->setup = false;
1083                 }
1084 }
1085
1086
1087 /*************\
1088 * RX Handling *
1089 \*************/
1090
1091 /*
1092  * Enable the receive h/w following a reset.
1093  */
1094 static int
1095 ath5k_rx_start(struct ath5k_softc *sc)
1096 {
1097         struct ath5k_hw *ah = sc->ah;
1098         struct ath_common *common = ath5k_hw_common(ah);
1099         struct ath5k_buf *bf;
1100         int ret;
1101
1102         common->rx_bufsize = roundup(IEEE80211_MAX_FRAME_LEN, common->cachelsz);
1103
1104         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "cachelsz %u rx_bufsize %u\n",
1105                   common->cachelsz, common->rx_bufsize);
1106
1107         spin_lock_bh(&sc->rxbuflock);
1108         sc->rxlink = NULL;
1109         list_for_each_entry(bf, &sc->rxbuf, list) {
1110                 ret = ath5k_rxbuf_setup(sc, bf);
1111                 if (ret != 0) {
1112                         spin_unlock_bh(&sc->rxbuflock);
1113                         goto err;
1114                 }
1115         }
1116         bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1117         ath5k_hw_set_rxdp(ah, bf->daddr);
1118         spin_unlock_bh(&sc->rxbuflock);
1119
1120         ath5k_hw_start_rx_dma(ah);      /* enable recv descriptors */
1121         ath5k_update_bssid_mask_and_opmode(sc, NULL); /* set filters, etc. */
1122         ath5k_hw_start_rx_pcu(ah);      /* re-enable PCU/DMA engine */
1123
1124         return 0;
1125 err:
1126         return ret;
1127 }
1128
1129 /*
1130  * Disable the receive logic on PCU (DRU)
1131  * In preparation for a shutdown.
1132  *
1133  * Note: Doesn't stop rx DMA, ath5k_hw_dma_stop
1134  * does.
1135  */
1136 static void
1137 ath5k_rx_stop(struct ath5k_softc *sc)
1138 {
1139         struct ath5k_hw *ah = sc->ah;
1140
1141         ath5k_hw_set_rx_filter(ah, 0);  /* clear recv filter */
1142         ath5k_hw_stop_rx_pcu(ah);       /* disable PCU */
1143
1144         ath5k_debug_printrxbuffs(sc, ah);
1145 }
1146
1147 static unsigned int
1148 ath5k_rx_decrypted(struct ath5k_softc *sc, struct sk_buff *skb,
1149                    struct ath5k_rx_status *rs)
1150 {
1151         struct ath5k_hw *ah = sc->ah;
1152         struct ath_common *common = ath5k_hw_common(ah);
1153         struct ieee80211_hdr *hdr = (void *)skb->data;
1154         unsigned int keyix, hlen;
1155
1156         if (!(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1157                         rs->rs_keyix != AR5K_RXKEYIX_INVALID)
1158                 return RX_FLAG_DECRYPTED;
1159
1160         /* Apparently when a default key is used to decrypt the packet
1161            the hw does not set the index used to decrypt.  In such cases
1162            get the index from the packet. */
1163         hlen = ieee80211_hdrlen(hdr->frame_control);
1164         if (ieee80211_has_protected(hdr->frame_control) &&
1165             !(rs->rs_status & AR5K_RXERR_DECRYPT) &&
1166             skb->len >= hlen + 4) {
1167                 keyix = skb->data[hlen + 3] >> 6;
1168
1169                 if (test_bit(keyix, common->keymap))
1170                         return RX_FLAG_DECRYPTED;
1171         }
1172
1173         return 0;
1174 }
1175
1176
1177 static void
1178 ath5k_check_ibss_tsf(struct ath5k_softc *sc, struct sk_buff *skb,
1179                      struct ieee80211_rx_status *rxs)
1180 {
1181         struct ath_common *common = ath5k_hw_common(sc->ah);
1182         u64 tsf, bc_tstamp;
1183         u32 hw_tu;
1184         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1185
1186         if (ieee80211_is_beacon(mgmt->frame_control) &&
1187             le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS &&
1188             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) == 0) {
1189                 /*
1190                  * Received an IBSS beacon with the same BSSID. Hardware *must*
1191                  * have updated the local TSF. We have to work around various
1192                  * hardware bugs, though...
1193                  */
1194                 tsf = ath5k_hw_get_tsf64(sc->ah);
1195                 bc_tstamp = le64_to_cpu(mgmt->u.beacon.timestamp);
1196                 hw_tu = TSF_TO_TU(tsf);
1197
1198                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1199                         "beacon %llx mactime %llx (diff %lld) tsf now %llx\n",
1200                         (unsigned long long)bc_tstamp,
1201                         (unsigned long long)rxs->mactime,
1202                         (unsigned long long)(rxs->mactime - bc_tstamp),
1203                         (unsigned long long)tsf);
1204
1205                 /*
1206                  * Sometimes the HW will give us a wrong tstamp in the rx
1207                  * status, causing the timestamp extension to go wrong.
1208                  * (This seems to happen especially with beacon frames bigger
1209                  * than 78 byte (incl. FCS))
1210                  * But we know that the receive timestamp must be later than the
1211                  * timestamp of the beacon since HW must have synced to that.
1212                  *
1213                  * NOTE: here we assume mactime to be after the frame was
1214                  * received, not like mac80211 which defines it at the start.
1215                  */
1216                 if (bc_tstamp > rxs->mactime) {
1217                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1218                                 "fixing mactime from %llx to %llx\n",
1219                                 (unsigned long long)rxs->mactime,
1220                                 (unsigned long long)tsf);
1221                         rxs->mactime = tsf;
1222                 }
1223
1224                 /*
1225                  * Local TSF might have moved higher than our beacon timers,
1226                  * in that case we have to update them to continue sending
1227                  * beacons. This also takes care of synchronizing beacon sending
1228                  * times with other stations.
1229                  */
1230                 if (hw_tu >= sc->nexttbtt)
1231                         ath5k_beacon_update_timers(sc, bc_tstamp);
1232
1233                 /* Check if the beacon timers are still correct, because a TSF
1234                  * update might have created a window between them - for a
1235                  * longer description see the comment of this function: */
1236                 if (!ath5k_hw_check_beacon_timers(sc->ah, sc->bintval)) {
1237                         ath5k_beacon_update_timers(sc, bc_tstamp);
1238                         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
1239                                 "fixed beacon timers after beacon receive\n");
1240                 }
1241         }
1242 }
1243
1244 static void
1245 ath5k_update_beacon_rssi(struct ath5k_softc *sc, struct sk_buff *skb, int rssi)
1246 {
1247         struct ieee80211_mgmt *mgmt = (struct ieee80211_mgmt *)skb->data;
1248         struct ath5k_hw *ah = sc->ah;
1249         struct ath_common *common = ath5k_hw_common(ah);
1250
1251         /* only beacons from our BSSID */
1252         if (!ieee80211_is_beacon(mgmt->frame_control) ||
1253             memcmp(mgmt->bssid, common->curbssid, ETH_ALEN) != 0)
1254                 return;
1255
1256         ewma_add(&ah->ah_beacon_rssi_avg, rssi);
1257
1258         /* in IBSS mode we should keep RSSI statistics per neighbour */
1259         /* le16_to_cpu(mgmt->u.beacon.capab_info) & WLAN_CAPABILITY_IBSS */
1260 }
1261
1262 /*
1263  * Compute padding position. skb must contain an IEEE 802.11 frame
1264  */
1265 static int ath5k_common_padpos(struct sk_buff *skb)
1266 {
1267         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1268         __le16 frame_control = hdr->frame_control;
1269         int padpos = 24;
1270
1271         if (ieee80211_has_a4(frame_control)) {
1272                 padpos += ETH_ALEN;
1273         }
1274         if (ieee80211_is_data_qos(frame_control)) {
1275                 padpos += IEEE80211_QOS_CTL_LEN;
1276         }
1277
1278         return padpos;
1279 }
1280
1281 /*
1282  * This function expects an 802.11 frame and returns the number of
1283  * bytes added, or -1 if we don't have enough header room.
1284  */
1285 static int ath5k_add_padding(struct sk_buff *skb)
1286 {
1287         int padpos = ath5k_common_padpos(skb);
1288         int padsize = padpos & 3;
1289
1290         if (padsize && skb->len>padpos) {
1291
1292                 if (skb_headroom(skb) < padsize)
1293                         return -1;
1294
1295                 skb_push(skb, padsize);
1296                 memmove(skb->data, skb->data+padsize, padpos);
1297                 return padsize;
1298         }
1299
1300         return 0;
1301 }
1302
1303 /*
1304  * The MAC header is padded to have 32-bit boundary if the
1305  * packet payload is non-zero. The general calculation for
1306  * padsize would take into account odd header lengths:
1307  * padsize = 4 - (hdrlen & 3); however, since only
1308  * even-length headers are used, padding can only be 0 or 2
1309  * bytes and we can optimize this a bit.  We must not try to
1310  * remove padding from short control frames that do not have a
1311  * payload.
1312  *
1313  * This function expects an 802.11 frame and returns the number of
1314  * bytes removed.
1315  */
1316 static int ath5k_remove_padding(struct sk_buff *skb)
1317 {
1318         int padpos = ath5k_common_padpos(skb);
1319         int padsize = padpos & 3;
1320
1321         if (padsize && skb->len>=padpos+padsize) {
1322                 memmove(skb->data + padsize, skb->data, padpos);
1323                 skb_pull(skb, padsize);
1324                 return padsize;
1325         }
1326
1327         return 0;
1328 }
1329
1330 static void
1331 ath5k_receive_frame(struct ath5k_softc *sc, struct sk_buff *skb,
1332                     struct ath5k_rx_status *rs)
1333 {
1334         struct ieee80211_rx_status *rxs;
1335
1336         ath5k_remove_padding(skb);
1337
1338         rxs = IEEE80211_SKB_RXCB(skb);
1339
1340         rxs->flag = 0;
1341         if (unlikely(rs->rs_status & AR5K_RXERR_MIC))
1342                 rxs->flag |= RX_FLAG_MMIC_ERROR;
1343
1344         /*
1345          * always extend the mac timestamp, since this information is
1346          * also needed for proper IBSS merging.
1347          *
1348          * XXX: it might be too late to do it here, since rs_tstamp is
1349          * 15bit only. that means TSF extension has to be done within
1350          * 32768usec (about 32ms). it might be necessary to move this to
1351          * the interrupt handler, like it is done in madwifi.
1352          *
1353          * Unfortunately we don't know when the hardware takes the rx
1354          * timestamp (beginning of phy frame, data frame, end of rx?).
1355          * The only thing we know is that it is hardware specific...
1356          * On AR5213 it seems the rx timestamp is at the end of the
1357          * frame, but i'm not sure.
1358          *
1359          * NOTE: mac80211 defines mactime at the beginning of the first
1360          * data symbol. Since we don't have any time references it's
1361          * impossible to comply to that. This affects IBSS merge only
1362          * right now, so it's not too bad...
1363          */
1364         rxs->mactime = ath5k_extend_tsf(sc->ah, rs->rs_tstamp);
1365         rxs->flag |= RX_FLAG_MACTIME_MPDU;
1366
1367         rxs->freq = sc->curchan->center_freq;
1368         rxs->band = sc->curchan->band;
1369
1370         rxs->signal = sc->ah->ah_noise_floor + rs->rs_rssi;
1371
1372         rxs->antenna = rs->rs_antenna;
1373
1374         if (rs->rs_antenna > 0 && rs->rs_antenna < 5)
1375                 sc->stats.antenna_rx[rs->rs_antenna]++;
1376         else
1377                 sc->stats.antenna_rx[0]++; /* invalid */
1378
1379         rxs->rate_idx = ath5k_hw_to_driver_rix(sc, rs->rs_rate);
1380         rxs->flag |= ath5k_rx_decrypted(sc, skb, rs);
1381
1382         if (rxs->rate_idx >= 0 && rs->rs_rate ==
1383             sc->sbands[sc->curchan->band].bitrates[rxs->rate_idx].hw_value_short)
1384                 rxs->flag |= RX_FLAG_SHORTPRE;
1385
1386         trace_ath5k_rx(sc, skb);
1387
1388         ath5k_update_beacon_rssi(sc, skb, rs->rs_rssi);
1389
1390         /* check beacons in IBSS mode */
1391         if (sc->opmode == NL80211_IFTYPE_ADHOC)
1392                 ath5k_check_ibss_tsf(sc, skb, rxs);
1393
1394         ieee80211_rx(sc->hw, skb);
1395 }
1396
1397 /** ath5k_frame_receive_ok() - Do we want to receive this frame or not?
1398  *
1399  * Check if we want to further process this frame or not. Also update
1400  * statistics. Return true if we want this frame, false if not.
1401  */
1402 static bool
1403 ath5k_receive_frame_ok(struct ath5k_softc *sc, struct ath5k_rx_status *rs)
1404 {
1405         sc->stats.rx_all_count++;
1406         sc->stats.rx_bytes_count += rs->rs_datalen;
1407
1408         if (unlikely(rs->rs_status)) {
1409                 if (rs->rs_status & AR5K_RXERR_CRC)
1410                         sc->stats.rxerr_crc++;
1411                 if (rs->rs_status & AR5K_RXERR_FIFO)
1412                         sc->stats.rxerr_fifo++;
1413                 if (rs->rs_status & AR5K_RXERR_PHY) {
1414                         sc->stats.rxerr_phy++;
1415                         if (rs->rs_phyerr > 0 && rs->rs_phyerr < 32)
1416                                 sc->stats.rxerr_phy_code[rs->rs_phyerr]++;
1417                         return false;
1418                 }
1419                 if (rs->rs_status & AR5K_RXERR_DECRYPT) {
1420                         /*
1421                          * Decrypt error.  If the error occurred
1422                          * because there was no hardware key, then
1423                          * let the frame through so the upper layers
1424                          * can process it.  This is necessary for 5210
1425                          * parts which have no way to setup a ``clear''
1426                          * key cache entry.
1427                          *
1428                          * XXX do key cache faulting
1429                          */
1430                         sc->stats.rxerr_decrypt++;
1431                         if (rs->rs_keyix == AR5K_RXKEYIX_INVALID &&
1432                             !(rs->rs_status & AR5K_RXERR_CRC))
1433                                 return true;
1434                 }
1435                 if (rs->rs_status & AR5K_RXERR_MIC) {
1436                         sc->stats.rxerr_mic++;
1437                         return true;
1438                 }
1439
1440                 /* reject any frames with non-crypto errors */
1441                 if (rs->rs_status & ~(AR5K_RXERR_DECRYPT))
1442                         return false;
1443         }
1444
1445         if (unlikely(rs->rs_more)) {
1446                 sc->stats.rxerr_jumbo++;
1447                 return false;
1448         }
1449         return true;
1450 }
1451
1452 static void
1453 ath5k_set_current_imask(struct ath5k_softc *sc)
1454 {
1455         enum ath5k_int imask = sc->imask;
1456         unsigned long flags;
1457
1458         spin_lock_irqsave(&sc->irqlock, flags);
1459         if (sc->rx_pending)
1460                 imask &= ~AR5K_INT_RX_ALL;
1461         if (sc->tx_pending)
1462                 imask &= ~AR5K_INT_TX_ALL;
1463         ath5k_hw_set_imr(sc->ah, imask);
1464         spin_unlock_irqrestore(&sc->irqlock, flags);
1465 }
1466
1467 static void
1468 ath5k_tasklet_rx(unsigned long data)
1469 {
1470         struct ath5k_rx_status rs = {};
1471         struct sk_buff *skb, *next_skb;
1472         dma_addr_t next_skb_addr;
1473         struct ath5k_softc *sc = (void *)data;
1474         struct ath5k_hw *ah = sc->ah;
1475         struct ath_common *common = ath5k_hw_common(ah);
1476         struct ath5k_buf *bf;
1477         struct ath5k_desc *ds;
1478         int ret;
1479
1480         spin_lock(&sc->rxbuflock);
1481         if (list_empty(&sc->rxbuf)) {
1482                 ATH5K_WARN(sc, "empty rx buf pool\n");
1483                 goto unlock;
1484         }
1485         do {
1486                 bf = list_first_entry(&sc->rxbuf, struct ath5k_buf, list);
1487                 BUG_ON(bf->skb == NULL);
1488                 skb = bf->skb;
1489                 ds = bf->desc;
1490
1491                 /* bail if HW is still using self-linked descriptor */
1492                 if (ath5k_hw_get_rxdp(sc->ah) == bf->daddr)
1493                         break;
1494
1495                 ret = sc->ah->ah_proc_rx_desc(sc->ah, ds, &rs);
1496                 if (unlikely(ret == -EINPROGRESS))
1497                         break;
1498                 else if (unlikely(ret)) {
1499                         ATH5K_ERR(sc, "error in processing rx descriptor\n");
1500                         sc->stats.rxerr_proc++;
1501                         break;
1502                 }
1503
1504                 if (ath5k_receive_frame_ok(sc, &rs)) {
1505                         next_skb = ath5k_rx_skb_alloc(sc, &next_skb_addr);
1506
1507                         /*
1508                          * If we can't replace bf->skb with a new skb under
1509                          * memory pressure, just skip this packet
1510                          */
1511                         if (!next_skb)
1512                                 goto next;
1513
1514                         dma_unmap_single(sc->dev, bf->skbaddr,
1515                                          common->rx_bufsize,
1516                                          DMA_FROM_DEVICE);
1517
1518                         skb_put(skb, rs.rs_datalen);
1519
1520                         ath5k_receive_frame(sc, skb, &rs);
1521
1522                         bf->skb = next_skb;
1523                         bf->skbaddr = next_skb_addr;
1524                 }
1525 next:
1526                 list_move_tail(&bf->list, &sc->rxbuf);
1527         } while (ath5k_rxbuf_setup(sc, bf) == 0);
1528 unlock:
1529         spin_unlock(&sc->rxbuflock);
1530         sc->rx_pending = false;
1531         ath5k_set_current_imask(sc);
1532 }
1533
1534
1535 /*************\
1536 * TX Handling *
1537 \*************/
1538
1539 void
1540 ath5k_tx_queue(struct ieee80211_hw *hw, struct sk_buff *skb,
1541                struct ath5k_txq *txq)
1542 {
1543         struct ath5k_softc *sc = hw->priv;
1544         struct ath5k_buf *bf;
1545         unsigned long flags;
1546         int padsize;
1547
1548         trace_ath5k_tx(sc, skb, txq);
1549
1550         /*
1551          * The hardware expects the header padded to 4 byte boundaries.
1552          * If this is not the case, we add the padding after the header.
1553          */
1554         padsize = ath5k_add_padding(skb);
1555         if (padsize < 0) {
1556                 ATH5K_ERR(sc, "tx hdrlen not %%4: not enough"
1557                           " headroom to pad");
1558                 goto drop_packet;
1559         }
1560
1561         if (txq->txq_len >= txq->txq_max)
1562                 ieee80211_stop_queue(hw, txq->qnum);
1563
1564         spin_lock_irqsave(&sc->txbuflock, flags);
1565         if (list_empty(&sc->txbuf)) {
1566                 ATH5K_ERR(sc, "no further txbuf available, dropping packet\n");
1567                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1568                 ieee80211_stop_queues(hw);
1569                 goto drop_packet;
1570         }
1571         bf = list_first_entry(&sc->txbuf, struct ath5k_buf, list);
1572         list_del(&bf->list);
1573         sc->txbuf_len--;
1574         if (list_empty(&sc->txbuf))
1575                 ieee80211_stop_queues(hw);
1576         spin_unlock_irqrestore(&sc->txbuflock, flags);
1577
1578         bf->skb = skb;
1579
1580         if (ath5k_txbuf_setup(sc, bf, txq, padsize)) {
1581                 bf->skb = NULL;
1582                 spin_lock_irqsave(&sc->txbuflock, flags);
1583                 list_add_tail(&bf->list, &sc->txbuf);
1584                 sc->txbuf_len++;
1585                 spin_unlock_irqrestore(&sc->txbuflock, flags);
1586                 goto drop_packet;
1587         }
1588         return;
1589
1590 drop_packet:
1591         dev_kfree_skb_any(skb);
1592 }
1593
1594 static void
1595 ath5k_tx_frame_completed(struct ath5k_softc *sc, struct sk_buff *skb,
1596                          struct ath5k_txq *txq, struct ath5k_tx_status *ts)
1597 {
1598         struct ieee80211_tx_info *info;
1599         u8 tries[3];
1600         int i;
1601
1602         sc->stats.tx_all_count++;
1603         sc->stats.tx_bytes_count += skb->len;
1604         info = IEEE80211_SKB_CB(skb);
1605
1606         tries[0] = info->status.rates[0].count;
1607         tries[1] = info->status.rates[1].count;
1608         tries[2] = info->status.rates[2].count;
1609
1610         ieee80211_tx_info_clear_status(info);
1611
1612         for (i = 0; i < ts->ts_final_idx; i++) {
1613                 struct ieee80211_tx_rate *r =
1614                         &info->status.rates[i];
1615
1616                 r->count = tries[i];
1617         }
1618
1619         info->status.rates[ts->ts_final_idx].count = ts->ts_final_retry;
1620         info->status.rates[ts->ts_final_idx + 1].idx = -1;
1621
1622         if (unlikely(ts->ts_status)) {
1623                 sc->stats.ack_fail++;
1624                 if (ts->ts_status & AR5K_TXERR_FILT) {
1625                         info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1626                         sc->stats.txerr_filt++;
1627                 }
1628                 if (ts->ts_status & AR5K_TXERR_XRETRY)
1629                         sc->stats.txerr_retry++;
1630                 if (ts->ts_status & AR5K_TXERR_FIFO)
1631                         sc->stats.txerr_fifo++;
1632         } else {
1633                 info->flags |= IEEE80211_TX_STAT_ACK;
1634                 info->status.ack_signal = ts->ts_rssi;
1635
1636                 /* count the successful attempt as well */
1637                 info->status.rates[ts->ts_final_idx].count++;
1638         }
1639
1640         /*
1641         * Remove MAC header padding before giving the frame
1642         * back to mac80211.
1643         */
1644         ath5k_remove_padding(skb);
1645
1646         if (ts->ts_antenna > 0 && ts->ts_antenna < 5)
1647                 sc->stats.antenna_tx[ts->ts_antenna]++;
1648         else
1649                 sc->stats.antenna_tx[0]++; /* invalid */
1650
1651         trace_ath5k_tx_complete(sc, skb, txq, ts);
1652         ieee80211_tx_status(sc->hw, skb);
1653 }
1654
1655 static void
1656 ath5k_tx_processq(struct ath5k_softc *sc, struct ath5k_txq *txq)
1657 {
1658         struct ath5k_tx_status ts = {};
1659         struct ath5k_buf *bf, *bf0;
1660         struct ath5k_desc *ds;
1661         struct sk_buff *skb;
1662         int ret;
1663
1664         spin_lock(&txq->lock);
1665         list_for_each_entry_safe(bf, bf0, &txq->q, list) {
1666
1667                 txq->txq_poll_mark = false;
1668
1669                 /* skb might already have been processed last time. */
1670                 if (bf->skb != NULL) {
1671                         ds = bf->desc;
1672
1673                         ret = sc->ah->ah_proc_tx_desc(sc->ah, ds, &ts);
1674                         if (unlikely(ret == -EINPROGRESS))
1675                                 break;
1676                         else if (unlikely(ret)) {
1677                                 ATH5K_ERR(sc,
1678                                         "error %d while processing "
1679                                         "queue %u\n", ret, txq->qnum);
1680                                 break;
1681                         }
1682
1683                         skb = bf->skb;
1684                         bf->skb = NULL;
1685
1686                         dma_unmap_single(sc->dev, bf->skbaddr, skb->len,
1687                                         DMA_TO_DEVICE);
1688                         ath5k_tx_frame_completed(sc, skb, txq, &ts);
1689                 }
1690
1691                 /*
1692                  * It's possible that the hardware can say the buffer is
1693                  * completed when it hasn't yet loaded the ds_link from
1694                  * host memory and moved on.
1695                  * Always keep the last descriptor to avoid HW races...
1696                  */
1697                 if (ath5k_hw_get_txdp(sc->ah, txq->qnum) != bf->daddr) {
1698                         spin_lock(&sc->txbuflock);
1699                         list_move_tail(&bf->list, &sc->txbuf);
1700                         sc->txbuf_len++;
1701                         txq->txq_len--;
1702                         spin_unlock(&sc->txbuflock);
1703                 }
1704         }
1705         spin_unlock(&txq->lock);
1706         if (txq->txq_len < ATH5K_TXQ_LEN_LOW && txq->qnum < 4)
1707                 ieee80211_wake_queue(sc->hw, txq->qnum);
1708 }
1709
1710 static void
1711 ath5k_tasklet_tx(unsigned long data)
1712 {
1713         int i;
1714         struct ath5k_softc *sc = (void *)data;
1715
1716         for (i=0; i < AR5K_NUM_TX_QUEUES; i++)
1717                 if (sc->txqs[i].setup && (sc->ah->ah_txq_isr & BIT(i)))
1718                         ath5k_tx_processq(sc, &sc->txqs[i]);
1719
1720         sc->tx_pending = false;
1721         ath5k_set_current_imask(sc);
1722 }
1723
1724
1725 /*****************\
1726 * Beacon handling *
1727 \*****************/
1728
1729 /*
1730  * Setup the beacon frame for transmit.
1731  */
1732 static int
1733 ath5k_beacon_setup(struct ath5k_softc *sc, struct ath5k_buf *bf)
1734 {
1735         struct sk_buff *skb = bf->skb;
1736         struct  ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1737         struct ath5k_hw *ah = sc->ah;
1738         struct ath5k_desc *ds;
1739         int ret = 0;
1740         u8 antenna;
1741         u32 flags;
1742         const int padsize = 0;
1743
1744         bf->skbaddr = dma_map_single(sc->dev, skb->data, skb->len,
1745                         DMA_TO_DEVICE);
1746         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "skb %p [data %p len %u] "
1747                         "skbaddr %llx\n", skb, skb->data, skb->len,
1748                         (unsigned long long)bf->skbaddr);
1749
1750         if (dma_mapping_error(sc->dev, bf->skbaddr)) {
1751                 ATH5K_ERR(sc, "beacon DMA mapping failed\n");
1752                 return -EIO;
1753         }
1754
1755         ds = bf->desc;
1756         antenna = ah->ah_tx_ant;
1757
1758         flags = AR5K_TXDESC_NOACK;
1759         if (sc->opmode == NL80211_IFTYPE_ADHOC && ath5k_hw_hasveol(ah)) {
1760                 ds->ds_link = bf->daddr;        /* self-linked */
1761                 flags |= AR5K_TXDESC_VEOL;
1762         } else
1763                 ds->ds_link = 0;
1764
1765         /*
1766          * If we use multiple antennas on AP and use
1767          * the Sectored AP scenario, switch antenna every
1768          * 4 beacons to make sure everybody hears our AP.
1769          * When a client tries to associate, hw will keep
1770          * track of the tx antenna to be used for this client
1771          * automaticaly, based on ACKed packets.
1772          *
1773          * Note: AP still listens and transmits RTS on the
1774          * default antenna which is supposed to be an omni.
1775          *
1776          * Note2: On sectored scenarios it's possible to have
1777          * multiple antennas (1 omni -- the default -- and 14
1778          * sectors), so if we choose to actually support this
1779          * mode, we need to allow the user to set how many antennas
1780          * we have and tweak the code below to send beacons
1781          * on all of them.
1782          */
1783         if (ah->ah_ant_mode == AR5K_ANTMODE_SECTOR_AP)
1784                 antenna = sc->bsent & 4 ? 2 : 1;
1785
1786
1787         /* FIXME: If we are in g mode and rate is a CCK rate
1788          * subtract ah->ah_txpower.txp_cck_ofdm_pwr_delta
1789          * from tx power (value is in dB units already) */
1790         ds->ds_data = bf->skbaddr;
1791         ret = ah->ah_setup_tx_desc(ah, ds, skb->len,
1792                         ieee80211_get_hdrlen_from_skb(skb), padsize,
1793                         AR5K_PKT_TYPE_BEACON, (sc->power_level * 2),
1794                         ieee80211_get_tx_rate(sc->hw, info)->hw_value,
1795                         1, AR5K_TXKEYIX_INVALID,
1796                         antenna, flags, 0, 0);
1797         if (ret)
1798                 goto err_unmap;
1799
1800         return 0;
1801 err_unmap:
1802         dma_unmap_single(sc->dev, bf->skbaddr, skb->len, DMA_TO_DEVICE);
1803         return ret;
1804 }
1805
1806 /*
1807  * Updates the beacon that is sent by ath5k_beacon_send.  For adhoc,
1808  * this is called only once at config_bss time, for AP we do it every
1809  * SWBA interrupt so that the TIM will reflect buffered frames.
1810  *
1811  * Called with the beacon lock.
1812  */
1813 int
1814 ath5k_beacon_update(struct ieee80211_hw *hw, struct ieee80211_vif *vif)
1815 {
1816         int ret;
1817         struct ath5k_softc *sc = hw->priv;
1818         struct ath5k_vif *avf = (void *)vif->drv_priv;
1819         struct sk_buff *skb;
1820
1821         if (WARN_ON(!vif)) {
1822                 ret = -EINVAL;
1823                 goto out;
1824         }
1825
1826         skb = ieee80211_beacon_get(hw, vif);
1827
1828         if (!skb) {
1829                 ret = -ENOMEM;
1830                 goto out;
1831         }
1832
1833         ath5k_txbuf_free_skb(sc, avf->bbuf);
1834         avf->bbuf->skb = skb;
1835         ret = ath5k_beacon_setup(sc, avf->bbuf);
1836         if (ret)
1837                 avf->bbuf->skb = NULL;
1838 out:
1839         return ret;
1840 }
1841
1842 /*
1843  * Transmit a beacon frame at SWBA.  Dynamic updates to the
1844  * frame contents are done as needed and the slot time is
1845  * also adjusted based on current state.
1846  *
1847  * This is called from software irq context (beacontq tasklets)
1848  * or user context from ath5k_beacon_config.
1849  */
1850 static void
1851 ath5k_beacon_send(struct ath5k_softc *sc)
1852 {
1853         struct ath5k_hw *ah = sc->ah;
1854         struct ieee80211_vif *vif;
1855         struct ath5k_vif *avf;
1856         struct ath5k_buf *bf;
1857         struct sk_buff *skb;
1858
1859         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "in beacon_send\n");
1860
1861         /*
1862          * Check if the previous beacon has gone out.  If
1863          * not, don't don't try to post another: skip this
1864          * period and wait for the next.  Missed beacons
1865          * indicate a problem and should not occur.  If we
1866          * miss too many consecutive beacons reset the device.
1867          */
1868         if (unlikely(ath5k_hw_num_tx_pending(ah, sc->bhalq) != 0)) {
1869                 sc->bmisscount++;
1870                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1871                         "missed %u consecutive beacons\n", sc->bmisscount);
1872                 if (sc->bmisscount > 10) {      /* NB: 10 is a guess */
1873                         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1874                                 "stuck beacon time (%u missed)\n",
1875                                 sc->bmisscount);
1876                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
1877                                   "stuck beacon, resetting\n");
1878                         ieee80211_queue_work(sc->hw, &sc->reset_work);
1879                 }
1880                 return;
1881         }
1882         if (unlikely(sc->bmisscount != 0)) {
1883                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1884                         "resume beacon xmit after %u misses\n",
1885                         sc->bmisscount);
1886                 sc->bmisscount = 0;
1887         }
1888
1889         if ((sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) ||
1890                         sc->opmode == NL80211_IFTYPE_MESH_POINT) {
1891                 u64 tsf = ath5k_hw_get_tsf64(ah);
1892                 u32 tsftu = TSF_TO_TU(tsf);
1893                 int slot = ((tsftu % sc->bintval) * ATH_BCBUF) / sc->bintval;
1894                 vif = sc->bslot[(slot + 1) % ATH_BCBUF];
1895                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
1896                         "tsf %llx tsftu %x intval %u slot %u vif %p\n",
1897                         (unsigned long long)tsf, tsftu, sc->bintval, slot, vif);
1898         } else /* only one interface */
1899                 vif = sc->bslot[0];
1900
1901         if (!vif)
1902                 return;
1903
1904         avf = (void *)vif->drv_priv;
1905         bf = avf->bbuf;
1906         if (unlikely(bf->skb == NULL || sc->opmode == NL80211_IFTYPE_STATION ||
1907                         sc->opmode == NL80211_IFTYPE_MONITOR)) {
1908                 ATH5K_WARN(sc, "bf=%p bf_skb=%p\n", bf, bf ? bf->skb : NULL);
1909                 return;
1910         }
1911
1912         /*
1913          * Stop any current dma and put the new frame on the queue.
1914          * This should never fail since we check above that no frames
1915          * are still pending on the queue.
1916          */
1917         if (unlikely(ath5k_hw_stop_beacon_queue(ah, sc->bhalq))) {
1918                 ATH5K_WARN(sc, "beacon queue %u didn't start/stop ?\n", sc->bhalq);
1919                 /* NB: hw still stops DMA, so proceed */
1920         }
1921
1922         /* refresh the beacon for AP or MESH mode */
1923         if (sc->opmode == NL80211_IFTYPE_AP ||
1924                         sc->opmode == NL80211_IFTYPE_MESH_POINT)
1925                 ath5k_beacon_update(sc->hw, vif);
1926
1927         trace_ath5k_tx(sc, bf->skb, &sc->txqs[sc->bhalq]);
1928
1929         ath5k_hw_set_txdp(ah, sc->bhalq, bf->daddr);
1930         ath5k_hw_start_tx_dma(ah, sc->bhalq);
1931         ATH5K_DBG(sc, ATH5K_DEBUG_BEACON, "TXDP[%u] = %llx (%p)\n",
1932                 sc->bhalq, (unsigned long long)bf->daddr, bf->desc);
1933
1934         skb = ieee80211_get_buffered_bc(sc->hw, vif);
1935         while (skb) {
1936                 ath5k_tx_queue(sc->hw, skb, sc->cabq);
1937                 skb = ieee80211_get_buffered_bc(sc->hw, vif);
1938         }
1939
1940         sc->bsent++;
1941 }
1942
1943 /**
1944  * ath5k_beacon_update_timers - update beacon timers
1945  *
1946  * @sc: struct ath5k_softc pointer we are operating on
1947  * @bc_tsf: the timestamp of the beacon. 0 to reset the TSF. -1 to perform a
1948  *          beacon timer update based on the current HW TSF.
1949  *
1950  * Calculate the next target beacon transmit time (TBTT) based on the timestamp
1951  * of a received beacon or the current local hardware TSF and write it to the
1952  * beacon timer registers.
1953  *
1954  * This is called in a variety of situations, e.g. when a beacon is received,
1955  * when a TSF update has been detected, but also when an new IBSS is created or
1956  * when we otherwise know we have to update the timers, but we keep it in this
1957  * function to have it all together in one place.
1958  */
1959 void
1960 ath5k_beacon_update_timers(struct ath5k_softc *sc, u64 bc_tsf)
1961 {
1962         struct ath5k_hw *ah = sc->ah;
1963         u32 nexttbtt, intval, hw_tu, bc_tu;
1964         u64 hw_tsf;
1965
1966         intval = sc->bintval & AR5K_BEACON_PERIOD;
1967         if (sc->opmode == NL80211_IFTYPE_AP && sc->num_ap_vifs > 1) {
1968                 intval /= ATH_BCBUF;    /* staggered multi-bss beacons */
1969                 if (intval < 15)
1970                         ATH5K_WARN(sc, "intval %u is too low, min 15\n",
1971                                    intval);
1972         }
1973         if (WARN_ON(!intval))
1974                 return;
1975
1976         /* beacon TSF converted to TU */
1977         bc_tu = TSF_TO_TU(bc_tsf);
1978
1979         /* current TSF converted to TU */
1980         hw_tsf = ath5k_hw_get_tsf64(ah);
1981         hw_tu = TSF_TO_TU(hw_tsf);
1982
1983 #define FUDGE AR5K_TUNE_SW_BEACON_RESP + 3
1984         /* We use FUDGE to make sure the next TBTT is ahead of the current TU.
1985          * Since we later subtract AR5K_TUNE_SW_BEACON_RESP (10) in the timer
1986          * configuration we need to make sure it is bigger than that. */
1987
1988         if (bc_tsf == -1) {
1989                 /*
1990                  * no beacons received, called internally.
1991                  * just need to refresh timers based on HW TSF.
1992                  */
1993                 nexttbtt = roundup(hw_tu + FUDGE, intval);
1994         } else if (bc_tsf == 0) {
1995                 /*
1996                  * no beacon received, probably called by ath5k_reset_tsf().
1997                  * reset TSF to start with 0.
1998                  */
1999                 nexttbtt = intval;
2000                 intval |= AR5K_BEACON_RESET_TSF;
2001         } else if (bc_tsf > hw_tsf) {
2002                 /*
2003                  * beacon received, SW merge happened but HW TSF not yet updated.
2004                  * not possible to reconfigure timers yet, but next time we
2005                  * receive a beacon with the same BSSID, the hardware will
2006                  * automatically update the TSF and then we need to reconfigure
2007                  * the timers.
2008                  */
2009                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2010                         "need to wait for HW TSF sync\n");
2011                 return;
2012         } else {
2013                 /*
2014                  * most important case for beacon synchronization between STA.
2015                  *
2016                  * beacon received and HW TSF has been already updated by HW.
2017                  * update next TBTT based on the TSF of the beacon, but make
2018                  * sure it is ahead of our local TSF timer.
2019                  */
2020                 nexttbtt = bc_tu + roundup(hw_tu + FUDGE - bc_tu, intval);
2021         }
2022 #undef FUDGE
2023
2024         sc->nexttbtt = nexttbtt;
2025
2026         intval |= AR5K_BEACON_ENA;
2027         ath5k_hw_init_beacon(ah, nexttbtt, intval);
2028
2029         /*
2030          * debugging output last in order to preserve the time critical aspect
2031          * of this function
2032          */
2033         if (bc_tsf == -1)
2034                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2035                         "reconfigured timers based on HW TSF\n");
2036         else if (bc_tsf == 0)
2037                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2038                         "reset HW TSF and timers\n");
2039         else
2040                 ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2041                         "updated timers based on beacon TSF\n");
2042
2043         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON,
2044                           "bc_tsf %llx hw_tsf %llx bc_tu %u hw_tu %u nexttbtt %u\n",
2045                           (unsigned long long) bc_tsf,
2046                           (unsigned long long) hw_tsf, bc_tu, hw_tu, nexttbtt);
2047         ATH5K_DBG_UNLIMIT(sc, ATH5K_DEBUG_BEACON, "intval %u %s %s\n",
2048                 intval & AR5K_BEACON_PERIOD,
2049                 intval & AR5K_BEACON_ENA ? "AR5K_BEACON_ENA" : "",
2050                 intval & AR5K_BEACON_RESET_TSF ? "AR5K_BEACON_RESET_TSF" : "");
2051 }
2052
2053 /**
2054  * ath5k_beacon_config - Configure the beacon queues and interrupts
2055  *
2056  * @sc: struct ath5k_softc pointer we are operating on
2057  *
2058  * In IBSS mode we use a self-linked tx descriptor if possible. We enable SWBA
2059  * interrupts to detect TSF updates only.
2060  */
2061 void
2062 ath5k_beacon_config(struct ath5k_softc *sc)
2063 {
2064         struct ath5k_hw *ah = sc->ah;
2065         unsigned long flags;
2066
2067         spin_lock_irqsave(&sc->block, flags);
2068         sc->bmisscount = 0;
2069         sc->imask &= ~(AR5K_INT_BMISS | AR5K_INT_SWBA);
2070
2071         if (sc->enable_beacon) {
2072                 /*
2073                  * In IBSS mode we use a self-linked tx descriptor and let the
2074                  * hardware send the beacons automatically. We have to load it
2075                  * only once here.
2076                  * We use the SWBA interrupt only to keep track of the beacon
2077                  * timers in order to detect automatic TSF updates.
2078                  */
2079                 ath5k_beaconq_config(sc);
2080
2081                 sc->imask |= AR5K_INT_SWBA;
2082
2083                 if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2084                         if (ath5k_hw_hasveol(ah))
2085                                 ath5k_beacon_send(sc);
2086                 } else
2087                         ath5k_beacon_update_timers(sc, -1);
2088         } else {
2089                 ath5k_hw_stop_beacon_queue(sc->ah, sc->bhalq);
2090         }
2091
2092         ath5k_hw_set_imr(ah, sc->imask);
2093         mmiowb();
2094         spin_unlock_irqrestore(&sc->block, flags);
2095 }
2096
2097 static void ath5k_tasklet_beacon(unsigned long data)
2098 {
2099         struct ath5k_softc *sc = (struct ath5k_softc *) data;
2100
2101         /*
2102          * Software beacon alert--time to send a beacon.
2103          *
2104          * In IBSS mode we use this interrupt just to
2105          * keep track of the next TBTT (target beacon
2106          * transmission time) in order to detect wether
2107          * automatic TSF updates happened.
2108          */
2109         if (sc->opmode == NL80211_IFTYPE_ADHOC) {
2110                 /* XXX: only if VEOL suppported */
2111                 u64 tsf = ath5k_hw_get_tsf64(sc->ah);
2112                 sc->nexttbtt += sc->bintval;
2113                 ATH5K_DBG(sc, ATH5K_DEBUG_BEACON,
2114                                 "SWBA nexttbtt: %x hw_tu: %x "
2115                                 "TSF: %llx\n",
2116                                 sc->nexttbtt,
2117                                 TSF_TO_TU(tsf),
2118                                 (unsigned long long) tsf);
2119         } else {
2120                 spin_lock(&sc->block);
2121                 ath5k_beacon_send(sc);
2122                 spin_unlock(&sc->block);
2123         }
2124 }
2125
2126
2127 /********************\
2128 * Interrupt handling *
2129 \********************/
2130
2131 static void
2132 ath5k_intr_calibration_poll(struct ath5k_hw *ah)
2133 {
2134         if (time_is_before_eq_jiffies(ah->ah_cal_next_ani) &&
2135             !(ah->ah_cal_mask & AR5K_CALIBRATION_FULL)) {
2136                 /* run ANI only when full calibration is not active */
2137                 ah->ah_cal_next_ani = jiffies +
2138                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_ANI);
2139                 tasklet_schedule(&ah->ah_sc->ani_tasklet);
2140
2141         } else if (time_is_before_eq_jiffies(ah->ah_cal_next_full)) {
2142                 ah->ah_cal_next_full = jiffies +
2143                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_FULL);
2144                 tasklet_schedule(&ah->ah_sc->calib);
2145         }
2146         /* we could use SWI to generate enough interrupts to meet our
2147          * calibration interval requirements, if necessary:
2148          * AR5K_REG_ENABLE_BITS(ah, AR5K_CR, AR5K_CR_SWI); */
2149 }
2150
2151 static void
2152 ath5k_schedule_rx(struct ath5k_softc *sc)
2153 {
2154         sc->rx_pending = true;
2155         tasklet_schedule(&sc->rxtq);
2156 }
2157
2158 static void
2159 ath5k_schedule_tx(struct ath5k_softc *sc)
2160 {
2161         sc->tx_pending = true;
2162         tasklet_schedule(&sc->txtq);
2163 }
2164
2165 irqreturn_t
2166 ath5k_intr(int irq, void *dev_id)
2167 {
2168         struct ath5k_softc *sc = dev_id;
2169         struct ath5k_hw *ah = sc->ah;
2170         enum ath5k_int status;
2171         unsigned int counter = 1000;
2172
2173         if (unlikely(test_bit(ATH_STAT_INVALID, sc->status) ||
2174                 ((ath5k_get_bus_type(ah) != ATH_AHB) &&
2175                                 !ath5k_hw_is_intr_pending(ah))))
2176                 return IRQ_NONE;
2177
2178         do {
2179                 ath5k_hw_get_isr(ah, &status);          /* NB: clears IRQ too */
2180                 ATH5K_DBG(sc, ATH5K_DEBUG_INTR, "status 0x%x/0x%x\n",
2181                                 status, sc->imask);
2182                 if (unlikely(status & AR5K_INT_FATAL)) {
2183                         /*
2184                          * Fatal errors are unrecoverable.
2185                          * Typically these are caused by DMA errors.
2186                          */
2187                         ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2188                                   "fatal int, resetting\n");
2189                         ieee80211_queue_work(sc->hw, &sc->reset_work);
2190                 } else if (unlikely(status & AR5K_INT_RXORN)) {
2191                         /*
2192                          * Receive buffers are full. Either the bus is busy or
2193                          * the CPU is not fast enough to process all received
2194                          * frames.
2195                          * Older chipsets need a reset to come out of this
2196                          * condition, but we treat it as RX for newer chips.
2197                          * We don't know exactly which versions need a reset -
2198                          * this guess is copied from the HAL.
2199                          */
2200                         sc->stats.rxorn_intr++;
2201                         if (ah->ah_mac_srev < AR5K_SREV_AR5212) {
2202                                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2203                                           "rx overrun, resetting\n");
2204                                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2205                         }
2206                         else
2207                                 ath5k_schedule_rx(sc);
2208                 } else {
2209                         if (status & AR5K_INT_SWBA) {
2210                                 tasklet_hi_schedule(&sc->beacontq);
2211                         }
2212                         if (status & AR5K_INT_RXEOL) {
2213                                 /*
2214                                 * NB: the hardware should re-read the link when
2215                                 *     RXE bit is written, but it doesn't work at
2216                                 *     least on older hardware revs.
2217                                 */
2218                                 sc->stats.rxeol_intr++;
2219                         }
2220                         if (status & AR5K_INT_TXURN) {
2221                                 /* bump tx trigger level */
2222                                 ath5k_hw_update_tx_triglevel(ah, true);
2223                         }
2224                         if (status & (AR5K_INT_RXOK | AR5K_INT_RXERR))
2225                                 ath5k_schedule_rx(sc);
2226                         if (status & (AR5K_INT_TXOK | AR5K_INT_TXDESC
2227                                         | AR5K_INT_TXERR | AR5K_INT_TXEOL))
2228                                 ath5k_schedule_tx(sc);
2229                         if (status & AR5K_INT_BMISS) {
2230                                 /* TODO */
2231                         }
2232                         if (status & AR5K_INT_MIB) {
2233                                 sc->stats.mib_intr++;
2234                                 ath5k_hw_update_mib_counters(ah);
2235                                 ath5k_ani_mib_intr(ah);
2236                         }
2237                         if (status & AR5K_INT_GPIO)
2238                                 tasklet_schedule(&sc->rf_kill.toggleq);
2239
2240                 }
2241
2242                 if (ath5k_get_bus_type(ah) == ATH_AHB)
2243                         break;
2244
2245         } while (ath5k_hw_is_intr_pending(ah) && --counter > 0);
2246
2247         if (sc->rx_pending || sc->tx_pending)
2248                 ath5k_set_current_imask(sc);
2249
2250         if (unlikely(!counter))
2251                 ATH5K_WARN(sc, "too many interrupts, giving up for now\n");
2252
2253         ath5k_intr_calibration_poll(ah);
2254
2255         return IRQ_HANDLED;
2256 }
2257
2258 /*
2259  * Periodically recalibrate the PHY to account
2260  * for temperature/environment changes.
2261  */
2262 static void
2263 ath5k_tasklet_calibrate(unsigned long data)
2264 {
2265         struct ath5k_softc *sc = (void *)data;
2266         struct ath5k_hw *ah = sc->ah;
2267
2268         /* Only full calibration for now */
2269         ah->ah_cal_mask |= AR5K_CALIBRATION_FULL;
2270
2271         ATH5K_DBG(sc, ATH5K_DEBUG_CALIBRATE, "channel %u/%x\n",
2272                 ieee80211_frequency_to_channel(sc->curchan->center_freq),
2273                 sc->curchan->hw_value);
2274
2275         if (ath5k_hw_gainf_calibrate(ah) == AR5K_RFGAIN_NEED_CHANGE) {
2276                 /*
2277                  * Rfgain is out of bounds, reset the chip
2278                  * to load new gain values.
2279                  */
2280                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "calibration, resetting\n");
2281                 ieee80211_queue_work(sc->hw, &sc->reset_work);
2282         }
2283         if (ath5k_hw_phy_calibrate(ah, sc->curchan))
2284                 ATH5K_ERR(sc, "calibration of channel %u failed\n",
2285                         ieee80211_frequency_to_channel(
2286                                 sc->curchan->center_freq));
2287
2288         /* Noise floor calibration interrupts rx/tx path while I/Q calibration
2289          * doesn't.
2290          * TODO: We should stop TX here, so that it doesn't interfere.
2291          * Note that stopping the queues is not enough to stop TX! */
2292         if (time_is_before_eq_jiffies(ah->ah_cal_next_nf)) {
2293                 ah->ah_cal_next_nf = jiffies +
2294                         msecs_to_jiffies(ATH5K_TUNE_CALIBRATION_INTERVAL_NF);
2295                 ath5k_hw_update_noise_floor(ah);
2296         }
2297
2298         ah->ah_cal_mask &= ~AR5K_CALIBRATION_FULL;
2299 }
2300
2301
2302 static void
2303 ath5k_tasklet_ani(unsigned long data)
2304 {
2305         struct ath5k_softc *sc = (void *)data;
2306         struct ath5k_hw *ah = sc->ah;
2307
2308         ah->ah_cal_mask |= AR5K_CALIBRATION_ANI;
2309         ath5k_ani_calibration(ah);
2310         ah->ah_cal_mask &= ~AR5K_CALIBRATION_ANI;
2311 }
2312
2313
2314 static void
2315 ath5k_tx_complete_poll_work(struct work_struct *work)
2316 {
2317         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2318                         tx_complete_work.work);
2319         struct ath5k_txq *txq;
2320         int i;
2321         bool needreset = false;
2322
2323         mutex_lock(&sc->lock);
2324
2325         for (i = 0; i < ARRAY_SIZE(sc->txqs); i++) {
2326                 if (sc->txqs[i].setup) {
2327                         txq = &sc->txqs[i];
2328                         spin_lock_bh(&txq->lock);
2329                         if (txq->txq_len > 1) {
2330                                 if (txq->txq_poll_mark) {
2331                                         ATH5K_DBG(sc, ATH5K_DEBUG_XMIT,
2332                                                   "TX queue stuck %d\n",
2333                                                   txq->qnum);
2334                                         needreset = true;
2335                                         txq->txq_stuck++;
2336                                         spin_unlock_bh(&txq->lock);
2337                                         break;
2338                                 } else {
2339                                         txq->txq_poll_mark = true;
2340                                 }
2341                         }
2342                         spin_unlock_bh(&txq->lock);
2343                 }
2344         }
2345
2346         if (needreset) {
2347                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2348                           "TX queues stuck, resetting\n");
2349                 ath5k_reset(sc, NULL, true);
2350         }
2351
2352         mutex_unlock(&sc->lock);
2353
2354         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2355                 msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2356 }
2357
2358
2359 /*************************\
2360 * Initialization routines *
2361 \*************************/
2362
2363 int
2364 ath5k_init_softc(struct ath5k_softc *sc, const struct ath_bus_ops *bus_ops)
2365 {
2366         struct ieee80211_hw *hw = sc->hw;
2367         struct ath_common *common;
2368         int ret;
2369         int csz;
2370
2371         /* Initialize driver private data */
2372         SET_IEEE80211_DEV(hw, sc->dev);
2373         hw->flags = IEEE80211_HW_RX_INCLUDES_FCS |
2374                         IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING |
2375                         IEEE80211_HW_SIGNAL_DBM |
2376                         IEEE80211_HW_REPORTS_TX_ACK_STATUS;
2377
2378         hw->wiphy->interface_modes =
2379                 BIT(NL80211_IFTYPE_AP) |
2380                 BIT(NL80211_IFTYPE_STATION) |
2381                 BIT(NL80211_IFTYPE_ADHOC) |
2382                 BIT(NL80211_IFTYPE_MESH_POINT);
2383
2384         /* both antennas can be configured as RX or TX */
2385         hw->wiphy->available_antennas_tx = 0x3;
2386         hw->wiphy->available_antennas_rx = 0x3;
2387
2388         hw->extra_tx_headroom = 2;
2389         hw->channel_change_time = 5000;
2390
2391         /*
2392          * Mark the device as detached to avoid processing
2393          * interrupts until setup is complete.
2394          */
2395         __set_bit(ATH_STAT_INVALID, sc->status);
2396
2397         sc->opmode = NL80211_IFTYPE_STATION;
2398         sc->bintval = 1000;
2399         mutex_init(&sc->lock);
2400         spin_lock_init(&sc->rxbuflock);
2401         spin_lock_init(&sc->txbuflock);
2402         spin_lock_init(&sc->block);
2403         spin_lock_init(&sc->irqlock);
2404
2405         /* Setup interrupt handler */
2406         ret = request_irq(sc->irq, ath5k_intr, IRQF_SHARED, "ath", sc);
2407         if (ret) {
2408                 ATH5K_ERR(sc, "request_irq failed\n");
2409                 goto err;
2410         }
2411
2412         /* If we passed the test, malloc an ath5k_hw struct */
2413         sc->ah = kzalloc(sizeof(struct ath5k_hw), GFP_KERNEL);
2414         if (!sc->ah) {
2415                 ret = -ENOMEM;
2416                 ATH5K_ERR(sc, "out of memory\n");
2417                 goto err_irq;
2418         }
2419
2420         sc->ah->ah_sc = sc;
2421         sc->ah->ah_iobase = sc->iobase;
2422         common = ath5k_hw_common(sc->ah);
2423         common->ops = &ath5k_common_ops;
2424         common->bus_ops = bus_ops;
2425         common->ah = sc->ah;
2426         common->hw = hw;
2427         common->priv = sc;
2428
2429         /*
2430          * Cache line size is used to size and align various
2431          * structures used to communicate with the hardware.
2432          */
2433         ath5k_read_cachesize(common, &csz);
2434         common->cachelsz = csz << 2; /* convert to bytes */
2435
2436         spin_lock_init(&common->cc_lock);
2437
2438         /* Initialize device */
2439         ret = ath5k_hw_init(sc);
2440         if (ret)
2441                 goto err_free_ah;
2442
2443         /* set up multi-rate retry capabilities */
2444         if (sc->ah->ah_version == AR5K_AR5212) {
2445                 hw->max_rates = 4;
2446                 hw->max_rate_tries = max(AR5K_INIT_RETRY_SHORT,
2447                                          AR5K_INIT_RETRY_LONG);
2448         }
2449
2450         hw->vif_data_size = sizeof(struct ath5k_vif);
2451
2452         /* Finish private driver data initialization */
2453         ret = ath5k_init(hw);
2454         if (ret)
2455                 goto err_ah;
2456
2457         ATH5K_INFO(sc, "Atheros AR%s chip found (MAC: 0x%x, PHY: 0x%x)\n",
2458                         ath5k_chip_name(AR5K_VERSION_MAC, sc->ah->ah_mac_srev),
2459                                         sc->ah->ah_mac_srev,
2460                                         sc->ah->ah_phy_revision);
2461
2462         if (!sc->ah->ah_single_chip) {
2463                 /* Single chip radio (!RF5111) */
2464                 if (sc->ah->ah_radio_5ghz_revision &&
2465                         !sc->ah->ah_radio_2ghz_revision) {
2466                         /* No 5GHz support -> report 2GHz radio */
2467                         if (!test_bit(AR5K_MODE_11A,
2468                                 sc->ah->ah_capabilities.cap_mode)) {
2469                                 ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2470                                         ath5k_chip_name(AR5K_VERSION_RAD,
2471                                                 sc->ah->ah_radio_5ghz_revision),
2472                                                 sc->ah->ah_radio_5ghz_revision);
2473                         /* No 2GHz support (5110 and some
2474                          * 5Ghz only cards) -> report 5Ghz radio */
2475                         } else if (!test_bit(AR5K_MODE_11B,
2476                                 sc->ah->ah_capabilities.cap_mode)) {
2477                                 ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2478                                         ath5k_chip_name(AR5K_VERSION_RAD,
2479                                                 sc->ah->ah_radio_5ghz_revision),
2480                                                 sc->ah->ah_radio_5ghz_revision);
2481                         /* Multiband radio */
2482                         } else {
2483                                 ATH5K_INFO(sc, "RF%s multiband radio found"
2484                                         " (0x%x)\n",
2485                                         ath5k_chip_name(AR5K_VERSION_RAD,
2486                                                 sc->ah->ah_radio_5ghz_revision),
2487                                                 sc->ah->ah_radio_5ghz_revision);
2488                         }
2489                 }
2490                 /* Multi chip radio (RF5111 - RF2111) ->
2491                  * report both 2GHz/5GHz radios */
2492                 else if (sc->ah->ah_radio_5ghz_revision &&
2493                                 sc->ah->ah_radio_2ghz_revision){
2494                         ATH5K_INFO(sc, "RF%s 5GHz radio found (0x%x)\n",
2495                                 ath5k_chip_name(AR5K_VERSION_RAD,
2496                                         sc->ah->ah_radio_5ghz_revision),
2497                                         sc->ah->ah_radio_5ghz_revision);
2498                         ATH5K_INFO(sc, "RF%s 2GHz radio found (0x%x)\n",
2499                                 ath5k_chip_name(AR5K_VERSION_RAD,
2500                                         sc->ah->ah_radio_2ghz_revision),
2501                                         sc->ah->ah_radio_2ghz_revision);
2502                 }
2503         }
2504
2505         ath5k_debug_init_device(sc);
2506
2507         /* ready to process interrupts */
2508         __clear_bit(ATH_STAT_INVALID, sc->status);
2509
2510         return 0;
2511 err_ah:
2512         ath5k_hw_deinit(sc->ah);
2513 err_free_ah:
2514         kfree(sc->ah);
2515 err_irq:
2516         free_irq(sc->irq, sc);
2517 err:
2518         return ret;
2519 }
2520
2521 static int
2522 ath5k_stop_locked(struct ath5k_softc *sc)
2523 {
2524         struct ath5k_hw *ah = sc->ah;
2525
2526         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "invalid %u\n",
2527                         test_bit(ATH_STAT_INVALID, sc->status));
2528
2529         /*
2530          * Shutdown the hardware and driver:
2531          *    stop output from above
2532          *    disable interrupts
2533          *    turn off timers
2534          *    turn off the radio
2535          *    clear transmit machinery
2536          *    clear receive machinery
2537          *    drain and release tx queues
2538          *    reclaim beacon resources
2539          *    power down hardware
2540          *
2541          * Note that some of this work is not possible if the
2542          * hardware is gone (invalid).
2543          */
2544         ieee80211_stop_queues(sc->hw);
2545
2546         if (!test_bit(ATH_STAT_INVALID, sc->status)) {
2547                 ath5k_led_off(sc);
2548                 ath5k_hw_set_imr(ah, 0);
2549                 synchronize_irq(sc->irq);
2550                 ath5k_rx_stop(sc);
2551                 ath5k_hw_dma_stop(ah);
2552                 ath5k_drain_tx_buffs(sc);
2553                 ath5k_hw_phy_disable(ah);
2554         }
2555
2556         return 0;
2557 }
2558
2559 int
2560 ath5k_init_hw(struct ath5k_softc *sc)
2561 {
2562         struct ath5k_hw *ah = sc->ah;
2563         struct ath_common *common = ath5k_hw_common(ah);
2564         int ret, i;
2565
2566         mutex_lock(&sc->lock);
2567
2568         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "mode %d\n", sc->opmode);
2569
2570         /*
2571          * Stop anything previously setup.  This is safe
2572          * no matter this is the first time through or not.
2573          */
2574         ath5k_stop_locked(sc);
2575
2576         /*
2577          * The basic interface to setting the hardware in a good
2578          * state is ``reset''.  On return the hardware is known to
2579          * be powered up and with interrupts disabled.  This must
2580          * be followed by initialization of the appropriate bits
2581          * and then setup of the interrupt mask.
2582          */
2583         sc->curchan = sc->hw->conf.channel;
2584         sc->imask = AR5K_INT_RXOK | AR5K_INT_RXERR | AR5K_INT_RXEOL |
2585                 AR5K_INT_RXORN | AR5K_INT_TXDESC | AR5K_INT_TXEOL |
2586                 AR5K_INT_FATAL | AR5K_INT_GLOBAL | AR5K_INT_MIB;
2587
2588         ret = ath5k_reset(sc, NULL, false);
2589         if (ret)
2590                 goto done;
2591
2592         ath5k_rfkill_hw_start(ah);
2593
2594         /*
2595          * Reset the key cache since some parts do not reset the
2596          * contents on initial power up or resume from suspend.
2597          */
2598         for (i = 0; i < common->keymax; i++)
2599                 ath_hw_keyreset(common, (u16) i);
2600
2601         /* Use higher rates for acks instead of base
2602          * rate */
2603         ah->ah_ack_bitrate_high = true;
2604
2605         for (i = 0; i < ARRAY_SIZE(sc->bslot); i++)
2606                 sc->bslot[i] = NULL;
2607
2608         ret = 0;
2609 done:
2610         mmiowb();
2611         mutex_unlock(&sc->lock);
2612
2613         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2614                         msecs_to_jiffies(ATH5K_TX_COMPLETE_POLL_INT));
2615
2616         return ret;
2617 }
2618
2619 static void stop_tasklets(struct ath5k_softc *sc)
2620 {
2621         sc->rx_pending = false;
2622         sc->tx_pending = false;
2623         tasklet_kill(&sc->rxtq);
2624         tasklet_kill(&sc->txtq);
2625         tasklet_kill(&sc->calib);
2626         tasklet_kill(&sc->beacontq);
2627         tasklet_kill(&sc->ani_tasklet);
2628 }
2629
2630 /*
2631  * Stop the device, grabbing the top-level lock to protect
2632  * against concurrent entry through ath5k_init (which can happen
2633  * if another thread does a system call and the thread doing the
2634  * stop is preempted).
2635  */
2636 int
2637 ath5k_stop_hw(struct ath5k_softc *sc)
2638 {
2639         int ret;
2640
2641         mutex_lock(&sc->lock);
2642         ret = ath5k_stop_locked(sc);
2643         if (ret == 0 && !test_bit(ATH_STAT_INVALID, sc->status)) {
2644                 /*
2645                  * Don't set the card in full sleep mode!
2646                  *
2647                  * a) When the device is in this state it must be carefully
2648                  * woken up or references to registers in the PCI clock
2649                  * domain may freeze the bus (and system).  This varies
2650                  * by chip and is mostly an issue with newer parts
2651                  * (madwifi sources mentioned srev >= 0x78) that go to
2652                  * sleep more quickly.
2653                  *
2654                  * b) On older chips full sleep results a weird behaviour
2655                  * during wakeup. I tested various cards with srev < 0x78
2656                  * and they don't wake up after module reload, a second
2657                  * module reload is needed to bring the card up again.
2658                  *
2659                  * Until we figure out what's going on don't enable
2660                  * full chip reset on any chip (this is what Legacy HAL
2661                  * and Sam's HAL do anyway). Instead Perform a full reset
2662                  * on the device (same as initial state after attach) and
2663                  * leave it idle (keep MAC/BB on warm reset) */
2664                 ret = ath5k_hw_on_hold(sc->ah);
2665
2666                 ATH5K_DBG(sc, ATH5K_DEBUG_RESET,
2667                                 "putting device to sleep\n");
2668         }
2669
2670         mmiowb();
2671         mutex_unlock(&sc->lock);
2672
2673         stop_tasklets(sc);
2674
2675         cancel_delayed_work_sync(&sc->tx_complete_work);
2676
2677         ath5k_rfkill_hw_stop(sc->ah);
2678
2679         return ret;
2680 }
2681
2682 /*
2683  * Reset the hardware.  If chan is not NULL, then also pause rx/tx
2684  * and change to the given channel.
2685  *
2686  * This should be called with sc->lock.
2687  */
2688 static int
2689 ath5k_reset(struct ath5k_softc *sc, struct ieee80211_channel *chan,
2690                                                         bool skip_pcu)
2691 {
2692         struct ath5k_hw *ah = sc->ah;
2693         struct ath_common *common = ath5k_hw_common(ah);
2694         int ret, ani_mode;
2695         bool fast;
2696
2697         ATH5K_DBG(sc, ATH5K_DEBUG_RESET, "resetting\n");
2698
2699         ath5k_hw_set_imr(ah, 0);
2700         synchronize_irq(sc->irq);
2701         stop_tasklets(sc);
2702
2703         /* Save ani mode and disable ANI during
2704          * reset. If we don't we might get false
2705          * PHY error interrupts. */
2706         ani_mode = ah->ah_sc->ani_state.ani_mode;
2707         ath5k_ani_init(ah, ATH5K_ANI_MODE_OFF);
2708
2709         /* We are going to empty hw queues
2710          * so we should also free any remaining
2711          * tx buffers */
2712         ath5k_drain_tx_buffs(sc);
2713         if (chan)
2714                 sc->curchan = chan;
2715
2716         fast = ((chan != NULL) && modparam_fastchanswitch) ? 1 : 0;
2717
2718         ret = ath5k_hw_reset(ah, sc->opmode, sc->curchan, fast,
2719                                                                 skip_pcu);
2720         if (ret) {
2721                 ATH5K_ERR(sc, "can't reset hardware (%d)\n", ret);
2722                 goto err;
2723         }
2724
2725         ret = ath5k_rx_start(sc);
2726         if (ret) {
2727                 ATH5K_ERR(sc, "can't start recv logic\n");
2728                 goto err;
2729         }
2730
2731         ath5k_ani_init(ah, ani_mode);
2732
2733         ah->ah_cal_next_full = jiffies;
2734         ah->ah_cal_next_ani = jiffies;
2735         ah->ah_cal_next_nf = jiffies;
2736         ewma_init(&ah->ah_beacon_rssi_avg, 1024, 8);
2737
2738         /* clear survey data and cycle counters */
2739         memset(&sc->survey, 0, sizeof(sc->survey));
2740         spin_lock_bh(&common->cc_lock);
2741         ath_hw_cycle_counters_update(common);
2742         memset(&common->cc_survey, 0, sizeof(common->cc_survey));
2743         memset(&common->cc_ani, 0, sizeof(common->cc_ani));
2744         spin_unlock_bh(&common->cc_lock);
2745
2746         /*
2747          * Change channels and update the h/w rate map if we're switching;
2748          * e.g. 11a to 11b/g.
2749          *
2750          * We may be doing a reset in response to an ioctl that changes the
2751          * channel so update any state that might change as a result.
2752          *
2753          * XXX needed?
2754          */
2755 /*      ath5k_chan_change(sc, c); */
2756
2757         ath5k_beacon_config(sc);
2758         /* intrs are enabled by ath5k_beacon_config */
2759
2760         ieee80211_wake_queues(sc->hw);
2761
2762         return 0;
2763 err:
2764         return ret;
2765 }
2766
2767 static void ath5k_reset_work(struct work_struct *work)
2768 {
2769         struct ath5k_softc *sc = container_of(work, struct ath5k_softc,
2770                 reset_work);
2771
2772         mutex_lock(&sc->lock);
2773         ath5k_reset(sc, NULL, true);
2774         mutex_unlock(&sc->lock);
2775 }
2776
2777 static int
2778 ath5k_init(struct ieee80211_hw *hw)
2779 {
2780
2781         struct ath5k_softc *sc = hw->priv;
2782         struct ath5k_hw *ah = sc->ah;
2783         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
2784         struct ath5k_txq *txq;
2785         u8 mac[ETH_ALEN] = {};
2786         int ret;
2787
2788
2789         /*
2790          * Check if the MAC has multi-rate retry support.
2791          * We do this by trying to setup a fake extended
2792          * descriptor.  MACs that don't have support will
2793          * return false w/o doing anything.  MACs that do
2794          * support it will return true w/o doing anything.
2795          */
2796         ret = ath5k_hw_setup_mrr_tx_desc(ah, NULL, 0, 0, 0, 0, 0, 0);
2797
2798         if (ret < 0)
2799                 goto err;
2800         if (ret > 0)
2801                 __set_bit(ATH_STAT_MRRETRY, sc->status);
2802
2803         /*
2804          * Collect the channel list.  The 802.11 layer
2805          * is resposible for filtering this list based
2806          * on settings like the phy mode and regulatory
2807          * domain restrictions.
2808          */
2809         ret = ath5k_setup_bands(hw);
2810         if (ret) {
2811                 ATH5K_ERR(sc, "can't get channels\n");
2812                 goto err;
2813         }
2814
2815         /*
2816          * Allocate tx+rx descriptors and populate the lists.
2817          */
2818         ret = ath5k_desc_alloc(sc);
2819         if (ret) {
2820                 ATH5K_ERR(sc, "can't allocate descriptors\n");
2821                 goto err;
2822         }
2823
2824         /*
2825          * Allocate hardware transmit queues: one queue for
2826          * beacon frames and one data queue for each QoS
2827          * priority.  Note that hw functions handle resetting
2828          * these queues at the needed time.
2829          */
2830         ret = ath5k_beaconq_setup(ah);
2831         if (ret < 0) {
2832                 ATH5K_ERR(sc, "can't setup a beacon xmit queue\n");
2833                 goto err_desc;
2834         }
2835         sc->bhalq = ret;
2836         sc->cabq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_CAB, 0);
2837         if (IS_ERR(sc->cabq)) {
2838                 ATH5K_ERR(sc, "can't setup cab queue\n");
2839                 ret = PTR_ERR(sc->cabq);
2840                 goto err_bhal;
2841         }
2842
2843         /* 5211 and 5212 usually support 10 queues but we better rely on the
2844          * capability information */
2845         if (ah->ah_capabilities.cap_queues.q_tx_num >= 6) {
2846                 /* This order matches mac80211's queue priority, so we can
2847                 * directly use the mac80211 queue number without any mapping */
2848                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VO);
2849                 if (IS_ERR(txq)) {
2850                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2851                         ret = PTR_ERR(txq);
2852                         goto err_queues;
2853                 }
2854                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_VI);
2855                 if (IS_ERR(txq)) {
2856                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2857                         ret = PTR_ERR(txq);
2858                         goto err_queues;
2859                 }
2860                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2861                 if (IS_ERR(txq)) {
2862                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2863                         ret = PTR_ERR(txq);
2864                         goto err_queues;
2865                 }
2866                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BK);
2867                 if (IS_ERR(txq)) {
2868                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2869                         ret = PTR_ERR(txq);
2870                         goto err_queues;
2871                 }
2872                 hw->queues = 4;
2873         } else {
2874                 /* older hardware (5210) can only support one data queue */
2875                 txq = ath5k_txq_setup(sc, AR5K_TX_QUEUE_DATA, AR5K_WME_AC_BE);
2876                 if (IS_ERR(txq)) {
2877                         ATH5K_ERR(sc, "can't setup xmit queue\n");
2878                         ret = PTR_ERR(txq);
2879                         goto err_queues;
2880                 }
2881                 hw->queues = 1;
2882         }
2883
2884         tasklet_init(&sc->rxtq, ath5k_tasklet_rx, (unsigned long)sc);
2885         tasklet_init(&sc->txtq, ath5k_tasklet_tx, (unsigned long)sc);
2886         tasklet_init(&sc->calib, ath5k_tasklet_calibrate, (unsigned long)sc);
2887         tasklet_init(&sc->beacontq, ath5k_tasklet_beacon, (unsigned long)sc);
2888         tasklet_init(&sc->ani_tasklet, ath5k_tasklet_ani, (unsigned long)sc);
2889
2890         INIT_WORK(&sc->reset_work, ath5k_reset_work);
2891         INIT_DELAYED_WORK(&sc->tx_complete_work, ath5k_tx_complete_poll_work);
2892
2893         ret = ath5k_hw_common(ah)->bus_ops->eeprom_read_mac(ah, mac);
2894         if (ret) {
2895                 ATH5K_ERR(sc, "unable to read address from EEPROM\n");
2896                 goto err_queues;
2897         }
2898
2899         SET_IEEE80211_PERM_ADDR(hw, mac);
2900         memcpy(&sc->lladdr, mac, ETH_ALEN);
2901         /* All MAC address bits matter for ACKs */
2902         ath5k_update_bssid_mask_and_opmode(sc, NULL);
2903
2904         regulatory->current_rd = ah->ah_capabilities.cap_eeprom.ee_regdomain;
2905         ret = ath_regd_init(regulatory, hw->wiphy, ath5k_reg_notifier);
2906         if (ret) {
2907                 ATH5K_ERR(sc, "can't initialize regulatory system\n");
2908                 goto err_queues;
2909         }
2910
2911         ret = ieee80211_register_hw(hw);
2912         if (ret) {
2913                 ATH5K_ERR(sc, "can't register ieee80211 hw\n");
2914                 goto err_queues;
2915         }
2916
2917         if (!ath_is_world_regd(regulatory))
2918                 regulatory_hint(hw->wiphy, regulatory->alpha2);
2919
2920         ath5k_init_leds(sc);
2921
2922         ath5k_sysfs_register(sc);
2923
2924         return 0;
2925 err_queues:
2926         ath5k_txq_release(sc);
2927 err_bhal:
2928         ath5k_hw_release_tx_queue(ah, sc->bhalq);
2929 err_desc:
2930         ath5k_desc_free(sc);
2931 err:
2932         return ret;
2933 }
2934
2935 void
2936 ath5k_deinit_softc(struct ath5k_softc *sc)
2937 {
2938         struct ieee80211_hw *hw = sc->hw;
2939
2940         /*
2941          * NB: the order of these is important:
2942          * o call the 802.11 layer before detaching ath5k_hw to
2943          *   ensure callbacks into the driver to delete global
2944          *   key cache entries can be handled
2945          * o reclaim the tx queue data structures after calling
2946          *   the 802.11 layer as we'll get called back to reclaim
2947          *   node state and potentially want to use them
2948          * o to cleanup the tx queues the hal is called, so detach
2949          *   it last
2950          * XXX: ??? detach ath5k_hw ???
2951          * Other than that, it's straightforward...
2952          */
2953         ieee80211_unregister_hw(hw);
2954         ath5k_desc_free(sc);
2955         ath5k_txq_release(sc);
2956         ath5k_hw_release_tx_queue(sc->ah, sc->bhalq);
2957         ath5k_unregister_leds(sc);
2958
2959         ath5k_sysfs_unregister(sc);
2960         /*
2961          * NB: can't reclaim these until after ieee80211_ifdetach
2962          * returns because we'll get called back to reclaim node
2963          * state and potentially want to use them.
2964          */
2965         ath5k_hw_deinit(sc->ah);
2966         free_irq(sc->irq, sc);
2967 }
2968
2969 bool
2970 ath_any_vif_assoc(struct ath5k_softc *sc)
2971 {
2972         struct ath5k_vif_iter_data iter_data;
2973         iter_data.hw_macaddr = NULL;
2974         iter_data.any_assoc = false;
2975         iter_data.need_set_hw_addr = false;
2976         iter_data.found_active = true;
2977
2978         ieee80211_iterate_active_interfaces_atomic(sc->hw, ath5k_vif_iter,
2979                                                    &iter_data);
2980         return iter_data.any_assoc;
2981 }
2982
2983 void
2984 set_beacon_filter(struct ieee80211_hw *hw, bool enable)
2985 {
2986         struct ath5k_softc *sc = hw->priv;
2987         struct ath5k_hw *ah = sc->ah;
2988         u32 rfilt;
2989         rfilt = ath5k_hw_get_rx_filter(ah);
2990         if (enable)
2991                 rfilt |= AR5K_RX_FILTER_BEACON;
2992         else
2993                 rfilt &= ~AR5K_RX_FILTER_BEACON;
2994         ath5k_hw_set_rx_filter(ah, rfilt);
2995         sc->filter_flags = rfilt;
2996 }