Merge tag 'for-3.7' of git://git.kernel.org/pub/scm/linux/kernel/git/helgaas/pci
[linux-3.10.git] / drivers / net / ethernet / broadcom / bnx2x / bnx2x_main.c
1 /* bnx2x_main.c: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2012 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  * UDP CSUM errata workaround by Arik Gendelman
13  * Slowpath and fastpath rework by Vladislav Zolotarov
14  * Statistics and Link management by Yitchak Gertner
15  *
16  */
17
18 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
19
20 #include <linux/module.h>
21 #include <linux/moduleparam.h>
22 #include <linux/kernel.h>
23 #include <linux/device.h>  /* for dev_info() */
24 #include <linux/timer.h>
25 #include <linux/errno.h>
26 #include <linux/ioport.h>
27 #include <linux/slab.h>
28 #include <linux/interrupt.h>
29 #include <linux/pci.h>
30 #include <linux/init.h>
31 #include <linux/netdevice.h>
32 #include <linux/etherdevice.h>
33 #include <linux/skbuff.h>
34 #include <linux/dma-mapping.h>
35 #include <linux/bitops.h>
36 #include <linux/irq.h>
37 #include <linux/delay.h>
38 #include <asm/byteorder.h>
39 #include <linux/time.h>
40 #include <linux/ethtool.h>
41 #include <linux/mii.h>
42 #include <linux/if_vlan.h>
43 #include <net/ip.h>
44 #include <net/ipv6.h>
45 #include <net/tcp.h>
46 #include <net/checksum.h>
47 #include <net/ip6_checksum.h>
48 #include <linux/workqueue.h>
49 #include <linux/crc32.h>
50 #include <linux/crc32c.h>
51 #include <linux/prefetch.h>
52 #include <linux/zlib.h>
53 #include <linux/io.h>
54 #include <linux/semaphore.h>
55 #include <linux/stringify.h>
56 #include <linux/vmalloc.h>
57
58 #include "bnx2x.h"
59 #include "bnx2x_init.h"
60 #include "bnx2x_init_ops.h"
61 #include "bnx2x_cmn.h"
62 #include "bnx2x_dcb.h"
63 #include "bnx2x_sp.h"
64
65 #include <linux/firmware.h>
66 #include "bnx2x_fw_file_hdr.h"
67 /* FW files */
68 #define FW_FILE_VERSION                                 \
69         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
70         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
71         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
72         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
73 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
74 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
75 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
76
77 #define MAC_LEADING_ZERO_CNT (ALIGN(ETH_ALEN, sizeof(u32)) - ETH_ALEN)
78
79 /* Time in jiffies before concluding the transmitter is hung */
80 #define TX_TIMEOUT              (5*HZ)
81
82 static char version[] __devinitdata =
83         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
84         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
85
86 MODULE_AUTHOR("Eliezer Tamir");
87 MODULE_DESCRIPTION("Broadcom NetXtreme II "
88                    "BCM57710/57711/57711E/"
89                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
90                    "57840/57840_MF Driver");
91 MODULE_LICENSE("GPL");
92 MODULE_VERSION(DRV_MODULE_VERSION);
93 MODULE_FIRMWARE(FW_FILE_NAME_E1);
94 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
95 MODULE_FIRMWARE(FW_FILE_NAME_E2);
96
97
98 int num_queues;
99 module_param(num_queues, int, 0);
100 MODULE_PARM_DESC(num_queues,
101                  " Set number of queues (default is as a number of CPUs)");
102
103 static int disable_tpa;
104 module_param(disable_tpa, int, 0);
105 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
106
107 #define INT_MODE_INTx                   1
108 #define INT_MODE_MSI                    2
109 int int_mode;
110 module_param(int_mode, int, 0);
111 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
112                                 "(1 INT#x; 2 MSI)");
113
114 static int dropless_fc;
115 module_param(dropless_fc, int, 0);
116 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
117
118 static int mrrs = -1;
119 module_param(mrrs, int, 0);
120 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
121
122 static int debug;
123 module_param(debug, int, 0);
124 MODULE_PARM_DESC(debug, " Default debug msglevel");
125
126
127
128 struct workqueue_struct *bnx2x_wq;
129
130 enum bnx2x_board_type {
131         BCM57710 = 0,
132         BCM57711,
133         BCM57711E,
134         BCM57712,
135         BCM57712_MF,
136         BCM57800,
137         BCM57800_MF,
138         BCM57810,
139         BCM57810_MF,
140         BCM57840_O,
141         BCM57840_4_10,
142         BCM57840_2_20,
143         BCM57840_MFO,
144         BCM57840_MF,
145         BCM57811,
146         BCM57811_MF
147 };
148
149 /* indexed by board_type, above */
150 static struct {
151         char *name;
152 } board_info[] __devinitdata = {
153         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
154         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
155         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
156         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
157         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
158         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
159         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
160         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
161         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
162         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
163         { "Broadcom NetXtreme II BCM57840 10 Gigabit Ethernet" },
164         { "Broadcom NetXtreme II BCM57840 20 Gigabit Ethernet" },
165         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet Multi Function"},
166         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet Multi Function"},
167         { "Broadcom NetXtreme II BCM57811 10 Gigabit Ethernet"},
168         { "Broadcom NetXtreme II BCM57811 10 Gigabit Ethernet Multi Function"},
169 };
170
171 #ifndef PCI_DEVICE_ID_NX2_57710
172 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
173 #endif
174 #ifndef PCI_DEVICE_ID_NX2_57711
175 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
176 #endif
177 #ifndef PCI_DEVICE_ID_NX2_57711E
178 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
179 #endif
180 #ifndef PCI_DEVICE_ID_NX2_57712
181 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
182 #endif
183 #ifndef PCI_DEVICE_ID_NX2_57712_MF
184 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
185 #endif
186 #ifndef PCI_DEVICE_ID_NX2_57800
187 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
188 #endif
189 #ifndef PCI_DEVICE_ID_NX2_57800_MF
190 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
191 #endif
192 #ifndef PCI_DEVICE_ID_NX2_57810
193 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
194 #endif
195 #ifndef PCI_DEVICE_ID_NX2_57810_MF
196 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
197 #endif
198 #ifndef PCI_DEVICE_ID_NX2_57840_O
199 #define PCI_DEVICE_ID_NX2_57840_O       CHIP_NUM_57840_OBSOLETE
200 #endif
201 #ifndef PCI_DEVICE_ID_NX2_57840_4_10
202 #define PCI_DEVICE_ID_NX2_57840_4_10    CHIP_NUM_57840_4_10
203 #endif
204 #ifndef PCI_DEVICE_ID_NX2_57840_2_20
205 #define PCI_DEVICE_ID_NX2_57840_2_20    CHIP_NUM_57840_2_20
206 #endif
207 #ifndef PCI_DEVICE_ID_NX2_57840_MFO
208 #define PCI_DEVICE_ID_NX2_57840_MFO     CHIP_NUM_57840_MF_OBSOLETE
209 #endif
210 #ifndef PCI_DEVICE_ID_NX2_57840_MF
211 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
212 #endif
213 #ifndef PCI_DEVICE_ID_NX2_57811
214 #define PCI_DEVICE_ID_NX2_57811         CHIP_NUM_57811
215 #endif
216 #ifndef PCI_DEVICE_ID_NX2_57811_MF
217 #define PCI_DEVICE_ID_NX2_57811_MF      CHIP_NUM_57811_MF
218 #endif
219 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
220         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
221         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
222         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
223         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
224         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
225         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
226         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
227         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
228         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
229         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_O), BCM57840_O },
230         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_4_10), BCM57840_4_10 },
231         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_2_20), BCM57840_2_20 },
232         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MFO), BCM57840_MFO },
233         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
234         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57811), BCM57811 },
235         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57811_MF), BCM57811_MF },
236         { 0 }
237 };
238
239 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
240
241 /* Global resources for unloading a previously loaded device */
242 #define BNX2X_PREV_WAIT_NEEDED 1
243 static DEFINE_SEMAPHORE(bnx2x_prev_sem);
244 static LIST_HEAD(bnx2x_prev_list);
245 /****************************************************************************
246 * General service functions
247 ****************************************************************************/
248
249 static void __storm_memset_dma_mapping(struct bnx2x *bp,
250                                        u32 addr, dma_addr_t mapping)
251 {
252         REG_WR(bp,  addr, U64_LO(mapping));
253         REG_WR(bp,  addr + 4, U64_HI(mapping));
254 }
255
256 static void storm_memset_spq_addr(struct bnx2x *bp,
257                                   dma_addr_t mapping, u16 abs_fid)
258 {
259         u32 addr = XSEM_REG_FAST_MEMORY +
260                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
261
262         __storm_memset_dma_mapping(bp, addr, mapping);
263 }
264
265 static void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
266                                   u16 pf_id)
267 {
268         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
269                 pf_id);
270         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
271                 pf_id);
272         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
273                 pf_id);
274         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
275                 pf_id);
276 }
277
278 static void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
279                                  u8 enable)
280 {
281         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
282                 enable);
283         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
284                 enable);
285         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
286                 enable);
287         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
288                 enable);
289 }
290
291 static void storm_memset_eq_data(struct bnx2x *bp,
292                                  struct event_ring_data *eq_data,
293                                 u16 pfid)
294 {
295         size_t size = sizeof(struct event_ring_data);
296
297         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
298
299         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
300 }
301
302 static void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
303                                  u16 pfid)
304 {
305         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
306         REG_WR16(bp, addr, eq_prod);
307 }
308
309 /* used only at init
310  * locking is done by mcp
311  */
312 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
313 {
314         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
315         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
316         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
317                                PCICFG_VENDOR_ID_OFFSET);
318 }
319
320 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
321 {
322         u32 val;
323
324         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
325         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
326         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
327                                PCICFG_VENDOR_ID_OFFSET);
328
329         return val;
330 }
331
332 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
333 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
334 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
335 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
336 #define DMAE_DP_DST_NONE        "dst_addr [none]"
337
338
339 /* copy command into DMAE command memory and set DMAE command go */
340 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
341 {
342         u32 cmd_offset;
343         int i;
344
345         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
346         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
347                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
348         }
349         REG_WR(bp, dmae_reg_go_c[idx], 1);
350 }
351
352 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
353 {
354         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
355                            DMAE_CMD_C_ENABLE);
356 }
357
358 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
359 {
360         return opcode & ~DMAE_CMD_SRC_RESET;
361 }
362
363 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
364                              bool with_comp, u8 comp_type)
365 {
366         u32 opcode = 0;
367
368         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
369                    (dst_type << DMAE_COMMAND_DST_SHIFT));
370
371         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
372
373         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
374         opcode |= ((BP_VN(bp) << DMAE_CMD_E1HVN_SHIFT) |
375                    (BP_VN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
376         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
377
378 #ifdef __BIG_ENDIAN
379         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
380 #else
381         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
382 #endif
383         if (with_comp)
384                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
385         return opcode;
386 }
387
388 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
389                                       struct dmae_command *dmae,
390                                       u8 src_type, u8 dst_type)
391 {
392         memset(dmae, 0, sizeof(struct dmae_command));
393
394         /* set the opcode */
395         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
396                                          true, DMAE_COMP_PCI);
397
398         /* fill in the completion parameters */
399         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
400         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
401         dmae->comp_val = DMAE_COMP_VAL;
402 }
403
404 /* issue a dmae command over the init-channel and wailt for completion */
405 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
406                                       struct dmae_command *dmae)
407 {
408         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
409         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
410         int rc = 0;
411
412         /*
413          * Lock the dmae channel. Disable BHs to prevent a dead-lock
414          * as long as this code is called both from syscall context and
415          * from ndo_set_rx_mode() flow that may be called from BH.
416          */
417         spin_lock_bh(&bp->dmae_lock);
418
419         /* reset completion */
420         *wb_comp = 0;
421
422         /* post the command on the channel used for initializations */
423         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
424
425         /* wait for completion */
426         udelay(5);
427         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
428
429                 if (!cnt ||
430                     (bp->recovery_state != BNX2X_RECOVERY_DONE &&
431                      bp->recovery_state != BNX2X_RECOVERY_NIC_LOADING)) {
432                         BNX2X_ERR("DMAE timeout!\n");
433                         rc = DMAE_TIMEOUT;
434                         goto unlock;
435                 }
436                 cnt--;
437                 udelay(50);
438         }
439         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
440                 BNX2X_ERR("DMAE PCI error!\n");
441                 rc = DMAE_PCI_ERROR;
442         }
443
444 unlock:
445         spin_unlock_bh(&bp->dmae_lock);
446         return rc;
447 }
448
449 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
450                       u32 len32)
451 {
452         struct dmae_command dmae;
453
454         if (!bp->dmae_ready) {
455                 u32 *data = bnx2x_sp(bp, wb_data[0]);
456
457                 if (CHIP_IS_E1(bp))
458                         bnx2x_init_ind_wr(bp, dst_addr, data, len32);
459                 else
460                         bnx2x_init_str_wr(bp, dst_addr, data, len32);
461                 return;
462         }
463
464         /* set opcode and fixed command fields */
465         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
466
467         /* fill in addresses and len */
468         dmae.src_addr_lo = U64_LO(dma_addr);
469         dmae.src_addr_hi = U64_HI(dma_addr);
470         dmae.dst_addr_lo = dst_addr >> 2;
471         dmae.dst_addr_hi = 0;
472         dmae.len = len32;
473
474         /* issue the command and wait for completion */
475         bnx2x_issue_dmae_with_comp(bp, &dmae);
476 }
477
478 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
479 {
480         struct dmae_command dmae;
481
482         if (!bp->dmae_ready) {
483                 u32 *data = bnx2x_sp(bp, wb_data[0]);
484                 int i;
485
486                 if (CHIP_IS_E1(bp))
487                         for (i = 0; i < len32; i++)
488                                 data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
489                 else
490                         for (i = 0; i < len32; i++)
491                                 data[i] = REG_RD(bp, src_addr + i*4);
492
493                 return;
494         }
495
496         /* set opcode and fixed command fields */
497         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
498
499         /* fill in addresses and len */
500         dmae.src_addr_lo = src_addr >> 2;
501         dmae.src_addr_hi = 0;
502         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
503         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
504         dmae.len = len32;
505
506         /* issue the command and wait for completion */
507         bnx2x_issue_dmae_with_comp(bp, &dmae);
508 }
509
510 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
511                                       u32 addr, u32 len)
512 {
513         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
514         int offset = 0;
515
516         while (len > dmae_wr_max) {
517                 bnx2x_write_dmae(bp, phys_addr + offset,
518                                  addr + offset, dmae_wr_max);
519                 offset += dmae_wr_max * 4;
520                 len -= dmae_wr_max;
521         }
522
523         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
524 }
525
526 static int bnx2x_mc_assert(struct bnx2x *bp)
527 {
528         char last_idx;
529         int i, rc = 0;
530         u32 row0, row1, row2, row3;
531
532         /* XSTORM */
533         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
534                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
535         if (last_idx)
536                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
537
538         /* print the asserts */
539         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
540
541                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
542                               XSTORM_ASSERT_LIST_OFFSET(i));
543                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
544                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
545                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
546                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
547                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
548                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
549
550                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
551                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
552                                   i, row3, row2, row1, row0);
553                         rc++;
554                 } else {
555                         break;
556                 }
557         }
558
559         /* TSTORM */
560         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
561                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
562         if (last_idx)
563                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
564
565         /* print the asserts */
566         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
567
568                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
569                               TSTORM_ASSERT_LIST_OFFSET(i));
570                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
571                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
572                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
573                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
574                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
575                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
576
577                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
578                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
579                                   i, row3, row2, row1, row0);
580                         rc++;
581                 } else {
582                         break;
583                 }
584         }
585
586         /* CSTORM */
587         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
588                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
589         if (last_idx)
590                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
591
592         /* print the asserts */
593         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
594
595                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
596                               CSTORM_ASSERT_LIST_OFFSET(i));
597                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
598                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
599                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
600                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
601                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
602                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
603
604                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
605                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
606                                   i, row3, row2, row1, row0);
607                         rc++;
608                 } else {
609                         break;
610                 }
611         }
612
613         /* USTORM */
614         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
615                            USTORM_ASSERT_LIST_INDEX_OFFSET);
616         if (last_idx)
617                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
618
619         /* print the asserts */
620         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
621
622                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
623                               USTORM_ASSERT_LIST_OFFSET(i));
624                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
625                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
626                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
627                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
628                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
629                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
630
631                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
632                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
633                                   i, row3, row2, row1, row0);
634                         rc++;
635                 } else {
636                         break;
637                 }
638         }
639
640         return rc;
641 }
642
643 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
644 {
645         u32 addr, val;
646         u32 mark, offset;
647         __be32 data[9];
648         int word;
649         u32 trace_shmem_base;
650         if (BP_NOMCP(bp)) {
651                 BNX2X_ERR("NO MCP - can not dump\n");
652                 return;
653         }
654         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
655                 (bp->common.bc_ver & 0xff0000) >> 16,
656                 (bp->common.bc_ver & 0xff00) >> 8,
657                 (bp->common.bc_ver & 0xff));
658
659         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
660         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
661                 BNX2X_ERR("%s" "MCP PC at 0x%x\n", lvl, val);
662
663         if (BP_PATH(bp) == 0)
664                 trace_shmem_base = bp->common.shmem_base;
665         else
666                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
667         addr = trace_shmem_base - 0x800;
668
669         /* validate TRCB signature */
670         mark = REG_RD(bp, addr);
671         if (mark != MFW_TRACE_SIGNATURE) {
672                 BNX2X_ERR("Trace buffer signature is missing.");
673                 return ;
674         }
675
676         /* read cyclic buffer pointer */
677         addr += 4;
678         mark = REG_RD(bp, addr);
679         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
680                         + ((mark + 0x3) & ~0x3) - 0x08000000;
681         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
682
683         printk("%s", lvl);
684         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
685                 for (word = 0; word < 8; word++)
686                         data[word] = htonl(REG_RD(bp, offset + 4*word));
687                 data[8] = 0x0;
688                 pr_cont("%s", (char *)data);
689         }
690         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
691                 for (word = 0; word < 8; word++)
692                         data[word] = htonl(REG_RD(bp, offset + 4*word));
693                 data[8] = 0x0;
694                 pr_cont("%s", (char *)data);
695         }
696         printk("%s" "end of fw dump\n", lvl);
697 }
698
699 static void bnx2x_fw_dump(struct bnx2x *bp)
700 {
701         bnx2x_fw_dump_lvl(bp, KERN_ERR);
702 }
703
704 void bnx2x_panic_dump(struct bnx2x *bp)
705 {
706         int i;
707         u16 j;
708         struct hc_sp_status_block_data sp_sb_data;
709         int func = BP_FUNC(bp);
710 #ifdef BNX2X_STOP_ON_ERROR
711         u16 start = 0, end = 0;
712         u8 cos;
713 #endif
714
715         bp->stats_state = STATS_STATE_DISABLED;
716         bp->eth_stats.unrecoverable_error++;
717         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
718
719         BNX2X_ERR("begin crash dump -----------------\n");
720
721         /* Indices */
722         /* Common */
723         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
724                   bp->def_idx, bp->def_att_idx, bp->attn_state,
725                   bp->spq_prod_idx, bp->stats_counter);
726         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
727                   bp->def_status_blk->atten_status_block.attn_bits,
728                   bp->def_status_blk->atten_status_block.attn_bits_ack,
729                   bp->def_status_blk->atten_status_block.status_block_id,
730                   bp->def_status_blk->atten_status_block.attn_bits_index);
731         BNX2X_ERR("     def (");
732         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
733                 pr_cont("0x%x%s",
734                         bp->def_status_blk->sp_sb.index_values[i],
735                         (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
736
737         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
738                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
739                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
740                         i*sizeof(u32));
741
742         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) pf_id(0x%x)  vnic_id(0x%x)  vf_id(0x%x)  vf_valid (0x%x) state(0x%x)\n",
743                sp_sb_data.igu_sb_id,
744                sp_sb_data.igu_seg_id,
745                sp_sb_data.p_func.pf_id,
746                sp_sb_data.p_func.vnic_id,
747                sp_sb_data.p_func.vf_id,
748                sp_sb_data.p_func.vf_valid,
749                sp_sb_data.state);
750
751
752         for_each_eth_queue(bp, i) {
753                 struct bnx2x_fastpath *fp = &bp->fp[i];
754                 int loop;
755                 struct hc_status_block_data_e2 sb_data_e2;
756                 struct hc_status_block_data_e1x sb_data_e1x;
757                 struct hc_status_block_sm  *hc_sm_p =
758                         CHIP_IS_E1x(bp) ?
759                         sb_data_e1x.common.state_machine :
760                         sb_data_e2.common.state_machine;
761                 struct hc_index_data *hc_index_p =
762                         CHIP_IS_E1x(bp) ?
763                         sb_data_e1x.index_data :
764                         sb_data_e2.index_data;
765                 u8 data_size, cos;
766                 u32 *sb_data_p;
767                 struct bnx2x_fp_txdata txdata;
768
769                 /* Rx */
770                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)  rx_comp_prod(0x%x)  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
771                           i, fp->rx_bd_prod, fp->rx_bd_cons,
772                           fp->rx_comp_prod,
773                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
774                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)  fp_hc_idx(0x%x)\n",
775                           fp->rx_sge_prod, fp->last_max_sge,
776                           le16_to_cpu(fp->fp_hc_idx));
777
778                 /* Tx */
779                 for_each_cos_in_tx_queue(fp, cos)
780                 {
781                         txdata = *fp->txdata_ptr[cos];
782                         BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)  *tx_cons_sb(0x%x)\n",
783                                   i, txdata.tx_pkt_prod,
784                                   txdata.tx_pkt_cons, txdata.tx_bd_prod,
785                                   txdata.tx_bd_cons,
786                                   le16_to_cpu(*txdata.tx_cons_sb));
787                 }
788
789                 loop = CHIP_IS_E1x(bp) ?
790                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
791
792                 /* host sb data */
793
794 #ifdef BCM_CNIC
795                 if (IS_FCOE_FP(fp))
796                         continue;
797 #endif
798                 BNX2X_ERR("     run indexes (");
799                 for (j = 0; j < HC_SB_MAX_SM; j++)
800                         pr_cont("0x%x%s",
801                                fp->sb_running_index[j],
802                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
803
804                 BNX2X_ERR("     indexes (");
805                 for (j = 0; j < loop; j++)
806                         pr_cont("0x%x%s",
807                                fp->sb_index_values[j],
808                                (j == loop - 1) ? ")" : " ");
809                 /* fw sb data */
810                 data_size = CHIP_IS_E1x(bp) ?
811                         sizeof(struct hc_status_block_data_e1x) :
812                         sizeof(struct hc_status_block_data_e2);
813                 data_size /= sizeof(u32);
814                 sb_data_p = CHIP_IS_E1x(bp) ?
815                         (u32 *)&sb_data_e1x :
816                         (u32 *)&sb_data_e2;
817                 /* copy sb data in here */
818                 for (j = 0; j < data_size; j++)
819                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
820                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
821                                 j * sizeof(u32));
822
823                 if (!CHIP_IS_E1x(bp)) {
824                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) vnic_id(0x%x)  same_igu_sb_1b(0x%x) state(0x%x)\n",
825                                 sb_data_e2.common.p_func.pf_id,
826                                 sb_data_e2.common.p_func.vf_id,
827                                 sb_data_e2.common.p_func.vf_valid,
828                                 sb_data_e2.common.p_func.vnic_id,
829                                 sb_data_e2.common.same_igu_sb_1b,
830                                 sb_data_e2.common.state);
831                 } else {
832                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) vnic_id(0x%x)  same_igu_sb_1b(0x%x) state(0x%x)\n",
833                                 sb_data_e1x.common.p_func.pf_id,
834                                 sb_data_e1x.common.p_func.vf_id,
835                                 sb_data_e1x.common.p_func.vf_valid,
836                                 sb_data_e1x.common.p_func.vnic_id,
837                                 sb_data_e1x.common.same_igu_sb_1b,
838                                 sb_data_e1x.common.state);
839                 }
840
841                 /* SB_SMs data */
842                 for (j = 0; j < HC_SB_MAX_SM; j++) {
843                         pr_cont("SM[%d] __flags (0x%x) igu_sb_id (0x%x)  igu_seg_id(0x%x) time_to_expire (0x%x) timer_value(0x%x)\n",
844                                 j, hc_sm_p[j].__flags,
845                                 hc_sm_p[j].igu_sb_id,
846                                 hc_sm_p[j].igu_seg_id,
847                                 hc_sm_p[j].time_to_expire,
848                                 hc_sm_p[j].timer_value);
849                 }
850
851                 /* Indecies data */
852                 for (j = 0; j < loop; j++) {
853                         pr_cont("INDEX[%d] flags (0x%x) timeout (0x%x)\n", j,
854                                hc_index_p[j].flags,
855                                hc_index_p[j].timeout);
856                 }
857         }
858
859 #ifdef BNX2X_STOP_ON_ERROR
860         /* Rings */
861         /* Rx */
862         for_each_rx_queue(bp, i) {
863                 struct bnx2x_fastpath *fp = &bp->fp[i];
864
865                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
866                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
867                 for (j = start; j != end; j = RX_BD(j + 1)) {
868                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
869                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
870
871                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
872                                   i, j, rx_bd[1], rx_bd[0], sw_bd->data);
873                 }
874
875                 start = RX_SGE(fp->rx_sge_prod);
876                 end = RX_SGE(fp->last_max_sge);
877                 for (j = start; j != end; j = RX_SGE(j + 1)) {
878                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
879                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
880
881                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
882                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
883                 }
884
885                 start = RCQ_BD(fp->rx_comp_cons - 10);
886                 end = RCQ_BD(fp->rx_comp_cons + 503);
887                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
888                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
889
890                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
891                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
892                 }
893         }
894
895         /* Tx */
896         for_each_tx_queue(bp, i) {
897                 struct bnx2x_fastpath *fp = &bp->fp[i];
898                 for_each_cos_in_tx_queue(fp, cos) {
899                         struct bnx2x_fp_txdata *txdata = fp->txdata_ptr[cos];
900
901                         start = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) - 10);
902                         end = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) + 245);
903                         for (j = start; j != end; j = TX_BD(j + 1)) {
904                                 struct sw_tx_bd *sw_bd =
905                                         &txdata->tx_buf_ring[j];
906
907                                 BNX2X_ERR("fp%d: txdata %d, packet[%x]=[%p,%x]\n",
908                                           i, cos, j, sw_bd->skb,
909                                           sw_bd->first_bd);
910                         }
911
912                         start = TX_BD(txdata->tx_bd_cons - 10);
913                         end = TX_BD(txdata->tx_bd_cons + 254);
914                         for (j = start; j != end; j = TX_BD(j + 1)) {
915                                 u32 *tx_bd = (u32 *)&txdata->tx_desc_ring[j];
916
917                                 BNX2X_ERR("fp%d: txdata %d, tx_bd[%x]=[%x:%x:%x:%x]\n",
918                                           i, cos, j, tx_bd[0], tx_bd[1],
919                                           tx_bd[2], tx_bd[3]);
920                         }
921                 }
922         }
923 #endif
924         bnx2x_fw_dump(bp);
925         bnx2x_mc_assert(bp);
926         BNX2X_ERR("end crash dump -----------------\n");
927 }
928
929 /*
930  * FLR Support for E2
931  *
932  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
933  * initialization.
934  */
935 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
936 #define FLR_WAIT_INTERVAL       50      /* usec */
937 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERVAL) /* 200 */
938
939 struct pbf_pN_buf_regs {
940         int pN;
941         u32 init_crd;
942         u32 crd;
943         u32 crd_freed;
944 };
945
946 struct pbf_pN_cmd_regs {
947         int pN;
948         u32 lines_occup;
949         u32 lines_freed;
950 };
951
952 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
953                                      struct pbf_pN_buf_regs *regs,
954                                      u32 poll_count)
955 {
956         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
957         u32 cur_cnt = poll_count;
958
959         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
960         crd = crd_start = REG_RD(bp, regs->crd);
961         init_crd = REG_RD(bp, regs->init_crd);
962
963         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
964         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
965         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
966
967         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
968                (init_crd - crd_start))) {
969                 if (cur_cnt--) {
970                         udelay(FLR_WAIT_INTERVAL);
971                         crd = REG_RD(bp, regs->crd);
972                         crd_freed = REG_RD(bp, regs->crd_freed);
973                 } else {
974                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
975                            regs->pN);
976                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
977                            regs->pN, crd);
978                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
979                            regs->pN, crd_freed);
980                         break;
981                 }
982         }
983         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
984            poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
985 }
986
987 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
988                                      struct pbf_pN_cmd_regs *regs,
989                                      u32 poll_count)
990 {
991         u32 occup, to_free, freed, freed_start;
992         u32 cur_cnt = poll_count;
993
994         occup = to_free = REG_RD(bp, regs->lines_occup);
995         freed = freed_start = REG_RD(bp, regs->lines_freed);
996
997         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
998         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
999
1000         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1001                 if (cur_cnt--) {
1002                         udelay(FLR_WAIT_INTERVAL);
1003                         occup = REG_RD(bp, regs->lines_occup);
1004                         freed = REG_RD(bp, regs->lines_freed);
1005                 } else {
1006                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1007                            regs->pN);
1008                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1009                            regs->pN, occup);
1010                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1011                            regs->pN, freed);
1012                         break;
1013                 }
1014         }
1015         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1016            poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
1017 }
1018
1019 static u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1020                                     u32 expected, u32 poll_count)
1021 {
1022         u32 cur_cnt = poll_count;
1023         u32 val;
1024
1025         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1026                 udelay(FLR_WAIT_INTERVAL);
1027
1028         return val;
1029 }
1030
1031 static int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1032                                            char *msg, u32 poll_cnt)
1033 {
1034         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1035         if (val != 0) {
1036                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1037                 return 1;
1038         }
1039         return 0;
1040 }
1041
1042 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1043 {
1044         /* adjust polling timeout */
1045         if (CHIP_REV_IS_EMUL(bp))
1046                 return FLR_POLL_CNT * 2000;
1047
1048         if (CHIP_REV_IS_FPGA(bp))
1049                 return FLR_POLL_CNT * 120;
1050
1051         return FLR_POLL_CNT;
1052 }
1053
1054 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1055 {
1056         struct pbf_pN_cmd_regs cmd_regs[] = {
1057                 {0, (CHIP_IS_E3B0(bp)) ?
1058                         PBF_REG_TQ_OCCUPANCY_Q0 :
1059                         PBF_REG_P0_TQ_OCCUPANCY,
1060                     (CHIP_IS_E3B0(bp)) ?
1061                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1062                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1063                 {1, (CHIP_IS_E3B0(bp)) ?
1064                         PBF_REG_TQ_OCCUPANCY_Q1 :
1065                         PBF_REG_P1_TQ_OCCUPANCY,
1066                     (CHIP_IS_E3B0(bp)) ?
1067                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1068                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1069                 {4, (CHIP_IS_E3B0(bp)) ?
1070                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1071                         PBF_REG_P4_TQ_OCCUPANCY,
1072                     (CHIP_IS_E3B0(bp)) ?
1073                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1074                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1075         };
1076
1077         struct pbf_pN_buf_regs buf_regs[] = {
1078                 {0, (CHIP_IS_E3B0(bp)) ?
1079                         PBF_REG_INIT_CRD_Q0 :
1080                         PBF_REG_P0_INIT_CRD ,
1081                     (CHIP_IS_E3B0(bp)) ?
1082                         PBF_REG_CREDIT_Q0 :
1083                         PBF_REG_P0_CREDIT,
1084                     (CHIP_IS_E3B0(bp)) ?
1085                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1086                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1087                 {1, (CHIP_IS_E3B0(bp)) ?
1088                         PBF_REG_INIT_CRD_Q1 :
1089                         PBF_REG_P1_INIT_CRD,
1090                     (CHIP_IS_E3B0(bp)) ?
1091                         PBF_REG_CREDIT_Q1 :
1092                         PBF_REG_P1_CREDIT,
1093                     (CHIP_IS_E3B0(bp)) ?
1094                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1095                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1096                 {4, (CHIP_IS_E3B0(bp)) ?
1097                         PBF_REG_INIT_CRD_LB_Q :
1098                         PBF_REG_P4_INIT_CRD,
1099                     (CHIP_IS_E3B0(bp)) ?
1100                         PBF_REG_CREDIT_LB_Q :
1101                         PBF_REG_P4_CREDIT,
1102                     (CHIP_IS_E3B0(bp)) ?
1103                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1104                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1105         };
1106
1107         int i;
1108
1109         /* Verify the command queues are flushed P0, P1, P4 */
1110         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1111                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1112
1113
1114         /* Verify the transmission buffers are flushed P0, P1, P4 */
1115         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1116                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1117 }
1118
1119 #define OP_GEN_PARAM(param) \
1120         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1121
1122 #define OP_GEN_TYPE(type) \
1123         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1124
1125 #define OP_GEN_AGG_VECT(index) \
1126         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1127
1128
1129 static int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1130                                          u32 poll_cnt)
1131 {
1132         struct sdm_op_gen op_gen = {0};
1133
1134         u32 comp_addr = BAR_CSTRORM_INTMEM +
1135                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1136         int ret = 0;
1137
1138         if (REG_RD(bp, comp_addr)) {
1139                 BNX2X_ERR("Cleanup complete was not 0 before sending\n");
1140                 return 1;
1141         }
1142
1143         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1144         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1145         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1146         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1147
1148         DP(BNX2X_MSG_SP, "sending FW Final cleanup\n");
1149         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1150
1151         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1152                 BNX2X_ERR("FW final cleanup did not succeed\n");
1153                 DP(BNX2X_MSG_SP, "At timeout completion address contained %x\n",
1154                    (REG_RD(bp, comp_addr)));
1155                 ret = 1;
1156         }
1157         /* Zero completion for nxt FLR */
1158         REG_WR(bp, comp_addr, 0);
1159
1160         return ret;
1161 }
1162
1163 static u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1164 {
1165         u16 status;
1166
1167         pcie_capability_read_word(dev, PCI_EXP_DEVSTA, &status);
1168         return status & PCI_EXP_DEVSTA_TRPND;
1169 }
1170
1171 /* PF FLR specific routines
1172 */
1173 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1174 {
1175
1176         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1177         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1178                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1179                         "CFC PF usage counter timed out",
1180                         poll_cnt))
1181                 return 1;
1182
1183
1184         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1185         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1186                         DORQ_REG_PF_USAGE_CNT,
1187                         "DQ PF usage counter timed out",
1188                         poll_cnt))
1189                 return 1;
1190
1191         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1192         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1193                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1194                         "QM PF usage counter timed out",
1195                         poll_cnt))
1196                 return 1;
1197
1198         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1199         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1200                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1201                         "Timers VNIC usage counter timed out",
1202                         poll_cnt))
1203                 return 1;
1204         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1205                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1206                         "Timers NUM_SCANS usage counter timed out",
1207                         poll_cnt))
1208                 return 1;
1209
1210         /* Wait DMAE PF usage counter to zero */
1211         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1212                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1213                         "DMAE dommand register timed out",
1214                         poll_cnt))
1215                 return 1;
1216
1217         return 0;
1218 }
1219
1220 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1221 {
1222         u32 val;
1223
1224         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1225         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1226
1227         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1228         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1229
1230         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1231         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1232
1233         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1234         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1235
1236         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1237         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1238
1239         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1240         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1241
1242         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1243         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1244
1245         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1246         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1247            val);
1248 }
1249
1250 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1251 {
1252         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1253
1254         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1255
1256         /* Re-enable PF target read access */
1257         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1258
1259         /* Poll HW usage counters */
1260         DP(BNX2X_MSG_SP, "Polling usage counters\n");
1261         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1262                 return -EBUSY;
1263
1264         /* Zero the igu 'trailing edge' and 'leading edge' */
1265
1266         /* Send the FW cleanup command */
1267         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1268                 return -EBUSY;
1269
1270         /* ATC cleanup */
1271
1272         /* Verify TX hw is flushed */
1273         bnx2x_tx_hw_flushed(bp, poll_cnt);
1274
1275         /* Wait 100ms (not adjusted according to platform) */
1276         msleep(100);
1277
1278         /* Verify no pending pci transactions */
1279         if (bnx2x_is_pcie_pending(bp->pdev))
1280                 BNX2X_ERR("PCIE Transactions still pending\n");
1281
1282         /* Debug */
1283         bnx2x_hw_enable_status(bp);
1284
1285         /*
1286          * Master enable - Due to WB DMAE writes performed before this
1287          * register is re-initialized as part of the regular function init
1288          */
1289         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1290
1291         return 0;
1292 }
1293
1294 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1295 {
1296         int port = BP_PORT(bp);
1297         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1298         u32 val = REG_RD(bp, addr);
1299         bool msix = (bp->flags & USING_MSIX_FLAG) ? true : false;
1300         bool single_msix = (bp->flags & USING_SINGLE_MSIX_FLAG) ? true : false;
1301         bool msi = (bp->flags & USING_MSI_FLAG) ? true : false;
1302
1303         if (msix) {
1304                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1305                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1306                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1307                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1308                 if (single_msix)
1309                         val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
1310         } else if (msi) {
1311                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1312                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1313                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1314                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1315         } else {
1316                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1317                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1318                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1319                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1320
1321                 if (!CHIP_IS_E1(bp)) {
1322                         DP(NETIF_MSG_IFUP,
1323                            "write %x to HC %d (addr 0x%x)\n", val, port, addr);
1324
1325                         REG_WR(bp, addr, val);
1326
1327                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1328                 }
1329         }
1330
1331         if (CHIP_IS_E1(bp))
1332                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1333
1334         DP(NETIF_MSG_IFUP,
1335            "write %x to HC %d (addr 0x%x) mode %s\n", val, port, addr,
1336            (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1337
1338         REG_WR(bp, addr, val);
1339         /*
1340          * Ensure that HC_CONFIG is written before leading/trailing edge config
1341          */
1342         mmiowb();
1343         barrier();
1344
1345         if (!CHIP_IS_E1(bp)) {
1346                 /* init leading/trailing edge */
1347                 if (IS_MF(bp)) {
1348                         val = (0xee0f | (1 << (BP_VN(bp) + 4)));
1349                         if (bp->port.pmf)
1350                                 /* enable nig and gpio3 attention */
1351                                 val |= 0x1100;
1352                 } else
1353                         val = 0xffff;
1354
1355                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1356                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1357         }
1358
1359         /* Make sure that interrupts are indeed enabled from here on */
1360         mmiowb();
1361 }
1362
1363 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1364 {
1365         u32 val;
1366         bool msix = (bp->flags & USING_MSIX_FLAG) ? true : false;
1367         bool single_msix = (bp->flags & USING_SINGLE_MSIX_FLAG) ? true : false;
1368         bool msi = (bp->flags & USING_MSI_FLAG) ? true : false;
1369
1370         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1371
1372         if (msix) {
1373                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1374                          IGU_PF_CONF_SINGLE_ISR_EN);
1375                 val |= (IGU_PF_CONF_FUNC_EN |
1376                         IGU_PF_CONF_MSI_MSIX_EN |
1377                         IGU_PF_CONF_ATTN_BIT_EN);
1378
1379                 if (single_msix)
1380                         val |= IGU_PF_CONF_SINGLE_ISR_EN;
1381         } else if (msi) {
1382                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1383                 val |= (IGU_PF_CONF_FUNC_EN |
1384                         IGU_PF_CONF_MSI_MSIX_EN |
1385                         IGU_PF_CONF_ATTN_BIT_EN |
1386                         IGU_PF_CONF_SINGLE_ISR_EN);
1387         } else {
1388                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1389                 val |= (IGU_PF_CONF_FUNC_EN |
1390                         IGU_PF_CONF_INT_LINE_EN |
1391                         IGU_PF_CONF_ATTN_BIT_EN |
1392                         IGU_PF_CONF_SINGLE_ISR_EN);
1393         }
1394
1395         DP(NETIF_MSG_IFUP, "write 0x%x to IGU  mode %s\n",
1396            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1397
1398         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1399
1400         if (val & IGU_PF_CONF_INT_LINE_EN)
1401                 pci_intx(bp->pdev, true);
1402
1403         barrier();
1404
1405         /* init leading/trailing edge */
1406         if (IS_MF(bp)) {
1407                 val = (0xee0f | (1 << (BP_VN(bp) + 4)));
1408                 if (bp->port.pmf)
1409                         /* enable nig and gpio3 attention */
1410                         val |= 0x1100;
1411         } else
1412                 val = 0xffff;
1413
1414         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1415         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1416
1417         /* Make sure that interrupts are indeed enabled from here on */
1418         mmiowb();
1419 }
1420
1421 void bnx2x_int_enable(struct bnx2x *bp)
1422 {
1423         if (bp->common.int_block == INT_BLOCK_HC)
1424                 bnx2x_hc_int_enable(bp);
1425         else
1426                 bnx2x_igu_int_enable(bp);
1427 }
1428
1429 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1430 {
1431         int port = BP_PORT(bp);
1432         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1433         u32 val = REG_RD(bp, addr);
1434
1435         /*
1436          * in E1 we must use only PCI configuration space to disable
1437          * MSI/MSIX capablility
1438          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1439          */
1440         if (CHIP_IS_E1(bp)) {
1441                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1442                  *  Use mask register to prevent from HC sending interrupts
1443                  *  after we exit the function
1444                  */
1445                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1446
1447                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1448                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1449                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1450         } else
1451                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1452                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1453                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1454                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1455
1456         DP(NETIF_MSG_IFDOWN,
1457            "write %x to HC %d (addr 0x%x)\n",
1458            val, port, addr);
1459
1460         /* flush all outstanding writes */
1461         mmiowb();
1462
1463         REG_WR(bp, addr, val);
1464         if (REG_RD(bp, addr) != val)
1465                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1466 }
1467
1468 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1469 {
1470         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1471
1472         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1473                  IGU_PF_CONF_INT_LINE_EN |
1474                  IGU_PF_CONF_ATTN_BIT_EN);
1475
1476         DP(NETIF_MSG_IFDOWN, "write %x to IGU\n", val);
1477
1478         /* flush all outstanding writes */
1479         mmiowb();
1480
1481         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1482         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1483                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1484 }
1485
1486 void bnx2x_int_disable(struct bnx2x *bp)
1487 {
1488         if (bp->common.int_block == INT_BLOCK_HC)
1489                 bnx2x_hc_int_disable(bp);
1490         else
1491                 bnx2x_igu_int_disable(bp);
1492 }
1493
1494 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1495 {
1496         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1497         int i, offset;
1498
1499         if (disable_hw)
1500                 /* prevent the HW from sending interrupts */
1501                 bnx2x_int_disable(bp);
1502
1503         /* make sure all ISRs are done */
1504         if (msix) {
1505                 synchronize_irq(bp->msix_table[0].vector);
1506                 offset = 1;
1507 #ifdef BCM_CNIC
1508                 offset++;
1509 #endif
1510                 for_each_eth_queue(bp, i)
1511                         synchronize_irq(bp->msix_table[offset++].vector);
1512         } else
1513                 synchronize_irq(bp->pdev->irq);
1514
1515         /* make sure sp_task is not running */
1516         cancel_delayed_work(&bp->sp_task);
1517         cancel_delayed_work(&bp->period_task);
1518         flush_workqueue(bnx2x_wq);
1519 }
1520
1521 /* fast path */
1522
1523 /*
1524  * General service functions
1525  */
1526
1527 /* Return true if succeeded to acquire the lock */
1528 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1529 {
1530         u32 lock_status;
1531         u32 resource_bit = (1 << resource);
1532         int func = BP_FUNC(bp);
1533         u32 hw_lock_control_reg;
1534
1535         DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1536            "Trying to take a lock on resource %d\n", resource);
1537
1538         /* Validating that the resource is within range */
1539         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1540                 DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1541                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1542                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1543                 return false;
1544         }
1545
1546         if (func <= 5)
1547                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1548         else
1549                 hw_lock_control_reg =
1550                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1551
1552         /* Try to acquire the lock */
1553         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1554         lock_status = REG_RD(bp, hw_lock_control_reg);
1555         if (lock_status & resource_bit)
1556                 return true;
1557
1558         DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1559            "Failed to get a lock on resource %d\n", resource);
1560         return false;
1561 }
1562
1563 /**
1564  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1565  *
1566  * @bp: driver handle
1567  *
1568  * Returns the recovery leader resource id according to the engine this function
1569  * belongs to. Currently only only 2 engines is supported.
1570  */
1571 static int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1572 {
1573         if (BP_PATH(bp))
1574                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1575         else
1576                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1577 }
1578
1579 /**
1580  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1581  *
1582  * @bp: driver handle
1583  *
1584  * Tries to aquire a leader lock for current engine.
1585  */
1586 static bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1587 {
1588         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1589 }
1590
1591 #ifdef BCM_CNIC
1592 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1593 #endif
1594
1595 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1596 {
1597         struct bnx2x *bp = fp->bp;
1598         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1599         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1600         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1601         struct bnx2x_queue_sp_obj *q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
1602
1603         DP(BNX2X_MSG_SP,
1604            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1605            fp->index, cid, command, bp->state,
1606            rr_cqe->ramrod_cqe.ramrod_type);
1607
1608         switch (command) {
1609         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1610                 DP(BNX2X_MSG_SP, "got UPDATE ramrod. CID %d\n", cid);
1611                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1612                 break;
1613
1614         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1615                 DP(BNX2X_MSG_SP, "got MULTI[%d] setup ramrod\n", cid);
1616                 drv_cmd = BNX2X_Q_CMD_SETUP;
1617                 break;
1618
1619         case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
1620                 DP(BNX2X_MSG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
1621                 drv_cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
1622                 break;
1623
1624         case (RAMROD_CMD_ID_ETH_HALT):
1625                 DP(BNX2X_MSG_SP, "got MULTI[%d] halt ramrod\n", cid);
1626                 drv_cmd = BNX2X_Q_CMD_HALT;
1627                 break;
1628
1629         case (RAMROD_CMD_ID_ETH_TERMINATE):
1630                 DP(BNX2X_MSG_SP, "got MULTI[%d] teminate ramrod\n", cid);
1631                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1632                 break;
1633
1634         case (RAMROD_CMD_ID_ETH_EMPTY):
1635                 DP(BNX2X_MSG_SP, "got MULTI[%d] empty ramrod\n", cid);
1636                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1637                 break;
1638
1639         default:
1640                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1641                           command, fp->index);
1642                 return;
1643         }
1644
1645         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1646             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1647                 /* q_obj->complete_cmd() failure means that this was
1648                  * an unexpected completion.
1649                  *
1650                  * In this case we don't want to increase the bp->spq_left
1651                  * because apparently we haven't sent this command the first
1652                  * place.
1653                  */
1654 #ifdef BNX2X_STOP_ON_ERROR
1655                 bnx2x_panic();
1656 #else
1657                 return;
1658 #endif
1659
1660         smp_mb__before_atomic_inc();
1661         atomic_inc(&bp->cq_spq_left);
1662         /* push the change in bp->spq_left and towards the memory */
1663         smp_mb__after_atomic_inc();
1664
1665         DP(BNX2X_MSG_SP, "bp->cq_spq_left %x\n", atomic_read(&bp->cq_spq_left));
1666
1667         if ((drv_cmd == BNX2X_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
1668             (!!test_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state))) {
1669                 /* if Q update ramrod is completed for last Q in AFEX vif set
1670                  * flow, then ACK MCP at the end
1671                  *
1672                  * mark pending ACK to MCP bit.
1673                  * prevent case that both bits are cleared.
1674                  * At the end of load/unload driver checks that
1675                  * sp_state is cleaerd, and this order prevents
1676                  * races
1677                  */
1678                 smp_mb__before_clear_bit();
1679                 set_bit(BNX2X_AFEX_PENDING_VIFSET_MCP_ACK, &bp->sp_state);
1680                 wmb();
1681                 clear_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state);
1682                 smp_mb__after_clear_bit();
1683
1684                 /* schedule workqueue to send ack to MCP */
1685                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1686         }
1687
1688         return;
1689 }
1690
1691 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1692                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1693 {
1694         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1695
1696         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1697                                  start);
1698 }
1699
1700 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1701 {
1702         struct bnx2x *bp = netdev_priv(dev_instance);
1703         u16 status = bnx2x_ack_int(bp);
1704         u16 mask;
1705         int i;
1706         u8 cos;
1707
1708         /* Return here if interrupt is shared and it's not for us */
1709         if (unlikely(status == 0)) {
1710                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1711                 return IRQ_NONE;
1712         }
1713         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1714
1715 #ifdef BNX2X_STOP_ON_ERROR
1716         if (unlikely(bp->panic))
1717                 return IRQ_HANDLED;
1718 #endif
1719
1720         for_each_eth_queue(bp, i) {
1721                 struct bnx2x_fastpath *fp = &bp->fp[i];
1722
1723                 mask = 0x2 << (fp->index + CNIC_PRESENT);
1724                 if (status & mask) {
1725                         /* Handle Rx or Tx according to SB id */
1726                         prefetch(fp->rx_cons_sb);
1727                         for_each_cos_in_tx_queue(fp, cos)
1728                                 prefetch(fp->txdata_ptr[cos]->tx_cons_sb);
1729                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1730                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1731                         status &= ~mask;
1732                 }
1733         }
1734
1735 #ifdef BCM_CNIC
1736         mask = 0x2;
1737         if (status & (mask | 0x1)) {
1738                 struct cnic_ops *c_ops = NULL;
1739
1740                 if (likely(bp->state == BNX2X_STATE_OPEN)) {
1741                         rcu_read_lock();
1742                         c_ops = rcu_dereference(bp->cnic_ops);
1743                         if (c_ops)
1744                                 c_ops->cnic_handler(bp->cnic_data, NULL);
1745                         rcu_read_unlock();
1746                 }
1747
1748                 status &= ~mask;
1749         }
1750 #endif
1751
1752         if (unlikely(status & 0x1)) {
1753                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1754
1755                 status &= ~0x1;
1756                 if (!status)
1757                         return IRQ_HANDLED;
1758         }
1759
1760         if (unlikely(status))
1761                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1762                    status);
1763
1764         return IRQ_HANDLED;
1765 }
1766
1767 /* Link */
1768
1769 /*
1770  * General service functions
1771  */
1772
1773 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1774 {
1775         u32 lock_status;
1776         u32 resource_bit = (1 << resource);
1777         int func = BP_FUNC(bp);
1778         u32 hw_lock_control_reg;
1779         int cnt;
1780
1781         /* Validating that the resource is within range */
1782         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1783                 BNX2X_ERR("resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1784                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1785                 return -EINVAL;
1786         }
1787
1788         if (func <= 5) {
1789                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1790         } else {
1791                 hw_lock_control_reg =
1792                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1793         }
1794
1795         /* Validating that the resource is not already taken */
1796         lock_status = REG_RD(bp, hw_lock_control_reg);
1797         if (lock_status & resource_bit) {
1798                 BNX2X_ERR("lock_status 0x%x  resource_bit 0x%x\n",
1799                    lock_status, resource_bit);
1800                 return -EEXIST;
1801         }
1802
1803         /* Try for 5 second every 5ms */
1804         for (cnt = 0; cnt < 1000; cnt++) {
1805                 /* Try to acquire the lock */
1806                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1807                 lock_status = REG_RD(bp, hw_lock_control_reg);
1808                 if (lock_status & resource_bit)
1809                         return 0;
1810
1811                 msleep(5);
1812         }
1813         BNX2X_ERR("Timeout\n");
1814         return -EAGAIN;
1815 }
1816
1817 int bnx2x_release_leader_lock(struct bnx2x *bp)
1818 {
1819         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1820 }
1821
1822 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1823 {
1824         u32 lock_status;
1825         u32 resource_bit = (1 << resource);
1826         int func = BP_FUNC(bp);
1827         u32 hw_lock_control_reg;
1828
1829         /* Validating that the resource is within range */
1830         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1831                 BNX2X_ERR("resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1832                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1833                 return -EINVAL;
1834         }
1835
1836         if (func <= 5) {
1837                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1838         } else {
1839                 hw_lock_control_reg =
1840                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1841         }
1842
1843         /* Validating that the resource is currently taken */
1844         lock_status = REG_RD(bp, hw_lock_control_reg);
1845         if (!(lock_status & resource_bit)) {
1846                 BNX2X_ERR("lock_status 0x%x resource_bit 0x%x. unlock was called but lock wasn't taken!\n",
1847                    lock_status, resource_bit);
1848                 return -EFAULT;
1849         }
1850
1851         REG_WR(bp, hw_lock_control_reg, resource_bit);
1852         return 0;
1853 }
1854
1855
1856 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1857 {
1858         /* The GPIO should be swapped if swap register is set and active */
1859         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1860                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1861         int gpio_shift = gpio_num +
1862                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1863         u32 gpio_mask = (1 << gpio_shift);
1864         u32 gpio_reg;
1865         int value;
1866
1867         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1868                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1869                 return -EINVAL;
1870         }
1871
1872         /* read GPIO value */
1873         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1874
1875         /* get the requested pin value */
1876         if ((gpio_reg & gpio_mask) == gpio_mask)
1877                 value = 1;
1878         else
1879                 value = 0;
1880
1881         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1882
1883         return value;
1884 }
1885
1886 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1887 {
1888         /* The GPIO should be swapped if swap register is set and active */
1889         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1890                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1891         int gpio_shift = gpio_num +
1892                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1893         u32 gpio_mask = (1 << gpio_shift);
1894         u32 gpio_reg;
1895
1896         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1897                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1898                 return -EINVAL;
1899         }
1900
1901         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1902         /* read GPIO and mask except the float bits */
1903         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1904
1905         switch (mode) {
1906         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1907                 DP(NETIF_MSG_LINK,
1908                    "Set GPIO %d (shift %d) -> output low\n",
1909                    gpio_num, gpio_shift);
1910                 /* clear FLOAT and set CLR */
1911                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1912                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1913                 break;
1914
1915         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1916                 DP(NETIF_MSG_LINK,
1917                    "Set GPIO %d (shift %d) -> output high\n",
1918                    gpio_num, gpio_shift);
1919                 /* clear FLOAT and set SET */
1920                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1921                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1922                 break;
1923
1924         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1925                 DP(NETIF_MSG_LINK,
1926                    "Set GPIO %d (shift %d) -> input\n",
1927                    gpio_num, gpio_shift);
1928                 /* set FLOAT */
1929                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1930                 break;
1931
1932         default:
1933                 break;
1934         }
1935
1936         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1937         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1938
1939         return 0;
1940 }
1941
1942 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1943 {
1944         u32 gpio_reg = 0;
1945         int rc = 0;
1946
1947         /* Any port swapping should be handled by caller. */
1948
1949         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1950         /* read GPIO and mask except the float bits */
1951         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1952         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1953         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1954         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1955
1956         switch (mode) {
1957         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1958                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
1959                 /* set CLR */
1960                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1961                 break;
1962
1963         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1964                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
1965                 /* set SET */
1966                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
1967                 break;
1968
1969         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1970                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
1971                 /* set FLOAT */
1972                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1973                 break;
1974
1975         default:
1976                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
1977                 rc = -EINVAL;
1978                 break;
1979         }
1980
1981         if (rc == 0)
1982                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1983
1984         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1985
1986         return rc;
1987 }
1988
1989 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1990 {
1991         /* The GPIO should be swapped if swap register is set and active */
1992         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1993                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1994         int gpio_shift = gpio_num +
1995                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1996         u32 gpio_mask = (1 << gpio_shift);
1997         u32 gpio_reg;
1998
1999         if (gpio_num > MISC_REGISTERS_GPIO_3) {
2000                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
2001                 return -EINVAL;
2002         }
2003
2004         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2005         /* read GPIO int */
2006         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2007
2008         switch (mode) {
2009         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2010                 DP(NETIF_MSG_LINK,
2011                    "Clear GPIO INT %d (shift %d) -> output low\n",
2012                    gpio_num, gpio_shift);
2013                 /* clear SET and set CLR */
2014                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2015                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2016                 break;
2017
2018         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2019                 DP(NETIF_MSG_LINK,
2020                    "Set GPIO INT %d (shift %d) -> output high\n",
2021                    gpio_num, gpio_shift);
2022                 /* clear CLR and set SET */
2023                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2024                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2025                 break;
2026
2027         default:
2028                 break;
2029         }
2030
2031         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2032         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2033
2034         return 0;
2035 }
2036
2037 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2038 {
2039         u32 spio_mask = (1 << spio_num);
2040         u32 spio_reg;
2041
2042         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2043             (spio_num > MISC_REGISTERS_SPIO_7)) {
2044                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2045                 return -EINVAL;
2046         }
2047
2048         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2049         /* read SPIO and mask except the float bits */
2050         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2051
2052         switch (mode) {
2053         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2054                 DP(NETIF_MSG_HW, "Set SPIO %d -> output low\n", spio_num);
2055                 /* clear FLOAT and set CLR */
2056                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2057                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2058                 break;
2059
2060         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2061                 DP(NETIF_MSG_HW, "Set SPIO %d -> output high\n", spio_num);
2062                 /* clear FLOAT and set SET */
2063                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2064                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2065                 break;
2066
2067         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2068                 DP(NETIF_MSG_HW, "Set SPIO %d -> input\n", spio_num);
2069                 /* set FLOAT */
2070                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2071                 break;
2072
2073         default:
2074                 break;
2075         }
2076
2077         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2078         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2079
2080         return 0;
2081 }
2082
2083 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2084 {
2085         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2086         switch (bp->link_vars.ieee_fc &
2087                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2088         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2089                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2090                                                    ADVERTISED_Pause);
2091                 break;
2092
2093         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2094                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2095                                                   ADVERTISED_Pause);
2096                 break;
2097
2098         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2099                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2100                 break;
2101
2102         default:
2103                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2104                                                    ADVERTISED_Pause);
2105                 break;
2106         }
2107 }
2108
2109 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2110 {
2111         if (!BP_NOMCP(bp)) {
2112                 u8 rc;
2113                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2114                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2115                 /*
2116                  * Initialize link parameters structure variables
2117                  * It is recommended to turn off RX FC for jumbo frames
2118                  * for better performance
2119                  */
2120                 if (CHIP_IS_E1x(bp) && (bp->dev->mtu > 5000))
2121                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2122                 else
2123                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2124
2125                 bnx2x_acquire_phy_lock(bp);
2126
2127                 if (load_mode == LOAD_DIAG) {
2128                         struct link_params *lp = &bp->link_params;
2129                         lp->loopback_mode = LOOPBACK_XGXS;
2130                         /* do PHY loopback at 10G speed, if possible */
2131                         if (lp->req_line_speed[cfx_idx] < SPEED_10000) {
2132                                 if (lp->speed_cap_mask[cfx_idx] &
2133                                     PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)
2134                                         lp->req_line_speed[cfx_idx] =
2135                                         SPEED_10000;
2136                                 else
2137                                         lp->req_line_speed[cfx_idx] =
2138                                         SPEED_1000;
2139                         }
2140                 }
2141
2142                 if (load_mode == LOAD_LOOPBACK_EXT) {
2143                         struct link_params *lp = &bp->link_params;
2144                         lp->loopback_mode = LOOPBACK_EXT;
2145                 }
2146
2147                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2148
2149                 bnx2x_release_phy_lock(bp);
2150
2151                 bnx2x_calc_fc_adv(bp);
2152
2153                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2154                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2155                         bnx2x_link_report(bp);
2156                 } else
2157                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2158                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2159                 return rc;
2160         }
2161         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2162         return -EINVAL;
2163 }
2164
2165 void bnx2x_link_set(struct bnx2x *bp)
2166 {
2167         if (!BP_NOMCP(bp)) {
2168                 bnx2x_acquire_phy_lock(bp);
2169                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2170                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2171                 bnx2x_release_phy_lock(bp);
2172
2173                 bnx2x_calc_fc_adv(bp);
2174         } else
2175                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2176 }
2177
2178 static void bnx2x__link_reset(struct bnx2x *bp)
2179 {
2180         if (!BP_NOMCP(bp)) {
2181                 bnx2x_acquire_phy_lock(bp);
2182                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2183                 bnx2x_release_phy_lock(bp);
2184         } else
2185                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2186 }
2187
2188 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2189 {
2190         u8 rc = 0;
2191
2192         if (!BP_NOMCP(bp)) {
2193                 bnx2x_acquire_phy_lock(bp);
2194                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2195                                      is_serdes);
2196                 bnx2x_release_phy_lock(bp);
2197         } else
2198                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2199
2200         return rc;
2201 }
2202
2203
2204 /* Calculates the sum of vn_min_rates.
2205    It's needed for further normalizing of the min_rates.
2206    Returns:
2207      sum of vn_min_rates.
2208        or
2209      0 - if all the min_rates are 0.
2210      In the later case fainess algorithm should be deactivated.
2211      If not all min_rates are zero then those that are zeroes will be set to 1.
2212  */
2213 static void bnx2x_calc_vn_min(struct bnx2x *bp,
2214                                       struct cmng_init_input *input)
2215 {
2216         int all_zero = 1;
2217         int vn;
2218
2219         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2220                 u32 vn_cfg = bp->mf_config[vn];
2221                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2222                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2223
2224                 /* Skip hidden vns */
2225                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2226                         vn_min_rate = 0;
2227                 /* If min rate is zero - set it to 1 */
2228                 else if (!vn_min_rate)
2229                         vn_min_rate = DEF_MIN_RATE;
2230                 else
2231                         all_zero = 0;
2232
2233                 input->vnic_min_rate[vn] = vn_min_rate;
2234         }
2235
2236         /* if ETS or all min rates are zeros - disable fairness */
2237         if (BNX2X_IS_ETS_ENABLED(bp)) {
2238                 input->flags.cmng_enables &=
2239                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2240                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2241         } else if (all_zero) {
2242                 input->flags.cmng_enables &=
2243                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2244                 DP(NETIF_MSG_IFUP,
2245                    "All MIN values are zeroes fairness will be disabled\n");
2246         } else
2247                 input->flags.cmng_enables |=
2248                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2249 }
2250
2251 static void bnx2x_calc_vn_max(struct bnx2x *bp, int vn,
2252                                     struct cmng_init_input *input)
2253 {
2254         u16 vn_max_rate;
2255         u32 vn_cfg = bp->mf_config[vn];
2256
2257         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2258                 vn_max_rate = 0;
2259         else {
2260                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2261
2262                 if (IS_MF_SI(bp)) {
2263                         /* maxCfg in percents of linkspeed */
2264                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2265                 } else /* SD modes */
2266                         /* maxCfg is absolute in 100Mb units */
2267                         vn_max_rate = maxCfg * 100;
2268         }
2269
2270         DP(NETIF_MSG_IFUP, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
2271
2272         input->vnic_max_rate[vn] = vn_max_rate;
2273 }
2274
2275
2276 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2277 {
2278         if (CHIP_REV_IS_SLOW(bp))
2279                 return CMNG_FNS_NONE;
2280         if (IS_MF(bp))
2281                 return CMNG_FNS_MINMAX;
2282
2283         return CMNG_FNS_NONE;
2284 }
2285
2286 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2287 {
2288         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2289
2290         if (BP_NOMCP(bp))
2291                 return; /* what should be the default bvalue in this case */
2292
2293         /* For 2 port configuration the absolute function number formula
2294          * is:
2295          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2296          *
2297          *      and there are 4 functions per port
2298          *
2299          * For 4 port configuration it is
2300          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2301          *
2302          *      and there are 2 functions per port
2303          */
2304         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2305                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2306
2307                 if (func >= E1H_FUNC_MAX)
2308                         break;
2309
2310                 bp->mf_config[vn] =
2311                         MF_CFG_RD(bp, func_mf_config[func].config);
2312         }
2313         if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2314                 DP(NETIF_MSG_IFUP, "mf_cfg function disabled\n");
2315                 bp->flags |= MF_FUNC_DIS;
2316         } else {
2317                 DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2318                 bp->flags &= ~MF_FUNC_DIS;
2319         }
2320 }
2321
2322 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2323 {
2324         struct cmng_init_input input;
2325         memset(&input, 0, sizeof(struct cmng_init_input));
2326
2327         input.port_rate = bp->link_vars.line_speed;
2328
2329         if (cmng_type == CMNG_FNS_MINMAX) {
2330                 int vn;
2331
2332                 /* read mf conf from shmem */
2333                 if (read_cfg)
2334                         bnx2x_read_mf_cfg(bp);
2335
2336                 /* vn_weight_sum and enable fairness if not 0 */
2337                 bnx2x_calc_vn_min(bp, &input);
2338
2339                 /* calculate and set min-max rate for each vn */
2340                 if (bp->port.pmf)
2341                         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++)
2342                                 bnx2x_calc_vn_max(bp, vn, &input);
2343
2344                 /* always enable rate shaping and fairness */
2345                 input.flags.cmng_enables |=
2346                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2347
2348                 bnx2x_init_cmng(&input, &bp->cmng);
2349                 return;
2350         }
2351
2352         /* rate shaping and fairness are disabled */
2353         DP(NETIF_MSG_IFUP,
2354            "rate shaping and fairness are disabled\n");
2355 }
2356
2357 static void storm_memset_cmng(struct bnx2x *bp,
2358                               struct cmng_init *cmng,
2359                               u8 port)
2360 {
2361         int vn;
2362         size_t size = sizeof(struct cmng_struct_per_port);
2363
2364         u32 addr = BAR_XSTRORM_INTMEM +
2365                         XSTORM_CMNG_PER_PORT_VARS_OFFSET(port);
2366
2367         __storm_memset_struct(bp, addr, size, (u32 *)&cmng->port);
2368
2369         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2370                 int func = func_by_vn(bp, vn);
2371
2372                 addr = BAR_XSTRORM_INTMEM +
2373                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func);
2374                 size = sizeof(struct rate_shaping_vars_per_vn);
2375                 __storm_memset_struct(bp, addr, size,
2376                                       (u32 *)&cmng->vnic.vnic_max_rate[vn]);
2377
2378                 addr = BAR_XSTRORM_INTMEM +
2379                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func);
2380                 size = sizeof(struct fairness_vars_per_vn);
2381                 __storm_memset_struct(bp, addr, size,
2382                                       (u32 *)&cmng->vnic.vnic_min_rate[vn]);
2383         }
2384 }
2385
2386 /* This function is called upon link interrupt */
2387 static void bnx2x_link_attn(struct bnx2x *bp)
2388 {
2389         /* Make sure that we are synced with the current statistics */
2390         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2391
2392         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2393
2394         if (bp->link_vars.link_up) {
2395
2396                 /* dropless flow control */
2397                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2398                         int port = BP_PORT(bp);
2399                         u32 pause_enabled = 0;
2400
2401                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2402                                 pause_enabled = 1;
2403
2404                         REG_WR(bp, BAR_USTRORM_INTMEM +
2405                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2406                                pause_enabled);
2407                 }
2408
2409                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2410                         struct host_port_stats *pstats;
2411
2412                         pstats = bnx2x_sp(bp, port_stats);
2413                         /* reset old mac stats */
2414                         memset(&(pstats->mac_stx[0]), 0,
2415                                sizeof(struct mac_stx));
2416                 }
2417                 if (bp->state == BNX2X_STATE_OPEN)
2418                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2419         }
2420
2421         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2422                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2423
2424                 if (cmng_fns != CMNG_FNS_NONE) {
2425                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2426                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2427                 } else
2428                         /* rate shaping and fairness are disabled */
2429                         DP(NETIF_MSG_IFUP,
2430                            "single function mode without fairness\n");
2431         }
2432
2433         __bnx2x_link_report(bp);
2434
2435         if (IS_MF(bp))
2436                 bnx2x_link_sync_notify(bp);
2437 }
2438
2439 void bnx2x__link_status_update(struct bnx2x *bp)
2440 {
2441         if (bp->state != BNX2X_STATE_OPEN)
2442                 return;
2443
2444         /* read updated dcb configuration */
2445         bnx2x_dcbx_pmf_update(bp);
2446
2447         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2448
2449         if (bp->link_vars.link_up)
2450                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2451         else
2452                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2453
2454         /* indicate link status */
2455         bnx2x_link_report(bp);
2456 }
2457
2458 static int bnx2x_afex_func_update(struct bnx2x *bp, u16 vifid,
2459                                   u16 vlan_val, u8 allowed_prio)
2460 {
2461         struct bnx2x_func_state_params func_params = {0};
2462         struct bnx2x_func_afex_update_params *f_update_params =
2463                 &func_params.params.afex_update;
2464
2465         func_params.f_obj = &bp->func_obj;
2466         func_params.cmd = BNX2X_F_CMD_AFEX_UPDATE;
2467
2468         /* no need to wait for RAMROD completion, so don't
2469          * set RAMROD_COMP_WAIT flag
2470          */
2471
2472         f_update_params->vif_id = vifid;
2473         f_update_params->afex_default_vlan = vlan_val;
2474         f_update_params->allowed_priorities = allowed_prio;
2475
2476         /* if ramrod can not be sent, response to MCP immediately */
2477         if (bnx2x_func_state_change(bp, &func_params) < 0)
2478                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
2479
2480         return 0;
2481 }
2482
2483 static int bnx2x_afex_handle_vif_list_cmd(struct bnx2x *bp, u8 cmd_type,
2484                                           u16 vif_index, u8 func_bit_map)
2485 {
2486         struct bnx2x_func_state_params func_params = {0};
2487         struct bnx2x_func_afex_viflists_params *update_params =
2488                 &func_params.params.afex_viflists;
2489         int rc;
2490         u32 drv_msg_code;
2491
2492         /* validate only LIST_SET and LIST_GET are received from switch */
2493         if ((cmd_type != VIF_LIST_RULE_GET) && (cmd_type != VIF_LIST_RULE_SET))
2494                 BNX2X_ERR("BUG! afex_handle_vif_list_cmd invalid type 0x%x\n",
2495                           cmd_type);
2496
2497         func_params.f_obj = &bp->func_obj;
2498         func_params.cmd = BNX2X_F_CMD_AFEX_VIFLISTS;
2499
2500         /* set parameters according to cmd_type */
2501         update_params->afex_vif_list_command = cmd_type;
2502         update_params->vif_list_index = cpu_to_le16(vif_index);
2503         update_params->func_bit_map =
2504                 (cmd_type == VIF_LIST_RULE_GET) ? 0 : func_bit_map;
2505         update_params->func_to_clear = 0;
2506         drv_msg_code =
2507                 (cmd_type == VIF_LIST_RULE_GET) ?
2508                 DRV_MSG_CODE_AFEX_LISTGET_ACK :
2509                 DRV_MSG_CODE_AFEX_LISTSET_ACK;
2510
2511         /* if ramrod can not be sent, respond to MCP immediately for
2512          * SET and GET requests (other are not triggered from MCP)
2513          */
2514         rc = bnx2x_func_state_change(bp, &func_params);
2515         if (rc < 0)
2516                 bnx2x_fw_command(bp, drv_msg_code, 0);
2517
2518         return 0;
2519 }
2520
2521 static void bnx2x_handle_afex_cmd(struct bnx2x *bp, u32 cmd)
2522 {
2523         struct afex_stats afex_stats;
2524         u32 func = BP_ABS_FUNC(bp);
2525         u32 mf_config;
2526         u16 vlan_val;
2527         u32 vlan_prio;
2528         u16 vif_id;
2529         u8 allowed_prio;
2530         u8 vlan_mode;
2531         u32 addr_to_write, vifid, addrs, stats_type, i;
2532
2533         if (cmd & DRV_STATUS_AFEX_LISTGET_REQ) {
2534                 vifid = SHMEM2_RD(bp, afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2535                 DP(BNX2X_MSG_MCP,
2536                    "afex: got MCP req LISTGET_REQ for vifid 0x%x\n", vifid);
2537                 bnx2x_afex_handle_vif_list_cmd(bp, VIF_LIST_RULE_GET, vifid, 0);
2538         }
2539
2540         if (cmd & DRV_STATUS_AFEX_LISTSET_REQ) {
2541                 vifid = SHMEM2_RD(bp, afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2542                 addrs = SHMEM2_RD(bp, afex_param2_to_driver[BP_FW_MB_IDX(bp)]);
2543                 DP(BNX2X_MSG_MCP,
2544                    "afex: got MCP req LISTSET_REQ for vifid 0x%x addrs 0x%x\n",
2545                    vifid, addrs);
2546                 bnx2x_afex_handle_vif_list_cmd(bp, VIF_LIST_RULE_SET, vifid,
2547                                                addrs);
2548         }
2549
2550         if (cmd & DRV_STATUS_AFEX_STATSGET_REQ) {
2551                 addr_to_write = SHMEM2_RD(bp,
2552                         afex_scratchpad_addr_to_write[BP_FW_MB_IDX(bp)]);
2553                 stats_type = SHMEM2_RD(bp,
2554                         afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2555
2556                 DP(BNX2X_MSG_MCP,
2557                    "afex: got MCP req STATSGET_REQ, write to addr 0x%x\n",
2558                    addr_to_write);
2559
2560                 bnx2x_afex_collect_stats(bp, (void *)&afex_stats, stats_type);
2561
2562                 /* write response to scratchpad, for MCP */
2563                 for (i = 0; i < (sizeof(struct afex_stats)/sizeof(u32)); i++)
2564                         REG_WR(bp, addr_to_write + i*sizeof(u32),
2565                                *(((u32 *)(&afex_stats))+i));
2566
2567                 /* send ack message to MCP */
2568                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_STATSGET_ACK, 0);
2569         }
2570
2571         if (cmd & DRV_STATUS_AFEX_VIFSET_REQ) {
2572                 mf_config = MF_CFG_RD(bp, func_mf_config[func].config);
2573                 bp->mf_config[BP_VN(bp)] = mf_config;
2574                 DP(BNX2X_MSG_MCP,
2575                    "afex: got MCP req VIFSET_REQ, mf_config 0x%x\n",
2576                    mf_config);
2577
2578                 /* if VIF_SET is "enabled" */
2579                 if (!(mf_config & FUNC_MF_CFG_FUNC_DISABLED)) {
2580                         /* set rate limit directly to internal RAM */
2581                         struct cmng_init_input cmng_input;
2582                         struct rate_shaping_vars_per_vn m_rs_vn;
2583                         size_t size = sizeof(struct rate_shaping_vars_per_vn);
2584                         u32 addr = BAR_XSTRORM_INTMEM +
2585                             XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(BP_FUNC(bp));
2586
2587                         bp->mf_config[BP_VN(bp)] = mf_config;
2588
2589                         bnx2x_calc_vn_max(bp, BP_VN(bp), &cmng_input);
2590                         m_rs_vn.vn_counter.rate =
2591                                 cmng_input.vnic_max_rate[BP_VN(bp)];
2592                         m_rs_vn.vn_counter.quota =
2593                                 (m_rs_vn.vn_counter.rate *
2594                                  RS_PERIODIC_TIMEOUT_USEC) / 8;
2595
2596                         __storm_memset_struct(bp, addr, size, (u32 *)&m_rs_vn);
2597
2598                         /* read relevant values from mf_cfg struct in shmem */
2599                         vif_id =
2600                                 (MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
2601                                  FUNC_MF_CFG_E1HOV_TAG_MASK) >>
2602                                 FUNC_MF_CFG_E1HOV_TAG_SHIFT;
2603                         vlan_val =
2604                                 (MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
2605                                  FUNC_MF_CFG_AFEX_VLAN_MASK) >>
2606                                 FUNC_MF_CFG_AFEX_VLAN_SHIFT;
2607                         vlan_prio = (mf_config &
2608                                      FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
2609                                     FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT;
2610                         vlan_val |= (vlan_prio << VLAN_PRIO_SHIFT);
2611                         vlan_mode =
2612                                 (MF_CFG_RD(bp,
2613                                            func_mf_config[func].afex_config) &
2614                                  FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
2615                                 FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT;
2616                         allowed_prio =
2617                                 (MF_CFG_RD(bp,
2618                                            func_mf_config[func].afex_config) &
2619                                  FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
2620                                 FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT;
2621
2622                         /* send ramrod to FW, return in case of failure */
2623                         if (bnx2x_afex_func_update(bp, vif_id, vlan_val,
2624                                                    allowed_prio))
2625                                 return;
2626
2627                         bp->afex_def_vlan_tag = vlan_val;
2628                         bp->afex_vlan_mode = vlan_mode;
2629                 } else {
2630                         /* notify link down because BP->flags is disabled */
2631                         bnx2x_link_report(bp);
2632
2633                         /* send INVALID VIF ramrod to FW */
2634                         bnx2x_afex_func_update(bp, 0xFFFF, 0, 0);
2635
2636                         /* Reset the default afex VLAN */
2637                         bp->afex_def_vlan_tag = -1;
2638                 }
2639         }
2640 }
2641
2642 static void bnx2x_pmf_update(struct bnx2x *bp)
2643 {
2644         int port = BP_PORT(bp);
2645         u32 val;
2646
2647         bp->port.pmf = 1;
2648         DP(BNX2X_MSG_MCP, "pmf %d\n", bp->port.pmf);
2649
2650         /*
2651          * We need the mb() to ensure the ordering between the writing to
2652          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2653          */
2654         smp_mb();
2655
2656         /* queue a periodic task */
2657         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2658
2659         bnx2x_dcbx_pmf_update(bp);
2660
2661         /* enable nig attention */
2662         val = (0xff0f | (1 << (BP_VN(bp) + 4)));
2663         if (bp->common.int_block == INT_BLOCK_HC) {
2664                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2665                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2666         } else if (!CHIP_IS_E1x(bp)) {
2667                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2668                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2669         }
2670
2671         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2672 }
2673
2674 /* end of Link */
2675
2676 /* slow path */
2677
2678 /*
2679  * General service functions
2680  */
2681
2682 /* send the MCP a request, block until there is a reply */
2683 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2684 {
2685         int mb_idx = BP_FW_MB_IDX(bp);
2686         u32 seq;
2687         u32 rc = 0;
2688         u32 cnt = 1;
2689         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2690
2691         mutex_lock(&bp->fw_mb_mutex);
2692         seq = ++bp->fw_seq;
2693         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2694         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2695
2696         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2697                         (command | seq), param);
2698
2699         do {
2700                 /* let the FW do it's magic ... */
2701                 msleep(delay);
2702
2703                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2704
2705                 /* Give the FW up to 5 second (500*10ms) */
2706         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2707
2708         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2709            cnt*delay, rc, seq);
2710
2711         /* is this a reply to our command? */
2712         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2713                 rc &= FW_MSG_CODE_MASK;
2714         else {
2715                 /* FW BUG! */
2716                 BNX2X_ERR("FW failed to respond!\n");
2717                 bnx2x_fw_dump(bp);
2718                 rc = 0;
2719         }
2720         mutex_unlock(&bp->fw_mb_mutex);
2721
2722         return rc;
2723 }
2724
2725
2726 static void storm_memset_func_cfg(struct bnx2x *bp,
2727                                  struct tstorm_eth_function_common_config *tcfg,
2728                                  u16 abs_fid)
2729 {
2730         size_t size = sizeof(struct tstorm_eth_function_common_config);
2731
2732         u32 addr = BAR_TSTRORM_INTMEM +
2733                         TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid);
2734
2735         __storm_memset_struct(bp, addr, size, (u32 *)tcfg);
2736 }
2737
2738 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2739 {
2740         if (CHIP_IS_E1x(bp)) {
2741                 struct tstorm_eth_function_common_config tcfg = {0};
2742
2743                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2744         }
2745
2746         /* Enable the function in the FW */
2747         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2748         storm_memset_func_en(bp, p->func_id, 1);
2749
2750         /* spq */
2751         if (p->func_flgs & FUNC_FLG_SPQ) {
2752                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2753                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2754                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2755         }
2756 }
2757
2758 /**
2759  * bnx2x_get_tx_only_flags - Return common flags
2760  *
2761  * @bp          device handle
2762  * @fp          queue handle
2763  * @zero_stats  TRUE if statistics zeroing is needed
2764  *
2765  * Return the flags that are common for the Tx-only and not normal connections.
2766  */
2767 static unsigned long bnx2x_get_common_flags(struct bnx2x *bp,
2768                                             struct bnx2x_fastpath *fp,
2769                                             bool zero_stats)
2770 {
2771         unsigned long flags = 0;
2772
2773         /* PF driver will always initialize the Queue to an ACTIVE state */
2774         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2775
2776         /* tx only connections collect statistics (on the same index as the
2777          *  parent connection). The statistics are zeroed when the parent
2778          *  connection is initialized.
2779          */
2780
2781         __set_bit(BNX2X_Q_FLG_STATS, &flags);
2782         if (zero_stats)
2783                 __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2784
2785
2786         return flags;
2787 }
2788
2789 static unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2790                                        struct bnx2x_fastpath *fp,
2791                                        bool leading)
2792 {
2793         unsigned long flags = 0;
2794
2795         /* calculate other queue flags */
2796         if (IS_MF_SD(bp))
2797                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2798
2799         if (IS_FCOE_FP(fp)) {
2800                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2801                 /* For FCoE - force usage of default priority (for afex) */
2802                 __set_bit(BNX2X_Q_FLG_FORCE_DEFAULT_PRI, &flags);
2803         }
2804
2805         if (!fp->disable_tpa) {
2806                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2807                 __set_bit(BNX2X_Q_FLG_TPA_IPV6, &flags);
2808                 if (fp->mode == TPA_MODE_GRO)
2809                         __set_bit(BNX2X_Q_FLG_TPA_GRO, &flags);
2810         }
2811
2812         if (leading) {
2813                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2814                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2815         }
2816
2817         /* Always set HW VLAN stripping */
2818         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2819
2820         /* configure silent vlan removal */
2821         if (IS_MF_AFEX(bp))
2822                 __set_bit(BNX2X_Q_FLG_SILENT_VLAN_REM, &flags);
2823
2824
2825         return flags | bnx2x_get_common_flags(bp, fp, true);
2826 }
2827
2828 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2829         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init,
2830         u8 cos)
2831 {
2832         gen_init->stat_id = bnx2x_stats_id(fp);
2833         gen_init->spcl_id = fp->cl_id;
2834
2835         /* Always use mini-jumbo MTU for FCoE L2 ring */
2836         if (IS_FCOE_FP(fp))
2837                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2838         else
2839                 gen_init->mtu = bp->dev->mtu;
2840
2841         gen_init->cos = cos;
2842 }
2843
2844 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2845         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2846         struct bnx2x_rxq_setup_params *rxq_init)
2847 {
2848         u8 max_sge = 0;
2849         u16 sge_sz = 0;
2850         u16 tpa_agg_size = 0;
2851
2852         if (!fp->disable_tpa) {
2853                 pause->sge_th_lo = SGE_TH_LO(bp);
2854                 pause->sge_th_hi = SGE_TH_HI(bp);
2855
2856                 /* validate SGE ring has enough to cross high threshold */
2857                 WARN_ON(bp->dropless_fc &&
2858                                 pause->sge_th_hi + FW_PREFETCH_CNT >
2859                                 MAX_RX_SGE_CNT * NUM_RX_SGE_PAGES);
2860
2861                 tpa_agg_size = min_t(u32,
2862                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2863                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2864                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2865                         SGE_PAGE_SHIFT;
2866                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2867                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2868                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2869                                     0xffff);
2870         }
2871
2872         /* pause - not for e1 */
2873         if (!CHIP_IS_E1(bp)) {
2874                 pause->bd_th_lo = BD_TH_LO(bp);
2875                 pause->bd_th_hi = BD_TH_HI(bp);
2876
2877                 pause->rcq_th_lo = RCQ_TH_LO(bp);
2878                 pause->rcq_th_hi = RCQ_TH_HI(bp);
2879                 /*
2880                  * validate that rings have enough entries to cross
2881                  * high thresholds
2882                  */
2883                 WARN_ON(bp->dropless_fc &&
2884                                 pause->bd_th_hi + FW_PREFETCH_CNT >
2885                                 bp->rx_ring_size);
2886                 WARN_ON(bp->dropless_fc &&
2887                                 pause->rcq_th_hi + FW_PREFETCH_CNT >
2888                                 NUM_RCQ_RINGS * MAX_RCQ_DESC_CNT);
2889
2890                 pause->pri_map = 1;
2891         }
2892
2893         /* rxq setup */
2894         rxq_init->dscr_map = fp->rx_desc_mapping;
2895         rxq_init->sge_map = fp->rx_sge_mapping;
2896         rxq_init->rcq_map = fp->rx_comp_mapping;
2897         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2898
2899         /* This should be a maximum number of data bytes that may be
2900          * placed on the BD (not including paddings).
2901          */
2902         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN_START -
2903                 BNX2X_FW_RX_ALIGN_END - IP_HEADER_ALIGNMENT_PADDING;
2904
2905         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2906         rxq_init->tpa_agg_sz = tpa_agg_size;
2907         rxq_init->sge_buf_sz = sge_sz;
2908         rxq_init->max_sges_pkt = max_sge;
2909         rxq_init->rss_engine_id = BP_FUNC(bp);
2910         rxq_init->mcast_engine_id = BP_FUNC(bp);
2911
2912         /* Maximum number or simultaneous TPA aggregation for this Queue.
2913          *
2914          * For PF Clients it should be the maximum avaliable number.
2915          * VF driver(s) may want to define it to a smaller value.
2916          */
2917         rxq_init->max_tpa_queues = MAX_AGG_QS(bp);
2918
2919         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2920         rxq_init->fw_sb_id = fp->fw_sb_id;
2921
2922         if (IS_FCOE_FP(fp))
2923                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2924         else
2925                 rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
2926         /* configure silent vlan removal
2927          * if multi function mode is afex, then mask default vlan
2928          */
2929         if (IS_MF_AFEX(bp)) {
2930                 rxq_init->silent_removal_value = bp->afex_def_vlan_tag;
2931                 rxq_init->silent_removal_mask = VLAN_VID_MASK;
2932         }
2933 }
2934
2935 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2936         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init,
2937         u8 cos)
2938 {
2939         txq_init->dscr_map = fp->txdata_ptr[cos]->tx_desc_mapping;
2940         txq_init->sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
2941         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2942         txq_init->fw_sb_id = fp->fw_sb_id;
2943
2944         /*
2945          * set the tss leading client id for TX classfication ==
2946          * leading RSS client id
2947          */
2948         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2949
2950         if (IS_FCOE_FP(fp)) {
2951                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2952                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2953         }
2954 }
2955
2956 static void bnx2x_pf_init(struct bnx2x *bp)
2957 {
2958         struct bnx2x_func_init_params func_init = {0};
2959         struct event_ring_data eq_data = { {0} };
2960         u16 flags;
2961
2962         if (!CHIP_IS_E1x(bp)) {
2963                 /* reset IGU PF statistics: MSIX + ATTN */
2964                 /* PF */
2965                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2966                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2967                            (CHIP_MODE_IS_4_PORT(bp) ?
2968                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2969                 /* ATTN */
2970                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2971                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2972                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2973                            (CHIP_MODE_IS_4_PORT(bp) ?
2974                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2975         }
2976
2977         /* function setup flags */
2978         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2979
2980         /* This flag is relevant for E1x only.
2981          * E2 doesn't have a TPA configuration in a function level.
2982          */
2983         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2984
2985         func_init.func_flgs = flags;
2986         func_init.pf_id = BP_FUNC(bp);
2987         func_init.func_id = BP_FUNC(bp);
2988         func_init.spq_map = bp->spq_mapping;
2989         func_init.spq_prod = bp->spq_prod_idx;
2990
2991         bnx2x_func_init(bp, &func_init);
2992
2993         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2994
2995         /*
2996          * Congestion management values depend on the link rate
2997          * There is no active link so initial link rate is set to 10 Gbps.
2998          * When the link comes up The congestion management values are
2999          * re-calculated according to the actual link rate.
3000          */
3001         bp->link_vars.line_speed = SPEED_10000;
3002         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
3003
3004         /* Only the PMF sets the HW */
3005         if (bp->port.pmf)
3006                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
3007
3008         /* init Event Queue */
3009         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
3010         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
3011         eq_data.producer = bp->eq_prod;
3012         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
3013         eq_data.sb_id = DEF_SB_ID;
3014         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
3015 }
3016
3017
3018 static void bnx2x_e1h_disable(struct bnx2x *bp)
3019 {
3020         int port = BP_PORT(bp);
3021
3022         bnx2x_tx_disable(bp);
3023
3024         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
3025 }
3026
3027 static void bnx2x_e1h_enable(struct bnx2x *bp)
3028 {
3029         int port = BP_PORT(bp);
3030
3031         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
3032
3033         /* Tx queue should be only reenabled */
3034         netif_tx_wake_all_queues(bp->dev);
3035
3036         /*
3037          * Should not call netif_carrier_on since it will be called if the link
3038          * is up when checking for link state
3039          */
3040 }
3041
3042 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
3043
3044 static void bnx2x_drv_info_ether_stat(struct bnx2x *bp)
3045 {
3046         struct eth_stats_info *ether_stat =
3047                 &bp->slowpath->drv_info_to_mcp.ether_stat;
3048
3049         /* leave last char as NULL */
3050         memcpy(ether_stat->version, DRV_MODULE_VERSION,
3051                ETH_STAT_INFO_VERSION_LEN - 1);
3052
3053         bp->sp_objs[0].mac_obj.get_n_elements(bp, &bp->sp_objs[0].mac_obj,
3054                                         DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
3055                                         ether_stat->mac_local);
3056
3057         ether_stat->mtu_size = bp->dev->mtu;
3058
3059         if (bp->dev->features & NETIF_F_RXCSUM)
3060                 ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
3061         if (bp->dev->features & NETIF_F_TSO)
3062                 ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
3063         ether_stat->feature_flags |= bp->common.boot_mode;
3064
3065         ether_stat->promiscuous_mode = (bp->dev->flags & IFF_PROMISC) ? 1 : 0;
3066
3067         ether_stat->txq_size = bp->tx_ring_size;
3068         ether_stat->rxq_size = bp->rx_ring_size;
3069 }
3070
3071 static void bnx2x_drv_info_fcoe_stat(struct bnx2x *bp)
3072 {
3073 #ifdef BCM_CNIC
3074         struct bnx2x_dcbx_app_params *app = &bp->dcbx_port_params.app;
3075         struct fcoe_stats_info *fcoe_stat =
3076                 &bp->slowpath->drv_info_to_mcp.fcoe_stat;
3077
3078         memcpy(fcoe_stat->mac_local + MAC_LEADING_ZERO_CNT,
3079                bp->fip_mac, ETH_ALEN);
3080
3081         fcoe_stat->qos_priority =
3082                 app->traffic_type_priority[LLFC_TRAFFIC_TYPE_FCOE];
3083
3084         /* insert FCoE stats from ramrod response */
3085         if (!NO_FCOE(bp)) {
3086                 struct tstorm_per_queue_stats *fcoe_q_tstorm_stats =
3087                         &bp->fw_stats_data->queue_stats[FCOE_IDX(bp)].
3088                         tstorm_queue_statistics;
3089
3090                 struct xstorm_per_queue_stats *fcoe_q_xstorm_stats =
3091                         &bp->fw_stats_data->queue_stats[FCOE_IDX(bp)].
3092                         xstorm_queue_statistics;
3093
3094                 struct fcoe_statistics_params *fw_fcoe_stat =
3095                         &bp->fw_stats_data->fcoe;
3096
3097                 ADD_64(fcoe_stat->rx_bytes_hi, 0, fcoe_stat->rx_bytes_lo,
3098                        fw_fcoe_stat->rx_stat0.fcoe_rx_byte_cnt);
3099
3100                 ADD_64(fcoe_stat->rx_bytes_hi,
3101                        fcoe_q_tstorm_stats->rcv_ucast_bytes.hi,
3102                        fcoe_stat->rx_bytes_lo,
3103                        fcoe_q_tstorm_stats->rcv_ucast_bytes.lo);
3104
3105                 ADD_64(fcoe_stat->rx_bytes_hi,
3106                        fcoe_q_tstorm_stats->rcv_bcast_bytes.hi,
3107                        fcoe_stat->rx_bytes_lo,
3108                        fcoe_q_tstorm_stats->rcv_bcast_bytes.lo);
3109
3110                 ADD_64(fcoe_stat->rx_bytes_hi,
3111                        fcoe_q_tstorm_stats->rcv_mcast_bytes.hi,
3112                        fcoe_stat->rx_bytes_lo,
3113                        fcoe_q_tstorm_stats->rcv_mcast_bytes.lo);
3114
3115                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3116                        fw_fcoe_stat->rx_stat0.fcoe_rx_pkt_cnt);
3117
3118                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3119                        fcoe_q_tstorm_stats->rcv_ucast_pkts);
3120
3121                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3122                        fcoe_q_tstorm_stats->rcv_bcast_pkts);
3123
3124                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3125                        fcoe_q_tstorm_stats->rcv_mcast_pkts);
3126
3127                 ADD_64(fcoe_stat->tx_bytes_hi, 0, fcoe_stat->tx_bytes_lo,
3128                        fw_fcoe_stat->tx_stat.fcoe_tx_byte_cnt);
3129
3130                 ADD_64(fcoe_stat->tx_bytes_hi,
3131                        fcoe_q_xstorm_stats->ucast_bytes_sent.hi,
3132                        fcoe_stat->tx_bytes_lo,
3133                        fcoe_q_xstorm_stats->ucast_bytes_sent.lo);
3134
3135                 ADD_64(fcoe_stat->tx_bytes_hi,
3136                        fcoe_q_xstorm_stats->bcast_bytes_sent.hi,
3137                        fcoe_stat->tx_bytes_lo,
3138                        fcoe_q_xstorm_stats->bcast_bytes_sent.lo);
3139
3140                 ADD_64(fcoe_stat->tx_bytes_hi,
3141                        fcoe_q_xstorm_stats->mcast_bytes_sent.hi,
3142                        fcoe_stat->tx_bytes_lo,
3143                        fcoe_q_xstorm_stats->mcast_bytes_sent.lo);
3144
3145                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3146                        fw_fcoe_stat->tx_stat.fcoe_tx_pkt_cnt);
3147
3148                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3149                        fcoe_q_xstorm_stats->ucast_pkts_sent);
3150
3151                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3152                        fcoe_q_xstorm_stats->bcast_pkts_sent);
3153
3154                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3155                        fcoe_q_xstorm_stats->mcast_pkts_sent);
3156         }
3157
3158         /* ask L5 driver to add data to the struct */
3159         bnx2x_cnic_notify(bp, CNIC_CTL_FCOE_STATS_GET_CMD);
3160 #endif
3161 }
3162
3163 static void bnx2x_drv_info_iscsi_stat(struct bnx2x *bp)
3164 {
3165 #ifdef BCM_CNIC
3166         struct bnx2x_dcbx_app_params *app = &bp->dcbx_port_params.app;
3167         struct iscsi_stats_info *iscsi_stat =
3168                 &bp->slowpath->drv_info_to_mcp.iscsi_stat;
3169
3170         memcpy(iscsi_stat->mac_local + MAC_LEADING_ZERO_CNT,
3171                bp->cnic_eth_dev.iscsi_mac, ETH_ALEN);
3172
3173         iscsi_stat->qos_priority =
3174                 app->traffic_type_priority[LLFC_TRAFFIC_TYPE_ISCSI];
3175
3176         /* ask L5 driver to add data to the struct */
3177         bnx2x_cnic_notify(bp, CNIC_CTL_ISCSI_STATS_GET_CMD);
3178 #endif
3179 }
3180
3181 /* called due to MCP event (on pmf):
3182  *      reread new bandwidth configuration
3183  *      configure FW
3184  *      notify others function about the change
3185  */
3186 static void bnx2x_config_mf_bw(struct bnx2x *bp)
3187 {
3188         if (bp->link_vars.link_up) {
3189                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
3190                 bnx2x_link_sync_notify(bp);
3191         }
3192         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
3193 }
3194
3195 static void bnx2x_set_mf_bw(struct bnx2x *bp)
3196 {
3197         bnx2x_config_mf_bw(bp);
3198         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
3199 }
3200
3201 static void bnx2x_handle_eee_event(struct bnx2x *bp)
3202 {
3203         DP(BNX2X_MSG_MCP, "EEE - LLDP event\n");
3204         bnx2x_fw_command(bp, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
3205 }
3206
3207 static void bnx2x_handle_drv_info_req(struct bnx2x *bp)
3208 {
3209         enum drv_info_opcode op_code;
3210         u32 drv_info_ctl = SHMEM2_RD(bp, drv_info_control);
3211
3212         /* if drv_info version supported by MFW doesn't match - send NACK */
3213         if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
3214                 bnx2x_fw_command(bp, DRV_MSG_CODE_DRV_INFO_NACK, 0);
3215                 return;
3216         }
3217
3218         op_code = (drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
3219                   DRV_INFO_CONTROL_OP_CODE_SHIFT;
3220
3221         memset(&bp->slowpath->drv_info_to_mcp, 0,
3222                sizeof(union drv_info_to_mcp));
3223
3224         switch (op_code) {
3225         case ETH_STATS_OPCODE:
3226                 bnx2x_drv_info_ether_stat(bp);
3227                 break;
3228         case FCOE_STATS_OPCODE:
3229                 bnx2x_drv_info_fcoe_stat(bp);
3230                 break;
3231         case ISCSI_STATS_OPCODE:
3232                 bnx2x_drv_info_iscsi_stat(bp);
3233                 break;
3234         default:
3235                 /* if op code isn't supported - send NACK */
3236                 bnx2x_fw_command(bp, DRV_MSG_CODE_DRV_INFO_NACK, 0);
3237                 return;
3238         }
3239
3240         /* if we got drv_info attn from MFW then these fields are defined in
3241          * shmem2 for sure
3242          */
3243         SHMEM2_WR(bp, drv_info_host_addr_lo,
3244                 U64_LO(bnx2x_sp_mapping(bp, drv_info_to_mcp)));
3245         SHMEM2_WR(bp, drv_info_host_addr_hi,
3246                 U64_HI(bnx2x_sp_mapping(bp, drv_info_to_mcp)));
3247
3248         bnx2x_fw_command(bp, DRV_MSG_CODE_DRV_INFO_ACK, 0);
3249 }
3250
3251 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
3252 {
3253         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
3254
3255         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
3256
3257                 /*
3258                  * This is the only place besides the function initialization
3259                  * where the bp->flags can change so it is done without any
3260                  * locks
3261                  */
3262                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
3263                         DP(BNX2X_MSG_MCP, "mf_cfg function disabled\n");
3264                         bp->flags |= MF_FUNC_DIS;
3265
3266                         bnx2x_e1h_disable(bp);
3267                 } else {
3268                         DP(BNX2X_MSG_MCP, "mf_cfg function enabled\n");
3269                         bp->flags &= ~MF_FUNC_DIS;
3270
3271                         bnx2x_e1h_enable(bp);
3272                 }
3273                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
3274         }
3275         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
3276                 bnx2x_config_mf_bw(bp);
3277                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
3278         }
3279
3280         /* Report results to MCP */
3281         if (dcc_event)
3282                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
3283         else
3284                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
3285 }
3286
3287 /* must be called under the spq lock */
3288 static struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
3289 {
3290         struct eth_spe *next_spe = bp->spq_prod_bd;
3291
3292         if (bp->spq_prod_bd == bp->spq_last_bd) {
3293                 bp->spq_prod_bd = bp->spq;
3294                 bp->spq_prod_idx = 0;
3295                 DP(BNX2X_MSG_SP, "end of spq\n");
3296         } else {
3297                 bp->spq_prod_bd++;
3298                 bp->spq_prod_idx++;
3299         }
3300         return next_spe;
3301 }
3302
3303 /* must be called under the spq lock */
3304 static void bnx2x_sp_prod_update(struct bnx2x *bp)
3305 {
3306         int func = BP_FUNC(bp);
3307
3308         /*
3309          * Make sure that BD data is updated before writing the producer:
3310          * BD data is written to the memory, the producer is read from the
3311          * memory, thus we need a full memory barrier to ensure the ordering.
3312          */
3313         mb();
3314
3315         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
3316                  bp->spq_prod_idx);
3317         mmiowb();
3318 }
3319
3320 /**
3321  * bnx2x_is_contextless_ramrod - check if the current command ends on EQ
3322  *
3323  * @cmd:        command to check
3324  * @cmd_type:   command type
3325  */
3326 static bool bnx2x_is_contextless_ramrod(int cmd, int cmd_type)
3327 {
3328         if ((cmd_type == NONE_CONNECTION_TYPE) ||
3329             (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
3330             (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
3331             (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
3332             (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
3333             (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
3334             (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE))
3335                 return true;
3336         else
3337                 return false;
3338
3339 }
3340
3341
3342 /**
3343  * bnx2x_sp_post - place a single command on an SP ring
3344  *
3345  * @bp:         driver handle
3346  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
3347  * @cid:        SW CID the command is related to
3348  * @data_hi:    command private data address (high 32 bits)
3349  * @data_lo:    command private data address (low 32 bits)
3350  * @cmd_type:   command type (e.g. NONE, ETH)
3351  *
3352  * SP data is handled as if it's always an address pair, thus data fields are
3353  * not swapped to little endian in upper functions. Instead this function swaps
3354  * data as if it's two u32 fields.
3355  */
3356 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
3357                   u32 data_hi, u32 data_lo, int cmd_type)
3358 {
3359         struct eth_spe *spe;
3360         u16 type;
3361         bool common = bnx2x_is_contextless_ramrod(command, cmd_type);
3362
3363 #ifdef BNX2X_STOP_ON_ERROR
3364         if (unlikely(bp->panic)) {
3365                 BNX2X_ERR("Can't post SP when there is panic\n");
3366                 return -EIO;
3367         }
3368 #endif
3369
3370         spin_lock_bh(&bp->spq_lock);
3371
3372         if (common) {
3373                 if (!atomic_read(&bp->eq_spq_left)) {
3374                         BNX2X_ERR("BUG! EQ ring full!\n");
3375                         spin_unlock_bh(&bp->spq_lock);
3376                         bnx2x_panic();
3377                         return -EBUSY;
3378                 }
3379         } else if (!atomic_read(&bp->cq_spq_left)) {
3380                         BNX2X_ERR("BUG! SPQ ring full!\n");
3381                         spin_unlock_bh(&bp->spq_lock);
3382                         bnx2x_panic();
3383                         return -EBUSY;
3384         }
3385
3386         spe = bnx2x_sp_get_next(bp);
3387
3388         /* CID needs port number to be encoded int it */
3389         spe->hdr.conn_and_cmd_data =
3390                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
3391                                     HW_CID(bp, cid));
3392
3393         type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
3394
3395         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
3396                  SPE_HDR_FUNCTION_ID);
3397
3398         spe->hdr.type = cpu_to_le16(type);
3399
3400         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
3401         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
3402
3403         /*
3404          * It's ok if the actual decrement is issued towards the memory
3405          * somewhere between the spin_lock and spin_unlock. Thus no
3406          * more explict memory barrier is needed.
3407          */
3408         if (common)
3409                 atomic_dec(&bp->eq_spq_left);
3410         else
3411                 atomic_dec(&bp->cq_spq_left);
3412
3413
3414         DP(BNX2X_MSG_SP,
3415            "SPQE[%x] (%x:%x)  (cmd, common?) (%d,%d)  hw_cid %x  data (%x:%x) type(0x%x) left (CQ, EQ) (%x,%x)\n",
3416            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
3417            (u32)(U64_LO(bp->spq_mapping) +
3418            (void *)bp->spq_prod_bd - (void *)bp->spq), command, common,
3419            HW_CID(bp, cid), data_hi, data_lo, type,
3420            atomic_read(&bp->cq_spq_left), atomic_read(&bp->eq_spq_left));
3421
3422         bnx2x_sp_prod_update(bp);
3423         spin_unlock_bh(&bp->spq_lock);
3424         return 0;
3425 }
3426
3427 /* acquire split MCP access lock register */
3428 static int bnx2x_acquire_alr(struct bnx2x *bp)
3429 {
3430         u32 j, val;
3431         int rc = 0;
3432
3433         might_sleep();
3434         for (j = 0; j < 1000; j++) {
3435                 val = (1UL << 31);
3436                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
3437                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
3438                 if (val & (1L << 31))
3439                         break;
3440
3441                 msleep(5);
3442         }
3443         if (!(val & (1L << 31))) {
3444                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
3445                 rc = -EBUSY;
3446         }
3447
3448         return rc;
3449 }
3450
3451 /* release split MCP access lock register */
3452 static void bnx2x_release_alr(struct bnx2x *bp)
3453 {
3454         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
3455 }
3456
3457 #define BNX2X_DEF_SB_ATT_IDX    0x0001
3458 #define BNX2X_DEF_SB_IDX        0x0002
3459
3460 static u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
3461 {
3462         struct host_sp_status_block *def_sb = bp->def_status_blk;
3463         u16 rc = 0;
3464
3465         barrier(); /* status block is written to by the chip */
3466         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
3467                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
3468                 rc |= BNX2X_DEF_SB_ATT_IDX;
3469         }
3470
3471         if (bp->def_idx != def_sb->sp_sb.running_index) {
3472                 bp->def_idx = def_sb->sp_sb.running_index;
3473                 rc |= BNX2X_DEF_SB_IDX;
3474         }
3475
3476         /* Do not reorder: indecies reading should complete before handling */
3477         barrier();
3478         return rc;
3479 }
3480
3481 /*
3482  * slow path service functions
3483  */
3484
3485 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
3486 {
3487         int port = BP_PORT(bp);
3488         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3489                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
3490         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
3491                                        NIG_REG_MASK_INTERRUPT_PORT0;
3492         u32 aeu_mask;
3493         u32 nig_mask = 0;
3494         u32 reg_addr;
3495
3496         if (bp->attn_state & asserted)
3497                 BNX2X_ERR("IGU ERROR\n");
3498
3499         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3500         aeu_mask = REG_RD(bp, aeu_addr);
3501
3502         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
3503            aeu_mask, asserted);
3504         aeu_mask &= ~(asserted & 0x3ff);
3505         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3506
3507         REG_WR(bp, aeu_addr, aeu_mask);
3508         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3509
3510         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3511         bp->attn_state |= asserted;
3512         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3513
3514         if (asserted & ATTN_HARD_WIRED_MASK) {
3515                 if (asserted & ATTN_NIG_FOR_FUNC) {
3516
3517                         bnx2x_acquire_phy_lock(bp);
3518
3519                         /* save nig interrupt mask */
3520                         nig_mask = REG_RD(bp, nig_int_mask_addr);
3521
3522                         /* If nig_mask is not set, no need to call the update
3523                          * function.
3524                          */
3525                         if (nig_mask) {
3526                                 REG_WR(bp, nig_int_mask_addr, 0);
3527
3528                                 bnx2x_link_attn(bp);
3529                         }
3530
3531                         /* handle unicore attn? */
3532                 }
3533                 if (asserted & ATTN_SW_TIMER_4_FUNC)
3534                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
3535
3536                 if (asserted & GPIO_2_FUNC)
3537                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
3538
3539                 if (asserted & GPIO_3_FUNC)
3540                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
3541
3542                 if (asserted & GPIO_4_FUNC)
3543                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
3544
3545                 if (port == 0) {
3546                         if (asserted & ATTN_GENERAL_ATTN_1) {
3547                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
3548                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
3549                         }
3550                         if (asserted & ATTN_GENERAL_ATTN_2) {
3551                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
3552                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
3553                         }
3554                         if (asserted & ATTN_GENERAL_ATTN_3) {
3555                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
3556                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
3557                         }
3558                 } else {
3559                         if (asserted & ATTN_GENERAL_ATTN_4) {
3560                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
3561                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
3562                         }
3563                         if (asserted & ATTN_GENERAL_ATTN_5) {
3564                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
3565                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
3566                         }
3567                         if (asserted & ATTN_GENERAL_ATTN_6) {
3568                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
3569                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
3570                         }
3571                 }
3572
3573         } /* if hardwired */
3574
3575         if (bp->common.int_block == INT_BLOCK_HC)
3576                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3577                             COMMAND_REG_ATTN_BITS_SET);
3578         else
3579                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
3580
3581         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
3582            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3583         REG_WR(bp, reg_addr, asserted);
3584
3585         /* now set back the mask */
3586         if (asserted & ATTN_NIG_FOR_FUNC) {
3587                 REG_WR(bp, nig_int_mask_addr, nig_mask);
3588                 bnx2x_release_phy_lock(bp);
3589         }
3590 }
3591
3592 static void bnx2x_fan_failure(struct bnx2x *bp)
3593 {
3594         int port = BP_PORT(bp);
3595         u32 ext_phy_config;
3596         /* mark the failure */
3597         ext_phy_config =
3598                 SHMEM_RD(bp,
3599                          dev_info.port_hw_config[port].external_phy_config);
3600
3601         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
3602         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
3603         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
3604                  ext_phy_config);
3605
3606         /* log the failure */
3607         netdev_err(bp->dev, "Fan Failure on Network Controller has caused the driver to shutdown the card to prevent permanent damage.\n"
3608                             "Please contact OEM Support for assistance\n");
3609
3610         /*
3611          * Scheudle device reset (unload)
3612          * This is due to some boards consuming sufficient power when driver is
3613          * up to overheat if fan fails.
3614          */
3615         smp_mb__before_clear_bit();
3616         set_bit(BNX2X_SP_RTNL_FAN_FAILURE, &bp->sp_rtnl_state);
3617         smp_mb__after_clear_bit();
3618         schedule_delayed_work(&bp->sp_rtnl_task, 0);
3619
3620 }
3621
3622 static void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
3623 {
3624         int port = BP_PORT(bp);
3625         int reg_offset;
3626         u32 val;
3627
3628         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
3629                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
3630
3631         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
3632
3633                 val = REG_RD(bp, reg_offset);
3634                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
3635                 REG_WR(bp, reg_offset, val);
3636
3637                 BNX2X_ERR("SPIO5 hw attention\n");
3638
3639                 /* Fan failure attention */
3640                 bnx2x_hw_reset_phy(&bp->link_params);
3641                 bnx2x_fan_failure(bp);
3642         }
3643
3644         if ((attn & bp->link_vars.aeu_int_mask) && bp->port.pmf) {
3645                 bnx2x_acquire_phy_lock(bp);
3646                 bnx2x_handle_module_detect_int(&bp->link_params);
3647                 bnx2x_release_phy_lock(bp);
3648         }
3649
3650         if (attn & HW_INTERRUT_ASSERT_SET_0) {
3651
3652                 val = REG_RD(bp, reg_offset);
3653                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3654                 REG_WR(bp, reg_offset, val);
3655
3656                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3657                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3658                 bnx2x_panic();
3659         }
3660 }
3661
3662 static void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3663 {
3664         u32 val;
3665
3666         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3667
3668                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3669                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3670                 /* DORQ discard attention */
3671                 if (val & 0x2)
3672                         BNX2X_ERR("FATAL error from DORQ\n");
3673         }
3674
3675         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3676
3677                 int port = BP_PORT(bp);
3678                 int reg_offset;
3679
3680                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3681                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3682
3683                 val = REG_RD(bp, reg_offset);
3684                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3685                 REG_WR(bp, reg_offset, val);
3686
3687                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3688                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3689                 bnx2x_panic();
3690         }
3691 }
3692
3693 static void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3694 {
3695         u32 val;
3696
3697         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3698
3699                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3700                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3701                 /* CFC error attention */
3702                 if (val & 0x2)
3703                         BNX2X_ERR("FATAL error from CFC\n");
3704         }
3705
3706         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3707                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3708                 BNX2X_ERR("PXP hw attention-0 0x%x\n", val);
3709                 /* RQ_USDMDP_FIFO_OVERFLOW */
3710                 if (val & 0x18000)
3711                         BNX2X_ERR("FATAL error from PXP\n");
3712
3713                 if (!CHIP_IS_E1x(bp)) {
3714                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3715                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3716                 }
3717         }
3718
3719         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3720
3721                 int port = BP_PORT(bp);
3722                 int reg_offset;
3723
3724                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3725                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3726
3727                 val = REG_RD(bp, reg_offset);
3728                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3729                 REG_WR(bp, reg_offset, val);
3730
3731                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3732                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3733                 bnx2x_panic();
3734         }
3735 }
3736
3737 static void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3738 {
3739         u32 val;
3740
3741         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3742
3743                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3744                         int func = BP_FUNC(bp);
3745
3746                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3747                         bnx2x_read_mf_cfg(bp);
3748                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3749                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3750                         val = SHMEM_RD(bp,
3751                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3752                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3753                                 bnx2x_dcc_event(bp,
3754                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3755
3756                         if (val & DRV_STATUS_SET_MF_BW)
3757                                 bnx2x_set_mf_bw(bp);
3758
3759                         if (val & DRV_STATUS_DRV_INFO_REQ)
3760                                 bnx2x_handle_drv_info_req(bp);
3761                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3762                                 bnx2x_pmf_update(bp);
3763
3764                         if (bp->port.pmf &&
3765                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3766                                 bp->dcbx_enabled > 0)
3767                                 /* start dcbx state machine */
3768                                 bnx2x_dcbx_set_params(bp,
3769                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3770                         if (val & DRV_STATUS_AFEX_EVENT_MASK)
3771                                 bnx2x_handle_afex_cmd(bp,
3772                                         val & DRV_STATUS_AFEX_EVENT_MASK);
3773                         if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
3774                                 bnx2x_handle_eee_event(bp);
3775                         if (bp->link_vars.periodic_flags &
3776                             PERIODIC_FLAGS_LINK_EVENT) {
3777                                 /*  sync with link */
3778                                 bnx2x_acquire_phy_lock(bp);
3779                                 bp->link_vars.periodic_flags &=
3780                                         ~PERIODIC_FLAGS_LINK_EVENT;
3781                                 bnx2x_release_phy_lock(bp);
3782                                 if (IS_MF(bp))
3783                                         bnx2x_link_sync_notify(bp);
3784                                 bnx2x_link_report(bp);
3785                         }
3786                         /* Always call it here: bnx2x_link_report() will
3787                          * prevent the link indication duplication.
3788                          */
3789                         bnx2x__link_status_update(bp);
3790                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3791
3792                         BNX2X_ERR("MC assert!\n");
3793                         bnx2x_mc_assert(bp);
3794                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3795                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3796                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3797                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3798                         bnx2x_panic();
3799
3800                 } else if (attn & BNX2X_MCP_ASSERT) {
3801
3802                         BNX2X_ERR("MCP assert!\n");
3803                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3804                         bnx2x_fw_dump(bp);
3805
3806                 } else
3807                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3808         }
3809
3810         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3811                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3812                 if (attn & BNX2X_GRC_TIMEOUT) {
3813                         val = CHIP_IS_E1(bp) ? 0 :
3814                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3815                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3816                 }
3817                 if (attn & BNX2X_GRC_RSV) {
3818                         val = CHIP_IS_E1(bp) ? 0 :
3819                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3820                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3821                 }
3822                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3823         }
3824 }
3825
3826 /*
3827  * Bits map:
3828  * 0-7   - Engine0 load counter.
3829  * 8-15  - Engine1 load counter.
3830  * 16    - Engine0 RESET_IN_PROGRESS bit.
3831  * 17    - Engine1 RESET_IN_PROGRESS bit.
3832  * 18    - Engine0 ONE_IS_LOADED. Set when there is at least one active function
3833  *         on the engine
3834  * 19    - Engine1 ONE_IS_LOADED.
3835  * 20    - Chip reset flow bit. When set none-leader must wait for both engines
3836  *         leader to complete (check for both RESET_IN_PROGRESS bits and not for
3837  *         just the one belonging to its engine).
3838  *
3839  */
3840 #define BNX2X_RECOVERY_GLOB_REG         MISC_REG_GENERIC_POR_1
3841
3842 #define BNX2X_PATH0_LOAD_CNT_MASK       0x000000ff
3843 #define BNX2X_PATH0_LOAD_CNT_SHIFT      0
3844 #define BNX2X_PATH1_LOAD_CNT_MASK       0x0000ff00
3845 #define BNX2X_PATH1_LOAD_CNT_SHIFT      8
3846 #define BNX2X_PATH0_RST_IN_PROG_BIT     0x00010000
3847 #define BNX2X_PATH1_RST_IN_PROG_BIT     0x00020000
3848 #define BNX2X_GLOBAL_RESET_BIT          0x00040000
3849
3850 /*
3851  * Set the GLOBAL_RESET bit.
3852  *
3853  * Should be run under rtnl lock
3854  */
3855 void bnx2x_set_reset_global(struct bnx2x *bp)
3856 {
3857         u32 val;
3858         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3859         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3860         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val | BNX2X_GLOBAL_RESET_BIT);
3861         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3862 }
3863
3864 /*
3865  * Clear the GLOBAL_RESET bit.
3866  *
3867  * Should be run under rtnl lock
3868  */
3869 static void bnx2x_clear_reset_global(struct bnx2x *bp)
3870 {
3871         u32 val;
3872         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3873         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3874         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~BNX2X_GLOBAL_RESET_BIT));
3875         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3876 }
3877
3878 /*
3879  * Checks the GLOBAL_RESET bit.
3880  *
3881  * should be run under rtnl lock
3882  */
3883 static bool bnx2x_reset_is_global(struct bnx2x *bp)
3884 {
3885         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3886
3887         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3888         return (val & BNX2X_GLOBAL_RESET_BIT) ? true : false;
3889 }
3890
3891 /*
3892  * Clear RESET_IN_PROGRESS bit for the current engine.
3893  *
3894  * Should be run under rtnl lock
3895  */
3896 static void bnx2x_set_reset_done(struct bnx2x *bp)
3897 {
3898         u32 val;
3899         u32 bit = BP_PATH(bp) ?
3900                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3901         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3902         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3903
3904         /* Clear the bit */
3905         val &= ~bit;
3906         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3907
3908         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3909 }
3910
3911 /*
3912  * Set RESET_IN_PROGRESS for the current engine.
3913  *
3914  * should be run under rtnl lock
3915  */
3916 void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3917 {
3918         u32 val;
3919         u32 bit = BP_PATH(bp) ?
3920                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3921         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3922         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3923
3924         /* Set the bit */
3925         val |= bit;
3926         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3927         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3928 }
3929
3930 /*
3931  * Checks the RESET_IN_PROGRESS bit for the given engine.
3932  * should be run under rtnl lock
3933  */
3934 bool bnx2x_reset_is_done(struct bnx2x *bp, int engine)
3935 {
3936         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3937         u32 bit = engine ?
3938                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3939
3940         /* return false if bit is set */
3941         return (val & bit) ? false : true;
3942 }
3943
3944 /*
3945  * set pf load for the current pf.
3946  *
3947  * should be run under rtnl lock
3948  */
3949 void bnx2x_set_pf_load(struct bnx2x *bp)
3950 {
3951         u32 val1, val;
3952         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3953                              BNX2X_PATH0_LOAD_CNT_MASK;
3954         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3955                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3956
3957         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3958         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3959
3960         DP(NETIF_MSG_IFUP, "Old GEN_REG_VAL=0x%08x\n", val);
3961
3962         /* get the current counter value */
3963         val1 = (val & mask) >> shift;
3964
3965         /* set bit of that PF */
3966         val1 |= (1 << bp->pf_num);
3967
3968         /* clear the old value */
3969         val &= ~mask;
3970
3971         /* set the new one */
3972         val |= ((val1 << shift) & mask);
3973
3974         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3975         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3976 }
3977
3978 /**
3979  * bnx2x_clear_pf_load - clear pf load mark
3980  *
3981  * @bp:         driver handle
3982  *
3983  * Should be run under rtnl lock.
3984  * Decrements the load counter for the current engine. Returns
3985  * whether other functions are still loaded
3986  */
3987 bool bnx2x_clear_pf_load(struct bnx2x *bp)
3988 {
3989         u32 val1, val;
3990         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3991                              BNX2X_PATH0_LOAD_CNT_MASK;
3992         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3993                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3994
3995         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3996         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3997         DP(NETIF_MSG_IFDOWN, "Old GEN_REG_VAL=0x%08x\n", val);
3998
3999         /* get the current counter value */
4000         val1 = (val & mask) >> shift;
4001
4002         /* clear bit of that PF */
4003         val1 &= ~(1 << bp->pf_num);
4004
4005         /* clear the old value */
4006         val &= ~mask;
4007
4008         /* set the new one */
4009         val |= ((val1 << shift) & mask);
4010
4011         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
4012         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
4013         return val1 != 0;
4014 }
4015
4016 /*
4017  * Read the load status for the current engine.
4018  *
4019  * should be run under rtnl lock
4020  */
4021 static bool bnx2x_get_load_status(struct bnx2x *bp, int engine)
4022 {
4023         u32 mask = (engine ? BNX2X_PATH1_LOAD_CNT_MASK :
4024                              BNX2X_PATH0_LOAD_CNT_MASK);
4025         u32 shift = (engine ? BNX2X_PATH1_LOAD_CNT_SHIFT :
4026                              BNX2X_PATH0_LOAD_CNT_SHIFT);
4027         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
4028
4029         DP(NETIF_MSG_HW | NETIF_MSG_IFUP, "GLOB_REG=0x%08x\n", val);
4030
4031         val = (val & mask) >> shift;
4032
4033         DP(NETIF_MSG_HW | NETIF_MSG_IFUP, "load mask for engine %d = 0x%x\n",
4034            engine, val);
4035
4036         return val != 0;
4037 }
4038
4039 static void _print_next_block(int idx, const char *blk)
4040 {
4041         pr_cont("%s%s", idx ? ", " : "", blk);
4042 }
4043
4044 static int bnx2x_check_blocks_with_parity0(u32 sig, int par_num,
4045                                            bool print)
4046 {
4047         int i = 0;
4048         u32 cur_bit = 0;
4049         for (i = 0; sig; i++) {
4050                 cur_bit = ((u32)0x1 << i);
4051                 if (sig & cur_bit) {
4052                         switch (cur_bit) {
4053                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
4054                                 if (print)
4055                                         _print_next_block(par_num++, "BRB");
4056                                 break;
4057                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
4058                                 if (print)
4059                                         _print_next_block(par_num++, "PARSER");
4060                                 break;
4061                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
4062                                 if (print)
4063                                         _print_next_block(par_num++, "TSDM");
4064                                 break;
4065                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
4066                                 if (print)
4067                                         _print_next_block(par_num++,
4068                                                           "SEARCHER");
4069                                 break;
4070                         case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
4071                                 if (print)
4072                                         _print_next_block(par_num++, "TCM");
4073                                 break;
4074                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
4075                                 if (print)
4076                                         _print_next_block(par_num++, "TSEMI");
4077                                 break;
4078                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
4079                                 if (print)
4080                                         _print_next_block(par_num++, "XPB");
4081                                 break;
4082                         }
4083
4084                         /* Clear the bit */
4085                         sig &= ~cur_bit;
4086                 }
4087         }
4088
4089         return par_num;
4090 }
4091
4092 static int bnx2x_check_blocks_with_parity1(u32 sig, int par_num,
4093                                            bool *global, bool print)
4094 {
4095         int i = 0;
4096         u32 cur_bit = 0;
4097         for (i = 0; sig; i++) {
4098                 cur_bit = ((u32)0x1 << i);
4099                 if (sig & cur_bit) {
4100                         switch (cur_bit) {
4101                         case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
4102                                 if (print)
4103                                         _print_next_block(par_num++, "PBF");
4104                                 break;
4105                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
4106                                 if (print)
4107                                         _print_next_block(par_num++, "QM");
4108                                 break;
4109                         case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
4110                                 if (print)
4111                                         _print_next_block(par_num++, "TM");
4112                                 break;
4113                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
4114                                 if (print)
4115                                         _print_next_block(par_num++, "XSDM");
4116                                 break;
4117                         case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
4118                                 if (print)
4119                                         _print_next_block(par_num++, "XCM");
4120                                 break;
4121                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
4122                                 if (print)
4123                                         _print_next_block(par_num++, "XSEMI");
4124                                 break;
4125                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
4126                                 if (print)
4127                                         _print_next_block(par_num++,
4128                                                           "DOORBELLQ");
4129                                 break;
4130                         case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
4131                                 if (print)
4132                                         _print_next_block(par_num++, "NIG");
4133                                 break;
4134                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
4135                                 if (print)
4136                                         _print_next_block(par_num++,
4137                                                           "VAUX PCI CORE");
4138                                 *global = true;
4139                                 break;
4140                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
4141                                 if (print)
4142                                         _print_next_block(par_num++, "DEBUG");
4143                                 break;
4144                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
4145                                 if (print)
4146                                         _print_next_block(par_num++, "USDM");
4147                                 break;
4148                         case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
4149                                 if (print)
4150                                         _print_next_block(par_num++, "UCM");
4151                                 break;
4152                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
4153                                 if (print)
4154                                         _print_next_block(par_num++, "USEMI");
4155                                 break;
4156                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
4157                                 if (print)
4158                                         _print_next_block(par_num++, "UPB");
4159                                 break;
4160                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
4161                                 if (print)
4162                                         _print_next_block(par_num++, "CSDM");
4163                                 break;
4164                         case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
4165                                 if (print)
4166                                         _print_next_block(par_num++, "CCM");
4167                                 break;
4168                         }
4169
4170                         /* Clear the bit */
4171                         sig &= ~cur_bit;
4172                 }
4173         }
4174
4175         return par_num;
4176 }
4177
4178 static int bnx2x_check_blocks_with_parity2(u32 sig, int par_num,
4179                                            bool print)
4180 {
4181         int i = 0;
4182         u32 cur_bit = 0;
4183         for (i = 0; sig; i++) {
4184                 cur_bit = ((u32)0x1 << i);
4185                 if (sig & cur_bit) {
4186                         switch (cur_bit) {
4187                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
4188                                 if (print)
4189                                         _print_next_block(par_num++, "CSEMI");
4190                                 break;
4191                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
4192                                 if (print)
4193                                         _print_next_block(par_num++, "PXP");
4194                                 break;
4195                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
4196                                 if (print)
4197                                         _print_next_block(par_num++,
4198                                         "PXPPCICLOCKCLIENT");
4199                                 break;
4200                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
4201                                 if (print)
4202                                         _print_next_block(par_num++, "CFC");
4203                                 break;
4204                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
4205                                 if (print)
4206                                         _print_next_block(par_num++, "CDU");
4207                                 break;
4208                         case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
4209                                 if (print)
4210                                         _print_next_block(par_num++, "DMAE");
4211                                 break;
4212                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
4213                                 if (print)
4214                                         _print_next_block(par_num++, "IGU");
4215                                 break;
4216                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
4217                                 if (print)
4218                                         _print_next_block(par_num++, "MISC");
4219                                 break;
4220                         }
4221
4222                         /* Clear the bit */
4223                         sig &= ~cur_bit;
4224                 }
4225         }
4226
4227         return par_num;
4228 }
4229
4230 static int bnx2x_check_blocks_with_parity3(u32 sig, int par_num,
4231                                            bool *global, bool print)
4232 {
4233         int i = 0;
4234         u32 cur_bit = 0;
4235         for (i = 0; sig; i++) {
4236                 cur_bit = ((u32)0x1 << i);
4237                 if (sig & cur_bit) {
4238                         switch (cur_bit) {
4239                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
4240                                 if (print)
4241                                         _print_next_block(par_num++, "MCP ROM");
4242                                 *global = true;
4243                                 break;
4244                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
4245                                 if (print)
4246                                         _print_next_block(par_num++,
4247                                                           "MCP UMP RX");
4248                                 *global = true;
4249                                 break;
4250                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
4251                                 if (print)
4252                                         _print_next_block(par_num++,
4253                                                           "MCP UMP TX");
4254                                 *global = true;
4255                                 break;
4256                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
4257                                 if (print)
4258                                         _print_next_block(par_num++,
4259                                                           "MCP SCPAD");
4260                                 *global = true;
4261                                 break;
4262                         }
4263
4264                         /* Clear the bit */
4265                         sig &= ~cur_bit;
4266                 }
4267         }
4268
4269         return par_num;
4270 }
4271
4272 static int bnx2x_check_blocks_with_parity4(u32 sig, int par_num,
4273                                            bool print)
4274 {
4275         int i = 0;
4276         u32 cur_bit = 0;
4277         for (i = 0; sig; i++) {
4278                 cur_bit = ((u32)0x1 << i);
4279                 if (sig & cur_bit) {
4280                         switch (cur_bit) {
4281                         case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
4282                                 if (print)
4283                                         _print_next_block(par_num++, "PGLUE_B");
4284                                 break;
4285                         case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
4286                                 if (print)
4287                                         _print_next_block(par_num++, "ATC");
4288                                 break;
4289                         }
4290
4291                         /* Clear the bit */
4292                         sig &= ~cur_bit;
4293                 }
4294         }
4295
4296         return par_num;
4297 }
4298
4299 static bool bnx2x_parity_attn(struct bnx2x *bp, bool *global, bool print,
4300                               u32 *sig)
4301 {
4302         if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
4303             (sig[1] & HW_PRTY_ASSERT_SET_1) ||
4304             (sig[2] & HW_PRTY_ASSERT_SET_2) ||
4305             (sig[3] & HW_PRTY_ASSERT_SET_3) ||
4306             (sig[4] & HW_PRTY_ASSERT_SET_4)) {
4307                 int par_num = 0;
4308                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention:\n"
4309                                  "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
4310                           sig[0] & HW_PRTY_ASSERT_SET_0,
4311                           sig[1] & HW_PRTY_ASSERT_SET_1,
4312                           sig[2] & HW_PRTY_ASSERT_SET_2,
4313                           sig[3] & HW_PRTY_ASSERT_SET_3,
4314                           sig[4] & HW_PRTY_ASSERT_SET_4);
4315                 if (print)
4316                         netdev_err(bp->dev,
4317                                    "Parity errors detected in blocks: ");
4318                 par_num = bnx2x_check_blocks_with_parity0(
4319                         sig[0] & HW_PRTY_ASSERT_SET_0, par_num, print);
4320                 par_num = bnx2x_check_blocks_with_parity1(
4321                         sig[1] & HW_PRTY_ASSERT_SET_1, par_num, global, print);
4322                 par_num = bnx2x_check_blocks_with_parity2(
4323                         sig[2] & HW_PRTY_ASSERT_SET_2, par_num, print);
4324                 par_num = bnx2x_check_blocks_with_parity3(
4325                         sig[3] & HW_PRTY_ASSERT_SET_3, par_num, global, print);
4326                 par_num = bnx2x_check_blocks_with_parity4(
4327                         sig[4] & HW_PRTY_ASSERT_SET_4, par_num, print);
4328
4329                 if (print)
4330                         pr_cont("\n");
4331
4332                 return true;
4333         } else
4334                 return false;
4335 }
4336
4337 /**
4338  * bnx2x_chk_parity_attn - checks for parity attentions.
4339  *
4340  * @bp:         driver handle
4341  * @global:     true if there was a global attention
4342  * @print:      show parity attention in syslog
4343  */
4344 bool bnx2x_chk_parity_attn(struct bnx2x *bp, bool *global, bool print)
4345 {
4346         struct attn_route attn = { {0} };
4347         int port = BP_PORT(bp);
4348
4349         attn.sig[0] = REG_RD(bp,
4350                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
4351                              port*4);
4352         attn.sig[1] = REG_RD(bp,
4353                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
4354                              port*4);
4355         attn.sig[2] = REG_RD(bp,
4356                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
4357                              port*4);
4358         attn.sig[3] = REG_RD(bp,
4359                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
4360                              port*4);
4361
4362         if (!CHIP_IS_E1x(bp))
4363                 attn.sig[4] = REG_RD(bp,
4364                         MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 +
4365                                      port*4);
4366
4367         return bnx2x_parity_attn(bp, global, print, attn.sig);
4368 }
4369
4370
4371 static void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
4372 {
4373         u32 val;
4374         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
4375
4376                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
4377                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
4378                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
4379                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
4380                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
4381                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
4382                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
4383                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
4384                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
4385                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
4386                 if (val &
4387                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
4388                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
4389                 if (val &
4390                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
4391                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
4392                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
4393                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
4394                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
4395                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
4396                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
4397                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
4398         }
4399         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
4400                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
4401                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
4402                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
4403                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
4404                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
4405                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
4406                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
4407                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
4408                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
4409                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
4410                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
4411                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
4412                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
4413                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
4414         }
4415
4416         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4417                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
4418                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
4419                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4420                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
4421         }
4422
4423 }
4424
4425 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
4426 {
4427         struct attn_route attn, *group_mask;
4428         int port = BP_PORT(bp);
4429         int index;
4430         u32 reg_addr;
4431         u32 val;
4432         u32 aeu_mask;
4433         bool global = false;
4434
4435         /* need to take HW lock because MCP or other port might also
4436            try to handle this event */
4437         bnx2x_acquire_alr(bp);
4438
4439         if (bnx2x_chk_parity_attn(bp, &global, true)) {
4440 #ifndef BNX2X_STOP_ON_ERROR
4441                 bp->recovery_state = BNX2X_RECOVERY_INIT;
4442                 schedule_delayed_work(&bp->sp_rtnl_task, 0);
4443                 /* Disable HW interrupts */
4444                 bnx2x_int_disable(bp);
4445                 /* In case of parity errors don't handle attentions so that
4446                  * other function would "see" parity errors.
4447                  */
4448 #else
4449                 bnx2x_panic();
4450 #endif
4451                 bnx2x_release_alr(bp);
4452                 return;
4453         }
4454
4455         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
4456         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
4457         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
4458         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
4459         if (!CHIP_IS_E1x(bp))
4460                 attn.sig[4] =
4461                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
4462         else
4463                 attn.sig[4] = 0;
4464
4465         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
4466            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
4467
4468         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4469                 if (deasserted & (1 << index)) {
4470                         group_mask = &bp->attn_group[index];
4471
4472                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x %08x %08x %08x\n",
4473                            index,
4474                            group_mask->sig[0], group_mask->sig[1],
4475                            group_mask->sig[2], group_mask->sig[3],
4476                            group_mask->sig[4]);
4477
4478                         bnx2x_attn_int_deasserted4(bp,
4479                                         attn.sig[4] & group_mask->sig[4]);
4480                         bnx2x_attn_int_deasserted3(bp,
4481                                         attn.sig[3] & group_mask->sig[3]);
4482                         bnx2x_attn_int_deasserted1(bp,
4483                                         attn.sig[1] & group_mask->sig[1]);
4484                         bnx2x_attn_int_deasserted2(bp,
4485                                         attn.sig[2] & group_mask->sig[2]);
4486                         bnx2x_attn_int_deasserted0(bp,
4487                                         attn.sig[0] & group_mask->sig[0]);
4488                 }
4489         }
4490
4491         bnx2x_release_alr(bp);
4492
4493         if (bp->common.int_block == INT_BLOCK_HC)
4494                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
4495                             COMMAND_REG_ATTN_BITS_CLR);
4496         else
4497                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
4498
4499         val = ~deasserted;
4500         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
4501            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
4502         REG_WR(bp, reg_addr, val);
4503
4504         if (~bp->attn_state & deasserted)
4505                 BNX2X_ERR("IGU ERROR\n");
4506
4507         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4508                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
4509
4510         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4511         aeu_mask = REG_RD(bp, reg_addr);
4512
4513         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
4514            aeu_mask, deasserted);
4515         aeu_mask |= (deasserted & 0x3ff);
4516         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
4517
4518         REG_WR(bp, reg_addr, aeu_mask);
4519         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4520
4521         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
4522         bp->attn_state &= ~deasserted;
4523         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
4524 }
4525
4526 static void bnx2x_attn_int(struct bnx2x *bp)
4527 {
4528         /* read local copy of bits */
4529         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
4530                                                                 attn_bits);
4531         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
4532                                                                 attn_bits_ack);
4533         u32 attn_state = bp->attn_state;
4534
4535         /* look for changed bits */
4536         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
4537         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
4538
4539         DP(NETIF_MSG_HW,
4540            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
4541            attn_bits, attn_ack, asserted, deasserted);
4542
4543         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
4544                 BNX2X_ERR("BAD attention state\n");
4545
4546         /* handle bits that were raised */
4547         if (asserted)
4548                 bnx2x_attn_int_asserted(bp, asserted);
4549
4550         if (deasserted)
4551                 bnx2x_attn_int_deasserted(bp, deasserted);
4552 }
4553
4554 void bnx2x_igu_ack_sb(struct bnx2x *bp, u8 igu_sb_id, u8 segment,
4555                       u16 index, u8 op, u8 update)
4556 {
4557         u32 igu_addr = BAR_IGU_INTMEM + (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
4558
4559         bnx2x_igu_ack_sb_gen(bp, igu_sb_id, segment, index, op, update,
4560                              igu_addr);
4561 }
4562
4563 static void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
4564 {
4565         /* No memory barriers */
4566         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
4567         mmiowb(); /* keep prod updates ordered */
4568 }
4569
4570 #ifdef BCM_CNIC
4571 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
4572                                       union event_ring_elem *elem)
4573 {
4574         u8 err = elem->message.error;
4575
4576         if (!bp->cnic_eth_dev.starting_cid  ||
4577             (cid < bp->cnic_eth_dev.starting_cid &&
4578             cid != bp->cnic_eth_dev.iscsi_l2_cid))
4579                 return 1;
4580
4581         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
4582
4583         if (unlikely(err)) {
4584
4585                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
4586                           cid);
4587                 bnx2x_panic_dump(bp);
4588         }
4589         bnx2x_cnic_cfc_comp(bp, cid, err);
4590         return 0;
4591 }
4592 #endif
4593
4594 static void bnx2x_handle_mcast_eqe(struct bnx2x *bp)
4595 {
4596         struct bnx2x_mcast_ramrod_params rparam;
4597         int rc;
4598
4599         memset(&rparam, 0, sizeof(rparam));
4600
4601         rparam.mcast_obj = &bp->mcast_obj;
4602
4603         netif_addr_lock_bh(bp->dev);
4604
4605         /* Clear pending state for the last command */
4606         bp->mcast_obj.raw.clear_pending(&bp->mcast_obj.raw);
4607
4608         /* If there are pending mcast commands - send them */
4609         if (bp->mcast_obj.check_pending(&bp->mcast_obj)) {
4610                 rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_CONT);
4611                 if (rc < 0)
4612                         BNX2X_ERR("Failed to send pending mcast commands: %d\n",
4613                                   rc);
4614         }
4615
4616         netif_addr_unlock_bh(bp->dev);
4617 }
4618
4619 static void bnx2x_handle_classification_eqe(struct bnx2x *bp,
4620                                             union event_ring_elem *elem)
4621 {
4622         unsigned long ramrod_flags = 0;
4623         int rc = 0;
4624         u32 cid = elem->message.data.eth_event.echo & BNX2X_SWCID_MASK;
4625         struct bnx2x_vlan_mac_obj *vlan_mac_obj;
4626
4627         /* Always push next commands out, don't wait here */
4628         __set_bit(RAMROD_CONT, &ramrod_flags);
4629
4630         switch (elem->message.data.eth_event.echo >> BNX2X_SWCID_SHIFT) {
4631         case BNX2X_FILTER_MAC_PENDING:
4632                 DP(BNX2X_MSG_SP, "Got SETUP_MAC completions\n");
4633 #ifdef BCM_CNIC
4634                 if (cid == BNX2X_ISCSI_ETH_CID(bp))
4635                         vlan_mac_obj = &bp->iscsi_l2_mac_obj;
4636                 else
4637 #endif
4638                         vlan_mac_obj = &bp->sp_objs[cid].mac_obj;
4639
4640                 break;
4641         case BNX2X_FILTER_MCAST_PENDING:
4642                 DP(BNX2X_MSG_SP, "Got SETUP_MCAST completions\n");
4643                 /* This is only relevant for 57710 where multicast MACs are
4644                  * configured as unicast MACs using the same ramrod.
4645                  */
4646                 bnx2x_handle_mcast_eqe(bp);
4647                 return;
4648         default:
4649                 BNX2X_ERR("Unsupported classification command: %d\n",
4650                           elem->message.data.eth_event.echo);
4651                 return;
4652         }
4653
4654         rc = vlan_mac_obj->complete(bp, vlan_mac_obj, elem, &ramrod_flags);
4655
4656         if (rc < 0)
4657                 BNX2X_ERR("Failed to schedule new commands: %d\n", rc);
4658         else if (rc > 0)
4659                 DP(BNX2X_MSG_SP, "Scheduled next pending commands...\n");
4660
4661 }
4662
4663 #ifdef BCM_CNIC
4664 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start);
4665 #endif
4666
4667 static void bnx2x_handle_rx_mode_eqe(struct bnx2x *bp)
4668 {
4669         netif_addr_lock_bh(bp->dev);
4670
4671         clear_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4672
4673         /* Send rx_mode command again if was requested */
4674         if (test_and_clear_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state))
4675                 bnx2x_set_storm_rx_mode(bp);
4676 #ifdef BCM_CNIC
4677         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED,
4678                                     &bp->sp_state))
4679                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
4680         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED,
4681                                     &bp->sp_state))
4682                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
4683 #endif
4684
4685         netif_addr_unlock_bh(bp->dev);
4686 }
4687
4688 static void bnx2x_after_afex_vif_lists(struct bnx2x *bp,
4689                                               union event_ring_elem *elem)
4690 {
4691         if (elem->message.data.vif_list_event.echo == VIF_LIST_RULE_GET) {
4692                 DP(BNX2X_MSG_SP,
4693                    "afex: ramrod completed VIF LIST_GET, addrs 0x%x\n",
4694                    elem->message.data.vif_list_event.func_bit_map);
4695                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_LISTGET_ACK,
4696                         elem->message.data.vif_list_event.func_bit_map);
4697         } else if (elem->message.data.vif_list_event.echo ==
4698                    VIF_LIST_RULE_SET) {
4699                 DP(BNX2X_MSG_SP, "afex: ramrod completed VIF LIST_SET\n");
4700                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_LISTSET_ACK, 0);
4701         }
4702 }
4703
4704 /* called with rtnl_lock */
4705 static void bnx2x_after_function_update(struct bnx2x *bp)
4706 {
4707         int q, rc;
4708         struct bnx2x_fastpath *fp;
4709         struct bnx2x_queue_state_params queue_params = {NULL};
4710         struct bnx2x_queue_update_params *q_update_params =
4711                 &queue_params.params.update;
4712
4713         /* Send Q update command with afex vlan removal values  for all Qs */
4714         queue_params.cmd = BNX2X_Q_CMD_UPDATE;
4715
4716         /* set silent vlan removal values according to vlan mode */
4717         __set_bit(BNX2X_Q_UPDATE_SILENT_VLAN_REM_CHNG,
4718                   &q_update_params->update_flags);
4719         __set_bit(BNX2X_Q_UPDATE_SILENT_VLAN_REM,
4720                   &q_update_params->update_flags);
4721         __set_bit(RAMROD_COMP_WAIT, &queue_params.ramrod_flags);
4722
4723         /* in access mode mark mask and value are 0 to strip all vlans */
4724         if (bp->afex_vlan_mode == FUNC_MF_CFG_AFEX_VLAN_ACCESS_MODE) {
4725                 q_update_params->silent_removal_value = 0;
4726                 q_update_params->silent_removal_mask = 0;
4727         } else {
4728                 q_update_params->silent_removal_value =
4729                         (bp->afex_def_vlan_tag & VLAN_VID_MASK);
4730                 q_update_params->silent_removal_mask = VLAN_VID_MASK;
4731         }
4732
4733         for_each_eth_queue(bp, q) {
4734                 /* Set the appropriate Queue object */
4735                 fp = &bp->fp[q];
4736                 queue_params.q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
4737
4738                 /* send the ramrod */
4739                 rc = bnx2x_queue_state_change(bp, &queue_params);
4740                 if (rc < 0)
4741                         BNX2X_ERR("Failed to config silent vlan rem for Q %d\n",
4742                                   q);
4743         }
4744
4745 #ifdef BCM_CNIC
4746         if (!NO_FCOE(bp)) {
4747                 fp = &bp->fp[FCOE_IDX(bp)];
4748                 queue_params.q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
4749
4750                 /* clear pending completion bit */
4751                 __clear_bit(RAMROD_COMP_WAIT, &queue_params.ramrod_flags);
4752
4753                 /* mark latest Q bit */
4754                 smp_mb__before_clear_bit();
4755                 set_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state);
4756                 smp_mb__after_clear_bit();
4757
4758                 /* send Q update ramrod for FCoE Q */
4759                 rc = bnx2x_queue_state_change(bp, &queue_params);
4760                 if (rc < 0)
4761                         BNX2X_ERR("Failed to config silent vlan rem for Q %d\n",
4762                                   q);
4763         } else {
4764                 /* If no FCoE ring - ACK MCP now */
4765                 bnx2x_link_report(bp);
4766                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
4767         }
4768 #else
4769         /* If no FCoE ring - ACK MCP now */
4770         bnx2x_link_report(bp);
4771         bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
4772 #endif /* BCM_CNIC */
4773 }
4774
4775 static struct bnx2x_queue_sp_obj *bnx2x_cid_to_q_obj(
4776         struct bnx2x *bp, u32 cid)
4777 {
4778         DP(BNX2X_MSG_SP, "retrieving fp from cid %d\n", cid);
4779 #ifdef BCM_CNIC
4780         if (cid == BNX2X_FCOE_ETH_CID(bp))
4781                 return &bnx2x_fcoe_sp_obj(bp, q_obj);
4782         else
4783 #endif
4784                 return &bp->sp_objs[CID_TO_FP(cid, bp)].q_obj;
4785 }
4786
4787 static void bnx2x_eq_int(struct bnx2x *bp)
4788 {
4789         u16 hw_cons, sw_cons, sw_prod;
4790         union event_ring_elem *elem;
4791         u32 cid;
4792         u8 opcode;
4793         int spqe_cnt = 0;
4794         struct bnx2x_queue_sp_obj *q_obj;
4795         struct bnx2x_func_sp_obj *f_obj = &bp->func_obj;
4796         struct bnx2x_raw_obj *rss_raw = &bp->rss_conf_obj.raw;
4797
4798         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
4799
4800         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
4801          * when we get the the next-page we nned to adjust so the loop
4802          * condition below will be met. The next element is the size of a
4803          * regular element and hence incrementing by 1
4804          */
4805         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
4806                 hw_cons++;
4807
4808         /* This function may never run in parallel with itself for a
4809          * specific bp, thus there is no need in "paired" read memory
4810          * barrier here.
4811          */
4812         sw_cons = bp->eq_cons;
4813         sw_prod = bp->eq_prod;
4814
4815         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->eq_spq_left %x\n",
4816                         hw_cons, sw_cons, atomic_read(&bp->eq_spq_left));
4817
4818         for (; sw_cons != hw_cons;
4819               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
4820
4821
4822                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
4823
4824                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
4825                 opcode = elem->message.opcode;
4826
4827
4828                 /* handle eq element */
4829                 switch (opcode) {
4830                 case EVENT_RING_OPCODE_STAT_QUERY:
4831                         DP(BNX2X_MSG_SP | BNX2X_MSG_STATS,
4832                            "got statistics comp event %d\n",
4833                            bp->stats_comp++);
4834                         /* nothing to do with stats comp */
4835                         goto next_spqe;
4836
4837                 case EVENT_RING_OPCODE_CFC_DEL:
4838                         /* handle according to cid range */
4839                         /*
4840                          * we may want to verify here that the bp state is
4841                          * HALTING
4842                          */
4843                         DP(BNX2X_MSG_SP,
4844                            "got delete ramrod for MULTI[%d]\n", cid);
4845 #ifdef BCM_CNIC
4846                         if (!bnx2x_cnic_handle_cfc_del(bp, cid, elem))
4847                                 goto next_spqe;
4848 #endif
4849                         q_obj = bnx2x_cid_to_q_obj(bp, cid);
4850
4851                         if (q_obj->complete_cmd(bp, q_obj, BNX2X_Q_CMD_CFC_DEL))
4852                                 break;
4853
4854
4855
4856                         goto next_spqe;
4857
4858                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
4859                         DP(BNX2X_MSG_SP | BNX2X_MSG_DCB, "got STOP TRAFFIC\n");
4860                         if (f_obj->complete_cmd(bp, f_obj,
4861                                                 BNX2X_F_CMD_TX_STOP))
4862                                 break;
4863                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
4864                         goto next_spqe;
4865
4866                 case EVENT_RING_OPCODE_START_TRAFFIC:
4867                         DP(BNX2X_MSG_SP | BNX2X_MSG_DCB, "got START TRAFFIC\n");
4868                         if (f_obj->complete_cmd(bp, f_obj,
4869                                                 BNX2X_F_CMD_TX_START))
4870                                 break;
4871                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
4872                         goto next_spqe;
4873                 case EVENT_RING_OPCODE_FUNCTION_UPDATE:
4874                         DP(BNX2X_MSG_SP | BNX2X_MSG_MCP,
4875                            "AFEX: ramrod completed FUNCTION_UPDATE\n");
4876                         f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_AFEX_UPDATE);
4877
4878                         /* We will perform the Queues update from sp_rtnl task
4879                          * as all Queue SP operations should run under
4880                          * rtnl_lock.
4881                          */
4882                         smp_mb__before_clear_bit();
4883                         set_bit(BNX2X_SP_RTNL_AFEX_F_UPDATE,
4884                                 &bp->sp_rtnl_state);
4885                         smp_mb__after_clear_bit();
4886
4887                         schedule_delayed_work(&bp->sp_rtnl_task, 0);
4888                         goto next_spqe;
4889
4890                 case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
4891                         f_obj->complete_cmd(bp, f_obj,
4892                                             BNX2X_F_CMD_AFEX_VIFLISTS);
4893                         bnx2x_after_afex_vif_lists(bp, elem);
4894                         goto next_spqe;
4895                 case EVENT_RING_OPCODE_FUNCTION_START:
4896                         DP(BNX2X_MSG_SP | NETIF_MSG_IFUP,
4897                            "got FUNC_START ramrod\n");
4898                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_START))
4899                                 break;
4900
4901                         goto next_spqe;
4902
4903                 case EVENT_RING_OPCODE_FUNCTION_STOP:
4904                         DP(BNX2X_MSG_SP | NETIF_MSG_IFUP,
4905                            "got FUNC_STOP ramrod\n");
4906                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_STOP))
4907                                 break;
4908
4909                         goto next_spqe;
4910                 }
4911
4912                 switch (opcode | bp->state) {
4913                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4914                       BNX2X_STATE_OPEN):
4915                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4916                       BNX2X_STATE_OPENING_WAIT4_PORT):
4917                         cid = elem->message.data.eth_event.echo &
4918                                 BNX2X_SWCID_MASK;
4919                         DP(BNX2X_MSG_SP, "got RSS_UPDATE ramrod. CID %d\n",
4920                            cid);
4921                         rss_raw->clear_pending(rss_raw);
4922                         break;
4923
4924                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
4925                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
4926                 case (EVENT_RING_OPCODE_SET_MAC |
4927                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4928                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4929                       BNX2X_STATE_OPEN):
4930                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4931                       BNX2X_STATE_DIAG):
4932                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4933                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4934                         DP(BNX2X_MSG_SP, "got (un)set mac ramrod\n");
4935                         bnx2x_handle_classification_eqe(bp, elem);
4936                         break;
4937
4938                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4939                       BNX2X_STATE_OPEN):
4940                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4941                       BNX2X_STATE_DIAG):
4942                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4943                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4944                         DP(BNX2X_MSG_SP, "got mcast ramrod\n");
4945                         bnx2x_handle_mcast_eqe(bp);
4946                         break;
4947
4948                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4949                       BNX2X_STATE_OPEN):
4950                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4951                       BNX2X_STATE_DIAG):
4952                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4953                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4954                         DP(BNX2X_MSG_SP, "got rx_mode ramrod\n");
4955                         bnx2x_handle_rx_mode_eqe(bp);
4956                         break;
4957                 default:
4958                         /* unknown event log error and continue */
4959                         BNX2X_ERR("Unknown EQ event %d, bp->state 0x%x\n",
4960                                   elem->message.opcode, bp->state);
4961                 }
4962 next_spqe:
4963                 spqe_cnt++;
4964         } /* for */
4965
4966         smp_mb__before_atomic_inc();
4967         atomic_add(spqe_cnt, &bp->eq_spq_left);
4968
4969         bp->eq_cons = sw_cons;
4970         bp->eq_prod = sw_prod;
4971         /* Make sure that above mem writes were issued towards the memory */
4972         smp_wmb();
4973
4974         /* update producer */
4975         bnx2x_update_eq_prod(bp, bp->eq_prod);
4976 }
4977
4978 static void bnx2x_sp_task(struct work_struct *work)
4979 {
4980         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
4981         u16 status;
4982
4983         status = bnx2x_update_dsb_idx(bp);
4984 /*      if (status == 0)                                     */
4985 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
4986
4987         DP(BNX2X_MSG_SP, "got a slowpath interrupt (status 0x%x)\n", status);
4988
4989         /* HW attentions */
4990         if (status & BNX2X_DEF_SB_ATT_IDX) {
4991                 bnx2x_attn_int(bp);
4992                 status &= ~BNX2X_DEF_SB_ATT_IDX;
4993         }
4994
4995         /* SP events: STAT_QUERY and others */
4996         if (status & BNX2X_DEF_SB_IDX) {
4997 #ifdef BCM_CNIC
4998                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
4999
5000                 if ((!NO_FCOE(bp)) &&
5001                         (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp))) {
5002                         /*
5003                          * Prevent local bottom-halves from running as
5004                          * we are going to change the local NAPI list.
5005                          */
5006                         local_bh_disable();
5007                         napi_schedule(&bnx2x_fcoe(bp, napi));
5008                         local_bh_enable();
5009                 }
5010 #endif
5011                 /* Handle EQ completions */
5012                 bnx2x_eq_int(bp);
5013
5014                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
5015                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
5016
5017                 status &= ~BNX2X_DEF_SB_IDX;
5018         }
5019
5020         if (unlikely(status))
5021                 DP(BNX2X_MSG_SP, "got an unknown interrupt! (status 0x%x)\n",
5022                    status);
5023
5024         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
5025              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
5026
5027         /* afex - poll to check if VIFSET_ACK should be sent to MFW */
5028         if (test_and_clear_bit(BNX2X_AFEX_PENDING_VIFSET_MCP_ACK,
5029                                &bp->sp_state)) {
5030                 bnx2x_link_report(bp);
5031                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
5032         }
5033 }
5034
5035 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
5036 {
5037         struct net_device *dev = dev_instance;
5038         struct bnx2x *bp = netdev_priv(dev);
5039
5040         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
5041                      IGU_INT_DISABLE, 0);
5042
5043 #ifdef BNX2X_STOP_ON_ERROR
5044         if (unlikely(bp->panic))
5045                 return IRQ_HANDLED;
5046 #endif
5047
5048 #ifdef BCM_CNIC
5049         {
5050                 struct cnic_ops *c_ops;
5051
5052                 rcu_read_lock();
5053                 c_ops = rcu_dereference(bp->cnic_ops);
5054                 if (c_ops)
5055                         c_ops->cnic_handler(bp->cnic_data, NULL);
5056                 rcu_read_unlock();
5057         }
5058 #endif
5059         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
5060
5061         return IRQ_HANDLED;
5062 }
5063
5064 /* end of slow path */
5065
5066
5067 void bnx2x_drv_pulse(struct bnx2x *bp)
5068 {
5069         SHMEM_WR(bp, func_mb[BP_FW_MB_IDX(bp)].drv_pulse_mb,
5070                  bp->fw_drv_pulse_wr_seq);
5071 }
5072
5073
5074 static void bnx2x_timer(unsigned long data)
5075 {
5076         struct bnx2x *bp = (struct bnx2x *) data;
5077
5078         if (!netif_running(bp->dev))
5079                 return;
5080
5081         if (!BP_NOMCP(bp)) {
5082                 int mb_idx = BP_FW_MB_IDX(bp);
5083                 u32 drv_pulse;
5084                 u32 mcp_pulse;
5085
5086                 ++bp->fw_drv_pulse_wr_seq;
5087                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
5088                 /* TBD - add SYSTEM_TIME */
5089                 drv_pulse = bp->fw_drv_pulse_wr_seq;
5090                 bnx2x_drv_pulse(bp);
5091
5092                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
5093                              MCP_PULSE_SEQ_MASK);
5094                 /* The delta between driver pulse and mcp response
5095                  * should be 1 (before mcp response) or 0 (after mcp response)
5096                  */
5097                 if ((drv_pulse != mcp_pulse) &&
5098                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
5099                         /* someone lost a heartbeat... */
5100                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
5101                                   drv_pulse, mcp_pulse);
5102                 }
5103         }
5104
5105         if (bp->state == BNX2X_STATE_OPEN)
5106                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
5107
5108         mod_timer(&bp->timer, jiffies + bp->current_interval);
5109 }
5110
5111 /* end of Statistics */
5112
5113 /* nic init */
5114
5115 /*
5116  * nic init service functions
5117  */
5118
5119 static void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
5120 {
5121         u32 i;
5122         if (!(len%4) && !(addr%4))
5123                 for (i = 0; i < len; i += 4)
5124                         REG_WR(bp, addr + i, fill);
5125         else
5126                 for (i = 0; i < len; i++)
5127                         REG_WR8(bp, addr + i, fill);
5128
5129 }
5130
5131 /* helper: writes FP SP data to FW - data_size in dwords */
5132 static void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
5133                                 int fw_sb_id,
5134                                 u32 *sb_data_p,
5135                                 u32 data_size)
5136 {
5137         int index;
5138         for (index = 0; index < data_size; index++)
5139                 REG_WR(bp, BAR_CSTRORM_INTMEM +
5140                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
5141                         sizeof(u32)*index,
5142                         *(sb_data_p + index));
5143 }
5144
5145 static void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
5146 {
5147         u32 *sb_data_p;
5148         u32 data_size = 0;
5149         struct hc_status_block_data_e2 sb_data_e2;
5150         struct hc_status_block_data_e1x sb_data_e1x;
5151
5152         /* disable the function first */
5153         if (!CHIP_IS_E1x(bp)) {
5154                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
5155                 sb_data_e2.common.state = SB_DISABLED;
5156                 sb_data_e2.common.p_func.vf_valid = false;
5157                 sb_data_p = (u32 *)&sb_data_e2;
5158                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
5159         } else {
5160                 memset(&sb_data_e1x, 0,
5161                        sizeof(struct hc_status_block_data_e1x));
5162                 sb_data_e1x.common.state = SB_DISABLED;
5163                 sb_data_e1x.common.p_func.vf_valid = false;
5164                 sb_data_p = (u32 *)&sb_data_e1x;
5165                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
5166         }
5167         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
5168
5169         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5170                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
5171                         CSTORM_STATUS_BLOCK_SIZE);
5172         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5173                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
5174                         CSTORM_SYNC_BLOCK_SIZE);
5175 }
5176
5177 /* helper:  writes SP SB data to FW */
5178 static void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
5179                 struct hc_sp_status_block_data *sp_sb_data)
5180 {
5181         int func = BP_FUNC(bp);
5182         int i;
5183         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
5184                 REG_WR(bp, BAR_CSTRORM_INTMEM +
5185                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
5186                         i*sizeof(u32),
5187                         *((u32 *)sp_sb_data + i));
5188 }
5189
5190 static void bnx2x_zero_sp_sb(struct bnx2x *bp)
5191 {
5192         int func = BP_FUNC(bp);
5193         struct hc_sp_status_block_data sp_sb_data;
5194         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
5195
5196         sp_sb_data.state = SB_DISABLED;
5197         sp_sb_data.p_func.vf_valid = false;
5198
5199         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
5200
5201         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5202                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
5203                         CSTORM_SP_STATUS_BLOCK_SIZE);
5204         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5205                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
5206                         CSTORM_SP_SYNC_BLOCK_SIZE);
5207
5208 }
5209
5210
5211 static void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
5212                                            int igu_sb_id, int igu_seg_id)
5213 {
5214         hc_sm->igu_sb_id = igu_sb_id;
5215         hc_sm->igu_seg_id = igu_seg_id;
5216         hc_sm->timer_value = 0xFF;
5217         hc_sm->time_to_expire = 0xFFFFFFFF;
5218 }
5219
5220
5221 /* allocates state machine ids. */
5222 static void bnx2x_map_sb_state_machines(struct hc_index_data *index_data)
5223 {
5224         /* zero out state machine indices */
5225         /* rx indices */
5226         index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
5227
5228         /* tx indices */
5229         index_data[HC_INDEX_OOO_TX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
5230         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
5231         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
5232         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
5233
5234         /* map indices */
5235         /* rx indices */
5236         index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
5237                 SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5238
5239         /* tx indices */
5240         index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
5241                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5242         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
5243                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5244         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
5245                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5246         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
5247                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5248 }
5249
5250 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
5251                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
5252 {
5253         int igu_seg_id;
5254
5255         struct hc_status_block_data_e2 sb_data_e2;
5256         struct hc_status_block_data_e1x sb_data_e1x;
5257         struct hc_status_block_sm  *hc_sm_p;
5258         int data_size;
5259         u32 *sb_data_p;
5260
5261         if (CHIP_INT_MODE_IS_BC(bp))
5262                 igu_seg_id = HC_SEG_ACCESS_NORM;
5263         else
5264                 igu_seg_id = IGU_SEG_ACCESS_NORM;
5265
5266         bnx2x_zero_fp_sb(bp, fw_sb_id);
5267
5268         if (!CHIP_IS_E1x(bp)) {
5269                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
5270                 sb_data_e2.common.state = SB_ENABLED;
5271                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
5272                 sb_data_e2.common.p_func.vf_id = vfid;
5273                 sb_data_e2.common.p_func.vf_valid = vf_valid;
5274                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
5275                 sb_data_e2.common.same_igu_sb_1b = true;
5276                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
5277                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
5278                 hc_sm_p = sb_data_e2.common.state_machine;
5279                 sb_data_p = (u32 *)&sb_data_e2;
5280                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
5281                 bnx2x_map_sb_state_machines(sb_data_e2.index_data);
5282         } else {
5283                 memset(&sb_data_e1x, 0,
5284                        sizeof(struct hc_status_block_data_e1x));
5285                 sb_data_e1x.common.state = SB_ENABLED;
5286                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
5287                 sb_data_e1x.common.p_func.vf_id = 0xff;
5288                 sb_data_e1x.common.p_func.vf_valid = false;
5289                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
5290                 sb_data_e1x.common.same_igu_sb_1b = true;
5291                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
5292                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
5293                 hc_sm_p = sb_data_e1x.common.state_machine;
5294                 sb_data_p = (u32 *)&sb_data_e1x;
5295                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
5296                 bnx2x_map_sb_state_machines(sb_data_e1x.index_data);
5297         }
5298
5299         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
5300                                        igu_sb_id, igu_seg_id);
5301         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
5302                                        igu_sb_id, igu_seg_id);
5303
5304         DP(NETIF_MSG_IFUP, "Init FW SB %d\n", fw_sb_id);
5305
5306         /* write indecies to HW */
5307         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
5308 }
5309
5310 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u8 fw_sb_id,
5311                                      u16 tx_usec, u16 rx_usec)
5312 {
5313         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, HC_INDEX_ETH_RX_CQ_CONS,
5314                                     false, rx_usec);
5315         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
5316                                        HC_INDEX_ETH_TX_CQ_CONS_COS0, false,
5317                                        tx_usec);
5318         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
5319                                        HC_INDEX_ETH_TX_CQ_CONS_COS1, false,
5320                                        tx_usec);
5321         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
5322                                        HC_INDEX_ETH_TX_CQ_CONS_COS2, false,
5323                                        tx_usec);
5324 }
5325
5326 static void bnx2x_init_def_sb(struct bnx2x *bp)
5327 {
5328         struct host_sp_status_block *def_sb = bp->def_status_blk;
5329         dma_addr_t mapping = bp->def_status_blk_mapping;
5330         int igu_sp_sb_index;
5331         int igu_seg_id;
5332         int port = BP_PORT(bp);
5333         int func = BP_FUNC(bp);
5334         int reg_offset, reg_offset_en5;
5335         u64 section;
5336         int index;
5337         struct hc_sp_status_block_data sp_sb_data;
5338         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
5339
5340         if (CHIP_INT_MODE_IS_BC(bp)) {
5341                 igu_sp_sb_index = DEF_SB_IGU_ID;
5342                 igu_seg_id = HC_SEG_ACCESS_DEF;
5343         } else {
5344                 igu_sp_sb_index = bp->igu_dsb_id;
5345                 igu_seg_id = IGU_SEG_ACCESS_DEF;
5346         }
5347
5348         /* ATTN */
5349         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
5350                                             atten_status_block);
5351         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
5352
5353         bp->attn_state = 0;
5354
5355         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
5356                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
5357         reg_offset_en5 = (port ? MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
5358                                  MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0);
5359         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
5360                 int sindex;
5361                 /* take care of sig[0]..sig[4] */
5362                 for (sindex = 0; sindex < 4; sindex++)
5363                         bp->attn_group[index].sig[sindex] =
5364                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
5365
5366                 if (!CHIP_IS_E1x(bp))
5367                         /*
5368                          * enable5 is separate from the rest of the registers,
5369                          * and therefore the address skip is 4
5370                          * and not 16 between the different groups
5371                          */
5372                         bp->attn_group[index].sig[4] = REG_RD(bp,
5373                                         reg_offset_en5 + 0x4*index);
5374                 else
5375                         bp->attn_group[index].sig[4] = 0;
5376         }
5377
5378         if (bp->common.int_block == INT_BLOCK_HC) {
5379                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
5380                                      HC_REG_ATTN_MSG0_ADDR_L);
5381
5382                 REG_WR(bp, reg_offset, U64_LO(section));
5383                 REG_WR(bp, reg_offset + 4, U64_HI(section));
5384         } else if (!CHIP_IS_E1x(bp)) {
5385                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
5386                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
5387         }
5388
5389         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
5390                                             sp_sb);
5391
5392         bnx2x_zero_sp_sb(bp);
5393
5394         sp_sb_data.state                = SB_ENABLED;
5395         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
5396         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
5397         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
5398         sp_sb_data.igu_seg_id           = igu_seg_id;
5399         sp_sb_data.p_func.pf_id         = func;
5400         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
5401         sp_sb_data.p_func.vf_id         = 0xff;
5402
5403         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
5404
5405         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
5406 }
5407
5408 void bnx2x_update_coalesce(struct bnx2x *bp)
5409 {
5410         int i;
5411
5412         for_each_eth_queue(bp, i)
5413                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
5414                                          bp->tx_ticks, bp->rx_ticks);
5415 }
5416
5417 static void bnx2x_init_sp_ring(struct bnx2x *bp)
5418 {
5419         spin_lock_init(&bp->spq_lock);
5420         atomic_set(&bp->cq_spq_left, MAX_SPQ_PENDING);
5421
5422         bp->spq_prod_idx = 0;
5423         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
5424         bp->spq_prod_bd = bp->spq;
5425         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
5426 }
5427
5428 static void bnx2x_init_eq_ring(struct bnx2x *bp)
5429 {
5430         int i;
5431         for (i = 1; i <= NUM_EQ_PAGES; i++) {
5432                 union event_ring_elem *elem =
5433                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
5434
5435                 elem->next_page.addr.hi =
5436                         cpu_to_le32(U64_HI(bp->eq_mapping +
5437                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
5438                 elem->next_page.addr.lo =
5439                         cpu_to_le32(U64_LO(bp->eq_mapping +
5440                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
5441         }
5442         bp->eq_cons = 0;
5443         bp->eq_prod = NUM_EQ_DESC;
5444         bp->eq_cons_sb = BNX2X_EQ_INDEX;
5445         /* we want a warning message before it gets rought... */
5446         atomic_set(&bp->eq_spq_left,
5447                 min_t(int, MAX_SP_DESC_CNT - MAX_SPQ_PENDING, NUM_EQ_DESC) - 1);
5448 }
5449
5450
5451 /* called with netif_addr_lock_bh() */
5452 void bnx2x_set_q_rx_mode(struct bnx2x *bp, u8 cl_id,
5453                          unsigned long rx_mode_flags,
5454                          unsigned long rx_accept_flags,
5455                          unsigned long tx_accept_flags,
5456                          unsigned long ramrod_flags)
5457 {
5458         struct bnx2x_rx_mode_ramrod_params ramrod_param;
5459         int rc;
5460
5461         memset(&ramrod_param, 0, sizeof(ramrod_param));
5462
5463         /* Prepare ramrod parameters */
5464         ramrod_param.cid = 0;
5465         ramrod_param.cl_id = cl_id;
5466         ramrod_param.rx_mode_obj = &bp->rx_mode_obj;
5467         ramrod_param.func_id = BP_FUNC(bp);
5468
5469         ramrod_param.pstate = &bp->sp_state;
5470         ramrod_param.state = BNX2X_FILTER_RX_MODE_PENDING;
5471
5472         ramrod_param.rdata = bnx2x_sp(bp, rx_mode_rdata);
5473         ramrod_param.rdata_mapping = bnx2x_sp_mapping(bp, rx_mode_rdata);
5474
5475         set_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
5476
5477         ramrod_param.ramrod_flags = ramrod_flags;
5478         ramrod_param.rx_mode_flags = rx_mode_flags;
5479
5480         ramrod_param.rx_accept_flags = rx_accept_flags;
5481         ramrod_param.tx_accept_flags = tx_accept_flags;
5482
5483         rc = bnx2x_config_rx_mode(bp, &ramrod_param);
5484         if (rc < 0) {
5485                 BNX2X_ERR("Set rx_mode %d failed\n", bp->rx_mode);
5486                 return;
5487         }
5488 }
5489
5490 /* called with netif_addr_lock_bh() */
5491 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
5492 {
5493         unsigned long rx_mode_flags = 0, ramrod_flags = 0;
5494         unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
5495
5496 #ifdef BCM_CNIC
5497         if (!NO_FCOE(bp))
5498
5499                 /* Configure rx_mode of FCoE Queue */
5500                 __set_bit(BNX2X_RX_MODE_FCOE_ETH, &rx_mode_flags);
5501 #endif
5502
5503         switch (bp->rx_mode) {
5504         case BNX2X_RX_MODE_NONE:
5505                 /*
5506                  * 'drop all' supersedes any accept flags that may have been
5507                  * passed to the function.
5508                  */
5509                 break;
5510         case BNX2X_RX_MODE_NORMAL:
5511                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5512                 __set_bit(BNX2X_ACCEPT_MULTICAST, &rx_accept_flags);
5513                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5514
5515                 /* internal switching mode */
5516                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5517                 __set_bit(BNX2X_ACCEPT_MULTICAST, &tx_accept_flags);
5518                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5519
5520                 break;
5521         case BNX2X_RX_MODE_ALLMULTI:
5522                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5523                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5524                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5525
5526                 /* internal switching mode */
5527                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5528                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5529                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5530
5531                 break;
5532         case BNX2X_RX_MODE_PROMISC:
5533                 /* According to deffinition of SI mode, iface in promisc mode
5534                  * should receive matched and unmatched (in resolution of port)
5535                  * unicast packets.
5536                  */
5537                 __set_bit(BNX2X_ACCEPT_UNMATCHED, &rx_accept_flags);
5538                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5539                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5540                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5541
5542                 /* internal switching mode */
5543                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5544                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5545
5546                 if (IS_MF_SI(bp))
5547                         __set_bit(BNX2X_ACCEPT_ALL_UNICAST, &tx_accept_flags);
5548                 else
5549                         __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5550
5551                 break;
5552         default:
5553                 BNX2X_ERR("Unknown rx_mode: %d\n", bp->rx_mode);
5554                 return;
5555         }
5556
5557         if (bp->rx_mode != BNX2X_RX_MODE_NONE) {
5558                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &rx_accept_flags);
5559                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &tx_accept_flags);
5560         }
5561
5562         __set_bit(RAMROD_RX, &ramrod_flags);
5563         __set_bit(RAMROD_TX, &ramrod_flags);
5564
5565         bnx2x_set_q_rx_mode(bp, bp->fp->cl_id, rx_mode_flags, rx_accept_flags,
5566                             tx_accept_flags, ramrod_flags);
5567 }
5568
5569 static void bnx2x_init_internal_common(struct bnx2x *bp)
5570 {
5571         int i;
5572
5573         if (IS_MF_SI(bp))
5574                 /*
5575                  * In switch independent mode, the TSTORM needs to accept
5576                  * packets that failed classification, since approximate match
5577                  * mac addresses aren't written to NIG LLH
5578                  */
5579                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5580                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
5581         else if (!CHIP_IS_E1(bp)) /* 57710 doesn't support MF */
5582                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5583                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 0);
5584
5585         /* Zero this manually as its initialization is
5586            currently missing in the initTool */
5587         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
5588                 REG_WR(bp, BAR_USTRORM_INTMEM +
5589                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
5590         if (!CHIP_IS_E1x(bp)) {
5591                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
5592                         CHIP_INT_MODE_IS_BC(bp) ?
5593                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
5594         }
5595 }
5596
5597 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
5598 {
5599         switch (load_code) {
5600         case FW_MSG_CODE_DRV_LOAD_COMMON:
5601         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
5602                 bnx2x_init_internal_common(bp);
5603                 /* no break */
5604
5605         case FW_MSG_CODE_DRV_LOAD_PORT:
5606                 /* nothing to do */
5607                 /* no break */
5608
5609         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
5610                 /* internal memory per function is
5611                    initialized inside bnx2x_pf_init */
5612                 break;
5613
5614         default:
5615                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
5616                 break;
5617         }
5618 }
5619
5620 static inline u8 bnx2x_fp_igu_sb_id(struct bnx2x_fastpath *fp)
5621 {
5622         return fp->bp->igu_base_sb + fp->index + CNIC_PRESENT;
5623 }
5624
5625 static inline u8 bnx2x_fp_fw_sb_id(struct bnx2x_fastpath *fp)
5626 {
5627         return fp->bp->base_fw_ndsb + fp->index + CNIC_PRESENT;
5628 }
5629
5630 static u8 bnx2x_fp_cl_id(struct bnx2x_fastpath *fp)
5631 {
5632         if (CHIP_IS_E1x(fp->bp))
5633                 return BP_L_ID(fp->bp) + fp->index;
5634         else    /* We want Client ID to be the same as IGU SB ID for 57712 */
5635                 return bnx2x_fp_igu_sb_id(fp);
5636 }
5637
5638 static void bnx2x_init_eth_fp(struct bnx2x *bp, int fp_idx)
5639 {
5640         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
5641         u8 cos;
5642         unsigned long q_type = 0;
5643         u32 cids[BNX2X_MULTI_TX_COS] = { 0 };
5644         fp->rx_queue = fp_idx;
5645         fp->cid = fp_idx;
5646         fp->cl_id = bnx2x_fp_cl_id(fp);
5647         fp->fw_sb_id = bnx2x_fp_fw_sb_id(fp);
5648         fp->igu_sb_id = bnx2x_fp_igu_sb_id(fp);
5649         /* qZone id equals to FW (per path) client id */
5650         fp->cl_qzone_id  = bnx2x_fp_qzone_id(fp);
5651
5652         /* init shortcut */
5653         fp->ustorm_rx_prods_offset = bnx2x_rx_ustorm_prods_offset(fp);
5654
5655         /* Setup SB indicies */
5656         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
5657
5658         /* Configure Queue State object */
5659         __set_bit(BNX2X_Q_TYPE_HAS_RX, &q_type);
5660         __set_bit(BNX2X_Q_TYPE_HAS_TX, &q_type);
5661
5662         BUG_ON(fp->max_cos > BNX2X_MULTI_TX_COS);
5663
5664         /* init tx data */
5665         for_each_cos_in_tx_queue(fp, cos) {
5666                 bnx2x_init_txdata(bp, fp->txdata_ptr[cos],
5667                                   CID_COS_TO_TX_ONLY_CID(fp->cid, cos, bp),
5668                                   FP_COS_TO_TXQ(fp, cos, bp),
5669                                   BNX2X_TX_SB_INDEX_BASE + cos, fp);
5670                 cids[cos] = fp->txdata_ptr[cos]->cid;
5671         }
5672
5673         bnx2x_init_queue_obj(bp, &bnx2x_sp_obj(bp, fp).q_obj, fp->cl_id, cids,
5674                              fp->max_cos, BP_FUNC(bp), bnx2x_sp(bp, q_rdata),
5675                              bnx2x_sp_mapping(bp, q_rdata), q_type);
5676
5677         /**
5678          * Configure classification DBs: Always enable Tx switching
5679          */
5680         bnx2x_init_vlan_mac_fp_objs(fp, BNX2X_OBJ_TYPE_RX_TX);
5681
5682         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  cl_id %d  fw_sb %d  igu_sb %d\n",
5683                    fp_idx, bp, fp->status_blk.e2_sb, fp->cl_id, fp->fw_sb_id,
5684                    fp->igu_sb_id);
5685         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
5686                       fp->fw_sb_id, fp->igu_sb_id);
5687
5688         bnx2x_update_fpsb_idx(fp);
5689 }
5690
5691 static void bnx2x_init_tx_ring_one(struct bnx2x_fp_txdata *txdata)
5692 {
5693         int i;
5694
5695         for (i = 1; i <= NUM_TX_RINGS; i++) {
5696                 struct eth_tx_next_bd *tx_next_bd =
5697                         &txdata->tx_desc_ring[TX_DESC_CNT * i - 1].next_bd;
5698
5699                 tx_next_bd->addr_hi =
5700                         cpu_to_le32(U64_HI(txdata->tx_desc_mapping +
5701                                     BCM_PAGE_SIZE*(i % NUM_TX_RINGS)));
5702                 tx_next_bd->addr_lo =
5703                         cpu_to_le32(U64_LO(txdata->tx_desc_mapping +
5704                                     BCM_PAGE_SIZE*(i % NUM_TX_RINGS)));
5705         }
5706
5707         SET_FLAG(txdata->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
5708         txdata->tx_db.data.zero_fill1 = 0;
5709         txdata->tx_db.data.prod = 0;
5710
5711         txdata->tx_pkt_prod = 0;
5712         txdata->tx_pkt_cons = 0;
5713         txdata->tx_bd_prod = 0;
5714         txdata->tx_bd_cons = 0;
5715         txdata->tx_pkt = 0;
5716 }
5717
5718 static void bnx2x_init_tx_rings(struct bnx2x *bp)
5719 {
5720         int i;
5721         u8 cos;
5722
5723         for_each_tx_queue(bp, i)
5724                 for_each_cos_in_tx_queue(&bp->fp[i], cos)
5725                         bnx2x_init_tx_ring_one(bp->fp[i].txdata_ptr[cos]);
5726 }
5727
5728 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
5729 {
5730         int i;
5731
5732         for_each_eth_queue(bp, i)
5733                 bnx2x_init_eth_fp(bp, i);
5734 #ifdef BCM_CNIC
5735         if (!NO_FCOE(bp))
5736                 bnx2x_init_fcoe_fp(bp);
5737
5738         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
5739                       BNX2X_VF_ID_INVALID, false,
5740                       bnx2x_cnic_fw_sb_id(bp), bnx2x_cnic_igu_sb_id(bp));
5741
5742 #endif
5743
5744         /* Initialize MOD_ABS interrupts */
5745         bnx2x_init_mod_abs_int(bp, &bp->link_vars, bp->common.chip_id,
5746                                bp->common.shmem_base, bp->common.shmem2_base,
5747                                BP_PORT(bp));
5748         /* ensure status block indices were read */
5749         rmb();
5750
5751         bnx2x_init_def_sb(bp);
5752         bnx2x_update_dsb_idx(bp);
5753         bnx2x_init_rx_rings(bp);
5754         bnx2x_init_tx_rings(bp);
5755         bnx2x_init_sp_ring(bp);
5756         bnx2x_init_eq_ring(bp);
5757         bnx2x_init_internal(bp, load_code);
5758         bnx2x_pf_init(bp);
5759         bnx2x_stats_init(bp);
5760
5761         /* flush all before enabling interrupts */
5762         mb();
5763         mmiowb();
5764
5765         bnx2x_int_enable(bp);
5766
5767         /* Check for SPIO5 */
5768         bnx2x_attn_int_deasserted0(bp,
5769                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
5770                                    AEU_INPUTS_ATTN_BITS_SPIO5);
5771 }
5772
5773 /* end of nic init */
5774
5775 /*
5776  * gzip service functions
5777  */
5778
5779 static int bnx2x_gunzip_init(struct bnx2x *bp)
5780 {
5781         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
5782                                             &bp->gunzip_mapping, GFP_KERNEL);
5783         if (bp->gunzip_buf  == NULL)
5784                 goto gunzip_nomem1;
5785
5786         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
5787         if (bp->strm  == NULL)
5788                 goto gunzip_nomem2;
5789
5790         bp->strm->workspace = vmalloc(zlib_inflate_workspacesize());
5791         if (bp->strm->workspace == NULL)
5792                 goto gunzip_nomem3;
5793
5794         return 0;
5795
5796 gunzip_nomem3:
5797         kfree(bp->strm);
5798         bp->strm = NULL;
5799
5800 gunzip_nomem2:
5801         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5802                           bp->gunzip_mapping);
5803         bp->gunzip_buf = NULL;
5804
5805 gunzip_nomem1:
5806         BNX2X_ERR("Cannot allocate firmware buffer for un-compression\n");
5807         return -ENOMEM;
5808 }
5809
5810 static void bnx2x_gunzip_end(struct bnx2x *bp)
5811 {
5812         if (bp->strm) {
5813                 vfree(bp->strm->workspace);
5814                 kfree(bp->strm);
5815                 bp->strm = NULL;
5816         }
5817
5818         if (bp->gunzip_buf) {
5819                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5820                                   bp->gunzip_mapping);
5821                 bp->gunzip_buf = NULL;
5822         }
5823 }
5824
5825 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
5826 {
5827         int n, rc;
5828
5829         /* check gzip header */
5830         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
5831                 BNX2X_ERR("Bad gzip header\n");
5832                 return -EINVAL;
5833         }
5834
5835         n = 10;
5836
5837 #define FNAME                           0x8
5838
5839         if (zbuf[3] & FNAME)
5840                 while ((zbuf[n++] != 0) && (n < len));
5841
5842         bp->strm->next_in = (typeof(bp->strm->next_in))zbuf + n;
5843         bp->strm->avail_in = len - n;
5844         bp->strm->next_out = bp->gunzip_buf;
5845         bp->strm->avail_out = FW_BUF_SIZE;
5846
5847         rc = zlib_inflateInit2(bp->strm, -MAX_WBITS);
5848         if (rc != Z_OK)
5849                 return rc;
5850
5851         rc = zlib_inflate(bp->strm, Z_FINISH);
5852         if ((rc != Z_OK) && (rc != Z_STREAM_END))
5853                 netdev_err(bp->dev, "Firmware decompression error: %s\n",
5854                            bp->strm->msg);
5855
5856         bp->gunzip_outlen = (FW_BUF_SIZE - bp->strm->avail_out);
5857         if (bp->gunzip_outlen & 0x3)
5858                 netdev_err(bp->dev,
5859                            "Firmware decompression error: gunzip_outlen (%d) not aligned\n",
5860                                 bp->gunzip_outlen);
5861         bp->gunzip_outlen >>= 2;
5862
5863         zlib_inflateEnd(bp->strm);
5864
5865         if (rc == Z_STREAM_END)
5866                 return 0;
5867
5868         return rc;
5869 }