Merge git://git.kernel.org/pub/scm/linux/kernel/git/davem/net
[linux-3.10.git] / drivers / net / ethernet / broadcom / bnx2x / bnx2x_main.c
1 /* bnx2x_main.c: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2012 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  * UDP CSUM errata workaround by Arik Gendelman
13  * Slowpath and fastpath rework by Vladislav Zolotarov
14  * Statistics and Link management by Yitchak Gertner
15  *
16  */
17
18 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
19
20 #include <linux/module.h>
21 #include <linux/moduleparam.h>
22 #include <linux/kernel.h>
23 #include <linux/device.h>  /* for dev_info() */
24 #include <linux/timer.h>
25 #include <linux/errno.h>
26 #include <linux/ioport.h>
27 #include <linux/slab.h>
28 #include <linux/interrupt.h>
29 #include <linux/pci.h>
30 #include <linux/init.h>
31 #include <linux/netdevice.h>
32 #include <linux/etherdevice.h>
33 #include <linux/skbuff.h>
34 #include <linux/dma-mapping.h>
35 #include <linux/bitops.h>
36 #include <linux/irq.h>
37 #include <linux/delay.h>
38 #include <asm/byteorder.h>
39 #include <linux/time.h>
40 #include <linux/ethtool.h>
41 #include <linux/mii.h>
42 #include <linux/if_vlan.h>
43 #include <net/ip.h>
44 #include <net/ipv6.h>
45 #include <net/tcp.h>
46 #include <net/checksum.h>
47 #include <net/ip6_checksum.h>
48 #include <linux/workqueue.h>
49 #include <linux/crc32.h>
50 #include <linux/crc32c.h>
51 #include <linux/prefetch.h>
52 #include <linux/zlib.h>
53 #include <linux/io.h>
54 #include <linux/semaphore.h>
55 #include <linux/stringify.h>
56 #include <linux/vmalloc.h>
57
58 #include "bnx2x.h"
59 #include "bnx2x_init.h"
60 #include "bnx2x_init_ops.h"
61 #include "bnx2x_cmn.h"
62 #include "bnx2x_dcb.h"
63 #include "bnx2x_sp.h"
64
65 #include <linux/firmware.h>
66 #include "bnx2x_fw_file_hdr.h"
67 /* FW files */
68 #define FW_FILE_VERSION                                 \
69         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
70         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
71         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
72         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
73 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
74 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
75 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
76
77 #define MAC_LEADING_ZERO_CNT (ALIGN(ETH_ALEN, sizeof(u32)) - ETH_ALEN)
78
79 /* Time in jiffies before concluding the transmitter is hung */
80 #define TX_TIMEOUT              (5*HZ)
81
82 static char version[] __devinitdata =
83         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
84         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
85
86 MODULE_AUTHOR("Eliezer Tamir");
87 MODULE_DESCRIPTION("Broadcom NetXtreme II "
88                    "BCM57710/57711/57711E/"
89                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
90                    "57840/57840_MF Driver");
91 MODULE_LICENSE("GPL");
92 MODULE_VERSION(DRV_MODULE_VERSION);
93 MODULE_FIRMWARE(FW_FILE_NAME_E1);
94 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
95 MODULE_FIRMWARE(FW_FILE_NAME_E2);
96
97
98 int num_queues;
99 module_param(num_queues, int, 0);
100 MODULE_PARM_DESC(num_queues,
101                  " Set number of queues (default is as a number of CPUs)");
102
103 static int disable_tpa;
104 module_param(disable_tpa, int, 0);
105 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
106
107 #define INT_MODE_INTx                   1
108 #define INT_MODE_MSI                    2
109 int int_mode;
110 module_param(int_mode, int, 0);
111 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
112                                 "(1 INT#x; 2 MSI)");
113
114 static int dropless_fc;
115 module_param(dropless_fc, int, 0);
116 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
117
118 static int mrrs = -1;
119 module_param(mrrs, int, 0);
120 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
121
122 static int debug;
123 module_param(debug, int, 0);
124 MODULE_PARM_DESC(debug, " Default debug msglevel");
125
126
127
128 struct workqueue_struct *bnx2x_wq;
129
130 enum bnx2x_board_type {
131         BCM57710 = 0,
132         BCM57711,
133         BCM57711E,
134         BCM57712,
135         BCM57712_MF,
136         BCM57800,
137         BCM57800_MF,
138         BCM57810,
139         BCM57810_MF,
140         BCM57840_O,
141         BCM57840_4_10,
142         BCM57840_2_20,
143         BCM57840_MFO,
144         BCM57840_MF,
145         BCM57811,
146         BCM57811_MF
147 };
148
149 /* indexed by board_type, above */
150 static struct {
151         char *name;
152 } board_info[] __devinitdata = {
153         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
154         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
155         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
156         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
157         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
158         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
159         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
160         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
161         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
162         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
163         { "Broadcom NetXtreme II BCM57840 10 Gigabit Ethernet" },
164         { "Broadcom NetXtreme II BCM57840 20 Gigabit Ethernet" },
165         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet Multi Function"},
166         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet Multi Function"},
167         { "Broadcom NetXtreme II BCM57811 10 Gigabit Ethernet"},
168         { "Broadcom NetXtreme II BCM57811 10 Gigabit Ethernet Multi Function"},
169 };
170
171 #ifndef PCI_DEVICE_ID_NX2_57710
172 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
173 #endif
174 #ifndef PCI_DEVICE_ID_NX2_57711
175 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
176 #endif
177 #ifndef PCI_DEVICE_ID_NX2_57711E
178 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
179 #endif
180 #ifndef PCI_DEVICE_ID_NX2_57712
181 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
182 #endif
183 #ifndef PCI_DEVICE_ID_NX2_57712_MF
184 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
185 #endif
186 #ifndef PCI_DEVICE_ID_NX2_57800
187 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
188 #endif
189 #ifndef PCI_DEVICE_ID_NX2_57800_MF
190 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
191 #endif
192 #ifndef PCI_DEVICE_ID_NX2_57810
193 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
194 #endif
195 #ifndef PCI_DEVICE_ID_NX2_57810_MF
196 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
197 #endif
198 #ifndef PCI_DEVICE_ID_NX2_57840_O
199 #define PCI_DEVICE_ID_NX2_57840_O       CHIP_NUM_57840_OBSOLETE
200 #endif
201 #ifndef PCI_DEVICE_ID_NX2_57840_4_10
202 #define PCI_DEVICE_ID_NX2_57840_4_10    CHIP_NUM_57840_4_10
203 #endif
204 #ifndef PCI_DEVICE_ID_NX2_57840_2_20
205 #define PCI_DEVICE_ID_NX2_57840_2_20    CHIP_NUM_57840_2_20
206 #endif
207 #ifndef PCI_DEVICE_ID_NX2_57840_MFO
208 #define PCI_DEVICE_ID_NX2_57840_MFO     CHIP_NUM_57840_MF_OBSOLETE
209 #endif
210 #ifndef PCI_DEVICE_ID_NX2_57840_MF
211 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
212 #endif
213 #ifndef PCI_DEVICE_ID_NX2_57811
214 #define PCI_DEVICE_ID_NX2_57811         CHIP_NUM_57811
215 #endif
216 #ifndef PCI_DEVICE_ID_NX2_57811_MF
217 #define PCI_DEVICE_ID_NX2_57811_MF      CHIP_NUM_57811_MF
218 #endif
219 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
220         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
221         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
222         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
223         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
224         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
225         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
226         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
227         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
228         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
229         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_O), BCM57840_O },
230         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_4_10), BCM57840_4_10 },
231         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_2_20), BCM57840_2_20 },
232         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MFO), BCM57840_MFO },
233         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
234         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57811), BCM57811 },
235         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57811_MF), BCM57811_MF },
236         { 0 }
237 };
238
239 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
240
241 /* Global resources for unloading a previously loaded device */
242 #define BNX2X_PREV_WAIT_NEEDED 1
243 static DEFINE_SEMAPHORE(bnx2x_prev_sem);
244 static LIST_HEAD(bnx2x_prev_list);
245 /****************************************************************************
246 * General service functions
247 ****************************************************************************/
248
249 static void __storm_memset_dma_mapping(struct bnx2x *bp,
250                                        u32 addr, dma_addr_t mapping)
251 {
252         REG_WR(bp,  addr, U64_LO(mapping));
253         REG_WR(bp,  addr + 4, U64_HI(mapping));
254 }
255
256 static void storm_memset_spq_addr(struct bnx2x *bp,
257                                   dma_addr_t mapping, u16 abs_fid)
258 {
259         u32 addr = XSEM_REG_FAST_MEMORY +
260                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
261
262         __storm_memset_dma_mapping(bp, addr, mapping);
263 }
264
265 static void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
266                                   u16 pf_id)
267 {
268         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
269                 pf_id);
270         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
271                 pf_id);
272         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
273                 pf_id);
274         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
275                 pf_id);
276 }
277
278 static void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
279                                  u8 enable)
280 {
281         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
282                 enable);
283         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
284                 enable);
285         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
286                 enable);
287         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
288                 enable);
289 }
290
291 static void storm_memset_eq_data(struct bnx2x *bp,
292                                  struct event_ring_data *eq_data,
293                                 u16 pfid)
294 {
295         size_t size = sizeof(struct event_ring_data);
296
297         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
298
299         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
300 }
301
302 static void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
303                                  u16 pfid)
304 {
305         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
306         REG_WR16(bp, addr, eq_prod);
307 }
308
309 /* used only at init
310  * locking is done by mcp
311  */
312 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
313 {
314         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
315         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
316         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
317                                PCICFG_VENDOR_ID_OFFSET);
318 }
319
320 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
321 {
322         u32 val;
323
324         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
325         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
326         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
327                                PCICFG_VENDOR_ID_OFFSET);
328
329         return val;
330 }
331
332 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
333 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
334 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
335 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
336 #define DMAE_DP_DST_NONE        "dst_addr [none]"
337
338
339 /* copy command into DMAE command memory and set DMAE command go */
340 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
341 {
342         u32 cmd_offset;
343         int i;
344
345         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
346         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
347                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
348         }
349         REG_WR(bp, dmae_reg_go_c[idx], 1);
350 }
351
352 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
353 {
354         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
355                            DMAE_CMD_C_ENABLE);
356 }
357
358 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
359 {
360         return opcode & ~DMAE_CMD_SRC_RESET;
361 }
362
363 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
364                              bool with_comp, u8 comp_type)
365 {
366         u32 opcode = 0;
367
368         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
369                    (dst_type << DMAE_COMMAND_DST_SHIFT));
370
371         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
372
373         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
374         opcode |= ((BP_VN(bp) << DMAE_CMD_E1HVN_SHIFT) |
375                    (BP_VN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
376         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
377
378 #ifdef __BIG_ENDIAN
379         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
380 #else
381         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
382 #endif
383         if (with_comp)
384                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
385         return opcode;
386 }
387
388 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
389                                       struct dmae_command *dmae,
390                                       u8 src_type, u8 dst_type)
391 {
392         memset(dmae, 0, sizeof(struct dmae_command));
393
394         /* set the opcode */
395         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
396                                          true, DMAE_COMP_PCI);
397
398         /* fill in the completion parameters */
399         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
400         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
401         dmae->comp_val = DMAE_COMP_VAL;
402 }
403
404 /* issue a dmae command over the init-channel and wailt for completion */
405 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
406                                       struct dmae_command *dmae)
407 {
408         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
409         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
410         int rc = 0;
411
412         /*
413          * Lock the dmae channel. Disable BHs to prevent a dead-lock
414          * as long as this code is called both from syscall context and
415          * from ndo_set_rx_mode() flow that may be called from BH.
416          */
417         spin_lock_bh(&bp->dmae_lock);
418
419         /* reset completion */
420         *wb_comp = 0;
421
422         /* post the command on the channel used for initializations */
423         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
424
425         /* wait for completion */
426         udelay(5);
427         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
428
429                 if (!cnt ||
430                     (bp->recovery_state != BNX2X_RECOVERY_DONE &&
431                      bp->recovery_state != BNX2X_RECOVERY_NIC_LOADING)) {
432                         BNX2X_ERR("DMAE timeout!\n");
433                         rc = DMAE_TIMEOUT;
434                         goto unlock;
435                 }
436                 cnt--;
437                 udelay(50);
438         }
439         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
440                 BNX2X_ERR("DMAE PCI error!\n");
441                 rc = DMAE_PCI_ERROR;
442         }
443
444 unlock:
445         spin_unlock_bh(&bp->dmae_lock);
446         return rc;
447 }
448
449 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
450                       u32 len32)
451 {
452         struct dmae_command dmae;
453
454         if (!bp->dmae_ready) {
455                 u32 *data = bnx2x_sp(bp, wb_data[0]);
456
457                 if (CHIP_IS_E1(bp))
458                         bnx2x_init_ind_wr(bp, dst_addr, data, len32);
459                 else
460                         bnx2x_init_str_wr(bp, dst_addr, data, len32);
461                 return;
462         }
463
464         /* set opcode and fixed command fields */
465         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
466
467         /* fill in addresses and len */
468         dmae.src_addr_lo = U64_LO(dma_addr);
469         dmae.src_addr_hi = U64_HI(dma_addr);
470         dmae.dst_addr_lo = dst_addr >> 2;
471         dmae.dst_addr_hi = 0;
472         dmae.len = len32;
473
474         /* issue the command and wait for completion */
475         bnx2x_issue_dmae_with_comp(bp, &dmae);
476 }
477
478 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
479 {
480         struct dmae_command dmae;
481
482         if (!bp->dmae_ready) {
483                 u32 *data = bnx2x_sp(bp, wb_data[0]);
484                 int i;
485
486                 if (CHIP_IS_E1(bp))
487                         for (i = 0; i < len32; i++)
488                                 data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
489                 else
490                         for (i = 0; i < len32; i++)
491                                 data[i] = REG_RD(bp, src_addr + i*4);
492
493                 return;
494         }
495
496         /* set opcode and fixed command fields */
497         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
498
499         /* fill in addresses and len */
500         dmae.src_addr_lo = src_addr >> 2;
501         dmae.src_addr_hi = 0;
502         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
503         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
504         dmae.len = len32;
505
506         /* issue the command and wait for completion */
507         bnx2x_issue_dmae_with_comp(bp, &dmae);
508 }
509
510 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
511                                       u32 addr, u32 len)
512 {
513         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
514         int offset = 0;
515
516         while (len > dmae_wr_max) {
517                 bnx2x_write_dmae(bp, phys_addr + offset,
518                                  addr + offset, dmae_wr_max);
519                 offset += dmae_wr_max * 4;
520                 len -= dmae_wr_max;
521         }
522
523         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
524 }
525
526 static int bnx2x_mc_assert(struct bnx2x *bp)
527 {
528         char last_idx;
529         int i, rc = 0;
530         u32 row0, row1, row2, row3;
531
532         /* XSTORM */
533         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
534                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
535         if (last_idx)
536                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
537
538         /* print the asserts */
539         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
540
541                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
542                               XSTORM_ASSERT_LIST_OFFSET(i));
543                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
544                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
545                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
546                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
547                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
548                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
549
550                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
551                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
552                                   i, row3, row2, row1, row0);
553                         rc++;
554                 } else {
555                         break;
556                 }
557         }
558
559         /* TSTORM */
560         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
561                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
562         if (last_idx)
563                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
564
565         /* print the asserts */
566         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
567
568                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
569                               TSTORM_ASSERT_LIST_OFFSET(i));
570                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
571                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
572                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
573                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
574                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
575                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
576
577                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
578                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
579                                   i, row3, row2, row1, row0);
580                         rc++;
581                 } else {
582                         break;
583                 }
584         }
585
586         /* CSTORM */
587         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
588                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
589         if (last_idx)
590                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
591
592         /* print the asserts */
593         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
594
595                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
596                               CSTORM_ASSERT_LIST_OFFSET(i));
597                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
598                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
599                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
600                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
601                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
602                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
603
604                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
605                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
606                                   i, row3, row2, row1, row0);
607                         rc++;
608                 } else {
609                         break;
610                 }
611         }
612
613         /* USTORM */
614         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
615                            USTORM_ASSERT_LIST_INDEX_OFFSET);
616         if (last_idx)
617                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
618
619         /* print the asserts */
620         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
621
622                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
623                               USTORM_ASSERT_LIST_OFFSET(i));
624                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
625                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
626                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
627                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
628                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
629                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
630
631                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
632                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
633                                   i, row3, row2, row1, row0);
634                         rc++;
635                 } else {
636                         break;
637                 }
638         }
639
640         return rc;
641 }
642
643 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
644 {
645         u32 addr, val;
646         u32 mark, offset;
647         __be32 data[9];
648         int word;
649         u32 trace_shmem_base;
650         if (BP_NOMCP(bp)) {
651                 BNX2X_ERR("NO MCP - can not dump\n");
652                 return;
653         }
654         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
655                 (bp->common.bc_ver & 0xff0000) >> 16,
656                 (bp->common.bc_ver & 0xff00) >> 8,
657                 (bp->common.bc_ver & 0xff));
658
659         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
660         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
661                 BNX2X_ERR("%s" "MCP PC at 0x%x\n", lvl, val);
662
663         if (BP_PATH(bp) == 0)
664                 trace_shmem_base = bp->common.shmem_base;
665         else
666                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
667         addr = trace_shmem_base - 0x800;
668
669         /* validate TRCB signature */
670         mark = REG_RD(bp, addr);
671         if (mark != MFW_TRACE_SIGNATURE) {
672                 BNX2X_ERR("Trace buffer signature is missing.");
673                 return ;
674         }
675
676         /* read cyclic buffer pointer */
677         addr += 4;
678         mark = REG_RD(bp, addr);
679         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
680                         + ((mark + 0x3) & ~0x3) - 0x08000000;
681         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
682
683         printk("%s", lvl);
684         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
685                 for (word = 0; word < 8; word++)
686                         data[word] = htonl(REG_RD(bp, offset + 4*word));
687                 data[8] = 0x0;
688                 pr_cont("%s", (char *)data);
689         }
690         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
691                 for (word = 0; word < 8; word++)
692                         data[word] = htonl(REG_RD(bp, offset + 4*word));
693                 data[8] = 0x0;
694                 pr_cont("%s", (char *)data);
695         }
696         printk("%s" "end of fw dump\n", lvl);
697 }
698
699 static void bnx2x_fw_dump(struct bnx2x *bp)
700 {
701         bnx2x_fw_dump_lvl(bp, KERN_ERR);
702 }
703
704 void bnx2x_panic_dump(struct bnx2x *bp)
705 {
706         int i;
707         u16 j;
708         struct hc_sp_status_block_data sp_sb_data;
709         int func = BP_FUNC(bp);
710 #ifdef BNX2X_STOP_ON_ERROR
711         u16 start = 0, end = 0;
712         u8 cos;
713 #endif
714
715         bp->stats_state = STATS_STATE_DISABLED;
716         bp->eth_stats.unrecoverable_error++;
717         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
718
719         BNX2X_ERR("begin crash dump -----------------\n");
720
721         /* Indices */
722         /* Common */
723         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
724                   bp->def_idx, bp->def_att_idx, bp->attn_state,
725                   bp->spq_prod_idx, bp->stats_counter);
726         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
727                   bp->def_status_blk->atten_status_block.attn_bits,
728                   bp->def_status_blk->atten_status_block.attn_bits_ack,
729                   bp->def_status_blk->atten_status_block.status_block_id,
730                   bp->def_status_blk->atten_status_block.attn_bits_index);
731         BNX2X_ERR("     def (");
732         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
733                 pr_cont("0x%x%s",
734                         bp->def_status_blk->sp_sb.index_values[i],
735                         (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
736
737         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
738                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
739                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
740                         i*sizeof(u32));
741
742         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) pf_id(0x%x)  vnic_id(0x%x)  vf_id(0x%x)  vf_valid (0x%x) state(0x%x)\n",
743                sp_sb_data.igu_sb_id,
744                sp_sb_data.igu_seg_id,
745                sp_sb_data.p_func.pf_id,
746                sp_sb_data.p_func.vnic_id,
747                sp_sb_data.p_func.vf_id,
748                sp_sb_data.p_func.vf_valid,
749                sp_sb_data.state);
750
751
752         for_each_eth_queue(bp, i) {
753                 struct bnx2x_fastpath *fp = &bp->fp[i];
754                 int loop;
755                 struct hc_status_block_data_e2 sb_data_e2;
756                 struct hc_status_block_data_e1x sb_data_e1x;
757                 struct hc_status_block_sm  *hc_sm_p =
758                         CHIP_IS_E1x(bp) ?
759                         sb_data_e1x.common.state_machine :
760                         sb_data_e2.common.state_machine;
761                 struct hc_index_data *hc_index_p =
762                         CHIP_IS_E1x(bp) ?
763                         sb_data_e1x.index_data :
764                         sb_data_e2.index_data;
765                 u8 data_size, cos;
766                 u32 *sb_data_p;
767                 struct bnx2x_fp_txdata txdata;
768
769                 /* Rx */
770                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)  rx_comp_prod(0x%x)  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
771                           i, fp->rx_bd_prod, fp->rx_bd_cons,
772                           fp->rx_comp_prod,
773                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
774                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)  fp_hc_idx(0x%x)\n",
775                           fp->rx_sge_prod, fp->last_max_sge,
776                           le16_to_cpu(fp->fp_hc_idx));
777
778                 /* Tx */
779                 for_each_cos_in_tx_queue(fp, cos)
780                 {
781                         txdata = *fp->txdata_ptr[cos];
782                         BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)  *tx_cons_sb(0x%x)\n",
783                                   i, txdata.tx_pkt_prod,
784                                   txdata.tx_pkt_cons, txdata.tx_bd_prod,
785                                   txdata.tx_bd_cons,
786                                   le16_to_cpu(*txdata.tx_cons_sb));
787                 }
788
789                 loop = CHIP_IS_E1x(bp) ?
790                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
791
792                 /* host sb data */
793
794                 if (IS_FCOE_FP(fp))
795                         continue;
796
797                 BNX2X_ERR("     run indexes (");
798                 for (j = 0; j < HC_SB_MAX_SM; j++)
799                         pr_cont("0x%x%s",
800                                fp->sb_running_index[j],
801                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
802
803                 BNX2X_ERR("     indexes (");
804                 for (j = 0; j < loop; j++)
805                         pr_cont("0x%x%s",
806                                fp->sb_index_values[j],
807                                (j == loop - 1) ? ")" : " ");
808                 /* fw sb data */
809                 data_size = CHIP_IS_E1x(bp) ?
810                         sizeof(struct hc_status_block_data_e1x) :
811                         sizeof(struct hc_status_block_data_e2);
812                 data_size /= sizeof(u32);
813                 sb_data_p = CHIP_IS_E1x(bp) ?
814                         (u32 *)&sb_data_e1x :
815                         (u32 *)&sb_data_e2;
816                 /* copy sb data in here */
817                 for (j = 0; j < data_size; j++)
818                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
819                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
820                                 j * sizeof(u32));
821
822                 if (!CHIP_IS_E1x(bp)) {
823                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) vnic_id(0x%x)  same_igu_sb_1b(0x%x) state(0x%x)\n",
824                                 sb_data_e2.common.p_func.pf_id,
825                                 sb_data_e2.common.p_func.vf_id,
826                                 sb_data_e2.common.p_func.vf_valid,
827                                 sb_data_e2.common.p_func.vnic_id,
828                                 sb_data_e2.common.same_igu_sb_1b,
829                                 sb_data_e2.common.state);
830                 } else {
831                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) vnic_id(0x%x)  same_igu_sb_1b(0x%x) state(0x%x)\n",
832                                 sb_data_e1x.common.p_func.pf_id,
833                                 sb_data_e1x.common.p_func.vf_id,
834                                 sb_data_e1x.common.p_func.vf_valid,
835                                 sb_data_e1x.common.p_func.vnic_id,
836                                 sb_data_e1x.common.same_igu_sb_1b,
837                                 sb_data_e1x.common.state);
838                 }
839
840                 /* SB_SMs data */
841                 for (j = 0; j < HC_SB_MAX_SM; j++) {
842                         pr_cont("SM[%d] __flags (0x%x) igu_sb_id (0x%x)  igu_seg_id(0x%x) time_to_expire (0x%x) timer_value(0x%x)\n",
843                                 j, hc_sm_p[j].__flags,
844                                 hc_sm_p[j].igu_sb_id,
845                                 hc_sm_p[j].igu_seg_id,
846                                 hc_sm_p[j].time_to_expire,
847                                 hc_sm_p[j].timer_value);
848                 }
849
850                 /* Indecies data */
851                 for (j = 0; j < loop; j++) {
852                         pr_cont("INDEX[%d] flags (0x%x) timeout (0x%x)\n", j,
853                                hc_index_p[j].flags,
854                                hc_index_p[j].timeout);
855                 }
856         }
857
858 #ifdef BNX2X_STOP_ON_ERROR
859         /* Rings */
860         /* Rx */
861         for_each_valid_rx_queue(bp, i) {
862                 struct bnx2x_fastpath *fp = &bp->fp[i];
863
864                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
865                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
866                 for (j = start; j != end; j = RX_BD(j + 1)) {
867                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
868                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
869
870                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
871                                   i, j, rx_bd[1], rx_bd[0], sw_bd->data);
872                 }
873
874                 start = RX_SGE(fp->rx_sge_prod);
875                 end = RX_SGE(fp->last_max_sge);
876                 for (j = start; j != end; j = RX_SGE(j + 1)) {
877                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
878                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
879
880                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
881                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
882                 }
883
884                 start = RCQ_BD(fp->rx_comp_cons - 10);
885                 end = RCQ_BD(fp->rx_comp_cons + 503);
886                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
887                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
888
889                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
890                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
891                 }
892         }
893
894         /* Tx */
895         for_each_valid_tx_queue(bp, i) {
896                 struct bnx2x_fastpath *fp = &bp->fp[i];
897                 for_each_cos_in_tx_queue(fp, cos) {
898                         struct bnx2x_fp_txdata *txdata = fp->txdata_ptr[cos];
899
900                         start = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) - 10);
901                         end = TX_BD(le16_to_cpu(*txdata->tx_cons_sb) + 245);
902                         for (j = start; j != end; j = TX_BD(j + 1)) {
903                                 struct sw_tx_bd *sw_bd =
904                                         &txdata->tx_buf_ring[j];
905
906                                 BNX2X_ERR("fp%d: txdata %d, packet[%x]=[%p,%x]\n",
907                                           i, cos, j, sw_bd->skb,
908                                           sw_bd->first_bd);
909                         }
910
911                         start = TX_BD(txdata->tx_bd_cons - 10);
912                         end = TX_BD(txdata->tx_bd_cons + 254);
913                         for (j = start; j != end; j = TX_BD(j + 1)) {
914                                 u32 *tx_bd = (u32 *)&txdata->tx_desc_ring[j];
915
916                                 BNX2X_ERR("fp%d: txdata %d, tx_bd[%x]=[%x:%x:%x:%x]\n",
917                                           i, cos, j, tx_bd[0], tx_bd[1],
918                                           tx_bd[2], tx_bd[3]);
919                         }
920                 }
921         }
922 #endif
923         bnx2x_fw_dump(bp);
924         bnx2x_mc_assert(bp);
925         BNX2X_ERR("end crash dump -----------------\n");
926 }
927
928 /*
929  * FLR Support for E2
930  *
931  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
932  * initialization.
933  */
934 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
935 #define FLR_WAIT_INTERVAL       50      /* usec */
936 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERVAL) /* 200 */
937
938 struct pbf_pN_buf_regs {
939         int pN;
940         u32 init_crd;
941         u32 crd;
942         u32 crd_freed;
943 };
944
945 struct pbf_pN_cmd_regs {
946         int pN;
947         u32 lines_occup;
948         u32 lines_freed;
949 };
950
951 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
952                                      struct pbf_pN_buf_regs *regs,
953                                      u32 poll_count)
954 {
955         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
956         u32 cur_cnt = poll_count;
957
958         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
959         crd = crd_start = REG_RD(bp, regs->crd);
960         init_crd = REG_RD(bp, regs->init_crd);
961
962         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
963         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
964         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
965
966         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
967                (init_crd - crd_start))) {
968                 if (cur_cnt--) {
969                         udelay(FLR_WAIT_INTERVAL);
970                         crd = REG_RD(bp, regs->crd);
971                         crd_freed = REG_RD(bp, regs->crd_freed);
972                 } else {
973                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
974                            regs->pN);
975                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
976                            regs->pN, crd);
977                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
978                            regs->pN, crd_freed);
979                         break;
980                 }
981         }
982         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
983            poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
984 }
985
986 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
987                                      struct pbf_pN_cmd_regs *regs,
988                                      u32 poll_count)
989 {
990         u32 occup, to_free, freed, freed_start;
991         u32 cur_cnt = poll_count;
992
993         occup = to_free = REG_RD(bp, regs->lines_occup);
994         freed = freed_start = REG_RD(bp, regs->lines_freed);
995
996         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
997         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
998
999         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1000                 if (cur_cnt--) {
1001                         udelay(FLR_WAIT_INTERVAL);
1002                         occup = REG_RD(bp, regs->lines_occup);
1003                         freed = REG_RD(bp, regs->lines_freed);
1004                 } else {
1005                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1006                            regs->pN);
1007                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1008                            regs->pN, occup);
1009                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1010                            regs->pN, freed);
1011                         break;
1012                 }
1013         }
1014         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1015            poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
1016 }
1017
1018 static u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1019                                     u32 expected, u32 poll_count)
1020 {
1021         u32 cur_cnt = poll_count;
1022         u32 val;
1023
1024         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1025                 udelay(FLR_WAIT_INTERVAL);
1026
1027         return val;
1028 }
1029
1030 static int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1031                                            char *msg, u32 poll_cnt)
1032 {
1033         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1034         if (val != 0) {
1035                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1036                 return 1;
1037         }
1038         return 0;
1039 }
1040
1041 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1042 {
1043         /* adjust polling timeout */
1044         if (CHIP_REV_IS_EMUL(bp))
1045                 return FLR_POLL_CNT * 2000;
1046
1047         if (CHIP_REV_IS_FPGA(bp))
1048                 return FLR_POLL_CNT * 120;
1049
1050         return FLR_POLL_CNT;
1051 }
1052
1053 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1054 {
1055         struct pbf_pN_cmd_regs cmd_regs[] = {
1056                 {0, (CHIP_IS_E3B0(bp)) ?
1057                         PBF_REG_TQ_OCCUPANCY_Q0 :
1058                         PBF_REG_P0_TQ_OCCUPANCY,
1059                     (CHIP_IS_E3B0(bp)) ?
1060                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1061                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1062                 {1, (CHIP_IS_E3B0(bp)) ?
1063                         PBF_REG_TQ_OCCUPANCY_Q1 :
1064                         PBF_REG_P1_TQ_OCCUPANCY,
1065                     (CHIP_IS_E3B0(bp)) ?
1066                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1067                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1068                 {4, (CHIP_IS_E3B0(bp)) ?
1069                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1070                         PBF_REG_P4_TQ_OCCUPANCY,
1071                     (CHIP_IS_E3B0(bp)) ?
1072                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1073                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1074         };
1075
1076         struct pbf_pN_buf_regs buf_regs[] = {
1077                 {0, (CHIP_IS_E3B0(bp)) ?
1078                         PBF_REG_INIT_CRD_Q0 :
1079                         PBF_REG_P0_INIT_CRD ,
1080                     (CHIP_IS_E3B0(bp)) ?
1081                         PBF_REG_CREDIT_Q0 :
1082                         PBF_REG_P0_CREDIT,
1083                     (CHIP_IS_E3B0(bp)) ?
1084                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1085                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1086                 {1, (CHIP_IS_E3B0(bp)) ?
1087                         PBF_REG_INIT_CRD_Q1 :
1088                         PBF_REG_P1_INIT_CRD,
1089                     (CHIP_IS_E3B0(bp)) ?
1090                         PBF_REG_CREDIT_Q1 :
1091                         PBF_REG_P1_CREDIT,
1092                     (CHIP_IS_E3B0(bp)) ?
1093                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1094                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1095                 {4, (CHIP_IS_E3B0(bp)) ?
1096                         PBF_REG_INIT_CRD_LB_Q :
1097                         PBF_REG_P4_INIT_CRD,
1098                     (CHIP_IS_E3B0(bp)) ?
1099                         PBF_REG_CREDIT_LB_Q :
1100                         PBF_REG_P4_CREDIT,
1101                     (CHIP_IS_E3B0(bp)) ?
1102                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1103                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1104         };
1105
1106         int i;
1107
1108         /* Verify the command queues are flushed P0, P1, P4 */
1109         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1110                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1111
1112
1113         /* Verify the transmission buffers are flushed P0, P1, P4 */
1114         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1115                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1116 }
1117
1118 #define OP_GEN_PARAM(param) \
1119         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1120
1121 #define OP_GEN_TYPE(type) \
1122         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1123
1124 #define OP_GEN_AGG_VECT(index) \
1125         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1126
1127
1128 static int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1129                                          u32 poll_cnt)
1130 {
1131         struct sdm_op_gen op_gen = {0};
1132
1133         u32 comp_addr = BAR_CSTRORM_INTMEM +
1134                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1135         int ret = 0;
1136
1137         if (REG_RD(bp, comp_addr)) {
1138                 BNX2X_ERR("Cleanup complete was not 0 before sending\n");
1139                 return 1;
1140         }
1141
1142         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1143         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1144         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1145         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1146
1147         DP(BNX2X_MSG_SP, "sending FW Final cleanup\n");
1148         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1149
1150         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1151                 BNX2X_ERR("FW final cleanup did not succeed\n");
1152                 DP(BNX2X_MSG_SP, "At timeout completion address contained %x\n",
1153                    (REG_RD(bp, comp_addr)));
1154                 ret = 1;
1155         }
1156         /* Zero completion for nxt FLR */
1157         REG_WR(bp, comp_addr, 0);
1158
1159         return ret;
1160 }
1161
1162 static u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1163 {
1164         u16 status;
1165
1166         pcie_capability_read_word(dev, PCI_EXP_DEVSTA, &status);
1167         return status & PCI_EXP_DEVSTA_TRPND;
1168 }
1169
1170 /* PF FLR specific routines
1171 */
1172 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1173 {
1174
1175         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1176         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1177                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1178                         "CFC PF usage counter timed out",
1179                         poll_cnt))
1180                 return 1;
1181
1182
1183         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1184         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1185                         DORQ_REG_PF_USAGE_CNT,
1186                         "DQ PF usage counter timed out",
1187                         poll_cnt))
1188                 return 1;
1189
1190         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1191         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1192                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1193                         "QM PF usage counter timed out",
1194                         poll_cnt))
1195                 return 1;
1196
1197         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1198         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1199                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1200                         "Timers VNIC usage counter timed out",
1201                         poll_cnt))
1202                 return 1;
1203         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1204                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1205                         "Timers NUM_SCANS usage counter timed out",
1206                         poll_cnt))
1207                 return 1;
1208
1209         /* Wait DMAE PF usage counter to zero */
1210         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1211                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1212                         "DMAE dommand register timed out",
1213                         poll_cnt))
1214                 return 1;
1215
1216         return 0;
1217 }
1218
1219 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1220 {
1221         u32 val;
1222
1223         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1224         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1225
1226         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1227         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1228
1229         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1230         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1231
1232         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1233         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1234
1235         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1236         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1237
1238         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1239         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1240
1241         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1242         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1243
1244         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1245         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1246            val);
1247 }
1248
1249 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1250 {
1251         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1252
1253         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1254
1255         /* Re-enable PF target read access */
1256         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1257
1258         /* Poll HW usage counters */
1259         DP(BNX2X_MSG_SP, "Polling usage counters\n");
1260         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1261                 return -EBUSY;
1262
1263         /* Zero the igu 'trailing edge' and 'leading edge' */
1264
1265         /* Send the FW cleanup command */
1266         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1267                 return -EBUSY;
1268
1269         /* ATC cleanup */
1270
1271         /* Verify TX hw is flushed */
1272         bnx2x_tx_hw_flushed(bp, poll_cnt);
1273
1274         /* Wait 100ms (not adjusted according to platform) */
1275         msleep(100);
1276
1277         /* Verify no pending pci transactions */
1278         if (bnx2x_is_pcie_pending(bp->pdev))
1279                 BNX2X_ERR("PCIE Transactions still pending\n");
1280
1281         /* Debug */
1282         bnx2x_hw_enable_status(bp);
1283
1284         /*
1285          * Master enable - Due to WB DMAE writes performed before this
1286          * register is re-initialized as part of the regular function init
1287          */
1288         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1289
1290         return 0;
1291 }
1292
1293 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1294 {
1295         int port = BP_PORT(bp);
1296         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1297         u32 val = REG_RD(bp, addr);
1298         bool msix = (bp->flags & USING_MSIX_FLAG) ? true : false;
1299         bool single_msix = (bp->flags & USING_SINGLE_MSIX_FLAG) ? true : false;
1300         bool msi = (bp->flags & USING_MSI_FLAG) ? true : false;
1301
1302         if (msix) {
1303                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1304                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1305                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1306                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1307                 if (single_msix)
1308                         val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
1309         } else if (msi) {
1310                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1311                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1312                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1313                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1314         } else {
1315                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1316                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1317                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1318                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1319
1320                 if (!CHIP_IS_E1(bp)) {
1321                         DP(NETIF_MSG_IFUP,
1322                            "write %x to HC %d (addr 0x%x)\n", val, port, addr);
1323
1324                         REG_WR(bp, addr, val);
1325
1326                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1327                 }
1328         }
1329
1330         if (CHIP_IS_E1(bp))
1331                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1332
1333         DP(NETIF_MSG_IFUP,
1334            "write %x to HC %d (addr 0x%x) mode %s\n", val, port, addr,
1335            (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1336
1337         REG_WR(bp, addr, val);
1338         /*
1339          * Ensure that HC_CONFIG is written before leading/trailing edge config
1340          */
1341         mmiowb();
1342         barrier();
1343
1344         if (!CHIP_IS_E1(bp)) {
1345                 /* init leading/trailing edge */
1346                 if (IS_MF(bp)) {
1347                         val = (0xee0f | (1 << (BP_VN(bp) + 4)));
1348                         if (bp->port.pmf)
1349                                 /* enable nig and gpio3 attention */
1350                                 val |= 0x1100;
1351                 } else
1352                         val = 0xffff;
1353
1354                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1355                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1356         }
1357
1358         /* Make sure that interrupts are indeed enabled from here on */
1359         mmiowb();
1360 }
1361
1362 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1363 {
1364         u32 val;
1365         bool msix = (bp->flags & USING_MSIX_FLAG) ? true : false;
1366         bool single_msix = (bp->flags & USING_SINGLE_MSIX_FLAG) ? true : false;
1367         bool msi = (bp->flags & USING_MSI_FLAG) ? true : false;
1368
1369         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1370
1371         if (msix) {
1372                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1373                          IGU_PF_CONF_SINGLE_ISR_EN);
1374                 val |= (IGU_PF_CONF_FUNC_EN |
1375                         IGU_PF_CONF_MSI_MSIX_EN |
1376                         IGU_PF_CONF_ATTN_BIT_EN);
1377
1378                 if (single_msix)
1379                         val |= IGU_PF_CONF_SINGLE_ISR_EN;
1380         } else if (msi) {
1381                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1382                 val |= (IGU_PF_CONF_FUNC_EN |
1383                         IGU_PF_CONF_MSI_MSIX_EN |
1384                         IGU_PF_CONF_ATTN_BIT_EN |
1385                         IGU_PF_CONF_SINGLE_ISR_EN);
1386         } else {
1387                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1388                 val |= (IGU_PF_CONF_FUNC_EN |
1389                         IGU_PF_CONF_INT_LINE_EN |
1390                         IGU_PF_CONF_ATTN_BIT_EN |
1391                         IGU_PF_CONF_SINGLE_ISR_EN);
1392         }
1393
1394         DP(NETIF_MSG_IFUP, "write 0x%x to IGU  mode %s\n",
1395            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1396
1397         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1398
1399         if (val & IGU_PF_CONF_INT_LINE_EN)
1400                 pci_intx(bp->pdev, true);
1401
1402         barrier();
1403
1404         /* init leading/trailing edge */
1405         if (IS_MF(bp)) {
1406                 val = (0xee0f | (1 << (BP_VN(bp) + 4)));
1407                 if (bp->port.pmf)
1408                         /* enable nig and gpio3 attention */
1409                         val |= 0x1100;
1410         } else
1411                 val = 0xffff;
1412
1413         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1414         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1415
1416         /* Make sure that interrupts are indeed enabled from here on */
1417         mmiowb();
1418 }
1419
1420 void bnx2x_int_enable(struct bnx2x *bp)
1421 {
1422         if (bp->common.int_block == INT_BLOCK_HC)
1423                 bnx2x_hc_int_enable(bp);
1424         else
1425                 bnx2x_igu_int_enable(bp);
1426 }
1427
1428 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1429 {
1430         int port = BP_PORT(bp);
1431         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1432         u32 val = REG_RD(bp, addr);
1433
1434         /*
1435          * in E1 we must use only PCI configuration space to disable
1436          * MSI/MSIX capablility
1437          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1438          */
1439         if (CHIP_IS_E1(bp)) {
1440                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1441                  *  Use mask register to prevent from HC sending interrupts
1442                  *  after we exit the function
1443                  */
1444                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1445
1446                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1447                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1448                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1449         } else
1450                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1451                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1452                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1453                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1454
1455         DP(NETIF_MSG_IFDOWN,
1456            "write %x to HC %d (addr 0x%x)\n",
1457            val, port, addr);
1458
1459         /* flush all outstanding writes */
1460         mmiowb();
1461
1462         REG_WR(bp, addr, val);
1463         if (REG_RD(bp, addr) != val)
1464                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1465 }
1466
1467 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1468 {
1469         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1470
1471         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1472                  IGU_PF_CONF_INT_LINE_EN |
1473                  IGU_PF_CONF_ATTN_BIT_EN);
1474
1475         DP(NETIF_MSG_IFDOWN, "write %x to IGU\n", val);
1476
1477         /* flush all outstanding writes */
1478         mmiowb();
1479
1480         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1481         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1482                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1483 }
1484
1485 static void bnx2x_int_disable(struct bnx2x *bp)
1486 {
1487         if (bp->common.int_block == INT_BLOCK_HC)
1488                 bnx2x_hc_int_disable(bp);
1489         else
1490                 bnx2x_igu_int_disable(bp);
1491 }
1492
1493 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1494 {
1495         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1496         int i, offset;
1497
1498         if (disable_hw)
1499                 /* prevent the HW from sending interrupts */
1500                 bnx2x_int_disable(bp);
1501
1502         /* make sure all ISRs are done */
1503         if (msix) {
1504                 synchronize_irq(bp->msix_table[0].vector);
1505                 offset = 1;
1506                 if (CNIC_SUPPORT(bp))
1507                         offset++;
1508                 for_each_eth_queue(bp, i)
1509                         synchronize_irq(bp->msix_table[offset++].vector);
1510         } else
1511                 synchronize_irq(bp->pdev->irq);
1512
1513         /* make sure sp_task is not running */
1514         cancel_delayed_work(&bp->sp_task);
1515         cancel_delayed_work(&bp->period_task);
1516         flush_workqueue(bnx2x_wq);
1517 }
1518
1519 /* fast path */
1520
1521 /*
1522  * General service functions
1523  */
1524
1525 /* Return true if succeeded to acquire the lock */
1526 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1527 {
1528         u32 lock_status;
1529         u32 resource_bit = (1 << resource);
1530         int func = BP_FUNC(bp);
1531         u32 hw_lock_control_reg;
1532
1533         DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1534            "Trying to take a lock on resource %d\n", resource);
1535
1536         /* Validating that the resource is within range */
1537         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1538                 DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1539                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1540                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1541                 return false;
1542         }
1543
1544         if (func <= 5)
1545                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1546         else
1547                 hw_lock_control_reg =
1548                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1549
1550         /* Try to acquire the lock */
1551         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1552         lock_status = REG_RD(bp, hw_lock_control_reg);
1553         if (lock_status & resource_bit)
1554                 return true;
1555
1556         DP(NETIF_MSG_HW | NETIF_MSG_IFUP,
1557            "Failed to get a lock on resource %d\n", resource);
1558         return false;
1559 }
1560
1561 /**
1562  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1563  *
1564  * @bp: driver handle
1565  *
1566  * Returns the recovery leader resource id according to the engine this function
1567  * belongs to. Currently only only 2 engines is supported.
1568  */
1569 static int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1570 {
1571         if (BP_PATH(bp))
1572                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1573         else
1574                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1575 }
1576
1577 /**
1578  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1579  *
1580  * @bp: driver handle
1581  *
1582  * Tries to aquire a leader lock for current engine.
1583  */
1584 static bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1585 {
1586         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1587 }
1588
1589 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1590
1591
1592 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1593 {
1594         struct bnx2x *bp = fp->bp;
1595         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1596         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1597         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1598         struct bnx2x_queue_sp_obj *q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
1599
1600         DP(BNX2X_MSG_SP,
1601            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1602            fp->index, cid, command, bp->state,
1603            rr_cqe->ramrod_cqe.ramrod_type);
1604
1605         switch (command) {
1606         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1607                 DP(BNX2X_MSG_SP, "got UPDATE ramrod. CID %d\n", cid);
1608                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1609                 break;
1610
1611         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1612                 DP(BNX2X_MSG_SP, "got MULTI[%d] setup ramrod\n", cid);
1613                 drv_cmd = BNX2X_Q_CMD_SETUP;
1614                 break;
1615
1616         case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
1617                 DP(BNX2X_MSG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
1618                 drv_cmd = BNX2X_Q_CMD_SETUP_TX_ONLY;
1619                 break;
1620
1621         case (RAMROD_CMD_ID_ETH_HALT):
1622                 DP(BNX2X_MSG_SP, "got MULTI[%d] halt ramrod\n", cid);
1623                 drv_cmd = BNX2X_Q_CMD_HALT;
1624                 break;
1625
1626         case (RAMROD_CMD_ID_ETH_TERMINATE):
1627                 DP(BNX2X_MSG_SP, "got MULTI[%d] teminate ramrod\n", cid);
1628                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1629                 break;
1630
1631         case (RAMROD_CMD_ID_ETH_EMPTY):
1632                 DP(BNX2X_MSG_SP, "got MULTI[%d] empty ramrod\n", cid);
1633                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1634                 break;
1635
1636         default:
1637                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1638                           command, fp->index);
1639                 return;
1640         }
1641
1642         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1643             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1644                 /* q_obj->complete_cmd() failure means that this was
1645                  * an unexpected completion.
1646                  *
1647                  * In this case we don't want to increase the bp->spq_left
1648                  * because apparently we haven't sent this command the first
1649                  * place.
1650                  */
1651 #ifdef BNX2X_STOP_ON_ERROR
1652                 bnx2x_panic();
1653 #else
1654                 return;
1655 #endif
1656
1657         smp_mb__before_atomic_inc();
1658         atomic_inc(&bp->cq_spq_left);
1659         /* push the change in bp->spq_left and towards the memory */
1660         smp_mb__after_atomic_inc();
1661
1662         DP(BNX2X_MSG_SP, "bp->cq_spq_left %x\n", atomic_read(&bp->cq_spq_left));
1663
1664         if ((drv_cmd == BNX2X_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
1665             (!!test_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state))) {
1666                 /* if Q update ramrod is completed for last Q in AFEX vif set
1667                  * flow, then ACK MCP at the end
1668                  *
1669                  * mark pending ACK to MCP bit.
1670                  * prevent case that both bits are cleared.
1671                  * At the end of load/unload driver checks that
1672                  * sp_state is cleaerd, and this order prevents
1673                  * races
1674                  */
1675                 smp_mb__before_clear_bit();
1676                 set_bit(BNX2X_AFEX_PENDING_VIFSET_MCP_ACK, &bp->sp_state);
1677                 wmb();
1678                 clear_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state);
1679                 smp_mb__after_clear_bit();
1680
1681                 /* schedule workqueue to send ack to MCP */
1682                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1683         }
1684
1685         return;
1686 }
1687
1688 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1689                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1690 {
1691         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1692
1693         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1694                                  start);
1695 }
1696
1697 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1698 {
1699         struct bnx2x *bp = netdev_priv(dev_instance);
1700         u16 status = bnx2x_ack_int(bp);
1701         u16 mask;
1702         int i;
1703         u8 cos;
1704
1705         /* Return here if interrupt is shared and it's not for us */
1706         if (unlikely(status == 0)) {
1707                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1708                 return IRQ_NONE;
1709         }
1710         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1711
1712 #ifdef BNX2X_STOP_ON_ERROR
1713         if (unlikely(bp->panic))
1714                 return IRQ_HANDLED;
1715 #endif
1716
1717         for_each_eth_queue(bp, i) {
1718                 struct bnx2x_fastpath *fp = &bp->fp[i];
1719
1720                 mask = 0x2 << (fp->index + CNIC_SUPPORT(bp));
1721                 if (status & mask) {
1722                         /* Handle Rx or Tx according to SB id */
1723                         prefetch(fp->rx_cons_sb);
1724                         for_each_cos_in_tx_queue(fp, cos)
1725                                 prefetch(fp->txdata_ptr[cos]->tx_cons_sb);
1726                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1727                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1728                         status &= ~mask;
1729                 }
1730         }
1731
1732         if (CNIC_SUPPORT(bp)) {
1733                 mask = 0x2;
1734                 if (status & (mask | 0x1)) {
1735                         struct cnic_ops *c_ops = NULL;
1736
1737                         if (likely(bp->state == BNX2X_STATE_OPEN)) {
1738                                 rcu_read_lock();
1739                                 c_ops = rcu_dereference(bp->cnic_ops);
1740                                 if (c_ops)
1741                                         c_ops->cnic_handler(bp->cnic_data,
1742                                                             NULL);
1743                                 rcu_read_unlock();
1744                         }
1745
1746                         status &= ~mask;
1747                 }
1748         }
1749
1750         if (unlikely(status & 0x1)) {
1751                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1752
1753                 status &= ~0x1;
1754                 if (!status)
1755                         return IRQ_HANDLED;
1756         }
1757
1758         if (unlikely(status))
1759                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1760                    status);
1761
1762         return IRQ_HANDLED;
1763 }
1764
1765 /* Link */
1766
1767 /*
1768  * General service functions
1769  */
1770
1771 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1772 {
1773         u32 lock_status;
1774         u32 resource_bit = (1 << resource);
1775         int func = BP_FUNC(bp);
1776         u32 hw_lock_control_reg;
1777         int cnt;
1778
1779         /* Validating that the resource is within range */
1780         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1781                 BNX2X_ERR("resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1782                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1783                 return -EINVAL;
1784         }
1785
1786         if (func <= 5) {
1787                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1788         } else {
1789                 hw_lock_control_reg =
1790                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1791         }
1792
1793         /* Validating that the resource is not already taken */
1794         lock_status = REG_RD(bp, hw_lock_control_reg);
1795         if (lock_status & resource_bit) {
1796                 BNX2X_ERR("lock_status 0x%x  resource_bit 0x%x\n",
1797                    lock_status, resource_bit);
1798                 return -EEXIST;
1799         }
1800
1801         /* Try for 5 second every 5ms */
1802         for (cnt = 0; cnt < 1000; cnt++) {
1803                 /* Try to acquire the lock */
1804                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1805                 lock_status = REG_RD(bp, hw_lock_control_reg);
1806                 if (lock_status & resource_bit)
1807                         return 0;
1808
1809                 msleep(5);
1810         }
1811         BNX2X_ERR("Timeout\n");
1812         return -EAGAIN;
1813 }
1814
1815 int bnx2x_release_leader_lock(struct bnx2x *bp)
1816 {
1817         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1818 }
1819
1820 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1821 {
1822         u32 lock_status;
1823         u32 resource_bit = (1 << resource);
1824         int func = BP_FUNC(bp);
1825         u32 hw_lock_control_reg;
1826
1827         /* Validating that the resource is within range */
1828         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1829                 BNX2X_ERR("resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1830                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1831                 return -EINVAL;
1832         }
1833
1834         if (func <= 5) {
1835                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1836         } else {
1837                 hw_lock_control_reg =
1838                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1839         }
1840
1841         /* Validating that the resource is currently taken */
1842         lock_status = REG_RD(bp, hw_lock_control_reg);
1843         if (!(lock_status & resource_bit)) {
1844                 BNX2X_ERR("lock_status 0x%x resource_bit 0x%x. unlock was called but lock wasn't taken!\n",
1845                    lock_status, resource_bit);
1846                 return -EFAULT;
1847         }
1848
1849         REG_WR(bp, hw_lock_control_reg, resource_bit);
1850         return 0;
1851 }
1852
1853
1854 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1855 {
1856         /* The GPIO should be swapped if swap register is set and active */
1857         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1858                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1859         int gpio_shift = gpio_num +
1860                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1861         u32 gpio_mask = (1 << gpio_shift);
1862         u32 gpio_reg;
1863         int value;
1864
1865         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1866                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1867                 return -EINVAL;
1868         }
1869
1870         /* read GPIO value */
1871         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1872
1873         /* get the requested pin value */
1874         if ((gpio_reg & gpio_mask) == gpio_mask)
1875                 value = 1;
1876         else
1877                 value = 0;
1878
1879         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1880
1881         return value;
1882 }
1883
1884 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1885 {
1886         /* The GPIO should be swapped if swap register is set and active */
1887         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1888                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1889         int gpio_shift = gpio_num +
1890                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1891         u32 gpio_mask = (1 << gpio_shift);
1892         u32 gpio_reg;
1893
1894         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1895                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1896                 return -EINVAL;
1897         }
1898
1899         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1900         /* read GPIO and mask except the float bits */
1901         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1902
1903         switch (mode) {
1904         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1905                 DP(NETIF_MSG_LINK,
1906                    "Set GPIO %d (shift %d) -> output low\n",
1907                    gpio_num, gpio_shift);
1908                 /* clear FLOAT and set CLR */
1909                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1910                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1911                 break;
1912
1913         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1914                 DP(NETIF_MSG_LINK,
1915                    "Set GPIO %d (shift %d) -> output high\n",
1916                    gpio_num, gpio_shift);
1917                 /* clear FLOAT and set SET */
1918                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1919                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1920                 break;
1921
1922         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1923                 DP(NETIF_MSG_LINK,
1924                    "Set GPIO %d (shift %d) -> input\n",
1925                    gpio_num, gpio_shift);
1926                 /* set FLOAT */
1927                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1928                 break;
1929
1930         default:
1931                 break;
1932         }
1933
1934         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1935         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1936
1937         return 0;
1938 }
1939
1940 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1941 {
1942         u32 gpio_reg = 0;
1943         int rc = 0;
1944
1945         /* Any port swapping should be handled by caller. */
1946
1947         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1948         /* read GPIO and mask except the float bits */
1949         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1950         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1951         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1952         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1953
1954         switch (mode) {
1955         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1956                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
1957                 /* set CLR */
1958                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1959                 break;
1960
1961         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1962                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
1963                 /* set SET */
1964                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
1965                 break;
1966
1967         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1968                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
1969                 /* set FLOAT */
1970                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1971                 break;
1972
1973         default:
1974                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
1975                 rc = -EINVAL;
1976                 break;
1977         }
1978
1979         if (rc == 0)
1980                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1981
1982         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1983
1984         return rc;
1985 }
1986
1987 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1988 {
1989         /* The GPIO should be swapped if swap register is set and active */
1990         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1991                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1992         int gpio_shift = gpio_num +
1993                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1994         u32 gpio_mask = (1 << gpio_shift);
1995         u32 gpio_reg;
1996
1997         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1998                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1999                 return -EINVAL;
2000         }
2001
2002         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2003         /* read GPIO int */
2004         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2005
2006         switch (mode) {
2007         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2008                 DP(NETIF_MSG_LINK,
2009                    "Clear GPIO INT %d (shift %d) -> output low\n",
2010                    gpio_num, gpio_shift);
2011                 /* clear SET and set CLR */
2012                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2013                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2014                 break;
2015
2016         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2017                 DP(NETIF_MSG_LINK,
2018                    "Set GPIO INT %d (shift %d) -> output high\n",
2019                    gpio_num, gpio_shift);
2020                 /* clear CLR and set SET */
2021                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2022                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2023                 break;
2024
2025         default:
2026                 break;
2027         }
2028
2029         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2030         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2031
2032         return 0;
2033 }
2034
2035 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2036 {
2037         u32 spio_mask = (1 << spio_num);
2038         u32 spio_reg;
2039
2040         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2041             (spio_num > MISC_REGISTERS_SPIO_7)) {
2042                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2043                 return -EINVAL;
2044         }
2045
2046         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2047         /* read SPIO and mask except the float bits */
2048         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2049
2050         switch (mode) {
2051         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2052                 DP(NETIF_MSG_HW, "Set SPIO %d -> output low\n", spio_num);
2053                 /* clear FLOAT and set CLR */
2054                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2055                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2056                 break;
2057
2058         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2059                 DP(NETIF_MSG_HW, "Set SPIO %d -> output high\n", spio_num);
2060                 /* clear FLOAT and set SET */
2061                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2062                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2063                 break;
2064
2065         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2066                 DP(NETIF_MSG_HW, "Set SPIO %d -> input\n", spio_num);
2067                 /* set FLOAT */
2068                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2069                 break;
2070
2071         default:
2072                 break;
2073         }
2074
2075         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2076         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2077
2078         return 0;
2079 }
2080
2081 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2082 {
2083         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2084         switch (bp->link_vars.ieee_fc &
2085                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2086         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2087                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2088                                                    ADVERTISED_Pause);
2089                 break;
2090
2091         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2092                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2093                                                   ADVERTISED_Pause);
2094                 break;
2095
2096         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2097                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2098                 break;
2099
2100         default:
2101                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2102                                                    ADVERTISED_Pause);
2103                 break;
2104         }
2105 }
2106
2107 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2108 {
2109         if (!BP_NOMCP(bp)) {
2110                 u8 rc;
2111                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2112                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2113                 /*
2114                  * Initialize link parameters structure variables
2115                  * It is recommended to turn off RX FC for jumbo frames
2116                  * for better performance
2117                  */
2118                 if (CHIP_IS_E1x(bp) && (bp->dev->mtu > 5000))
2119                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2120                 else
2121                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2122
2123                 bnx2x_acquire_phy_lock(bp);
2124
2125                 if (load_mode == LOAD_DIAG) {
2126                         struct link_params *lp = &bp->link_params;
2127                         lp->loopback_mode = LOOPBACK_XGXS;
2128                         /* do PHY loopback at 10G speed, if possible */
2129                         if (lp->req_line_speed[cfx_idx] < SPEED_10000) {
2130                                 if (lp->speed_cap_mask[cfx_idx] &
2131                                     PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)
2132                                         lp->req_line_speed[cfx_idx] =
2133                                         SPEED_10000;
2134                                 else
2135                                         lp->req_line_speed[cfx_idx] =
2136                                         SPEED_1000;
2137                         }
2138                 }
2139
2140                 if (load_mode == LOAD_LOOPBACK_EXT) {
2141                         struct link_params *lp = &bp->link_params;
2142                         lp->loopback_mode = LOOPBACK_EXT;
2143                 }
2144
2145                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2146
2147                 bnx2x_release_phy_lock(bp);
2148
2149                 bnx2x_calc_fc_adv(bp);
2150
2151                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2152                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2153                         bnx2x_link_report(bp);
2154                 } else
2155                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2156                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2157                 return rc;
2158         }
2159         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2160         return -EINVAL;
2161 }
2162
2163 void bnx2x_link_set(struct bnx2x *bp)
2164 {
2165         if (!BP_NOMCP(bp)) {
2166                 bnx2x_acquire_phy_lock(bp);
2167                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2168                 bnx2x_release_phy_lock(bp);
2169
2170                 bnx2x_calc_fc_adv(bp);
2171         } else
2172                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2173 }
2174
2175 static void bnx2x__link_reset(struct bnx2x *bp)
2176 {
2177         if (!BP_NOMCP(bp)) {
2178                 bnx2x_acquire_phy_lock(bp);
2179                 bnx2x_lfa_reset(&bp->link_params, &bp->link_vars);
2180                 bnx2x_release_phy_lock(bp);
2181         } else
2182                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2183 }
2184
2185 void bnx2x_force_link_reset(struct bnx2x *bp)
2186 {
2187         bnx2x_acquire_phy_lock(bp);
2188         bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2189         bnx2x_release_phy_lock(bp);
2190 }
2191
2192 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2193 {
2194         u8 rc = 0;
2195
2196         if (!BP_NOMCP(bp)) {
2197                 bnx2x_acquire_phy_lock(bp);
2198                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2199                                      is_serdes);
2200                 bnx2x_release_phy_lock(bp);
2201         } else
2202                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2203
2204         return rc;
2205 }
2206
2207
2208 /* Calculates the sum of vn_min_rates.
2209    It's needed for further normalizing of the min_rates.
2210    Returns:
2211      sum of vn_min_rates.
2212        or
2213      0 - if all the min_rates are 0.
2214      In the later case fainess algorithm should be deactivated.
2215      If not all min_rates are zero then those that are zeroes will be set to 1.
2216  */
2217 static void bnx2x_calc_vn_min(struct bnx2x *bp,
2218                                       struct cmng_init_input *input)
2219 {
2220         int all_zero = 1;
2221         int vn;
2222
2223         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2224                 u32 vn_cfg = bp->mf_config[vn];
2225                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2226                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2227
2228                 /* Skip hidden vns */
2229                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2230                         vn_min_rate = 0;
2231                 /* If min rate is zero - set it to 1 */
2232                 else if (!vn_min_rate)
2233                         vn_min_rate = DEF_MIN_RATE;
2234                 else
2235                         all_zero = 0;
2236
2237                 input->vnic_min_rate[vn] = vn_min_rate;
2238         }
2239
2240         /* if ETS or all min rates are zeros - disable fairness */
2241         if (BNX2X_IS_ETS_ENABLED(bp)) {
2242                 input->flags.cmng_enables &=
2243                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2244                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2245         } else if (all_zero) {
2246                 input->flags.cmng_enables &=
2247                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2248                 DP(NETIF_MSG_IFUP,
2249                    "All MIN values are zeroes fairness will be disabled\n");
2250         } else
2251                 input->flags.cmng_enables |=
2252                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2253 }
2254
2255 static void bnx2x_calc_vn_max(struct bnx2x *bp, int vn,
2256                                     struct cmng_init_input *input)
2257 {
2258         u16 vn_max_rate;
2259         u32 vn_cfg = bp->mf_config[vn];
2260
2261         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2262                 vn_max_rate = 0;
2263         else {
2264                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2265
2266                 if (IS_MF_SI(bp)) {
2267                         /* maxCfg in percents of linkspeed */
2268                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2269                 } else /* SD modes */
2270                         /* maxCfg is absolute in 100Mb units */
2271                         vn_max_rate = maxCfg * 100;
2272         }
2273
2274         DP(NETIF_MSG_IFUP, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
2275
2276         input->vnic_max_rate[vn] = vn_max_rate;
2277 }
2278
2279
2280 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2281 {
2282         if (CHIP_REV_IS_SLOW(bp))
2283                 return CMNG_FNS_NONE;
2284         if (IS_MF(bp))
2285                 return CMNG_FNS_MINMAX;
2286
2287         return CMNG_FNS_NONE;
2288 }
2289
2290 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2291 {
2292         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2293
2294         if (BP_NOMCP(bp))
2295                 return; /* what should be the default bvalue in this case */
2296
2297         /* For 2 port configuration the absolute function number formula
2298          * is:
2299          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2300          *
2301          *      and there are 4 functions per port
2302          *
2303          * For 4 port configuration it is
2304          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2305          *
2306          *      and there are 2 functions per port
2307          */
2308         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2309                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2310
2311                 if (func >= E1H_FUNC_MAX)
2312                         break;
2313
2314                 bp->mf_config[vn] =
2315                         MF_CFG_RD(bp, func_mf_config[func].config);
2316         }
2317         if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2318                 DP(NETIF_MSG_IFUP, "mf_cfg function disabled\n");
2319                 bp->flags |= MF_FUNC_DIS;
2320         } else {
2321                 DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2322                 bp->flags &= ~MF_FUNC_DIS;
2323         }
2324 }
2325
2326 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2327 {
2328         struct cmng_init_input input;
2329         memset(&input, 0, sizeof(struct cmng_init_input));
2330
2331         input.port_rate = bp->link_vars.line_speed;
2332
2333         if (cmng_type == CMNG_FNS_MINMAX) {
2334                 int vn;
2335
2336                 /* read mf conf from shmem */
2337                 if (read_cfg)
2338                         bnx2x_read_mf_cfg(bp);
2339
2340                 /* vn_weight_sum and enable fairness if not 0 */
2341                 bnx2x_calc_vn_min(bp, &input);
2342
2343                 /* calculate and set min-max rate for each vn */
2344                 if (bp->port.pmf)
2345                         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++)
2346                                 bnx2x_calc_vn_max(bp, vn, &input);
2347
2348                 /* always enable rate shaping and fairness */
2349                 input.flags.cmng_enables |=
2350                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2351
2352                 bnx2x_init_cmng(&input, &bp->cmng);
2353                 return;
2354         }
2355
2356         /* rate shaping and fairness are disabled */
2357         DP(NETIF_MSG_IFUP,
2358            "rate shaping and fairness are disabled\n");
2359 }
2360
2361 static void storm_memset_cmng(struct bnx2x *bp,
2362                               struct cmng_init *cmng,
2363                               u8 port)
2364 {
2365         int vn;
2366         size_t size = sizeof(struct cmng_struct_per_port);
2367
2368         u32 addr = BAR_XSTRORM_INTMEM +
2369                         XSTORM_CMNG_PER_PORT_VARS_OFFSET(port);
2370
2371         __storm_memset_struct(bp, addr, size, (u32 *)&cmng->port);
2372
2373         for (vn = VN_0; vn < BP_MAX_VN_NUM(bp); vn++) {
2374                 int func = func_by_vn(bp, vn);
2375
2376                 addr = BAR_XSTRORM_INTMEM +
2377                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func);
2378                 size = sizeof(struct rate_shaping_vars_per_vn);
2379                 __storm_memset_struct(bp, addr, size,
2380                                       (u32 *)&cmng->vnic.vnic_max_rate[vn]);
2381
2382                 addr = BAR_XSTRORM_INTMEM +
2383                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func);
2384                 size = sizeof(struct fairness_vars_per_vn);
2385                 __storm_memset_struct(bp, addr, size,
2386                                       (u32 *)&cmng->vnic.vnic_min_rate[vn]);
2387         }
2388 }
2389
2390 /* This function is called upon link interrupt */
2391 static void bnx2x_link_attn(struct bnx2x *bp)
2392 {
2393         /* Make sure that we are synced with the current statistics */
2394         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2395
2396         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2397
2398         if (bp->link_vars.link_up) {
2399
2400                 /* dropless flow control */
2401                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2402                         int port = BP_PORT(bp);
2403                         u32 pause_enabled = 0;
2404
2405                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2406                                 pause_enabled = 1;
2407
2408                         REG_WR(bp, BAR_USTRORM_INTMEM +
2409                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2410                                pause_enabled);
2411                 }
2412
2413                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2414                         struct host_port_stats *pstats;
2415
2416                         pstats = bnx2x_sp(bp, port_stats);
2417                         /* reset old mac stats */
2418                         memset(&(pstats->mac_stx[0]), 0,
2419                                sizeof(struct mac_stx));
2420                 }
2421                 if (bp->state == BNX2X_STATE_OPEN)
2422                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2423         }
2424
2425         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2426                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2427
2428                 if (cmng_fns != CMNG_FNS_NONE) {
2429                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2430                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2431                 } else
2432                         /* rate shaping and fairness are disabled */
2433                         DP(NETIF_MSG_IFUP,
2434                            "single function mode without fairness\n");
2435         }
2436
2437         __bnx2x_link_report(bp);
2438
2439         if (IS_MF(bp))
2440                 bnx2x_link_sync_notify(bp);
2441 }
2442
2443 void bnx2x__link_status_update(struct bnx2x *bp)
2444 {
2445         if (bp->state != BNX2X_STATE_OPEN)
2446                 return;
2447
2448         /* read updated dcb configuration */
2449         bnx2x_dcbx_pmf_update(bp);
2450
2451         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2452
2453         if (bp->link_vars.link_up)
2454                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2455         else
2456                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2457
2458         /* indicate link status */
2459         bnx2x_link_report(bp);
2460 }
2461
2462 static int bnx2x_afex_func_update(struct bnx2x *bp, u16 vifid,
2463                                   u16 vlan_val, u8 allowed_prio)
2464 {
2465         struct bnx2x_func_state_params func_params = {0};
2466         struct bnx2x_func_afex_update_params *f_update_params =
2467                 &func_params.params.afex_update;
2468
2469         func_params.f_obj = &bp->func_obj;
2470         func_params.cmd = BNX2X_F_CMD_AFEX_UPDATE;
2471
2472         /* no need to wait for RAMROD completion, so don't
2473          * set RAMROD_COMP_WAIT flag
2474          */
2475
2476         f_update_params->vif_id = vifid;
2477         f_update_params->afex_default_vlan = vlan_val;
2478         f_update_params->allowed_priorities = allowed_prio;
2479
2480         /* if ramrod can not be sent, response to MCP immediately */
2481         if (bnx2x_func_state_change(bp, &func_params) < 0)
2482                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
2483
2484         return 0;
2485 }
2486
2487 static int bnx2x_afex_handle_vif_list_cmd(struct bnx2x *bp, u8 cmd_type,
2488                                           u16 vif_index, u8 func_bit_map)
2489 {
2490         struct bnx2x_func_state_params func_params = {0};
2491         struct bnx2x_func_afex_viflists_params *update_params =
2492                 &func_params.params.afex_viflists;
2493         int rc;
2494         u32 drv_msg_code;
2495
2496         /* validate only LIST_SET and LIST_GET are received from switch */
2497         if ((cmd_type != VIF_LIST_RULE_GET) && (cmd_type != VIF_LIST_RULE_SET))
2498                 BNX2X_ERR("BUG! afex_handle_vif_list_cmd invalid type 0x%x\n",
2499                           cmd_type);
2500
2501         func_params.f_obj = &bp->func_obj;
2502         func_params.cmd = BNX2X_F_CMD_AFEX_VIFLISTS;
2503
2504         /* set parameters according to cmd_type */
2505         update_params->afex_vif_list_command = cmd_type;
2506         update_params->vif_list_index = cpu_to_le16(vif_index);
2507         update_params->func_bit_map =
2508                 (cmd_type == VIF_LIST_RULE_GET) ? 0 : func_bit_map;
2509         update_params->func_to_clear = 0;
2510         drv_msg_code =
2511                 (cmd_type == VIF_LIST_RULE_GET) ?
2512                 DRV_MSG_CODE_AFEX_LISTGET_ACK :
2513                 DRV_MSG_CODE_AFEX_LISTSET_ACK;
2514
2515         /* if ramrod can not be sent, respond to MCP immediately for
2516          * SET and GET requests (other are not triggered from MCP)
2517          */
2518         rc = bnx2x_func_state_change(bp, &func_params);
2519         if (rc < 0)
2520                 bnx2x_fw_command(bp, drv_msg_code, 0);
2521
2522         return 0;
2523 }
2524
2525 static void bnx2x_handle_afex_cmd(struct bnx2x *bp, u32 cmd)
2526 {
2527         struct afex_stats afex_stats;
2528         u32 func = BP_ABS_FUNC(bp);
2529         u32 mf_config;
2530         u16 vlan_val;
2531         u32 vlan_prio;
2532         u16 vif_id;
2533         u8 allowed_prio;
2534         u8 vlan_mode;
2535         u32 addr_to_write, vifid, addrs, stats_type, i;
2536
2537         if (cmd & DRV_STATUS_AFEX_LISTGET_REQ) {
2538                 vifid = SHMEM2_RD(bp, afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2539                 DP(BNX2X_MSG_MCP,
2540                    "afex: got MCP req LISTGET_REQ for vifid 0x%x\n", vifid);
2541                 bnx2x_afex_handle_vif_list_cmd(bp, VIF_LIST_RULE_GET, vifid, 0);
2542         }
2543
2544         if (cmd & DRV_STATUS_AFEX_LISTSET_REQ) {
2545                 vifid = SHMEM2_RD(bp, afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2546                 addrs = SHMEM2_RD(bp, afex_param2_to_driver[BP_FW_MB_IDX(bp)]);
2547                 DP(BNX2X_MSG_MCP,
2548                    "afex: got MCP req LISTSET_REQ for vifid 0x%x addrs 0x%x\n",
2549                    vifid, addrs);
2550                 bnx2x_afex_handle_vif_list_cmd(bp, VIF_LIST_RULE_SET, vifid,
2551                                                addrs);
2552         }
2553
2554         if (cmd & DRV_STATUS_AFEX_STATSGET_REQ) {
2555                 addr_to_write = SHMEM2_RD(bp,
2556                         afex_scratchpad_addr_to_write[BP_FW_MB_IDX(bp)]);
2557                 stats_type = SHMEM2_RD(bp,
2558                         afex_param1_to_driver[BP_FW_MB_IDX(bp)]);
2559
2560                 DP(BNX2X_MSG_MCP,
2561                    "afex: got MCP req STATSGET_REQ, write to addr 0x%x\n",
2562                    addr_to_write);
2563
2564                 bnx2x_afex_collect_stats(bp, (void *)&afex_stats, stats_type);
2565
2566                 /* write response to scratchpad, for MCP */
2567                 for (i = 0; i < (sizeof(struct afex_stats)/sizeof(u32)); i++)
2568                         REG_WR(bp, addr_to_write + i*sizeof(u32),
2569                                *(((u32 *)(&afex_stats))+i));
2570
2571                 /* send ack message to MCP */
2572                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_STATSGET_ACK, 0);
2573         }
2574
2575         if (cmd & DRV_STATUS_AFEX_VIFSET_REQ) {
2576                 mf_config = MF_CFG_RD(bp, func_mf_config[func].config);
2577                 bp->mf_config[BP_VN(bp)] = mf_config;
2578                 DP(BNX2X_MSG_MCP,
2579                    "afex: got MCP req VIFSET_REQ, mf_config 0x%x\n",
2580                    mf_config);
2581
2582                 /* if VIF_SET is "enabled" */
2583                 if (!(mf_config & FUNC_MF_CFG_FUNC_DISABLED)) {
2584                         /* set rate limit directly to internal RAM */
2585                         struct cmng_init_input cmng_input;
2586                         struct rate_shaping_vars_per_vn m_rs_vn;
2587                         size_t size = sizeof(struct rate_shaping_vars_per_vn);
2588                         u32 addr = BAR_XSTRORM_INTMEM +
2589                             XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(BP_FUNC(bp));
2590
2591                         bp->mf_config[BP_VN(bp)] = mf_config;
2592
2593                         bnx2x_calc_vn_max(bp, BP_VN(bp), &cmng_input);
2594                         m_rs_vn.vn_counter.rate =
2595                                 cmng_input.vnic_max_rate[BP_VN(bp)];
2596                         m_rs_vn.vn_counter.quota =
2597                                 (m_rs_vn.vn_counter.rate *
2598                                  RS_PERIODIC_TIMEOUT_USEC) / 8;
2599
2600                         __storm_memset_struct(bp, addr, size, (u32 *)&m_rs_vn);
2601
2602                         /* read relevant values from mf_cfg struct in shmem */
2603                         vif_id =
2604                                 (MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
2605                                  FUNC_MF_CFG_E1HOV_TAG_MASK) >>
2606                                 FUNC_MF_CFG_E1HOV_TAG_SHIFT;
2607                         vlan_val =
2608                                 (MF_CFG_RD(bp, func_mf_config[func].e1hov_tag) &
2609                                  FUNC_MF_CFG_AFEX_VLAN_MASK) >>
2610                                 FUNC_MF_CFG_AFEX_VLAN_SHIFT;
2611                         vlan_prio = (mf_config &
2612                                      FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
2613                                     FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT;
2614                         vlan_val |= (vlan_prio << VLAN_PRIO_SHIFT);
2615                         vlan_mode =
2616                                 (MF_CFG_RD(bp,
2617                                            func_mf_config[func].afex_config) &
2618                                  FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
2619                                 FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT;
2620                         allowed_prio =
2621                                 (MF_CFG_RD(bp,
2622                                            func_mf_config[func].afex_config) &
2623                                  FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
2624                                 FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT;
2625
2626                         /* send ramrod to FW, return in case of failure */
2627                         if (bnx2x_afex_func_update(bp, vif_id, vlan_val,
2628                                                    allowed_prio))
2629                                 return;
2630
2631                         bp->afex_def_vlan_tag = vlan_val;
2632                         bp->afex_vlan_mode = vlan_mode;
2633                 } else {
2634                         /* notify link down because BP->flags is disabled */
2635                         bnx2x_link_report(bp);
2636
2637                         /* send INVALID VIF ramrod to FW */
2638                         bnx2x_afex_func_update(bp, 0xFFFF, 0, 0);
2639
2640                         /* Reset the default afex VLAN */
2641                         bp->afex_def_vlan_tag = -1;
2642                 }
2643         }
2644 }
2645
2646 static void bnx2x_pmf_update(struct bnx2x *bp)
2647 {
2648         int port = BP_PORT(bp);
2649         u32 val;
2650
2651         bp->port.pmf = 1;
2652         DP(BNX2X_MSG_MCP, "pmf %d\n", bp->port.pmf);
2653
2654         /*
2655          * We need the mb() to ensure the ordering between the writing to
2656          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2657          */
2658         smp_mb();
2659
2660         /* queue a periodic task */
2661         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2662
2663         bnx2x_dcbx_pmf_update(bp);
2664
2665         /* enable nig attention */
2666         val = (0xff0f | (1 << (BP_VN(bp) + 4)));
2667         if (bp->common.int_block == INT_BLOCK_HC) {
2668                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2669                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2670         } else if (!CHIP_IS_E1x(bp)) {
2671                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2672                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2673         }
2674
2675         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2676 }
2677
2678 /* end of Link */
2679
2680 /* slow path */
2681
2682 /*
2683  * General service functions
2684  */
2685
2686 /* send the MCP a request, block until there is a reply */
2687 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2688 {
2689         int mb_idx = BP_FW_MB_IDX(bp);
2690         u32 seq;
2691         u32 rc = 0;
2692         u32 cnt = 1;
2693         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2694
2695         mutex_lock(&bp->fw_mb_mutex);
2696         seq = ++bp->fw_seq;
2697         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2698         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2699
2700         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2701                         (command | seq), param);
2702
2703         do {
2704                 /* let the FW do it's magic ... */
2705                 msleep(delay);
2706
2707                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2708
2709                 /* Give the FW up to 5 second (500*10ms) */
2710         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2711
2712         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2713            cnt*delay, rc, seq);
2714
2715         /* is this a reply to our command? */
2716         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2717                 rc &= FW_MSG_CODE_MASK;
2718         else {
2719                 /* FW BUG! */
2720                 BNX2X_ERR("FW failed to respond!\n");
2721                 bnx2x_fw_dump(bp);
2722                 rc = 0;
2723         }
2724         mutex_unlock(&bp->fw_mb_mutex);
2725
2726         return rc;
2727 }
2728
2729
2730 static void storm_memset_func_cfg(struct bnx2x *bp,
2731                                  struct tstorm_eth_function_common_config *tcfg,
2732                                  u16 abs_fid)
2733 {
2734         size_t size = sizeof(struct tstorm_eth_function_common_config);
2735
2736         u32 addr = BAR_TSTRORM_INTMEM +
2737                         TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid);
2738
2739         __storm_memset_struct(bp, addr, size, (u32 *)tcfg);
2740 }
2741
2742 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2743 {
2744         if (CHIP_IS_E1x(bp)) {
2745                 struct tstorm_eth_function_common_config tcfg = {0};
2746
2747                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2748         }
2749
2750         /* Enable the function in the FW */
2751         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2752         storm_memset_func_en(bp, p->func_id, 1);
2753
2754         /* spq */
2755         if (p->func_flgs & FUNC_FLG_SPQ) {
2756                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2757                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2758                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2759         }
2760 }
2761
2762 /**
2763  * bnx2x_get_tx_only_flags - Return common flags
2764  *
2765  * @bp          device handle
2766  * @fp          queue handle
2767  * @zero_stats  TRUE if statistics zeroing is needed
2768  *
2769  * Return the flags that are common for the Tx-only and not normal connections.
2770  */
2771 static unsigned long bnx2x_get_common_flags(struct bnx2x *bp,
2772                                             struct bnx2x_fastpath *fp,
2773                                             bool zero_stats)
2774 {
2775         unsigned long flags = 0;
2776
2777         /* PF driver will always initialize the Queue to an ACTIVE state */
2778         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2779
2780         /* tx only connections collect statistics (on the same index as the
2781          *  parent connection). The statistics are zeroed when the parent
2782          *  connection is initialized.
2783          */
2784
2785         __set_bit(BNX2X_Q_FLG_STATS, &flags);
2786         if (zero_stats)
2787                 __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2788
2789
2790         return flags;
2791 }
2792
2793 static unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2794                                        struct bnx2x_fastpath *fp,
2795                                        bool leading)
2796 {
2797         unsigned long flags = 0;
2798
2799         /* calculate other queue flags */
2800         if (IS_MF_SD(bp))
2801                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2802
2803         if (IS_FCOE_FP(fp)) {
2804                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2805                 /* For FCoE - force usage of default priority (for afex) */
2806                 __set_bit(BNX2X_Q_FLG_FORCE_DEFAULT_PRI, &flags);
2807         }
2808
2809         if (!fp->disable_tpa) {
2810                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2811                 __set_bit(BNX2X_Q_FLG_TPA_IPV6, &flags);
2812                 if (fp->mode == TPA_MODE_GRO)
2813                         __set_bit(BNX2X_Q_FLG_TPA_GRO, &flags);
2814         }
2815
2816         if (leading) {
2817                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2818                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2819         }
2820
2821         /* Always set HW VLAN stripping */
2822         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2823
2824         /* configure silent vlan removal */
2825         if (IS_MF_AFEX(bp))
2826                 __set_bit(BNX2X_Q_FLG_SILENT_VLAN_REM, &flags);
2827
2828
2829         return flags | bnx2x_get_common_flags(bp, fp, true);
2830 }
2831
2832 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2833         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init,
2834         u8 cos)
2835 {
2836         gen_init->stat_id = bnx2x_stats_id(fp);
2837         gen_init->spcl_id = fp->cl_id;
2838
2839         /* Always use mini-jumbo MTU for FCoE L2 ring */
2840         if (IS_FCOE_FP(fp))
2841                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2842         else
2843                 gen_init->mtu = bp->dev->mtu;
2844
2845         gen_init->cos = cos;
2846 }
2847
2848 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2849         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2850         struct bnx2x_rxq_setup_params *rxq_init)
2851 {
2852         u8 max_sge = 0;
2853         u16 sge_sz = 0;
2854         u16 tpa_agg_size = 0;
2855
2856         if (!fp->disable_tpa) {
2857                 pause->sge_th_lo = SGE_TH_LO(bp);
2858                 pause->sge_th_hi = SGE_TH_HI(bp);
2859
2860                 /* validate SGE ring has enough to cross high threshold */
2861                 WARN_ON(bp->dropless_fc &&
2862                                 pause->sge_th_hi + FW_PREFETCH_CNT >
2863                                 MAX_RX_SGE_CNT * NUM_RX_SGE_PAGES);
2864
2865                 tpa_agg_size = min_t(u32,
2866                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2867                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2868                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2869                         SGE_PAGE_SHIFT;
2870                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2871                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2872                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2873                                     0xffff);
2874         }
2875
2876         /* pause - not for e1 */
2877         if (!CHIP_IS_E1(bp)) {
2878                 pause->bd_th_lo = BD_TH_LO(bp);
2879                 pause->bd_th_hi = BD_TH_HI(bp);
2880
2881                 pause->rcq_th_lo = RCQ_TH_LO(bp);
2882                 pause->rcq_th_hi = RCQ_TH_HI(bp);
2883                 /*
2884                  * validate that rings have enough entries to cross
2885                  * high thresholds
2886                  */
2887                 WARN_ON(bp->dropless_fc &&
2888                                 pause->bd_th_hi + FW_PREFETCH_CNT >
2889                                 bp->rx_ring_size);
2890                 WARN_ON(bp->dropless_fc &&
2891                                 pause->rcq_th_hi + FW_PREFETCH_CNT >
2892                                 NUM_RCQ_RINGS * MAX_RCQ_DESC_CNT);
2893
2894                 pause->pri_map = 1;
2895         }
2896
2897         /* rxq setup */
2898         rxq_init->dscr_map = fp->rx_desc_mapping;
2899         rxq_init->sge_map = fp->rx_sge_mapping;
2900         rxq_init->rcq_map = fp->rx_comp_mapping;
2901         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2902
2903         /* This should be a maximum number of data bytes that may be
2904          * placed on the BD (not including paddings).
2905          */
2906         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN_START -
2907                 BNX2X_FW_RX_ALIGN_END - IP_HEADER_ALIGNMENT_PADDING;
2908
2909         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2910         rxq_init->tpa_agg_sz = tpa_agg_size;
2911         rxq_init->sge_buf_sz = sge_sz;
2912         rxq_init->max_sges_pkt = max_sge;
2913         rxq_init->rss_engine_id = BP_FUNC(bp);
2914         rxq_init->mcast_engine_id = BP_FUNC(bp);
2915
2916         /* Maximum number or simultaneous TPA aggregation for this Queue.
2917          *
2918          * For PF Clients it should be the maximum avaliable number.
2919          * VF driver(s) may want to define it to a smaller value.
2920          */
2921         rxq_init->max_tpa_queues = MAX_AGG_QS(bp);
2922
2923         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2924         rxq_init->fw_sb_id = fp->fw_sb_id;
2925
2926         if (IS_FCOE_FP(fp))
2927                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2928         else
2929                 rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
2930         /* configure silent vlan removal
2931          * if multi function mode is afex, then mask default vlan
2932          */
2933         if (IS_MF_AFEX(bp)) {
2934                 rxq_init->silent_removal_value = bp->afex_def_vlan_tag;
2935                 rxq_init->silent_removal_mask = VLAN_VID_MASK;
2936         }
2937 }
2938
2939 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2940         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init,
2941         u8 cos)
2942 {
2943         txq_init->dscr_map = fp->txdata_ptr[cos]->tx_desc_mapping;
2944         txq_init->sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
2945         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2946         txq_init->fw_sb_id = fp->fw_sb_id;
2947
2948         /*
2949          * set the tss leading client id for TX classfication ==
2950          * leading RSS client id
2951          */
2952         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2953
2954         if (IS_FCOE_FP(fp)) {
2955                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2956                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2957         }
2958 }
2959
2960 static void bnx2x_pf_init(struct bnx2x *bp)
2961 {
2962         struct bnx2x_func_init_params func_init = {0};
2963         struct event_ring_data eq_data = { {0} };
2964         u16 flags;
2965
2966         if (!CHIP_IS_E1x(bp)) {
2967                 /* reset IGU PF statistics: MSIX + ATTN */
2968                 /* PF */
2969                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2970                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2971                            (CHIP_MODE_IS_4_PORT(bp) ?
2972                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2973                 /* ATTN */
2974                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2975                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2976                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2977                            (CHIP_MODE_IS_4_PORT(bp) ?
2978                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2979         }
2980
2981         /* function setup flags */
2982         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2983
2984         /* This flag is relevant for E1x only.
2985          * E2 doesn't have a TPA configuration in a function level.
2986          */
2987         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2988
2989         func_init.func_flgs = flags;
2990         func_init.pf_id = BP_FUNC(bp);
2991         func_init.func_id = BP_FUNC(bp);
2992         func_init.spq_map = bp->spq_mapping;
2993         func_init.spq_prod = bp->spq_prod_idx;
2994
2995         bnx2x_func_init(bp, &func_init);
2996
2997         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2998
2999         /*
3000          * Congestion management values depend on the link rate
3001          * There is no active link so initial link rate is set to 10 Gbps.
3002          * When the link comes up The congestion management values are
3003          * re-calculated according to the actual link rate.
3004          */
3005         bp->link_vars.line_speed = SPEED_10000;
3006         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
3007
3008         /* Only the PMF sets the HW */
3009         if (bp->port.pmf)
3010                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
3011
3012         /* init Event Queue */
3013         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
3014         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
3015         eq_data.producer = bp->eq_prod;
3016         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
3017         eq_data.sb_id = DEF_SB_ID;
3018         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
3019 }
3020
3021
3022 static void bnx2x_e1h_disable(struct bnx2x *bp)
3023 {
3024         int port = BP_PORT(bp);
3025
3026         bnx2x_tx_disable(bp);
3027
3028         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
3029 }
3030
3031 static void bnx2x_e1h_enable(struct bnx2x *bp)
3032 {
3033         int port = BP_PORT(bp);
3034
3035         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
3036
3037         /* Tx queue should be only reenabled */
3038         netif_tx_wake_all_queues(bp->dev);
3039
3040         /*
3041          * Should not call netif_carrier_on since it will be called if the link
3042          * is up when checking for link state
3043          */
3044 }
3045
3046 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
3047
3048 static void bnx2x_drv_info_ether_stat(struct bnx2x *bp)
3049 {
3050         struct eth_stats_info *ether_stat =
3051                 &bp->slowpath->drv_info_to_mcp.ether_stat;
3052
3053         strlcpy(ether_stat->version, DRV_MODULE_VERSION,
3054                 ETH_STAT_INFO_VERSION_LEN);
3055
3056         bp->sp_objs[0].mac_obj.get_n_elements(bp, &bp->sp_objs[0].mac_obj,
3057                                         DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
3058                                         ether_stat->mac_local);
3059
3060         ether_stat->mtu_size = bp->dev->mtu;
3061
3062         if (bp->dev->features & NETIF_F_RXCSUM)
3063                 ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
3064         if (bp->dev->features & NETIF_F_TSO)
3065                 ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
3066         ether_stat->feature_flags |= bp->common.boot_mode;
3067
3068         ether_stat->promiscuous_mode = (bp->dev->flags & IFF_PROMISC) ? 1 : 0;
3069
3070         ether_stat->txq_size = bp->tx_ring_size;
3071         ether_stat->rxq_size = bp->rx_ring_size;
3072 }
3073
3074 static void bnx2x_drv_info_fcoe_stat(struct bnx2x *bp)
3075 {
3076         struct bnx2x_dcbx_app_params *app = &bp->dcbx_port_params.app;
3077         struct fcoe_stats_info *fcoe_stat =
3078                 &bp->slowpath->drv_info_to_mcp.fcoe_stat;
3079
3080         if (!CNIC_LOADED(bp))
3081                 return;
3082
3083         memcpy(fcoe_stat->mac_local + MAC_LEADING_ZERO_CNT,
3084                bp->fip_mac, ETH_ALEN);
3085
3086         fcoe_stat->qos_priority =
3087                 app->traffic_type_priority[LLFC_TRAFFIC_TYPE_FCOE];
3088
3089         /* insert FCoE stats from ramrod response */
3090         if (!NO_FCOE(bp)) {
3091                 struct tstorm_per_queue_stats *fcoe_q_tstorm_stats =
3092                         &bp->fw_stats_data->queue_stats[FCOE_IDX(bp)].
3093                         tstorm_queue_statistics;
3094
3095                 struct xstorm_per_queue_stats *fcoe_q_xstorm_stats =
3096                         &bp->fw_stats_data->queue_stats[FCOE_IDX(bp)].
3097                         xstorm_queue_statistics;
3098
3099                 struct fcoe_statistics_params *fw_fcoe_stat =
3100                         &bp->fw_stats_data->fcoe;
3101
3102                 ADD_64(fcoe_stat->rx_bytes_hi, 0, fcoe_stat->rx_bytes_lo,
3103                        fw_fcoe_stat->rx_stat0.fcoe_rx_byte_cnt);
3104
3105                 ADD_64(fcoe_stat->rx_bytes_hi,
3106                        fcoe_q_tstorm_stats->rcv_ucast_bytes.hi,
3107                        fcoe_stat->rx_bytes_lo,
3108                        fcoe_q_tstorm_stats->rcv_ucast_bytes.lo);
3109
3110                 ADD_64(fcoe_stat->rx_bytes_hi,
3111                        fcoe_q_tstorm_stats->rcv_bcast_bytes.hi,
3112                        fcoe_stat->rx_bytes_lo,
3113                        fcoe_q_tstorm_stats->rcv_bcast_bytes.lo);
3114
3115                 ADD_64(fcoe_stat->rx_bytes_hi,
3116                        fcoe_q_tstorm_stats->rcv_mcast_bytes.hi,
3117                        fcoe_stat->rx_bytes_lo,
3118                        fcoe_q_tstorm_stats->rcv_mcast_bytes.lo);
3119
3120                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3121                        fw_fcoe_stat->rx_stat0.fcoe_rx_pkt_cnt);
3122
3123                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3124                        fcoe_q_tstorm_stats->rcv_ucast_pkts);
3125
3126                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3127                        fcoe_q_tstorm_stats->rcv_bcast_pkts);
3128
3129                 ADD_64(fcoe_stat->rx_frames_hi, 0, fcoe_stat->rx_frames_lo,
3130                        fcoe_q_tstorm_stats->rcv_mcast_pkts);
3131
3132                 ADD_64(fcoe_stat->tx_bytes_hi, 0, fcoe_stat->tx_bytes_lo,
3133                        fw_fcoe_stat->tx_stat.fcoe_tx_byte_cnt);
3134
3135                 ADD_64(fcoe_stat->tx_bytes_hi,
3136                        fcoe_q_xstorm_stats->ucast_bytes_sent.hi,
3137                        fcoe_stat->tx_bytes_lo,
3138                        fcoe_q_xstorm_stats->ucast_bytes_sent.lo);
3139
3140                 ADD_64(fcoe_stat->tx_bytes_hi,
3141                        fcoe_q_xstorm_stats->bcast_bytes_sent.hi,
3142                        fcoe_stat->tx_bytes_lo,
3143                        fcoe_q_xstorm_stats->bcast_bytes_sent.lo);
3144
3145                 ADD_64(fcoe_stat->tx_bytes_hi,
3146                        fcoe_q_xstorm_stats->mcast_bytes_sent.hi,
3147                        fcoe_stat->tx_bytes_lo,
3148                        fcoe_q_xstorm_stats->mcast_bytes_sent.lo);
3149
3150                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3151                        fw_fcoe_stat->tx_stat.fcoe_tx_pkt_cnt);
3152
3153                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3154                        fcoe_q_xstorm_stats->ucast_pkts_sent);
3155
3156                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3157                        fcoe_q_xstorm_stats->bcast_pkts_sent);
3158
3159                 ADD_64(fcoe_stat->tx_frames_hi, 0, fcoe_stat->tx_frames_lo,
3160                        fcoe_q_xstorm_stats->mcast_pkts_sent);
3161         }
3162
3163         /* ask L5 driver to add data to the struct */
3164         bnx2x_cnic_notify(bp, CNIC_CTL_FCOE_STATS_GET_CMD);
3165 }
3166
3167 static void bnx2x_drv_info_iscsi_stat(struct bnx2x *bp)
3168 {
3169         struct bnx2x_dcbx_app_params *app = &bp->dcbx_port_params.app;
3170         struct iscsi_stats_info *iscsi_stat =
3171                 &bp->slowpath->drv_info_to_mcp.iscsi_stat;
3172
3173         if (!CNIC_LOADED(bp))
3174                 return;
3175
3176         memcpy(iscsi_stat->mac_local + MAC_LEADING_ZERO_CNT,
3177                bp->cnic_eth_dev.iscsi_mac, ETH_ALEN);
3178
3179         iscsi_stat->qos_priority =
3180                 app->traffic_type_priority[LLFC_TRAFFIC_TYPE_ISCSI];
3181
3182         /* ask L5 driver to add data to the struct */
3183         bnx2x_cnic_notify(bp, CNIC_CTL_ISCSI_STATS_GET_CMD);
3184 }
3185
3186 /* called due to MCP event (on pmf):
3187  *      reread new bandwidth configuration
3188  *      configure FW
3189  *      notify others function about the change
3190  */
3191 static void bnx2x_config_mf_bw(struct bnx2x *bp)
3192 {
3193         if (bp->link_vars.link_up) {
3194                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
3195                 bnx2x_link_sync_notify(bp);
3196         }
3197         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
3198 }
3199
3200 static void bnx2x_set_mf_bw(struct bnx2x *bp)
3201 {
3202         bnx2x_config_mf_bw(bp);
3203         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
3204 }
3205
3206 static void bnx2x_handle_eee_event(struct bnx2x *bp)
3207 {
3208         DP(BNX2X_MSG_MCP, "EEE - LLDP event\n");
3209         bnx2x_fw_command(bp, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
3210 }
3211
3212 static void bnx2x_handle_drv_info_req(struct bnx2x *bp)
3213 {
3214         enum drv_info_opcode op_code;
3215         u32 drv_info_ctl = SHMEM2_RD(bp, drv_info_control);
3216
3217         /* if drv_info version supported by MFW doesn't match - send NACK */
3218         if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
3219                 bnx2x_fw_command(bp, DRV_MSG_CODE_DRV_INFO_NACK, 0);
3220                 return;
3221         }
3222
3223         op_code = (drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
3224                   DRV_INFO_CONTROL_OP_CODE_SHIFT;
3225
3226         memset(&bp->slowpath->drv_info_to_mcp, 0,
3227                sizeof(union drv_info_to_mcp));
3228
3229         switch (op_code) {
3230         case ETH_STATS_OPCODE:
3231                 bnx2x_drv_info_ether_stat(bp);
3232                 break;
3233         case FCOE_STATS_OPCODE:
3234                 bnx2x_drv_info_fcoe_stat(bp);
3235                 break;
3236         case ISCSI_STATS_OPCODE:
3237                 bnx2x_drv_info_iscsi_stat(bp);
3238                 break;
3239         default:
3240                 /* if op code isn't supported - send NACK */
3241                 bnx2x_fw_command(bp, DRV_MSG_CODE_DRV_INFO_NACK, 0);
3242                 return;
3243         }
3244
3245         /* if we got drv_info attn from MFW then these fields are defined in
3246          * shmem2 for sure
3247          */
3248         SHMEM2_WR(bp, drv_info_host_addr_lo,
3249                 U64_LO(bnx2x_sp_mapping(bp, drv_info_to_mcp)));
3250         SHMEM2_WR(bp, drv_info_host_addr_hi,
3251                 U64_HI(bnx2x_sp_mapping(bp, drv_info_to_mcp)));
3252
3253         bnx2x_fw_command(bp, DRV_MSG_CODE_DRV_INFO_ACK, 0);
3254 }
3255
3256 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
3257 {
3258         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
3259
3260         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
3261
3262                 /*
3263                  * This is the only place besides the function initialization
3264                  * where the bp->flags can change so it is done without any
3265                  * locks
3266                  */
3267                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
3268                         DP(BNX2X_MSG_MCP, "mf_cfg function disabled\n");
3269                         bp->flags |= MF_FUNC_DIS;
3270
3271                         bnx2x_e1h_disable(bp);
3272                 } else {
3273                         DP(BNX2X_MSG_MCP, "mf_cfg function enabled\n");
3274                         bp->flags &= ~MF_FUNC_DIS;
3275
3276                         bnx2x_e1h_enable(bp);
3277                 }
3278                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
3279         }
3280         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
3281                 bnx2x_config_mf_bw(bp);
3282                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
3283         }
3284
3285         /* Report results to MCP */
3286         if (dcc_event)
3287                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
3288         else
3289                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
3290 }
3291
3292 /* must be called under the spq lock */
3293 static struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
3294 {
3295         struct eth_spe *next_spe = bp->spq_prod_bd;
3296
3297         if (bp->spq_prod_bd == bp->spq_last_bd) {
3298                 bp->spq_prod_bd = bp->spq;
3299                 bp->spq_prod_idx = 0;
3300                 DP(BNX2X_MSG_SP, "end of spq\n");
3301         } else {
3302                 bp->spq_prod_bd++;
3303                 bp->spq_prod_idx++;
3304         }
3305         return next_spe;
3306 }
3307
3308 /* must be called under the spq lock */
3309 static void bnx2x_sp_prod_update(struct bnx2x *bp)
3310 {
3311         int func = BP_FUNC(bp);
3312
3313         /*
3314          * Make sure that BD data is updated before writing the producer:
3315          * BD data is written to the memory, the producer is read from the
3316          * memory, thus we need a full memory barrier to ensure the ordering.
3317          */
3318         mb();
3319
3320         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
3321                  bp->spq_prod_idx);
3322         mmiowb();
3323 }
3324
3325 /**
3326  * bnx2x_is_contextless_ramrod - check if the current command ends on EQ
3327  *
3328  * @cmd:        command to check
3329  * @cmd_type:   command type
3330  */
3331 static bool bnx2x_is_contextless_ramrod(int cmd, int cmd_type)
3332 {
3333         if ((cmd_type == NONE_CONNECTION_TYPE) ||
3334             (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
3335             (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
3336             (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
3337             (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
3338             (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
3339             (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE))
3340                 return true;
3341         else
3342                 return false;
3343
3344 }
3345
3346
3347 /**
3348  * bnx2x_sp_post - place a single command on an SP ring
3349  *
3350  * @bp:         driver handle
3351  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
3352  * @cid:        SW CID the command is related to
3353  * @data_hi:    command private data address (high 32 bits)
3354  * @data_lo:    command private data address (low 32 bits)
3355  * @cmd_type:   command type (e.g. NONE, ETH)
3356  *
3357  * SP data is handled as if it's always an address pair, thus data fields are
3358  * not swapped to little endian in upper functions. Instead this function swaps
3359  * data as if it's two u32 fields.
3360  */
3361 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
3362                   u32 data_hi, u32 data_lo, int cmd_type)
3363 {
3364         struct eth_spe *spe;
3365         u16 type;
3366         bool common = bnx2x_is_contextless_ramrod(command, cmd_type);
3367
3368 #ifdef BNX2X_STOP_ON_ERROR
3369         if (unlikely(bp->panic)) {
3370                 BNX2X_ERR("Can't post SP when there is panic\n");
3371                 return -EIO;
3372         }
3373 #endif
3374
3375         spin_lock_bh(&bp->spq_lock);
3376
3377         if (common) {
3378                 if (!atomic_read(&bp->eq_spq_left)) {
3379                         BNX2X_ERR("BUG! EQ ring full!\n");
3380                         spin_unlock_bh(&bp->spq_lock);
3381                         bnx2x_panic();
3382                         return -EBUSY;
3383                 }
3384         } else if (!atomic_read(&bp->cq_spq_left)) {
3385                         BNX2X_ERR("BUG! SPQ ring full!\n");
3386                         spin_unlock_bh(&bp->spq_lock);
3387                         bnx2x_panic();
3388                         return -EBUSY;
3389         }
3390
3391         spe = bnx2x_sp_get_next(bp);
3392
3393         /* CID needs port number to be encoded int it */
3394         spe->hdr.conn_and_cmd_data =
3395                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
3396                                     HW_CID(bp, cid));
3397
3398         type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
3399
3400         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
3401                  SPE_HDR_FUNCTION_ID);
3402
3403         spe->hdr.type = cpu_to_le16(type);
3404
3405         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
3406         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
3407
3408         /*
3409          * It's ok if the actual decrement is issued towards the memory
3410          * somewhere between the spin_lock and spin_unlock. Thus no
3411          * more explict memory barrier is needed.
3412          */
3413         if (common)
3414                 atomic_dec(&bp->eq_spq_left);
3415         else
3416                 atomic_dec(&bp->cq_spq_left);
3417
3418
3419         DP(BNX2X_MSG_SP,
3420            "SPQE[%x] (%x:%x)  (cmd, common?) (%d,%d)  hw_cid %x  data (%x:%x) type(0x%x) left (CQ, EQ) (%x,%x)\n",
3421            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
3422            (u32)(U64_LO(bp->spq_mapping) +
3423            (void *)bp->spq_prod_bd - (void *)bp->spq), command, common,
3424            HW_CID(bp, cid), data_hi, data_lo, type,
3425            atomic_read(&bp->cq_spq_left), atomic_read(&bp->eq_spq_left));
3426
3427         bnx2x_sp_prod_update(bp);
3428         spin_unlock_bh(&bp->spq_lock);
3429         return 0;
3430 }
3431
3432 /* acquire split MCP access lock register */
3433 static int bnx2x_acquire_alr(struct bnx2x *bp)
3434 {
3435         u32 j, val;
3436         int rc = 0;
3437
3438         might_sleep();
3439         for (j = 0; j < 1000; j++) {
3440                 val = (1UL << 31);
3441                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
3442                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
3443                 if (val & (1L << 31))
3444                         break;
3445
3446                 msleep(5);
3447         }
3448         if (!(val & (1L << 31))) {
3449                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
3450                 rc = -EBUSY;
3451         }
3452
3453         return rc;
3454 }
3455
3456 /* release split MCP access lock register */
3457 static void bnx2x_release_alr(struct bnx2x *bp)
3458 {
3459         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
3460 }
3461
3462 #define BNX2X_DEF_SB_ATT_IDX    0x0001
3463 #define BNX2X_DEF_SB_IDX        0x0002
3464
3465 static u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
3466 {
3467         struct host_sp_status_block *def_sb = bp->def_status_blk;
3468         u16 rc = 0;
3469
3470         barrier(); /* status block is written to by the chip */
3471         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
3472                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
3473                 rc |= BNX2X_DEF_SB_ATT_IDX;
3474         }
3475
3476         if (bp->def_idx != def_sb->sp_sb.running_index) {
3477                 bp->def_idx = def_sb->sp_sb.running_index;
3478                 rc |= BNX2X_DEF_SB_IDX;
3479         }
3480
3481         /* Do not reorder: indecies reading should complete before handling */
3482         barrier();
3483         return rc;
3484 }
3485
3486 /*
3487  * slow path service functions
3488  */
3489
3490 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
3491 {
3492         int port = BP_PORT(bp);
3493         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3494                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
3495         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
3496                                        NIG_REG_MASK_INTERRUPT_PORT0;
3497         u32 aeu_mask;
3498         u32 nig_mask = 0;
3499         u32 reg_addr;
3500
3501         if (bp->attn_state & asserted)
3502                 BNX2X_ERR("IGU ERROR\n");
3503
3504         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3505         aeu_mask = REG_RD(bp, aeu_addr);
3506
3507         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
3508            aeu_mask, asserted);
3509         aeu_mask &= ~(asserted & 0x3ff);
3510         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3511
3512         REG_WR(bp, aeu_addr, aeu_mask);
3513         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3514
3515         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3516         bp->attn_state |= asserted;
3517         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3518
3519         if (asserted & ATTN_HARD_WIRED_MASK) {
3520                 if (asserted & ATTN_NIG_FOR_FUNC) {
3521
3522                         bnx2x_acquire_phy_lock(bp);
3523
3524                         /* save nig interrupt mask */
3525                         nig_mask = REG_RD(bp, nig_int_mask_addr);
3526
3527                         /* If nig_mask is not set, no need to call the update
3528                          * function.
3529                          */
3530                         if (nig_mask) {
3531                                 REG_WR(bp, nig_int_mask_addr, 0);
3532
3533                                 bnx2x_link_attn(bp);
3534                         }
3535
3536                         /* handle unicore attn? */
3537                 }
3538                 if (asserted & ATTN_SW_TIMER_4_FUNC)
3539                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
3540
3541                 if (asserted & GPIO_2_FUNC)
3542                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
3543
3544                 if (asserted & GPIO_3_FUNC)
3545                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
3546
3547                 if (asserted & GPIO_4_FUNC)
3548                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
3549
3550                 if (port == 0) {
3551                         if (asserted & ATTN_GENERAL_ATTN_1) {
3552                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
3553                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
3554                         }
3555                         if (asserted & ATTN_GENERAL_ATTN_2) {
3556                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
3557                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
3558                         }
3559                         if (asserted & ATTN_GENERAL_ATTN_3) {
3560                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
3561                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
3562                         }
3563                 } else {
3564                         if (asserted & ATTN_GENERAL_ATTN_4) {
3565                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
3566                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
3567                         }
3568                         if (asserted & ATTN_GENERAL_ATTN_5) {
3569                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
3570                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
3571                         }
3572                         if (asserted & ATTN_GENERAL_ATTN_6) {
3573                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
3574                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
3575                         }
3576                 }
3577
3578         } /* if hardwired */
3579
3580         if (bp->common.int_block == INT_BLOCK_HC)
3581                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3582                             COMMAND_REG_ATTN_BITS_SET);
3583         else
3584                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
3585
3586         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
3587            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3588         REG_WR(bp, reg_addr, asserted);
3589
3590         /* now set back the mask */
3591         if (asserted & ATTN_NIG_FOR_FUNC) {
3592                 REG_WR(bp, nig_int_mask_addr, nig_mask);
3593                 bnx2x_release_phy_lock(bp);
3594         }
3595 }
3596
3597 static void bnx2x_fan_failure(struct bnx2x *bp)
3598 {
3599         int port = BP_PORT(bp);
3600         u32 ext_phy_config;
3601         /* mark the failure */
3602         ext_phy_config =
3603                 SHMEM_RD(bp,
3604                          dev_info.port_hw_config[port].external_phy_config);
3605
3606         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
3607         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
3608         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
3609                  ext_phy_config);
3610
3611         /* log the failure */
3612         netdev_err(bp->dev, "Fan Failure on Network Controller has caused the driver to shutdown the card to prevent permanent damage.\n"
3613                             "Please contact OEM Support for assistance\n");
3614
3615         /*
3616          * Scheudle device reset (unload)
3617          * This is due to some boards consuming sufficient power when driver is
3618          * up to overheat if fan fails.
3619          */
3620         smp_mb__before_clear_bit();
3621         set_bit(BNX2X_SP_RTNL_FAN_FAILURE, &bp->sp_rtnl_state);
3622         smp_mb__after_clear_bit();
3623         schedule_delayed_work(&bp->sp_rtnl_task, 0);
3624
3625 }
3626
3627 static void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
3628 {
3629         int port = BP_PORT(bp);
3630         int reg_offset;
3631         u32 val;
3632
3633         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
3634                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
3635
3636         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
3637
3638                 val = REG_RD(bp, reg_offset);
3639                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
3640                 REG_WR(bp, reg_offset, val);
3641
3642                 BNX2X_ERR("SPIO5 hw attention\n");
3643
3644                 /* Fan failure attention */
3645                 bnx2x_hw_reset_phy(&bp->link_params);
3646                 bnx2x_fan_failure(bp);
3647         }
3648
3649         if ((attn & bp->link_vars.aeu_int_mask) && bp->port.pmf) {
3650                 bnx2x_acquire_phy_lock(bp);
3651                 bnx2x_handle_module_detect_int(&bp->link_params);
3652                 bnx2x_release_phy_lock(bp);
3653         }
3654
3655         if (attn & HW_INTERRUT_ASSERT_SET_0) {
3656
3657                 val = REG_RD(bp, reg_offset);
3658                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3659                 REG_WR(bp, reg_offset, val);
3660
3661                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3662                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3663                 bnx2x_panic();
3664         }
3665 }
3666
3667 static void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3668 {
3669         u32 val;
3670
3671         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3672
3673                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3674                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3675                 /* DORQ discard attention */
3676                 if (val & 0x2)
3677                         BNX2X_ERR("FATAL error from DORQ\n");
3678         }
3679
3680         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3681
3682                 int port = BP_PORT(bp);
3683                 int reg_offset;
3684
3685                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3686                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3687
3688                 val = REG_RD(bp, reg_offset);
3689                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3690                 REG_WR(bp, reg_offset, val);
3691
3692                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3693                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3694                 bnx2x_panic();
3695         }
3696 }
3697
3698 static void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3699 {
3700         u32 val;
3701
3702         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3703
3704                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3705                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3706                 /* CFC error attention */
3707                 if (val & 0x2)
3708                         BNX2X_ERR("FATAL error from CFC\n");
3709         }
3710
3711         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3712                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3713                 BNX2X_ERR("PXP hw attention-0 0x%x\n", val);
3714                 /* RQ_USDMDP_FIFO_OVERFLOW */
3715                 if (val & 0x18000)
3716                         BNX2X_ERR("FATAL error from PXP\n");
3717
3718                 if (!CHIP_IS_E1x(bp)) {
3719                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3720                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3721                 }
3722         }
3723
3724         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3725
3726                 int port = BP_PORT(bp);
3727                 int reg_offset;
3728
3729                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3730                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3731
3732                 val = REG_RD(bp, reg_offset);
3733                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3734                 REG_WR(bp, reg_offset, val);
3735
3736                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3737                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3738                 bnx2x_panic();
3739         }
3740 }
3741
3742 static void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3743 {
3744         u32 val;
3745
3746         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3747
3748                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3749                         int func = BP_FUNC(bp);
3750
3751                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3752                         bnx2x_read_mf_cfg(bp);
3753                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3754                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3755                         val = SHMEM_RD(bp,
3756                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3757                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3758                                 bnx2x_dcc_event(bp,
3759                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3760
3761                         if (val & DRV_STATUS_SET_MF_BW)
3762                                 bnx2x_set_mf_bw(bp);
3763
3764                         if (val & DRV_STATUS_DRV_INFO_REQ)
3765                                 bnx2x_handle_drv_info_req(bp);
3766                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3767                                 bnx2x_pmf_update(bp);
3768
3769                         if (bp->port.pmf &&
3770                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3771                                 bp->dcbx_enabled > 0)
3772                                 /* start dcbx state machine */
3773                                 bnx2x_dcbx_set_params(bp,
3774                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3775                         if (val & DRV_STATUS_AFEX_EVENT_MASK)
3776                                 bnx2x_handle_afex_cmd(bp,
3777                                         val & DRV_STATUS_AFEX_EVENT_MASK);
3778                         if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
3779                                 bnx2x_handle_eee_event(bp);
3780                         if (bp->link_vars.periodic_flags &
3781                             PERIODIC_FLAGS_LINK_EVENT) {
3782                                 /*  sync with link */
3783                                 bnx2x_acquire_phy_lock(bp);
3784                                 bp->link_vars.periodic_flags &=
3785                                         ~PERIODIC_FLAGS_LINK_EVENT;
3786                                 bnx2x_release_phy_lock(bp);
3787                                 if (IS_MF(bp))
3788                                         bnx2x_link_sync_notify(bp);
3789                                 bnx2x_link_report(bp);
3790                         }
3791                         /* Always call it here: bnx2x_link_report() will
3792                          * prevent the link indication duplication.
3793                          */
3794                         bnx2x__link_status_update(bp);
3795                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3796
3797                         BNX2X_ERR("MC assert!\n");
3798                         bnx2x_mc_assert(bp);
3799                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3800                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3801                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3802                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3803                         bnx2x_panic();
3804
3805                 } else if (attn & BNX2X_MCP_ASSERT) {
3806
3807                         BNX2X_ERR("MCP assert!\n");
3808                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3809                         bnx2x_fw_dump(bp);
3810
3811                 } else
3812                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3813         }
3814
3815         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3816                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3817                 if (attn & BNX2X_GRC_TIMEOUT) {
3818                         val = CHIP_IS_E1(bp) ? 0 :
3819                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3820                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3821                 }
3822                 if (attn & BNX2X_GRC_RSV) {
3823                         val = CHIP_IS_E1(bp) ? 0 :
3824                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3825                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3826                 }
3827                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3828         }
3829 }
3830
3831 /*
3832  * Bits map:
3833  * 0-7   - Engine0 load counter.
3834  * 8-15  - Engine1 load counter.
3835  * 16    - Engine0 RESET_IN_PROGRESS bit.
3836  * 17    - Engine1 RESET_IN_PROGRESS bit.
3837  * 18    - Engine0 ONE_IS_LOADED. Set when there is at least one active function
3838  *         on the engine
3839  * 19    - Engine1 ONE_IS_LOADED.
3840  * 20    - Chip reset flow bit. When set none-leader must wait for both engines
3841  *         leader to complete (check for both RESET_IN_PROGRESS bits and not for
3842  *         just the one belonging to its engine).
3843  *
3844  */
3845 #define BNX2X_RECOVERY_GLOB_REG         MISC_REG_GENERIC_POR_1
3846
3847 #define BNX2X_PATH0_LOAD_CNT_MASK       0x000000ff
3848 #define BNX2X_PATH0_LOAD_CNT_SHIFT      0
3849 #define BNX2X_PATH1_LOAD_CNT_MASK       0x0000ff00
3850 #define BNX2X_PATH1_LOAD_CNT_SHIFT      8
3851 #define BNX2X_PATH0_RST_IN_PROG_BIT     0x00010000
3852 #define BNX2X_PATH1_RST_IN_PROG_BIT     0x00020000
3853 #define BNX2X_GLOBAL_RESET_BIT          0x00040000
3854
3855 /*
3856  * Set the GLOBAL_RESET bit.
3857  *
3858  * Should be run under rtnl lock
3859  */
3860 void bnx2x_set_reset_global(struct bnx2x *bp)
3861 {
3862         u32 val;
3863         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3864         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3865         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val | BNX2X_GLOBAL_RESET_BIT);
3866         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3867 }
3868
3869 /*
3870  * Clear the GLOBAL_RESET bit.
3871  *
3872  * Should be run under rtnl lock
3873  */
3874 static void bnx2x_clear_reset_global(struct bnx2x *bp)
3875 {
3876         u32 val;
3877         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3878         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3879         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~BNX2X_GLOBAL_RESET_BIT));
3880         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3881 }
3882
3883 /*
3884  * Checks the GLOBAL_RESET bit.
3885  *
3886  * should be run under rtnl lock
3887  */
3888 static bool bnx2x_reset_is_global(struct bnx2x *bp)
3889 {
3890         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3891
3892         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3893         return (val & BNX2X_GLOBAL_RESET_BIT) ? true : false;
3894 }
3895
3896 /*
3897  * Clear RESET_IN_PROGRESS bit for the current engine.
3898  *
3899  * Should be run under rtnl lock
3900  */
3901 static void bnx2x_set_reset_done(struct bnx2x *bp)
3902 {
3903         u32 val;
3904         u32 bit = BP_PATH(bp) ?
3905                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3906         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3907         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3908
3909         /* Clear the bit */
3910         val &= ~bit;
3911         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3912
3913         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3914 }
3915
3916 /*
3917  * Set RESET_IN_PROGRESS for the current engine.
3918  *
3919  * should be run under rtnl lock
3920  */
3921 void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3922 {
3923         u32 val;
3924         u32 bit = BP_PATH(bp) ?
3925                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3926         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3927         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3928
3929         /* Set the bit */
3930         val |= bit;
3931         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3932         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3933 }
3934
3935 /*
3936  * Checks the RESET_IN_PROGRESS bit for the given engine.
3937  * should be run under rtnl lock
3938  */
3939 bool bnx2x_reset_is_done(struct bnx2x *bp, int engine)
3940 {
3941         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3942         u32 bit = engine ?
3943                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3944
3945         /* return false if bit is set */
3946         return (val & bit) ? false : true;
3947 }
3948
3949 /*
3950  * set pf load for the current pf.
3951  *
3952  * should be run under rtnl lock
3953  */
3954 void bnx2x_set_pf_load(struct bnx2x *bp)
3955 {
3956         u32 val1, val;
3957         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3958                              BNX2X_PATH0_LOAD_CNT_MASK;
3959         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3960                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3961
3962         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3963         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3964
3965         DP(NETIF_MSG_IFUP, "Old GEN_REG_VAL=0x%08x\n", val);
3966
3967         /* get the current counter value */
3968         val1 = (val & mask) >> shift;
3969
3970         /* set bit of that PF */
3971         val1 |= (1 << bp->pf_num);
3972
3973         /* clear the old value */
3974         val &= ~mask;
3975
3976         /* set the new one */
3977         val |= ((val1 << shift) & mask);
3978
3979         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3980         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
3981 }
3982
3983 /**
3984  * bnx2x_clear_pf_load - clear pf load mark
3985  *
3986  * @bp:         driver handle
3987  *
3988  * Should be run under rtnl lock.
3989  * Decrements the load counter for the current engine. Returns
3990  * whether other functions are still loaded
3991  */
3992 bool bnx2x_clear_pf_load(struct bnx2x *bp)
3993 {
3994         u32 val1, val;
3995         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3996                              BNX2X_PATH0_LOAD_CNT_MASK;
3997         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3998                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3999
4000         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
4001         val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
4002         DP(NETIF_MSG_IFDOWN, "Old GEN_REG_VAL=0x%08x\n", val);
4003
4004         /* get the current counter value */
4005         val1 = (val & mask) >> shift;
4006
4007         /* clear bit of that PF */
4008         val1 &= ~(1 << bp->pf_num);
4009
4010         /* clear the old value */
4011         val &= ~mask;
4012
4013         /* set the new one */
4014         val |= ((val1 << shift) & mask);
4015
4016         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
4017         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_RECOVERY_REG);
4018         return val1 != 0;
4019 }
4020
4021 /*
4022  * Read the load status for the current engine.
4023  *
4024  * should be run under rtnl lock
4025  */
4026 static bool bnx2x_get_load_status(struct bnx2x *bp, int engine)
4027 {
4028         u32 mask = (engine ? BNX2X_PATH1_LOAD_CNT_MASK :
4029                              BNX2X_PATH0_LOAD_CNT_MASK);
4030         u32 shift = (engine ? BNX2X_PATH1_LOAD_CNT_SHIFT :
4031                              BNX2X_PATH0_LOAD_CNT_SHIFT);
4032         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
4033
4034         DP(NETIF_MSG_HW | NETIF_MSG_IFUP, "GLOB_REG=0x%08x\n", val);
4035
4036         val = (val & mask) >> shift;
4037
4038         DP(NETIF_MSG_HW | NETIF_MSG_IFUP, "load mask for engine %d = 0x%x\n",
4039            engine, val);
4040
4041         return val != 0;
4042 }
4043
4044 static void _print_next_block(int idx, const char *blk)
4045 {
4046         pr_cont("%s%s", idx ? ", " : "", blk);
4047 }
4048
4049 static int bnx2x_check_blocks_with_parity0(u32 sig, int par_num,
4050                                            bool print)
4051 {
4052         int i = 0;
4053         u32 cur_bit = 0;
4054         for (i = 0; sig; i++) {
4055                 cur_bit = ((u32)0x1 << i);
4056                 if (sig & cur_bit) {
4057                         switch (cur_bit) {
4058                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
4059                                 if (print)
4060                                         _print_next_block(par_num++, "BRB");
4061                                 break;
4062                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
4063                                 if (print)
4064                                         _print_next_block(par_num++, "PARSER");
4065                                 break;
4066                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
4067                                 if (print)
4068                                         _print_next_block(par_num++, "TSDM");
4069                                 break;
4070                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
4071                                 if (print)
4072                                         _print_next_block(par_num++,
4073                                                           "SEARCHER");
4074                                 break;
4075                         case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
4076                                 if (print)
4077                                         _print_next_block(par_num++, "TCM");
4078                                 break;
4079                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
4080                                 if (print)
4081                                         _print_next_block(par_num++, "TSEMI");
4082                                 break;
4083                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
4084                                 if (print)
4085                                         _print_next_block(par_num++, "XPB");
4086                                 break;
4087                         }
4088
4089                         /* Clear the bit */
4090                         sig &= ~cur_bit;
4091                 }
4092         }
4093
4094         return par_num;
4095 }
4096
4097 static int bnx2x_check_blocks_with_parity1(u32 sig, int par_num,
4098                                            bool *global, bool print)
4099 {
4100         int i = 0;
4101         u32 cur_bit = 0;
4102         for (i = 0; sig; i++) {
4103                 cur_bit = ((u32)0x1 << i);
4104                 if (sig & cur_bit) {
4105                         switch (cur_bit) {
4106                         case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
4107                                 if (print)
4108                                         _print_next_block(par_num++, "PBF");
4109                                 break;
4110                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
4111                                 if (print)
4112                                         _print_next_block(par_num++, "QM");
4113                                 break;
4114                         case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
4115                                 if (print)
4116                                         _print_next_block(par_num++, "TM");
4117                                 break;
4118                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
4119                                 if (print)
4120                                         _print_next_block(par_num++, "XSDM");
4121                                 break;
4122                         case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
4123                                 if (print)
4124                                         _print_next_block(par_num++, "XCM");
4125                                 break;
4126                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
4127                                 if (print)
4128                                         _print_next_block(par_num++, "XSEMI");
4129                                 break;
4130                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
4131                                 if (print)
4132                                         _print_next_block(par_num++,
4133                                                           "DOORBELLQ");
4134                                 break;
4135                         case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
4136                                 if (print)
4137                                         _print_next_block(par_num++, "NIG");
4138                                 break;
4139                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
4140                                 if (print)
4141                                         _print_next_block(par_num++,
4142                                                           "VAUX PCI CORE");
4143                                 *global = true;
4144                                 break;
4145                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
4146                                 if (print)
4147                                         _print_next_block(par_num++, "DEBUG");
4148                                 break;
4149                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
4150                                 if (print)
4151                                         _print_next_block(par_num++, "USDM");
4152                                 break;
4153                         case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
4154                                 if (print)
4155                                         _print_next_block(par_num++, "UCM");
4156                                 break;
4157                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
4158                                 if (print)
4159                                         _print_next_block(par_num++, "USEMI");
4160                                 break;
4161                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
4162                                 if (print)
4163                                         _print_next_block(par_num++, "UPB");
4164                                 break;
4165                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
4166                                 if (print)
4167                                         _print_next_block(par_num++, "CSDM");
4168                                 break;
4169                         case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
4170                                 if (print)
4171                                         _print_next_block(par_num++, "CCM");
4172                                 break;
4173                         }
4174
4175                         /* Clear the bit */
4176                         sig &= ~cur_bit;
4177                 }
4178         }
4179
4180         return par_num;
4181 }
4182
4183 static int bnx2x_check_blocks_with_parity2(u32 sig, int par_num,
4184                                            bool print)
4185 {
4186         int i = 0;
4187         u32 cur_bit = 0;
4188         for (i = 0; sig; i++) {
4189                 cur_bit = ((u32)0x1 << i);
4190                 if (sig & cur_bit) {
4191                         switch (cur_bit) {
4192                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
4193                                 if (print)
4194                                         _print_next_block(par_num++, "CSEMI");
4195                                 break;
4196                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
4197                                 if (print)
4198                                         _print_next_block(par_num++, "PXP");
4199                                 break;
4200                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
4201                                 if (print)
4202                                         _print_next_block(par_num++,
4203                                         "PXPPCICLOCKCLIENT");
4204                                 break;
4205                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
4206                                 if (print)
4207                                         _print_next_block(par_num++, "CFC");
4208                                 break;
4209                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
4210                                 if (print)
4211                                         _print_next_block(par_num++, "CDU");
4212                                 break;
4213                         case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
4214                                 if (print)
4215                                         _print_next_block(par_num++, "DMAE");
4216                                 break;
4217                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
4218                                 if (print)
4219                                         _print_next_block(par_num++, "IGU");
4220                                 break;
4221                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
4222                                 if (print)
4223                                         _print_next_block(par_num++, "MISC");
4224                                 break;
4225                         }
4226
4227                         /* Clear the bit */
4228                         sig &= ~cur_bit;
4229                 }
4230         }
4231
4232         return par_num;
4233 }
4234
4235 static int bnx2x_check_blocks_with_parity3(u32 sig, int par_num,
4236                                            bool *global, bool print)
4237 {
4238         int i = 0;
4239         u32 cur_bit = 0;
4240         for (i = 0; sig; i++) {
4241                 cur_bit = ((u32)0x1 << i);
4242                 if (sig & cur_bit) {
4243                         switch (cur_bit) {
4244                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
4245                                 if (print)
4246                                         _print_next_block(par_num++, "MCP ROM");
4247                                 *global = true;
4248                                 break;
4249                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
4250                                 if (print)
4251                                         _print_next_block(par_num++,
4252                                                           "MCP UMP RX");
4253                                 *global = true;
4254                                 break;
4255                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
4256                                 if (print)
4257                                         _print_next_block(par_num++,
4258                                                           "MCP UMP TX");
4259                                 *global = true;
4260                                 break;
4261                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
4262                                 if (print)
4263                                         _print_next_block(par_num++,
4264                                                           "MCP SCPAD");
4265                                 *global = true;
4266                                 break;
4267                         }
4268
4269                         /* Clear the bit */
4270                         sig &= ~cur_bit;
4271                 }
4272         }
4273
4274         return par_num;
4275 }
4276
4277 static int bnx2x_check_blocks_with_parity4(u32 sig, int par_num,
4278                                            bool print)
4279 {
4280         int i = 0;
4281         u32 cur_bit = 0;
4282         for (i = 0; sig; i++) {
4283                 cur_bit = ((u32)0x1 << i);
4284                 if (sig & cur_bit) {
4285                         switch (cur_bit) {
4286                         case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
4287                                 if (print)
4288                                         _print_next_block(par_num++, "PGLUE_B");
4289                                 break;
4290                         case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
4291                                 if (print)
4292                                         _print_next_block(par_num++, "ATC");
4293                                 break;
4294                         }
4295
4296                         /* Clear the bit */
4297                         sig &= ~cur_bit;
4298                 }
4299         }
4300
4301         return par_num;
4302 }
4303
4304 static bool bnx2x_parity_attn(struct bnx2x *bp, bool *global, bool print,
4305                               u32 *sig)
4306 {
4307         if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
4308             (sig[1] & HW_PRTY_ASSERT_SET_1) ||
4309             (sig[2] & HW_PRTY_ASSERT_SET_2) ||
4310             (sig[3] & HW_PRTY_ASSERT_SET_3) ||
4311             (sig[4] & HW_PRTY_ASSERT_SET_4)) {
4312                 int par_num = 0;
4313                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention:\n"
4314                                  "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
4315                           sig[0] & HW_PRTY_ASSERT_SET_0,
4316                           sig[1] & HW_PRTY_ASSERT_SET_1,
4317                           sig[2] & HW_PRTY_ASSERT_SET_2,
4318                           sig[3] & HW_PRTY_ASSERT_SET_3,
4319                           sig[4] & HW_PRTY_ASSERT_SET_4);
4320                 if (print)
4321                         netdev_err(bp->dev,
4322                                    "Parity errors detected in blocks: ");
4323                 par_num = bnx2x_check_blocks_with_parity0(
4324                         sig[0] & HW_PRTY_ASSERT_SET_0, par_num, print);
4325                 par_num = bnx2x_check_blocks_with_parity1(
4326                         sig[1] & HW_PRTY_ASSERT_SET_1, par_num, global, print);
4327                 par_num = bnx2x_check_blocks_with_parity2(
4328                         sig[2] & HW_PRTY_ASSERT_SET_2, par_num, print);
4329                 par_num = bnx2x_check_blocks_with_parity3(
4330                         sig[3] & HW_PRTY_ASSERT_SET_3, par_num, global, print);
4331                 par_num = bnx2x_check_blocks_with_parity4(
4332                         sig[4] & HW_PRTY_ASSERT_SET_4, par_num, print);
4333
4334                 if (print)
4335                         pr_cont("\n");
4336
4337                 return true;
4338         } else
4339                 return false;
4340 }
4341
4342 /**
4343  * bnx2x_chk_parity_attn - checks for parity attentions.
4344  *
4345  * @bp:         driver handle
4346  * @global:     true if there was a global attention
4347  * @print:      show parity attention in syslog
4348  */
4349 bool bnx2x_chk_parity_attn(struct bnx2x *bp, bool *global, bool print)
4350 {
4351         struct attn_route attn = { {0} };
4352         int port = BP_PORT(bp);
4353
4354         attn.sig[0] = REG_RD(bp,
4355                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
4356                              port*4);
4357         attn.sig[1] = REG_RD(bp,
4358                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
4359                              port*4);
4360         attn.sig[2] = REG_RD(bp,
4361                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
4362                              port*4);
4363         attn.sig[3] = REG_RD(bp,
4364                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
4365                              port*4);
4366
4367         if (!CHIP_IS_E1x(bp))
4368                 attn.sig[4] = REG_RD(bp,
4369                         MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 +
4370                                      port*4);
4371
4372         return bnx2x_parity_attn(bp, global, print, attn.sig);
4373 }
4374
4375
4376 static void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
4377 {
4378         u32 val;
4379         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
4380
4381                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
4382                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
4383                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
4384                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
4385                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
4386                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
4387                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
4388                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
4389                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
4390                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
4391                 if (val &
4392                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
4393                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
4394                 if (val &
4395                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
4396                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
4397                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
4398                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
4399                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
4400                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
4401                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
4402                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
4403         }
4404         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
4405                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
4406                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
4407                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
4408                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
4409                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
4410                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
4411                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
4412                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
4413                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
4414                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
4415                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
4416                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
4417                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
4418                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
4419         }
4420
4421         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4422                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
4423                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
4424                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4425                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
4426         }
4427
4428 }
4429
4430 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
4431 {
4432         struct attn_route attn, *group_mask;
4433         int port = BP_PORT(bp);
4434         int index;
4435         u32 reg_addr;
4436         u32 val;
4437         u32 aeu_mask;
4438         bool global = false;
4439
4440         /* need to take HW lock because MCP or other port might also
4441            try to handle this event */
4442         bnx2x_acquire_alr(bp);
4443
4444         if (bnx2x_chk_parity_attn(bp, &global, true)) {
4445 #ifndef BNX2X_STOP_ON_ERROR
4446                 bp->recovery_state = BNX2X_RECOVERY_INIT;
4447                 schedule_delayed_work(&bp->sp_rtnl_task, 0);
4448                 /* Disable HW interrupts */
4449                 bnx2x_int_disable(bp);
4450                 /* In case of parity errors don't handle attentions so that
4451                  * other function would "see" parity errors.
4452                  */
4453 #else
4454                 bnx2x_panic();
4455 #endif
4456                 bnx2x_release_alr(bp);
4457                 return;
4458         }
4459
4460         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
4461         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
4462         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
4463         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
4464         if (!CHIP_IS_E1x(bp))
4465                 attn.sig[4] =
4466                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
4467         else
4468                 attn.sig[4] = 0;
4469
4470         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
4471            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
4472
4473         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4474                 if (deasserted & (1 << index)) {
4475                         group_mask = &bp->attn_group[index];
4476
4477                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x %08x %08x %08x\n",
4478                            index,
4479                            group_mask->sig[0], group_mask->sig[1],
4480                            group_mask->sig[2], group_mask->sig[3],
4481                            group_mask->sig[4]);
4482
4483                         bnx2x_attn_int_deasserted4(bp,
4484                                         attn.sig[4] & group_mask->sig[4]);
4485                         bnx2x_attn_int_deasserted3(bp,
4486                                         attn.sig[3] & group_mask->sig[3]);
4487                         bnx2x_attn_int_deasserted1(bp,
4488                                         attn.sig[1] & group_mask->sig[1]);
4489                         bnx2x_attn_int_deasserted2(bp,
4490                                         attn.sig[2] & group_mask->sig[2]);
4491                         bnx2x_attn_int_deasserted0(bp,
4492                                         attn.sig[0] & group_mask->sig[0]);
4493                 }
4494         }
4495
4496         bnx2x_release_alr(bp);
4497
4498         if (bp->common.int_block == INT_BLOCK_HC)
4499                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
4500                             COMMAND_REG_ATTN_BITS_CLR);
4501         else
4502                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
4503
4504         val = ~deasserted;
4505         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
4506            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
4507         REG_WR(bp, reg_addr, val);
4508
4509         if (~bp->attn_state & deasserted)
4510                 BNX2X_ERR("IGU ERROR\n");
4511
4512         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4513                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
4514
4515         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4516         aeu_mask = REG_RD(bp, reg_addr);
4517
4518         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
4519            aeu_mask, deasserted);
4520         aeu_mask |= (deasserted & 0x3ff);
4521         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
4522
4523         REG_WR(bp, reg_addr, aeu_mask);
4524         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4525
4526         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
4527         bp->attn_state &= ~deasserted;
4528         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
4529 }
4530
4531 static void bnx2x_attn_int(struct bnx2x *bp)
4532 {
4533         /* read local copy of bits */
4534         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
4535                                                                 attn_bits);
4536         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
4537                                                                 attn_bits_ack);
4538         u32 attn_state = bp->attn_state;
4539
4540         /* look for changed bits */
4541         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
4542         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
4543
4544         DP(NETIF_MSG_HW,
4545            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
4546            attn_bits, attn_ack, asserted, deasserted);
4547
4548         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
4549                 BNX2X_ERR("BAD attention state\n");
4550
4551         /* handle bits that were raised */
4552         if (asserted)
4553                 bnx2x_attn_int_asserted(bp, asserted);
4554
4555         if (deasserted)
4556                 bnx2x_attn_int_deasserted(bp, deasserted);
4557 }
4558
4559 void bnx2x_igu_ack_sb(struct bnx2x *bp, u8 igu_sb_id, u8 segment,
4560                       u16 index, u8 op, u8 update)
4561 {
4562         u32 igu_addr = BAR_IGU_INTMEM + (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
4563
4564         bnx2x_igu_ack_sb_gen(bp, igu_sb_id, segment, index, op, update,
4565                              igu_addr);
4566 }
4567
4568 static void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
4569 {
4570         /* No memory barriers */
4571         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
4572         mmiowb(); /* keep prod updates ordered */
4573 }
4574
4575 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
4576                                       union event_ring_elem *elem)
4577 {
4578         u8 err = elem->message.error;
4579
4580         if (!bp->cnic_eth_dev.starting_cid  ||
4581             (cid < bp->cnic_eth_dev.starting_cid &&
4582             cid != bp->cnic_eth_dev.iscsi_l2_cid))
4583                 return 1;
4584
4585         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
4586
4587         if (unlikely(err)) {
4588
4589                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
4590                           cid);
4591                 bnx2x_panic_dump(bp);
4592         }
4593         bnx2x_cnic_cfc_comp(bp, cid, err);
4594         return 0;
4595 }
4596
4597 static void bnx2x_handle_mcast_eqe(struct bnx2x *bp)
4598 {
4599         struct bnx2x_mcast_ramrod_params rparam;
4600         int rc;
4601
4602         memset(&rparam, 0, sizeof(rparam));
4603
4604         rparam.mcast_obj = &bp->mcast_obj;
4605
4606         netif_addr_lock_bh(bp->dev);
4607
4608         /* Clear pending state for the last command */
4609         bp->mcast_obj.raw.clear_pending(&bp->mcast_obj.raw);
4610
4611         /* If there are pending mcast commands - send them */
4612         if (bp->mcast_obj.check_pending(&bp->mcast_obj)) {
4613                 rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_CONT);
4614                 if (rc < 0)
4615                         BNX2X_ERR("Failed to send pending mcast commands: %d\n",
4616                                   rc);
4617         }
4618
4619         netif_addr_unlock_bh(bp->dev);
4620 }
4621
4622 static void bnx2x_handle_classification_eqe(struct bnx2x *bp,
4623                                             union event_ring_elem *elem)
4624 {
4625         unsigned long ramrod_flags = 0;
4626         int rc = 0;
4627         u32 cid = elem->message.data.eth_event.echo & BNX2X_SWCID_MASK;
4628         struct bnx2x_vlan_mac_obj *vlan_mac_obj;
4629
4630         /* Always push next commands out, don't wait here */
4631         __set_bit(RAMROD_CONT, &ramrod_flags);
4632
4633         switch (elem->message.data.eth_event.echo >> BNX2X_SWCID_SHIFT) {
4634         case BNX2X_FILTER_MAC_PENDING:
4635                 DP(BNX2X_MSG_SP, "Got SETUP_MAC completions\n");
4636                 if (CNIC_LOADED(bp) && (cid == BNX2X_ISCSI_ETH_CID(bp)))
4637                         vlan_mac_obj = &bp->iscsi_l2_mac_obj;
4638                 else
4639                         vlan_mac_obj = &bp->sp_objs[cid].mac_obj;
4640
4641                 break;
4642         case BNX2X_FILTER_MCAST_PENDING:
4643                 DP(BNX2X_MSG_SP, "Got SETUP_MCAST completions\n");
4644                 /* This is only relevant for 57710 where multicast MACs are
4645                  * configured as unicast MACs using the same ramrod.
4646                  */
4647                 bnx2x_handle_mcast_eqe(bp);
4648                 return;
4649         default:
4650                 BNX2X_ERR("Unsupported classification command: %d\n",
4651                           elem->message.data.eth_event.echo);
4652                 return;
4653         }
4654
4655         rc = vlan_mac_obj->complete(bp, vlan_mac_obj, elem, &ramrod_flags);
4656
4657         if (rc < 0)
4658                 BNX2X_ERR("Failed to schedule new commands: %d\n", rc);
4659         else if (rc > 0)
4660                 DP(BNX2X_MSG_SP, "Scheduled next pending commands...\n");
4661
4662 }
4663
4664 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start);
4665
4666 static void bnx2x_handle_rx_mode_eqe(struct bnx2x *bp)
4667 {
4668         netif_addr_lock_bh(bp->dev);
4669
4670         clear_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4671
4672         /* Send rx_mode command again if was requested */
4673         if (test_and_clear_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state))
4674                 bnx2x_set_storm_rx_mode(bp);
4675         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED,
4676                                     &bp->sp_state))
4677                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
4678         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED,
4679                                     &bp->sp_state))
4680                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
4681
4682         netif_addr_unlock_bh(bp->dev);
4683 }
4684
4685 static void bnx2x_after_afex_vif_lists(struct bnx2x *bp,
4686                                               union event_ring_elem *elem)
4687 {
4688         if (elem->message.data.vif_list_event.echo == VIF_LIST_RULE_GET) {
4689                 DP(BNX2X_MSG_SP,
4690                    "afex: ramrod completed VIF LIST_GET, addrs 0x%x\n",
4691                    elem->message.data.vif_list_event.func_bit_map);
4692                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_LISTGET_ACK,
4693                         elem->message.data.vif_list_event.func_bit_map);
4694         } else if (elem->message.data.vif_list_event.echo ==
4695                    VIF_LIST_RULE_SET) {
4696                 DP(BNX2X_MSG_SP, "afex: ramrod completed VIF LIST_SET\n");
4697                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_LISTSET_ACK, 0);
4698         }
4699 }
4700
4701 /* called with rtnl_lock */
4702 static void bnx2x_after_function_update(struct bnx2x *bp)
4703 {
4704         int q, rc;
4705         struct bnx2x_fastpath *fp;
4706         struct bnx2x_queue_state_params queue_params = {NULL};
4707         struct bnx2x_queue_update_params *q_update_params =
4708                 &queue_params.params.update;
4709
4710         /* Send Q update command with afex vlan removal values  for all Qs */
4711         queue_params.cmd = BNX2X_Q_CMD_UPDATE;
4712
4713         /* set silent vlan removal values according to vlan mode */
4714         __set_bit(BNX2X_Q_UPDATE_SILENT_VLAN_REM_CHNG,
4715                   &q_update_params->update_flags);
4716         __set_bit(BNX2X_Q_UPDATE_SILENT_VLAN_REM,
4717                   &q_update_params->update_flags);
4718         __set_bit(RAMROD_COMP_WAIT, &queue_params.ramrod_flags);
4719
4720         /* in access mode mark mask and value are 0 to strip all vlans */
4721         if (bp->afex_vlan_mode == FUNC_MF_CFG_AFEX_VLAN_ACCESS_MODE) {
4722                 q_update_params->silent_removal_value = 0;
4723                 q_update_params->silent_removal_mask = 0;
4724         } else {
4725                 q_update_params->silent_removal_value =
4726                         (bp->afex_def_vlan_tag & VLAN_VID_MASK);
4727                 q_update_params->silent_removal_mask = VLAN_VID_MASK;
4728         }
4729
4730         for_each_eth_queue(bp, q) {
4731                 /* Set the appropriate Queue object */
4732                 fp = &bp->fp[q];
4733                 queue_params.q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
4734
4735                 /* send the ramrod */
4736                 rc = bnx2x_queue_state_change(bp, &queue_params);
4737                 if (rc < 0)
4738                         BNX2X_ERR("Failed to config silent vlan rem for Q %d\n",
4739                                   q);
4740         }
4741
4742         if (!NO_FCOE(bp)) {
4743                 fp = &bp->fp[FCOE_IDX(bp)];
4744                 queue_params.q_obj = &bnx2x_sp_obj(bp, fp).q_obj;
4745
4746                 /* clear pending completion bit */
4747                 __clear_bit(RAMROD_COMP_WAIT, &queue_params.ramrod_flags);
4748
4749                 /* mark latest Q bit */
4750                 smp_mb__before_clear_bit();
4751                 set_bit(BNX2X_AFEX_FCOE_Q_UPDATE_PENDING, &bp->sp_state);
4752                 smp_mb__after_clear_bit();
4753
4754                 /* send Q update ramrod for FCoE Q */
4755                 rc = bnx2x_queue_state_change(bp, &queue_params);
4756                 if (rc < 0)
4757                         BNX2X_ERR("Failed to config silent vlan rem for Q %d\n",
4758                                   q);
4759         } else {
4760                 /* If no FCoE ring - ACK MCP now */
4761                 bnx2x_link_report(bp);
4762                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
4763         }
4764 }
4765
4766 static struct bnx2x_queue_sp_obj *bnx2x_cid_to_q_obj(
4767         struct bnx2x *bp, u32 cid)
4768 {
4769         DP(BNX2X_MSG_SP, "retrieving fp from cid %d\n", cid);
4770
4771         if (CNIC_LOADED(bp) && (cid == BNX2X_FCOE_ETH_CID(bp)))
4772                 return &bnx2x_fcoe_sp_obj(bp, q_obj);
4773         else
4774                 return &bp->sp_objs[CID_TO_FP(cid, bp)].q_obj;
4775 }
4776
4777 static void bnx2x_eq_int(struct bnx2x *bp)
4778 {
4779         u16 hw_cons, sw_cons, sw_prod;
4780         union event_ring_elem *elem;
4781         u8 echo;
4782         u32 cid;
4783         u8 opcode;
4784         int spqe_cnt = 0;
4785         struct bnx2x_queue_sp_obj *q_obj;
4786         struct bnx2x_func_sp_obj *f_obj = &bp->func_obj;
4787         struct bnx2x_raw_obj *rss_raw = &bp->rss_conf_obj.raw;
4788
4789         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
4790
4791         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
4792          * when we get the the next-page we nned to adjust so the loop
4793          * condition below will be met. The next element is the size of a
4794          * regular element and hence incrementing by 1
4795          */
4796         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
4797                 hw_cons++;
4798
4799         /* This function may never run in parallel with itself for a
4800          * specific bp, thus there is no need in "paired" read memory
4801          * barrier here.
4802          */
4803         sw_cons = bp->eq_cons;
4804         sw_prod = bp->eq_prod;
4805
4806         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->eq_spq_left %x\n",
4807                         hw_cons, sw_cons, atomic_read(&bp->eq_spq_left));
4808
4809         for (; sw_cons != hw_cons;
4810               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
4811
4812
4813                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
4814
4815                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
4816                 opcode = elem->message.opcode;
4817
4818
4819                 /* handle eq element */
4820                 switch (opcode) {
4821                 case EVENT_RING_OPCODE_STAT_QUERY:
4822                         DP(BNX2X_MSG_SP | BNX2X_MSG_STATS,
4823                            "got statistics comp event %d\n",
4824                            bp->stats_comp++);
4825                         /* nothing to do with stats comp */
4826                         goto next_spqe;
4827
4828                 case EVENT_RING_OPCODE_CFC_DEL:
4829                         /* handle according to cid range */
4830                         /*
4831                          * we may want to verify here that the bp state is
4832                          * HALTING
4833                          */
4834                         DP(BNX2X_MSG_SP,
4835                            "got delete ramrod for MULTI[%d]\n", cid);
4836
4837                         if (CNIC_LOADED(bp) &&
4838                             !bnx2x_cnic_handle_cfc_del(bp, cid, elem))
4839                                 goto next_spqe;
4840
4841                         q_obj = bnx2x_cid_to_q_obj(bp, cid);
4842
4843                         if (q_obj->complete_cmd(bp, q_obj, BNX2X_Q_CMD_CFC_DEL))
4844                                 break;
4845
4846
4847
4848                         goto next_spqe;
4849
4850                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
4851                         DP(BNX2X_MSG_SP | BNX2X_MSG_DCB, "got STOP TRAFFIC\n");
4852                         if (f_obj->complete_cmd(bp, f_obj,
4853                                                 BNX2X_F_CMD_TX_STOP))
4854                                 break;
4855                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
4856                         goto next_spqe;
4857
4858                 case EVENT_RING_OPCODE_START_TRAFFIC:
4859                         DP(BNX2X_MSG_SP | BNX2X_MSG_DCB, "got START TRAFFIC\n");
4860                         if (f_obj->complete_cmd(bp, f_obj,
4861                                                 BNX2X_F_CMD_TX_START))
4862                                 break;
4863                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
4864                         goto next_spqe;
4865
4866                 case EVENT_RING_OPCODE_FUNCTION_UPDATE:
4867                         echo = elem->message.data.function_update_event.echo;
4868                         if (echo == SWITCH_UPDATE) {
4869                                 DP(BNX2X_MSG_SP | NETIF_MSG_IFUP,
4870                                    "got FUNC_SWITCH_UPDATE ramrod\n");
4871                                 if (f_obj->complete_cmd(
4872                                         bp, f_obj, BNX2X_F_CMD_SWITCH_UPDATE))
4873                                         break;
4874
4875                         } else {
4876                                 DP(BNX2X_MSG_SP | BNX2X_MSG_MCP,
4877                                    "AFEX: ramrod completed FUNCTION_UPDATE\n");
4878                                 f_obj->complete_cmd(bp, f_obj,
4879                                                     BNX2X_F_CMD_AFEX_UPDATE);
4880
4881                                 /* We will perform the Queues update from
4882                                  * sp_rtnl task as all Queue SP operations
4883                                  * should run under rtnl_lock.
4884                                  */
4885                                 smp_mb__before_clear_bit();
4886                                 set_bit(BNX2X_SP_RTNL_AFEX_F_UPDATE,
4887                                         &bp->sp_rtnl_state);
4888                                 smp_mb__after_clear_bit();
4889
4890                                 schedule_delayed_work(&bp->sp_rtnl_task, 0);
4891                         }
4892
4893                         goto next_spqe;
4894
4895                 case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
4896                         f_obj->complete_cmd(bp, f_obj,
4897                                             BNX2X_F_CMD_AFEX_VIFLISTS);
4898                         bnx2x_after_afex_vif_lists(bp, elem);
4899                         goto next_spqe;
4900                 case EVENT_RING_OPCODE_FUNCTION_START:
4901                         DP(BNX2X_MSG_SP | NETIF_MSG_IFUP,
4902                            "got FUNC_START ramrod\n");
4903                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_START))
4904                                 break;
4905
4906                         goto next_spqe;
4907
4908                 case EVENT_RING_OPCODE_FUNCTION_STOP:
4909                         DP(BNX2X_MSG_SP | NETIF_MSG_IFUP,
4910                            "got FUNC_STOP ramrod\n");
4911                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_STOP))
4912                                 break;
4913
4914                         goto next_spqe;
4915                 }
4916
4917                 switch (opcode | bp->state) {
4918                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4919                       BNX2X_STATE_OPEN):
4920                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4921                       BNX2X_STATE_OPENING_WAIT4_PORT):
4922                         cid = elem->message.data.eth_event.echo &
4923                                 BNX2X_SWCID_MASK;
4924                         DP(BNX2X_MSG_SP, "got RSS_UPDATE ramrod. CID %d\n",
4925                            cid);
4926                         rss_raw->clear_pending(rss_raw);
4927                         break;
4928
4929                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
4930                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
4931                 case (EVENT_RING_OPCODE_SET_MAC |
4932                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4933                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4934                       BNX2X_STATE_OPEN):
4935                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4936                       BNX2X_STATE_DIAG):
4937                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4938                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4939                         DP(BNX2X_MSG_SP, "got (un)set mac ramrod\n");
4940                         bnx2x_handle_classification_eqe(bp, elem);
4941                         break;
4942
4943                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4944                       BNX2X_STATE_OPEN):
4945                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4946                       BNX2X_STATE_DIAG):
4947                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4948                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4949                         DP(BNX2X_MSG_SP, "got mcast ramrod\n");
4950                         bnx2x_handle_mcast_eqe(bp);
4951                         break;
4952
4953                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4954                       BNX2X_STATE_OPEN):
4955                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4956                       BNX2X_STATE_DIAG):
4957                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4958                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4959                         DP(BNX2X_MSG_SP, "got rx_mode ramrod\n");
4960                         bnx2x_handle_rx_mode_eqe(bp);
4961                         break;
4962                 default:
4963                         /* unknown event log error and continue */
4964                         BNX2X_ERR("Unknown EQ event %d, bp->state 0x%x\n",
4965                                   elem->message.opcode, bp->state);
4966                 }
4967 next_spqe:
4968                 spqe_cnt++;
4969         } /* for */
4970
4971         smp_mb__before_atomic_inc();
4972         atomic_add(spqe_cnt, &bp->eq_spq_left);
4973
4974         bp->eq_cons = sw_cons;
4975         bp->eq_prod = sw_prod;
4976         /* Make sure that above mem writes were issued towards the memory */
4977         smp_wmb();
4978
4979         /* update producer */
4980         bnx2x_update_eq_prod(bp, bp->eq_prod);
4981 }
4982
4983 static void bnx2x_sp_task(struct work_struct *work)
4984 {
4985         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
4986         u16 status;
4987
4988         status = bnx2x_update_dsb_idx(bp);
4989 /*      if (status == 0)                                     */
4990 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
4991
4992         DP(BNX2X_MSG_SP, "got a slowpath interrupt (status 0x%x)\n", status);
4993
4994         /* HW attentions */
4995         if (status & BNX2X_DEF_SB_ATT_IDX) {
4996                 bnx2x_attn_int(bp);
4997                 status &= ~BNX2X_DEF_SB_ATT_IDX;
4998         }
4999
5000         /* SP events: STAT_QUERY and others */
5001         if (status & BNX2X_DEF_SB_IDX) {
5002                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
5003
5004                 if (FCOE_INIT(bp) &&
5005                     (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp))) {
5006                         /*
5007                          * Prevent local bottom-halves from running as
5008                          * we are going to change the local NAPI list.
5009                          */
5010                         local_bh_disable();
5011                         napi_schedule(&bnx2x_fcoe(bp, napi));
5012                         local_bh_enable();
5013                 }
5014
5015                 /* Handle EQ completions */
5016                 bnx2x_eq_int(bp);
5017
5018                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
5019                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
5020
5021                 status &= ~BNX2X_DEF_SB_IDX;
5022         }
5023
5024         if (unlikely(status))
5025                 DP(BNX2X_MSG_SP, "got an unknown interrupt! (status 0x%x)\n",
5026                    status);
5027
5028         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
5029              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
5030
5031         /* afex - poll to check if VIFSET_ACK should be sent to MFW */
5032         if (test_and_clear_bit(BNX2X_AFEX_PENDING_VIFSET_MCP_ACK,
5033                                &bp->sp_state)) {
5034                 bnx2x_link_report(bp);
5035                 bnx2x_fw_command(bp, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
5036         }
5037 }
5038
5039 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
5040 {
5041         struct net_device *dev = dev_instance;
5042         struct bnx2x *bp = netdev_priv(dev);
5043
5044         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
5045                      IGU_INT_DISABLE, 0);
5046
5047 #ifdef BNX2X_STOP_ON_ERROR
5048         if (unlikely(bp->panic))
5049                 return IRQ_HANDLED;
5050 #endif
5051
5052         if (CNIC_LOADED(bp)) {
5053                 struct cnic_ops *c_ops;
5054
5055                 rcu_read_lock();
5056                 c_ops = rcu_dereference(bp->cnic_ops);
5057                 if (c_ops)
5058                         c_ops->cnic_handler(bp->cnic_data, NULL);
5059                 rcu_read_unlock();
5060         }
5061
5062         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
5063
5064         return IRQ_HANDLED;
5065 }
5066
5067 /* end of slow path */
5068
5069
5070 void bnx2x_drv_pulse(struct bnx2x *bp)
5071 {
5072         SHMEM_WR(bp, func_mb[BP_FW_MB_IDX(bp)].drv_pulse_mb,
5073                  bp->fw_drv_pulse_wr_seq);
5074 }
5075
5076
5077 static void bnx2x_timer(unsigned long data)
5078 {
5079         struct bnx2x *bp = (struct bnx2x *) data;
5080
5081         if (!netif_running(bp->dev))
5082                 return;
5083
5084         if (!BP_NOMCP(bp)) {
5085                 int mb_idx = BP_FW_MB_IDX(bp);
5086                 u32 drv_pulse;
5087                 u32 mcp_pulse;
5088
5089                 ++bp->fw_drv_pulse_wr_seq;
5090                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
5091                 /* TBD - add SYSTEM_TIME */
5092                 drv_pulse = bp->fw_drv_pulse_wr_seq;
5093                 bnx2x_drv_pulse(bp);
5094
5095                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
5096                              MCP_PULSE_SEQ_MASK);
5097                 /* The delta between driver pulse and mcp response
5098                  * should be 1 (before mcp response) or 0 (after mcp response)
5099                  */
5100                 if ((drv_pulse != mcp_pulse) &&
5101                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
5102                         /* someone lost a heartbeat... */
5103                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
5104                                   drv_pulse, mcp_pulse);
5105                 }
5106         }
5107
5108         if (bp->state == BNX2X_STATE_OPEN)
5109                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
5110
5111         mod_timer(&bp->timer, jiffies + bp->current_interval);
5112 }
5113
5114 /* end of Statistics */
5115
5116 /* nic init */
5117
5118 /*
5119  * nic init service functions
5120  */
5121
5122 static void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
5123 {
5124         u32 i;
5125         if (!(len%4) && !(addr%4))
5126                 for (i = 0; i < len; i += 4)
5127                         REG_WR(bp, addr + i, fill);
5128         else
5129                 for (i = 0; i < len; i++)
5130                         REG_WR8(bp, addr + i, fill);
5131
5132 }
5133
5134 /* helper: writes FP SP data to FW - data_size in dwords */
5135 static void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
5136                                 int fw_sb_id,
5137                                 u32 *sb_data_p,
5138                                 u32 data_size)
5139 {
5140         int index;
5141         for (index = 0; index < data_size; index++)
5142                 REG_WR(bp, BAR_CSTRORM_INTMEM +
5143                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
5144                         sizeof(u32)*index,
5145                         *(sb_data_p + index));
5146 }
5147
5148 static void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
5149 {
5150         u32 *sb_data_p;
5151         u32 data_size = 0;
5152         struct hc_status_block_data_e2 sb_data_e2;
5153         struct hc_status_block_data_e1x sb_data_e1x;
5154
5155         /* disable the function first */
5156         if (!CHIP_IS_E1x(bp)) {
5157                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
5158                 sb_data_e2.common.state = SB_DISABLED;
5159                 sb_data_e2.common.p_func.vf_valid = false;
5160                 sb_data_p = (u32 *)&sb_data_e2;
5161                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
5162         } else {
5163                 memset(&sb_data_e1x, 0,
5164                        sizeof(struct hc_status_block_data_e1x));
5165                 sb_data_e1x.common.state = SB_DISABLED;
5166                 sb_data_e1x.common.p_func.vf_valid = false;
5167                 sb_data_p = (u32 *)&sb_data_e1x;
5168                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
5169         }
5170         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
5171
5172         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5173                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
5174                         CSTORM_STATUS_BLOCK_SIZE);
5175         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5176                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
5177                         CSTORM_SYNC_BLOCK_SIZE);
5178 }
5179
5180 /* helper:  writes SP SB data to FW */
5181 static void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
5182                 struct hc_sp_status_block_data *sp_sb_data)
5183 {
5184         int func = BP_FUNC(bp);
5185         int i;
5186         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
5187                 REG_WR(bp, BAR_CSTRORM_INTMEM +
5188                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
5189                         i*sizeof(u32),
5190                         *((u32 *)sp_sb_data + i));
5191 }
5192
5193 static void bnx2x_zero_sp_sb(struct bnx2x *bp)
5194 {
5195         int func = BP_FUNC(bp);
5196         struct hc_sp_status_block_data sp_sb_data;
5197         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
5198
5199         sp_sb_data.state = SB_DISABLED;
5200         sp_sb_data.p_func.vf_valid = false;
5201
5202         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
5203
5204         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5205                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
5206                         CSTORM_SP_STATUS_BLOCK_SIZE);
5207         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
5208                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
5209                         CSTORM_SP_SYNC_BLOCK_SIZE);
5210
5211 }
5212
5213
5214 static void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
5215                                            int igu_sb_id, int igu_seg_id)
5216 {
5217         hc_sm->igu_sb_id = igu_sb_id;
5218         hc_sm->igu_seg_id = igu_seg_id;
5219         hc_sm->timer_value = 0xFF;
5220         hc_sm->time_to_expire = 0xFFFFFFFF;
5221 }
5222
5223
5224 /* allocates state machine ids. */
5225 static void bnx2x_map_sb_state_machines(struct hc_index_data *index_data)
5226 {
5227         /* zero out state machine indices */
5228         /* rx indices */
5229         index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
5230
5231         /* tx indices */
5232         index_data[HC_INDEX_OOO_TX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
5233         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
5234         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
5235         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
5236
5237         /* map indices */
5238         /* rx indices */
5239         index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
5240                 SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5241
5242         /* tx indices */
5243         index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
5244                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5245         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
5246                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5247         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
5248                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5249         index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
5250                 SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT;
5251 }
5252
5253 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
5254                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
5255 {
5256         int igu_seg_id;
5257
5258         struct hc_status_block_data_e2 sb_data_e2;
5259         struct hc_status_block_data_e1x sb_data_e1x;
5260         struct hc_status_block_sm  *hc_sm_p;
5261         int data_size;
5262         u32 *sb_data_p;
5263
5264         if (CHIP_INT_MODE_IS_BC(bp))
5265                 igu_seg_id = HC_SEG_ACCESS_NORM;
5266         else
5267                 igu_seg_id = IGU_SEG_ACCESS_NORM;
5268
5269         bnx2x_zero_fp_sb(bp, fw_sb_id);
5270
5271         if (!CHIP_IS_E1x(bp)) {
5272                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
5273                 sb_data_e2.common.state = SB_ENABLED;
5274                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
5275                 sb_data_e2.common.p_func.vf_id = vfid;
5276                 sb_data_e2.common.p_func.vf_valid = vf_valid;
5277                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
5278                 sb_data_e2.common.same_igu_sb_1b = true;
5279                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
5280                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
5281                 hc_sm_p = sb_data_e2.common.state_machine;
5282                 sb_data_p = (u32 *)&sb_data_e2;
5283                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
5284                 bnx2x_map_sb_state_machines(sb_data_e2.index_data);
5285         } else {
5286                 memset(&sb_data_e1x, 0,
5287                        sizeof(struct hc_status_block_data_e1x));
5288                 sb_data_e1x.common.state = SB_ENABLED;
5289                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
5290                 sb_data_e1x.common.p_func.vf_id = 0xff;
5291                 sb_data_e1x.common.p_func.vf_valid = false;
5292                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
5293                 sb_data_e1x.common.same_igu_sb_1b = true;
5294                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
5295                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
5296                 hc_sm_p = sb_data_e1x.common.state_machine;
5297                 sb_data_p = (u32 *)&sb_data_e1x;
5298                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
5299                 bnx2x_map_sb_state_machines(sb_data_e1x.index_data);
5300         }
5301
5302         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
5303                                        igu_sb_id, igu_seg_id);
5304         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
5305                                        igu_sb_id, igu_seg_id);
5306
5307         DP(NETIF_MSG_IFUP, "Init FW SB %d\n", fw_sb_id);
5308
5309         /* write indecies to HW */
5310         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
5311 }
5312
5313 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u8 fw_sb_id,
5314                                      u16 tx_usec, u16 rx_usec)
5315 {
5316         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, HC_INDEX_ETH_RX_CQ_CONS,
5317                                     false, rx_usec);
5318         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
5319                                        HC_INDEX_ETH_TX_CQ_CONS_COS0, false,
5320                                        tx_usec);
5321         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
5322                                        HC_INDEX_ETH_TX_CQ_CONS_COS1, false,
5323                                        tx_usec);
5324         bnx2x_update_coalesce_sb_index(bp, fw_sb_id,
5325                                        HC_INDEX_ETH_TX_CQ_CONS_COS2, false,
5326                                        tx_usec);
5327 }
5328
5329 static void bnx2x_init_def_sb(struct bnx2x *bp)
5330 {
5331         struct host_sp_status_block *def_sb = bp->def_status_blk;
5332         dma_addr_t mapping = bp->def_status_blk_mapping;
5333         int igu_sp_sb_index;
5334         int igu_seg_id;
5335         int port = BP_PORT(bp);
5336         int func = BP_FUNC(bp);
5337         int reg_offset, reg_offset_en5;
5338         u64 section;
5339         int index;
5340         struct hc_sp_status_block_data sp_sb_data;
5341         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
5342
5343         if (CHIP_INT_MODE_IS_BC(bp)) {
5344                 igu_sp_sb_index = DEF_SB_IGU_ID;
5345                 igu_seg_id = HC_SEG_ACCESS_DEF;
5346         } else {
5347                 igu_sp_sb_index = bp->igu_dsb_id;
5348                 igu_seg_id = IGU_SEG_ACCESS_DEF;
5349         }
5350
5351         /* ATTN */
5352         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
5353                                             atten_status_block);
5354         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
5355
5356         bp->attn_state = 0;
5357
5358         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
5359                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
5360         reg_offset_en5 = (port ? MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
5361                                  MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0);
5362         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
5363                 int sindex;
5364                 /* take care of sig[0]..sig[4] */
5365                 for (sindex = 0; sindex < 4; sindex++)
5366                         bp->attn_group[index].sig[sindex] =
5367                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
5368
5369                 if (!CHIP_IS_E1x(bp))
5370                         /*
5371                          * enable5 is separate from the rest of the registers,
5372                          * and therefore the address skip is 4
5373                          * and not 16 between the different groups
5374                          */
5375                         bp->attn_group[index].sig[4] = REG_RD(bp,
5376                                         reg_offset_en5 + 0x4*index);
5377                 else
5378                         bp->attn_group[index].sig[4] = 0;
5379         }
5380
5381         if (bp->common.int_block == INT_BLOCK_HC) {
5382                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
5383                                      HC_REG_ATTN_MSG0_ADDR_L);
5384
5385                 REG_WR(bp, reg_offset, U64_LO(section));
5386                 REG_WR(bp, reg_offset + 4, U64_HI(section));
5387         } else if (!CHIP_IS_E1x(bp)) {
5388                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
5389                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
5390         }
5391
5392         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
5393                                             sp_sb);
5394
5395         bnx2x_zero_sp_sb(bp);
5396
5397         sp_sb_data.state                = SB_ENABLED;
5398         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
5399         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
5400         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
5401         sp_sb_data.igu_seg_id           = igu_seg_id;
5402         sp_sb_data.p_func.pf_id         = func;
5403         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
5404         sp_sb_data.p_func.vf_id         = 0xff;
5405
5406         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
5407
5408         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
5409 }
5410
5411 void bnx2x_update_coalesce(struct bnx2x *bp)
5412 {
5413         int i;
5414
5415         for_each_eth_queue(bp, i)
5416                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
5417                                          bp->tx_ticks, bp->rx_ticks);
5418 }
5419
5420 static void bnx2x_init_sp_ring(struct bnx2x *bp)
5421 {
5422         spin_lock_init(&bp->spq_lock);
5423         atomic_set(&bp->cq_spq_left, MAX_SPQ_PENDING);
5424
5425         bp->spq_prod_idx = 0;
5426         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
5427         bp->spq_prod_bd = bp->spq;
5428         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
5429 }
5430
5431 static void bnx2x_init_eq_ring(struct bnx2x *bp)
5432 {
5433         int i;
5434         for (i = 1; i <= NUM_EQ_PAGES; i++) {
5435                 union event_ring_elem *elem =
5436                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
5437
5438                 elem->next_page.addr.hi =
5439                         cpu_to_le32(U64_HI(bp->eq_mapping +
5440                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
5441                 elem->next_page.addr.lo =
5442                         cpu_to_le32(U64_LO(bp->eq_mapping +
5443                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
5444         }
5445         bp->eq_cons = 0;
5446         bp->eq_prod = NUM_EQ_DESC;
5447         bp->eq_cons_sb = BNX2X_EQ_INDEX;
5448         /* we want a warning message before it gets rought... */
5449         atomic_set(&bp->eq_spq_left,
5450                 min_t(int, MAX_SP_DESC_CNT - MAX_SPQ_PENDING, NUM_EQ_DESC) - 1);
5451 }
5452
5453
5454 /* called with netif_addr_lock_bh() */
5455 void bnx2x_set_q_rx_mode(struct bnx2x *bp, u8 cl_id,
5456                          unsigned long rx_mode_flags,
5457                          unsigned long rx_accept_flags,
5458                          unsigned long tx_accept_flags,
5459                          unsigned long ramrod_flags)
5460 {
5461         struct bnx2x_rx_mode_ramrod_params ramrod_param;
5462         int rc;
5463
5464         memset(&ramrod_param, 0, sizeof(ramrod_param));
5465
5466         /* Prepare ramrod parameters */
5467         ramrod_param.cid = 0;
5468         ramrod_param.cl_id = cl_id;
5469         ramrod_param.rx_mode_obj = &bp->rx_mode_obj;
5470         ramrod_param.func_id = BP_FUNC(bp);
5471
5472         ramrod_param.pstate = &bp->sp_state;
5473         ramrod_param.state = BNX2X_FILTER_RX_MODE_PENDING;
5474
5475         ramrod_param.rdata = bnx2x_sp(bp, rx_mode_rdata);
5476         ramrod_param.rdata_mapping = bnx2x_sp_mapping(bp, rx_mode_rdata);
5477
5478         set_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
5479
5480         ramrod_param.ramrod_flags = ramrod_flags;
5481         ramrod_param.rx_mode_flags = rx_mode_flags;
5482
5483         ramrod_param.rx_accept_flags = rx_accept_flags;
5484         ramrod_param.tx_accept_flags = tx_accept_flags;
5485
5486         rc = bnx2x_config_rx_mode(bp, &ramrod_param);
5487         if (rc < 0) {
5488                 BNX2X_ERR("Set rx_mode %d failed\n", bp->rx_mode);
5489                 return;
5490         }
5491 }
5492
5493 /* called with netif_addr_lock_bh() */
5494 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
5495 {
5496         unsigned long rx_mode_flags = 0, ramrod_flags = 0;
5497         unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
5498
5499         if (!NO_FCOE(bp))
5500
5501                 /* Configure rx_mode of FCoE Queue */
5502                 __set_bit(BNX2X_RX_MODE_FCOE_ETH, &rx_mode_flags);
5503
5504         switch (bp->rx_mode) {
5505         case BNX2X_RX_MODE_NONE:
5506                 /*
5507                  * 'drop all' supersedes any accept flags that may have been
5508                  * passed to the function.
5509                  */
5510                 break;
5511         case BNX2X_RX_MODE_NORMAL:
5512                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5513                 __set_bit(BNX2X_ACCEPT_MULTICAST, &rx_accept_flags);
5514                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5515
5516                 /* internal switching mode */
5517                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5518                 __set_bit(BNX2X_ACCEPT_MULTICAST, &tx_accept_flags);
5519                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5520
5521                 break;
5522         case BNX2X_RX_MODE_ALLMULTI:
5523                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5524                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5525                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5526
5527                 /* internal switching mode */
5528                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5529                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5530                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5531
5532                 break;
5533         case BNX2X_RX_MODE_PROMISC:
5534                 /* According to deffinition of SI mode, iface in promisc mode
5535                  * should receive matched and unmatched (in resolution of port)
5536                  * unicast packets.
5537                  */
5538                 __set_bit(BNX2X_ACCEPT_UNMATCHED, &rx_accept_flags);
5539                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
5540                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
5541                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
5542
5543                 /* internal switching mode */
5544                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
5545                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
5546
5547                 if (IS_MF_SI(bp))
5548                         __set_bit(BNX2X_ACCEPT_ALL_UNICAST, &tx_accept_flags);
5549                 else
5550                         __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
5551
5552                 break;
5553         default:
5554                 BNX2X_ERR("Unknown rx_mode: %d\n", bp->rx_mode);
5555                 return;
5556         }
5557
5558         if (bp->rx_mode != BNX2X_RX_MODE_NONE) {
5559                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &rx_accept_flags);
5560                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &tx_accept_flags);
5561         }
5562
5563         __set_bit(RAMROD_RX, &ramrod_flags);
5564         __set_bit(RAMROD_TX, &ramrod_flags);
5565
5566         bnx2x_set_q_rx_mode(bp, bp->fp->cl_id, rx_mode_flags, rx_accept_flags,
5567                             tx_accept_flags, ramrod_flags);
5568 }
5569
5570 static void bnx2x_init_internal_common(struct bnx2x *bp)
5571 {
5572         int i;
5573
5574         if (IS_MF_SI(bp))
5575                 /*
5576                  * In switch independent mode, the TSTORM needs to accept
5577                  * packets that failed classification, since approximate match
5578                  * mac addresses aren't written to NIG LLH
5579                  */
5580                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5581                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
5582         else if (!CHIP_IS_E1(bp)) /* 57710 doesn't support MF */
5583                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
5584                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 0);
5585
5586         /* Zero this manually as its initialization is
5587            currently missing in the initTool */
5588         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
5589                 REG_WR(bp, BAR_USTRORM_INTMEM +
5590                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
5591         if (!CHIP_IS_E1x(bp)) {
5592                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
5593                         CHIP_INT_MODE_IS_BC(bp) ?
5594                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
5595         }
5596 }
5597
5598 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
5599 {
5600         switch (load_code) {
5601         case FW_MSG_CODE_DRV_LOAD_COMMON:
5602         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
5603                 bnx2x_init_internal_common(bp);
5604                 /* no break */
5605
5606         case FW_MSG_CODE_DRV_LOAD_PORT:
5607                 /* nothing to do */
5608                 /* no break */
5609
5610         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
5611                 /* internal memory per function is
5612                    initialized inside bnx2x_pf_init */
5613                 break;
5614
5615         default:
5616                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
5617                 break;
5618         }
5619 }
5620
5621 static inline u8 bnx2x_fp_igu_sb_id(struct bnx2x_fastpath *fp)
5622 {
5623         return fp->bp->igu_base_sb + fp->index + CNIC_SUPPORT(fp->bp);
5624 }
5625
5626 static inline u8 bnx2x_fp_fw_sb_id(struct bnx2x_fastpath *fp)
5627 {
5628         return fp->bp->base_fw_ndsb + fp->index + CNIC_SUPPORT(fp->bp);
5629 }
5630
5631 static u8 bnx2x_fp_cl_id(struct bnx2x_fastpath *fp)
5632 {
5633         if (CHIP_IS_E1x(fp->bp))
5634                 return BP_L_ID(fp->bp) + fp->index;
5635         else    /* We want Client ID to be the same as IGU SB ID for 57712 */
5636                 return bnx2x_fp_igu_sb_id(fp);
5637 }
5638
5639 static void bnx2x_init_eth_fp(struct bnx2x *bp, int fp_idx)
5640 {
5641         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
5642         u8 cos;
5643         unsigned long q_type = 0;
5644         u32 cids[BNX2X_MULTI_TX_COS] = { 0 };
5645         fp->rx_queue = fp_idx;
5646         fp->cid = fp_idx;
5647         fp->cl_id = bnx2x_fp_cl_id(fp);
5648         fp->fw_sb_id = bnx2x_fp_fw_sb_id(fp);
5649         fp->igu_sb_id = bnx2x_fp_igu_sb_id(fp);
5650         /* qZone id equals to FW (per path) client id */
5651         fp->cl_qzone_id  = bnx2x_fp_qzone_id(fp);
5652
5653         /* init shortcut */
5654         fp->ustorm_rx_prods_offset = bnx2x_rx_ustorm_prods_offset(fp);
5655
5656         /* Setup SB indicies */
5657         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
5658
5659         /* Configure Queue State object */
5660         __set_bit(BNX2X_Q_TYPE_HAS_RX, &q_type);
5661         __set_bit(BNX2X_Q_TYPE_HAS_TX, &q_type);
5662
5663         BUG_ON(fp->max_cos > BNX2X_MULTI_TX_COS);
5664
5665         /* init tx data */
5666         for_each_cos_in_tx_queue(fp, cos) {
5667                 bnx2x_init_txdata(bp, fp->txdata_ptr[cos],
5668                                   CID_COS_TO_TX_ONLY_CID(fp->cid, cos, bp),
5669                                   FP_COS_TO_TXQ(fp, cos, bp),
5670                                   BNX2X_TX_SB_INDEX_BASE + cos, fp);
5671                 cids[cos] = fp->txdata_ptr[cos]->cid;
5672         }
5673
5674         bnx2x_init_queue_obj(bp, &bnx2x_sp_obj(bp, fp).q_obj, fp->cl_id, cids,
5675                              fp->max_cos, BP_FUNC(bp), bnx2x_sp(bp, q_rdata),
5676                              bnx2x_sp_mapping(bp, q_rdata), q_type);
5677
5678         /**
5679          * Configure classification DBs: Always enable Tx switching
5680          */
5681         bnx2x_init_vlan_mac_fp_objs(fp, BNX2X_OBJ_TYPE_RX_TX);
5682
5683         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  cl_id %d  fw_sb %d  igu_sb %d\n",
5684                    fp_idx, bp, fp->status_blk.e2_sb, fp->cl_id, fp->fw_sb_id,
5685                    fp->igu_sb_id);
5686         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
5687                       fp->fw_sb_id, fp->igu_sb_id);
5688
5689         bnx2x_update_fpsb_idx(fp);
5690 }
5691
5692 static void bnx2x_init_tx_ring_one(struct bnx2x_fp_txdata *txdata)
5693 {
5694         int i;
5695
5696         for (i = 1; i <= NUM_TX_RINGS; i++) {
5697                 struct eth_tx_next_bd *tx_next_bd =
5698                         &txdata->tx_desc_ring[TX_DESC_CNT * i - 1].next_bd;
5699
5700                 tx_next_bd->addr_hi =
5701                         cpu_to_le32(U64_HI(txdata->tx_desc_mapping +
5702                                     BCM_PAGE_SIZE*(i % NUM_TX_RINGS)));
5703                 tx_next_bd->addr_lo =
5704                         cpu_to_le32(U64_LO(txdata->tx_desc_mapping +
5705                                     BCM_PAGE_SIZE*(i % NUM_TX_RINGS)));
5706         }
5707
5708         SET_FLAG(txdata->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
5709         txdata->tx_db.data.zero_fill1 = 0;
5710         txdata->tx_db.data.prod = 0;
5711
5712         txdata->tx_pkt_prod = 0;
5713         txdata->tx_pkt_cons = 0;
5714         txdata->tx_bd_prod = 0;
5715         txdata->tx_bd_cons = 0;
5716         txdata->tx_pkt = 0;
5717 }
5718
5719 static void bnx2x_init_tx_rings_cnic(struct bnx2x *bp)
5720 {
5721         int i;
5722
5723         for_each_tx_queue_cnic(bp, i)
5724                 bnx2x_init_tx_ring_one(bp->fp[i].txdata_ptr[0]);
5725 }
5726 static void bnx2x_init_tx_rings(struct bnx2x *bp)
5727 {
5728         int i;
5729         u8 cos;
5730
5731         for_each_eth_queue(bp, i)
5732                 for_each_cos_in_tx_queue(&bp->fp[i], cos)
5733                         bnx2x_init_tx_ring_one(bp->fp[i].txdata_ptr[cos]);
5734 }
5735
5736 void bnx2x_nic_init_cnic(struct bnx2x *bp)
5737 {
5738         if (!NO_FCOE(bp))
5739                 bnx2x_init_fcoe_fp(bp);
5740
5741         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
5742                       BNX2X_VF_ID_INVALID, false,
5743                       bnx2x_cnic_fw_sb_id(bp), bnx2x_cnic_igu_sb_id(bp));
5744
5745         /* ensure status block indices were read */
5746         rmb();
5747         bnx2x_init_rx_rings_cnic(bp);
5748         bnx2x_init_tx_rings_cnic(bp);
5749
5750         /* flush all */
5751         mb();
5752         mmiowb();
5753 }
5754
5755 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
5756 {
5757         int i;
5758
5759         for_each_eth_queue(bp, i)
5760                 bnx2x_init_eth_fp(bp, i);
5761         /* Initialize MOD_ABS interrupts */
5762         bnx2x_init_mod_abs_int(bp, &bp->link_vars, bp->common.chip_id,
5763                                bp->common.shmem_base, bp->common.shmem2_base,
5764                                BP_PORT(bp));
5765         /* ensure status block indices were read */
5766         rmb();
5767
5768         bnx2x_init_def_sb(bp);
5769         bnx2x_update_dsb_idx(bp);
5770         bnx2x_init_rx_rings(bp);
5771         bnx2x_init_tx_rings(bp);
5772         bnx2x_init_sp_ring(bp);
5773         bnx2x_init_eq_ring(bp);
5774         bnx2x_init_internal(bp, load_code);
5775         bnx2x_pf_init(bp);
5776         bnx2x_stats_init(bp);
5777
5778         /* flush all before enabling interrupts */
5779         mb();
5780         mmiowb();
5781
5782         bnx2x_int_enable(bp);
5783
5784         /* Check for SPIO5 */
5785         bnx2x_attn_int_deasserted0(bp,
5786                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
5787                                    AEU_INPUTS_ATTN_BITS_SPIO5);
5788 }
5789
5790 /* end of nic init */
5791
5792 /*
5793  * gzip service functions
5794  */
5795
5796 static int bnx2x_gunzip_init(struct bnx2x *bp)
5797 {
5798         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
5799                                             &bp->gunzip_mapping, GFP_KERNEL);
5800         if (bp->gunzip_buf  == NULL)
5801                 goto gunzip_nomem1;
5802
5803         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
5804         if (bp->strm  == NULL)
5805                 goto gunzip_nomem2;
5806
5807         bp->strm->workspace = vmalloc(zlib_inflate_workspacesize());
5808         if (bp->strm->workspace == NULL)
5809                 goto gunzip_nomem3;
5810
5811         return 0;
5812
5813 gunzip_nomem3:
5814         kfree(bp->strm);
5815         bp->strm = NULL;
5816
5817 gunzip_nomem2:
5818         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5819                           bp->gunzip_mapping);
5820         bp->gunzip_buf = NULL;
5821
5822 gunzip_nomem1:
5823         BNX2X_ERR("Cannot allocate firmware buffer for un-compression\n");
5824         return -ENOMEM;
5825 }
5826
5827 static void bnx2x_gunzip_end(struct bnx2x *bp)
5828 {
5829         if (bp->strm) {
5830                 vfree(bp->strm->workspace);
5831                 kfree(bp->strm);
5832                 bp->strm = NULL;
5833         }
5834
5835         if (bp->gunzip_buf) {
5836                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5837                                   bp->gunzip_mapping);
5838                 bp->gunzip_buf = NULL;
5839         }
5840 }
5841
5842 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
5843 {
5844         int n, rc;
5845
5846         /* check gzip header */
5847         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
5848    &nbs