bnx2x: Add 57712 support
[linux-3.10.git] / drivers / net / bnx2x / bnx2x.h
1 /* bnx2x.h: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2010 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  */
13
14 #ifndef BNX2X_H
15 #define BNX2X_H
16
17 /* compilation time flags */
18
19 /* define this to make the driver freeze on error to allow getting debug info
20  * (you will need to reboot afterwards) */
21 /* #define BNX2X_STOP_ON_ERROR */
22
23 #define DRV_MODULE_VERSION      "1.52.53-7"
24 #define DRV_MODULE_RELDATE      "2010/09/12"
25 #define BNX2X_BC_VER            0x040200
26
27 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
28 #define BCM_VLAN                        1
29 #endif
30
31 #define BNX2X_MULTI_QUEUE
32
33 #define BNX2X_NEW_NAPI
34
35
36 #if defined(CONFIG_CNIC) || defined(CONFIG_CNIC_MODULE)
37 #define BCM_CNIC 1
38 #include "../cnic_if.h"
39 #endif
40
41 #ifdef BCM_CNIC
42 #define BNX2X_MIN_MSIX_VEC_CNT 3
43 #define BNX2X_MSIX_VEC_FP_START 2
44 #else
45 #define BNX2X_MIN_MSIX_VEC_CNT 2
46 #define BNX2X_MSIX_VEC_FP_START 1
47 #endif
48
49 #include <linux/mdio.h>
50 #include <linux/pci.h>
51 #include "bnx2x_reg.h"
52 #include "bnx2x_fw_defs.h"
53 #include "bnx2x_hsi.h"
54 #include "bnx2x_link.h"
55 #include "bnx2x_stats.h"
56
57 /* error/debug prints */
58
59 #define DRV_MODULE_NAME         "bnx2x"
60
61 /* for messages that are currently off */
62 #define BNX2X_MSG_OFF                   0
63 #define BNX2X_MSG_MCP                   0x010000 /* was: NETIF_MSG_HW */
64 #define BNX2X_MSG_STATS                 0x020000 /* was: NETIF_MSG_TIMER */
65 #define BNX2X_MSG_NVM                   0x040000 /* was: NETIF_MSG_HW */
66 #define BNX2X_MSG_DMAE                  0x080000 /* was: NETIF_MSG_HW */
67 #define BNX2X_MSG_SP                    0x100000 /* was: NETIF_MSG_INTR */
68 #define BNX2X_MSG_FP                    0x200000 /* was: NETIF_MSG_INTR */
69
70 #define DP_LEVEL                        KERN_NOTICE     /* was: KERN_DEBUG */
71
72 /* regular debug print */
73 #define DP(__mask, __fmt, __args...)                            \
74 do {                                                            \
75         if (bp->msg_enable & (__mask))                          \
76                 printk(DP_LEVEL "[%s:%d(%s)]" __fmt,            \
77                        __func__, __LINE__,                      \
78                        bp->dev ? (bp->dev->name) : "?",         \
79                        ##__args);                               \
80 } while (0)
81
82 /* errors debug print */
83 #define BNX2X_DBG_ERR(__fmt, __args...)                         \
84 do {                                                            \
85         if (netif_msg_probe(bp))                                \
86                 pr_err("[%s:%d(%s)]" __fmt,                     \
87                        __func__, __LINE__,                      \
88                        bp->dev ? (bp->dev->name) : "?",         \
89                        ##__args);                               \
90 } while (0)
91
92 /* for errors (never masked) */
93 #define BNX2X_ERR(__fmt, __args...)                             \
94 do {                                                            \
95         pr_err("[%s:%d(%s)]" __fmt,                             \
96                __func__, __LINE__,                              \
97                bp->dev ? (bp->dev->name) : "?",                 \
98                ##__args);                                       \
99         } while (0)
100
101 #define BNX2X_ERROR(__fmt, __args...) do { \
102         pr_err("[%s:%d]" __fmt, __func__, __LINE__, ##__args); \
103         } while (0)
104
105
106 /* before we have a dev->name use dev_info() */
107 #define BNX2X_DEV_INFO(__fmt, __args...)                         \
108 do {                                                             \
109         if (netif_msg_probe(bp))                                 \
110                 dev_info(&bp->pdev->dev, __fmt, ##__args);       \
111 } while (0)
112
113 void bnx2x_panic_dump(struct bnx2x *bp);
114
115 #ifdef BNX2X_STOP_ON_ERROR
116 #define bnx2x_panic() do { \
117                 bp->panic = 1; \
118                 BNX2X_ERR("driver assert\n"); \
119                 bnx2x_int_disable(bp); \
120                 bnx2x_panic_dump(bp); \
121         } while (0)
122 #else
123 #define bnx2x_panic() do { \
124                 bp->panic = 1; \
125                 BNX2X_ERR("driver assert\n"); \
126                 bnx2x_panic_dump(bp); \
127         } while (0)
128 #endif
129
130 #define bnx2x_mc_addr(ha)      ((ha)->addr)
131
132 #define U64_LO(x)                       (u32)(((u64)(x)) & 0xffffffff)
133 #define U64_HI(x)                       (u32)(((u64)(x)) >> 32)
134 #define HILO_U64(hi, lo)                ((((u64)(hi)) << 32) + (lo))
135
136
137 #define REG_ADDR(bp, offset)            ((bp->regview) + (offset))
138
139 #define REG_RD(bp, offset)              readl(REG_ADDR(bp, offset))
140 #define REG_RD8(bp, offset)             readb(REG_ADDR(bp, offset))
141 #define REG_RD16(bp, offset)            readw(REG_ADDR(bp, offset))
142
143 #define REG_WR(bp, offset, val)         writel((u32)val, REG_ADDR(bp, offset))
144 #define REG_WR8(bp, offset, val)        writeb((u8)val, REG_ADDR(bp, offset))
145 #define REG_WR16(bp, offset, val)       writew((u16)val, REG_ADDR(bp, offset))
146
147 #define REG_RD_IND(bp, offset)          bnx2x_reg_rd_ind(bp, offset)
148 #define REG_WR_IND(bp, offset, val)     bnx2x_reg_wr_ind(bp, offset, val)
149
150 #define REG_RD_DMAE(bp, offset, valp, len32) \
151         do { \
152                 bnx2x_read_dmae(bp, offset, len32);\
153                 memcpy(valp, bnx2x_sp(bp, wb_data[0]), (len32) * 4); \
154         } while (0)
155
156 #define REG_WR_DMAE(bp, offset, valp, len32) \
157         do { \
158                 memcpy(bnx2x_sp(bp, wb_data[0]), valp, (len32) * 4); \
159                 bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data), \
160                                  offset, len32); \
161         } while (0)
162
163 #define REG_WR_DMAE_LEN(bp, offset, valp, len32) \
164         REG_WR_DMAE(bp, offset, valp, len32)
165
166 #define VIRT_WR_DMAE_LEN(bp, data, addr, len32, le32_swap) \
167         do { \
168                 memcpy(GUNZIP_BUF(bp), data, (len32) * 4); \
169                 bnx2x_write_big_buf_wb(bp, addr, len32); \
170         } while (0)
171
172 #define SHMEM_ADDR(bp, field)           (bp->common.shmem_base + \
173                                          offsetof(struct shmem_region, field))
174 #define SHMEM_RD(bp, field)             REG_RD(bp, SHMEM_ADDR(bp, field))
175 #define SHMEM_WR(bp, field, val)        REG_WR(bp, SHMEM_ADDR(bp, field), val)
176
177 #define SHMEM2_ADDR(bp, field)          (bp->common.shmem2_base + \
178                                          offsetof(struct shmem2_region, field))
179 #define SHMEM2_RD(bp, field)            REG_RD(bp, SHMEM2_ADDR(bp, field))
180 #define SHMEM2_WR(bp, field, val)       REG_WR(bp, SHMEM2_ADDR(bp, field), val)
181 #define MF_CFG_ADDR(bp, field)          (bp->common.mf_cfg_base + \
182                                          offsetof(struct mf_cfg, field))
183 #define MF2_CFG_ADDR(bp, field) (bp->common.mf2_cfg_base + \
184                                          offsetof(struct mf2_cfg, field))
185
186 #define MF_CFG_RD(bp, field)            REG_RD(bp, MF_CFG_ADDR(bp, field))
187 #define MF_CFG_WR(bp, field, val)       REG_WR(bp,\
188                                                MF_CFG_ADDR(bp, field), (val))
189 #define MF2_CFG_RD(bp, field)           REG_RD(bp, MF2_CFG_ADDR(bp, field))
190 #define SHMEM2_HAS(bp, field)           ((bp)->common.shmem2_base &&    \
191                                          (SHMEM2_RD((bp), size) >       \
192                                          offsetof(struct shmem2_region, field)))
193
194 #define EMAC_RD(bp, reg)                REG_RD(bp, emac_base + reg)
195 #define EMAC_WR(bp, reg, val)           REG_WR(bp, emac_base + reg, val)
196
197 /* SP SB indices */
198
199 /* General SP events - stats query, cfc delete, etc  */
200 #define HC_SP_INDEX_ETH_DEF_CONS                3
201
202 /* EQ completions */
203 #define HC_SP_INDEX_EQ_CONS                     7
204
205 /* iSCSI L2 */
206 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS           5
207 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS        1
208
209 /**
210  *  CIDs and CLIDs:
211  *  CLIDs below is a CLID for func 0, then the CLID for other
212  *  functions will be calculated by the formula:
213  *
214  *  FUNC_N_CLID_X = N * NUM_SPECIAL_CLIENTS + FUNC_0_CLID_X
215  *
216  */
217 /* iSCSI L2 */
218 #define BNX2X_ISCSI_ETH_CL_ID           17
219 #define BNX2X_ISCSI_ETH_CID             17
220
221 /** Additional rings budgeting */
222 #ifdef BCM_CNIC
223 #define CNIC_CONTEXT_USE                1
224 #else
225 #define CNIC_CONTEXT_USE                0
226 #endif /* BCM_CNIC */
227
228 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
229         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
230
231 #define SM_RX_ID                        0
232 #define SM_TX_ID                        1
233
234 /* fast path */
235
236 struct sw_rx_bd {
237         struct sk_buff  *skb;
238         DEFINE_DMA_UNMAP_ADDR(mapping);
239 };
240
241 struct sw_tx_bd {
242         struct sk_buff  *skb;
243         u16             first_bd;
244         u8              flags;
245 /* Set on the first BD descriptor when there is a split BD */
246 #define BNX2X_TSO_SPLIT_BD              (1<<0)
247 };
248
249 struct sw_rx_page {
250         struct page     *page;
251         DEFINE_DMA_UNMAP_ADDR(mapping);
252 };
253
254 union db_prod {
255         struct doorbell_set_prod data;
256         u32             raw;
257 };
258
259
260 /* MC hsi */
261 #define BCM_PAGE_SHIFT                  12
262 #define BCM_PAGE_SIZE                   (1 << BCM_PAGE_SHIFT)
263 #define BCM_PAGE_MASK                   (~(BCM_PAGE_SIZE - 1))
264 #define BCM_PAGE_ALIGN(addr)    (((addr) + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
265
266 #define PAGES_PER_SGE_SHIFT             0
267 #define PAGES_PER_SGE                   (1 << PAGES_PER_SGE_SHIFT)
268 #define SGE_PAGE_SIZE                   PAGE_SIZE
269 #define SGE_PAGE_SHIFT                  PAGE_SHIFT
270 #define SGE_PAGE_ALIGN(addr)            PAGE_ALIGN((typeof(PAGE_SIZE))(addr))
271
272 /* SGE ring related macros */
273 #define NUM_RX_SGE_PAGES                2
274 #define RX_SGE_CNT              (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
275 #define MAX_RX_SGE_CNT                  (RX_SGE_CNT - 2)
276 /* RX_SGE_CNT is promised to be a power of 2 */
277 #define RX_SGE_MASK                     (RX_SGE_CNT - 1)
278 #define NUM_RX_SGE                      (RX_SGE_CNT * NUM_RX_SGE_PAGES)
279 #define MAX_RX_SGE                      (NUM_RX_SGE - 1)
280 #define NEXT_SGE_IDX(x)         ((((x) & RX_SGE_MASK) == \
281                                   (MAX_RX_SGE_CNT - 1)) ? (x) + 3 : (x) + 1)
282 #define RX_SGE(x)                       ((x) & MAX_RX_SGE)
283
284 /* SGE producer mask related macros */
285 /* Number of bits in one sge_mask array element */
286 #define RX_SGE_MASK_ELEM_SZ             64
287 #define RX_SGE_MASK_ELEM_SHIFT          6
288 #define RX_SGE_MASK_ELEM_MASK           ((u64)RX_SGE_MASK_ELEM_SZ - 1)
289
290 /* Creates a bitmask of all ones in less significant bits.
291    idx - index of the most significant bit in the created mask */
292 #define RX_SGE_ONES_MASK(idx) \
293                 (((u64)0x1 << (((idx) & RX_SGE_MASK_ELEM_MASK) + 1)) - 1)
294 #define RX_SGE_MASK_ELEM_ONE_MASK       ((u64)(~0))
295
296 /* Number of u64 elements in SGE mask array */
297 #define RX_SGE_MASK_LEN                 ((NUM_RX_SGE_PAGES * RX_SGE_CNT) / \
298                                          RX_SGE_MASK_ELEM_SZ)
299 #define RX_SGE_MASK_LEN_MASK            (RX_SGE_MASK_LEN - 1)
300 #define NEXT_SGE_MASK_ELEM(el)          (((el) + 1) & RX_SGE_MASK_LEN_MASK)
301
302 union host_hc_status_block {
303         /* pointer to fp status block e1x */
304         struct host_hc_status_block_e1x *e1x_sb;
305         /* pointer to fp status block e2 */
306         struct host_hc_status_block_e2  *e2_sb;
307 };
308
309 struct bnx2x_fastpath {
310
311         struct napi_struct      napi;
312         union host_hc_status_block status_blk;
313         /* chip independed shortcuts into sb structure */
314         __le16                  *sb_index_values;
315         __le16                  *sb_running_index;
316         /* chip independed shortcut into rx_prods_offset memory */
317         u32                     ustorm_rx_prods_offset;
318
319         dma_addr_t              status_blk_mapping;
320
321         struct sw_tx_bd         *tx_buf_ring;
322
323         union eth_tx_bd_types   *tx_desc_ring;
324         dma_addr_t              tx_desc_mapping;
325
326         struct sw_rx_bd         *rx_buf_ring;   /* BDs mappings ring */
327         struct sw_rx_page       *rx_page_ring;  /* SGE pages mappings ring */
328
329         struct eth_rx_bd        *rx_desc_ring;
330         dma_addr_t              rx_desc_mapping;
331
332         union eth_rx_cqe        *rx_comp_ring;
333         dma_addr_t              rx_comp_mapping;
334
335         /* SGE ring */
336         struct eth_rx_sge       *rx_sge_ring;
337         dma_addr_t              rx_sge_mapping;
338
339         u64                     sge_mask[RX_SGE_MASK_LEN];
340
341         int                     state;
342 #define BNX2X_FP_STATE_CLOSED           0
343 #define BNX2X_FP_STATE_IRQ              0x80000
344 #define BNX2X_FP_STATE_OPENING          0x90000
345 #define BNX2X_FP_STATE_OPEN             0xa0000
346 #define BNX2X_FP_STATE_HALTING          0xb0000
347 #define BNX2X_FP_STATE_HALTED           0xc0000
348 #define BNX2X_FP_STATE_TERMINATING      0xd0000
349 #define BNX2X_FP_STATE_TERMINATED       0xe0000
350
351         u8                      index;  /* number in fp array */
352         u8                      cl_id;  /* eth client id */
353         u8                      cl_qzone_id;
354         u8                      fw_sb_id;       /* status block number in FW */
355         u8                      igu_sb_id;      /* status block number in HW */
356         u32                     cid;
357
358         union db_prod           tx_db;
359
360         u16                     tx_pkt_prod;
361         u16                     tx_pkt_cons;
362         u16                     tx_bd_prod;
363         u16                     tx_bd_cons;
364         __le16                  *tx_cons_sb;
365
366         __le16                  fp_hc_idx;
367
368         u16                     rx_bd_prod;
369         u16                     rx_bd_cons;
370         u16                     rx_comp_prod;
371         u16                     rx_comp_cons;
372         u16                     rx_sge_prod;
373         /* The last maximal completed SGE */
374         u16                     last_max_sge;
375         __le16                  *rx_cons_sb;
376
377
378
379         unsigned long           tx_pkt,
380                                 rx_pkt,
381                                 rx_calls;
382
383         /* TPA related */
384         struct sw_rx_bd         tpa_pool[ETH_MAX_AGGREGATION_QUEUES_E1H];
385         u8                      tpa_state[ETH_MAX_AGGREGATION_QUEUES_E1H];
386 #define BNX2X_TPA_START                 1
387 #define BNX2X_TPA_STOP                  2
388         u8                      disable_tpa;
389 #ifdef BNX2X_STOP_ON_ERROR
390         u64                     tpa_queue_used;
391 #endif
392
393         struct tstorm_per_client_stats old_tclient;
394         struct ustorm_per_client_stats old_uclient;
395         struct xstorm_per_client_stats old_xclient;
396         struct bnx2x_eth_q_stats eth_q_stats;
397
398         /* The size is calculated using the following:
399              sizeof name field from netdev structure +
400              4 ('-Xx-' string) +
401              4 (for the digits and to make it DWORD aligned) */
402 #define FP_NAME_SIZE            (sizeof(((struct net_device *)0)->name) + 8)
403         char                    name[FP_NAME_SIZE];
404         struct bnx2x            *bp; /* parent */
405 };
406
407 #define bnx2x_fp(bp, nr, var)           (bp->fp[nr].var)
408
409
410 /* MC hsi */
411 #define MAX_FETCH_BD                    13      /* HW max BDs per packet */
412 #define RX_COPY_THRESH                  92
413
414 #define NUM_TX_RINGS                    16
415 #define TX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(union eth_tx_bd_types))
416 #define MAX_TX_DESC_CNT                 (TX_DESC_CNT - 1)
417 #define NUM_TX_BD                       (TX_DESC_CNT * NUM_TX_RINGS)
418 #define MAX_TX_BD                       (NUM_TX_BD - 1)
419 #define MAX_TX_AVAIL                    (MAX_TX_DESC_CNT * NUM_TX_RINGS - 2)
420 #define INIT_JUMBO_TX_RING_SIZE         MAX_TX_AVAIL
421 #define INIT_TX_RING_SIZE               MAX_TX_AVAIL
422 #define NEXT_TX_IDX(x)          ((((x) & MAX_TX_DESC_CNT) == \
423                                   (MAX_TX_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
424 #define TX_BD(x)                        ((x) & MAX_TX_BD)
425 #define TX_BD_POFF(x)                   ((x) & MAX_TX_DESC_CNT)
426
427 /* The RX BD ring is special, each bd is 8 bytes but the last one is 16 */
428 #define NUM_RX_RINGS                    8
429 #define RX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
430 #define MAX_RX_DESC_CNT                 (RX_DESC_CNT - 2)
431 #define RX_DESC_MASK                    (RX_DESC_CNT - 1)
432 #define NUM_RX_BD                       (RX_DESC_CNT * NUM_RX_RINGS)
433 #define MAX_RX_BD                       (NUM_RX_BD - 1)
434 #define MAX_RX_AVAIL                    (MAX_RX_DESC_CNT * NUM_RX_RINGS - 2)
435 #define MIN_RX_AVAIL                    128
436 #define INIT_JUMBO_RX_RING_SIZE         MAX_RX_AVAIL
437 #define INIT_RX_RING_SIZE               MAX_RX_AVAIL
438 #define NEXT_RX_IDX(x)          ((((x) & RX_DESC_MASK) == \
439                                   (MAX_RX_DESC_CNT - 1)) ? (x) + 3 : (x) + 1)
440 #define RX_BD(x)                        ((x) & MAX_RX_BD)
441
442 /* As long as CQE is 4 times bigger than BD entry we have to allocate
443    4 times more pages for CQ ring in order to keep it balanced with
444    BD ring */
445 #define NUM_RCQ_RINGS                   (NUM_RX_RINGS * 4)
446 #define RCQ_DESC_CNT            (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
447 #define MAX_RCQ_DESC_CNT                (RCQ_DESC_CNT - 1)
448 #define NUM_RCQ_BD                      (RCQ_DESC_CNT * NUM_RCQ_RINGS)
449 #define MAX_RCQ_BD                      (NUM_RCQ_BD - 1)
450 #define MAX_RCQ_AVAIL                   (MAX_RCQ_DESC_CNT * NUM_RCQ_RINGS - 2)
451 #define NEXT_RCQ_IDX(x)         ((((x) & MAX_RCQ_DESC_CNT) == \
452                                   (MAX_RCQ_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
453 #define RCQ_BD(x)                       ((x) & MAX_RCQ_BD)
454
455
456 /* This is needed for determining of last_max */
457 #define SUB_S16(a, b)                   (s16)((s16)(a) - (s16)(b))
458
459 #define __SGE_MASK_SET_BIT(el, bit) \
460         do { \
461                 el = ((el) | ((u64)0x1 << (bit))); \
462         } while (0)
463
464 #define __SGE_MASK_CLEAR_BIT(el, bit) \
465         do { \
466                 el = ((el) & (~((u64)0x1 << (bit)))); \
467         } while (0)
468
469 #define SGE_MASK_SET_BIT(fp, idx) \
470         __SGE_MASK_SET_BIT(fp->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
471                            ((idx) & RX_SGE_MASK_ELEM_MASK))
472
473 #define SGE_MASK_CLEAR_BIT(fp, idx) \
474         __SGE_MASK_CLEAR_BIT(fp->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
475                              ((idx) & RX_SGE_MASK_ELEM_MASK))
476
477
478 /* used on a CID received from the HW */
479 #define SW_CID(x)                       (le32_to_cpu(x) & \
480                                          (COMMON_RAMROD_ETH_RX_CQE_CID >> 7))
481 #define CQE_CMD(x)                      (le32_to_cpu(x) >> \
482                                         COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
483
484 #define BD_UNMAP_ADDR(bd)               HILO_U64(le32_to_cpu((bd)->addr_hi), \
485                                                  le32_to_cpu((bd)->addr_lo))
486 #define BD_UNMAP_LEN(bd)                (le16_to_cpu((bd)->nbytes))
487
488 #define BNX2X_DB_MIN_SHIFT              3       /* 8 bytes */
489 #define BNX2X_DB_SHIFT                  7       /* 128 bytes*/
490 #define DPM_TRIGER_TYPE                 0x40
491 #define DOORBELL(bp, cid, val) \
492         do { \
493                 writel((u32)(val), bp->doorbells + (bp->db_size * (cid)) + \
494                        DPM_TRIGER_TYPE); \
495         } while (0)
496
497
498 /* TX CSUM helpers */
499 #define SKB_CS_OFF(skb)         (offsetof(struct tcphdr, check) - \
500                                  skb->csum_offset)
501 #define SKB_CS(skb)             (*(u16 *)(skb_transport_header(skb) + \
502                                           skb->csum_offset))
503
504 #define pbd_tcp_flags(skb)      (ntohl(tcp_flag_word(tcp_hdr(skb)))>>16 & 0xff)
505
506 #define XMIT_PLAIN                      0
507 #define XMIT_CSUM_V4                    0x1
508 #define XMIT_CSUM_V6                    0x2
509 #define XMIT_CSUM_TCP                   0x4
510 #define XMIT_GSO_V4                     0x8
511 #define XMIT_GSO_V6                     0x10
512
513 #define XMIT_CSUM                       (XMIT_CSUM_V4 | XMIT_CSUM_V6)
514 #define XMIT_GSO                        (XMIT_GSO_V4 | XMIT_GSO_V6)
515
516
517 /* stuff added to make the code fit 80Col */
518
519 #define CQE_TYPE(cqe_fp_flags)  ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
520
521 #define TPA_TYPE_START                  ETH_FAST_PATH_RX_CQE_START_FLG
522 #define TPA_TYPE_END                    ETH_FAST_PATH_RX_CQE_END_FLG
523 #define TPA_TYPE(cqe_fp_flags)          ((cqe_fp_flags) & \
524                                          (TPA_TYPE_START | TPA_TYPE_END))
525
526 #define ETH_RX_ERROR_FALGS              ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG
527
528 #define BNX2X_IP_CSUM_ERR(cqe) \
529                         (!((cqe)->fast_path_cqe.status_flags & \
530                            ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG) && \
531                          ((cqe)->fast_path_cqe.type_error_flags & \
532                           ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG))
533
534 #define BNX2X_L4_CSUM_ERR(cqe) \
535                         (!((cqe)->fast_path_cqe.status_flags & \
536                            ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG) && \
537                          ((cqe)->fast_path_cqe.type_error_flags & \
538                           ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG))
539
540 #define BNX2X_RX_CSUM_OK(cqe) \
541                         (!(BNX2X_L4_CSUM_ERR(cqe) || BNX2X_IP_CSUM_ERR(cqe)))
542
543 #define BNX2X_PRS_FLAG_OVERETH_IPV4(flags) \
544                                 (((le16_to_cpu(flags) & \
545                                    PARSING_FLAGS_OVER_ETHERNET_PROTOCOL) >> \
546                                   PARSING_FLAGS_OVER_ETHERNET_PROTOCOL_SHIFT) \
547                                  == PRS_FLAG_OVERETH_IPV4)
548 #define BNX2X_RX_SUM_FIX(cqe) \
549         BNX2X_PRS_FLAG_OVERETH_IPV4(cqe->fast_path_cqe.pars_flags.flags)
550
551 #define U_SB_ETH_RX_CQ_INDEX            1
552 #define U_SB_ETH_RX_BD_INDEX            2
553 #define C_SB_ETH_TX_CQ_INDEX            5
554
555 #define BNX2X_RX_SB_INDEX \
556         (&fp->sb_index_values[U_SB_ETH_RX_CQ_INDEX])
557
558 #define BNX2X_TX_SB_INDEX \
559         (&fp->sb_index_values[C_SB_ETH_TX_CQ_INDEX])
560
561 /* end of fast path */
562
563 /* common */
564
565 struct bnx2x_common {
566
567         u32                     chip_id;
568 /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
569 #define CHIP_ID(bp)                     (bp->common.chip_id & 0xfffffff0)
570
571 #define CHIP_NUM(bp)                    (bp->common.chip_id >> 16)
572 #define CHIP_NUM_57710                  0x164e
573 #define CHIP_NUM_57711                  0x164f
574 #define CHIP_NUM_57711E                 0x1650
575 #define CHIP_NUM_57712                  0x1662
576 #define CHIP_NUM_57712E                 0x1663
577 #define CHIP_IS_E1(bp)                  (CHIP_NUM(bp) == CHIP_NUM_57710)
578 #define CHIP_IS_57711(bp)               (CHIP_NUM(bp) == CHIP_NUM_57711)
579 #define CHIP_IS_57711E(bp)              (CHIP_NUM(bp) == CHIP_NUM_57711E)
580 #define CHIP_IS_57712(bp)               (CHIP_NUM(bp) == CHIP_NUM_57712)
581 #define CHIP_IS_57712E(bp)              (CHIP_NUM(bp) == CHIP_NUM_57712E)
582 #define CHIP_IS_E1H(bp)                 (CHIP_IS_57711(bp) || \
583                                          CHIP_IS_57711E(bp))
584 #define CHIP_IS_E2(bp)                  (CHIP_IS_57712(bp) || \
585                                          CHIP_IS_57712E(bp))
586 #define CHIP_IS_E1x(bp)                 (CHIP_IS_E1((bp)) || CHIP_IS_E1H((bp)))
587 #define IS_E1H_OFFSET                   (CHIP_IS_E1H(bp) || CHIP_IS_E2(bp))
588
589 #define CHIP_REV(bp)                    (bp->common.chip_id & 0x0000f000)
590 #define CHIP_REV_Ax                     0x00000000
591 /* assume maximum 5 revisions */
592 #define CHIP_REV_IS_SLOW(bp)            (CHIP_REV(bp) > 0x00005000)
593 /* Emul versions are A=>0xe, B=>0xc, C=>0xa, D=>8, E=>6 */
594 #define CHIP_REV_IS_EMUL(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
595                                          !(CHIP_REV(bp) & 0x00001000))
596 /* FPGA versions are A=>0xf, B=>0xd, C=>0xb, D=>9, E=>7 */
597 #define CHIP_REV_IS_FPGA(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
598                                          (CHIP_REV(bp) & 0x00001000))
599
600 #define CHIP_TIME(bp)                   ((CHIP_REV_IS_EMUL(bp)) ? 2000 : \
601                                         ((CHIP_REV_IS_FPGA(bp)) ? 200 : 1))
602
603 #define CHIP_METAL(bp)                  (bp->common.chip_id & 0x00000ff0)
604 #define CHIP_BOND_ID(bp)                (bp->common.chip_id & 0x0000000f)
605
606         int                     flash_size;
607 #define NVRAM_1MB_SIZE                  0x20000 /* 1M bit in bytes */
608 #define NVRAM_TIMEOUT_COUNT             30000
609 #define NVRAM_PAGE_SIZE                 256
610
611         u32                     shmem_base;
612         u32                     shmem2_base;
613         u32                     mf_cfg_base;
614         u32                     mf2_cfg_base;
615
616         u32                     hw_config;
617
618         u32                     bc_ver;
619
620         u8                      int_block;
621 #define INT_BLOCK_HC                    0
622 #define INT_BLOCK_IGU                   1
623 #define INT_BLOCK_MODE_NORMAL           0
624 #define INT_BLOCK_MODE_BW_COMP          2
625 #define CHIP_INT_MODE_IS_NBC(bp)                \
626                         (CHIP_IS_E2(bp) &&      \
627                         !((bp)->common.int_block & INT_BLOCK_MODE_BW_COMP))
628 #define CHIP_INT_MODE_IS_BC(bp) (!CHIP_INT_MODE_IS_NBC(bp))
629
630         u8                      chip_port_mode;
631 #define CHIP_4_PORT_MODE                        0x0
632 #define CHIP_2_PORT_MODE                        0x1
633 #define CHIP_PORT_MODE_NONE                     0x2
634 #define CHIP_MODE(bp)                   (bp->common.chip_port_mode)
635 #define CHIP_MODE_IS_4_PORT(bp) (CHIP_MODE(bp) == CHIP_4_PORT_MODE)
636 };
637
638 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
639 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
640 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
641
642 /* end of common */
643
644 /* port */
645
646 struct bnx2x_port {
647         u32                     pmf;
648
649         u32                     link_config[LINK_CONFIG_SIZE];
650
651         u32                     supported[LINK_CONFIG_SIZE];
652 /* link settings - missing defines */
653 #define SUPPORTED_2500baseX_Full        (1 << 15)
654
655         u32                     advertising[LINK_CONFIG_SIZE];
656 /* link settings - missing defines */
657 #define ADVERTISED_2500baseX_Full       (1 << 15)
658
659         u32                     phy_addr;
660
661         /* used to synchronize phy accesses */
662         struct mutex            phy_mutex;
663         int                     need_hw_lock;
664
665         u32                     port_stx;
666
667         struct nig_stats        old_nig_stats;
668 };
669
670 /* end of port */
671
672 /* e1h Classification CAM line allocations */
673 enum {
674         CAM_ETH_LINE = 0,
675         CAM_ISCSI_ETH_LINE,
676         CAM_MAX_PF_LINE = CAM_ISCSI_ETH_LINE
677 };
678
679 #define BNX2X_VF_ID_INVALID     0xFF
680
681 /*
682  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
683  * control by the number of fast-path status blocks supported by the
684  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
685  * status block represents an independent interrupts context that can
686  * serve a regular L2 networking queue. However special L2 queues such
687  * as the FCoE queue do not require a FP-SB and other components like
688  * the CNIC may consume FP-SB reducing the number of possible L2 queues
689  *
690  * If the maximum number of FP-SB available is X then:
691  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
692  *    regular L2 queues is Y=X-1
693  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
694  * c. If the FCoE L2 queue is supported the actual number of L2 queues
695  *    is Y+1
696  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
697  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
698  *    FP interrupt context for the CNIC).
699  * e. The number of HW context (CID count) is always X or X+1 if FCoE
700  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
701  */
702
703 #define FP_SB_MAX_E1x           16      /* fast-path interrupt contexts E1x */
704 #define FP_SB_MAX_E2            16      /* fast-path interrupt contexts E2 */
705
706 /*
707  * cid_cnt paramter below refers to the value returned by
708  * 'bnx2x_get_l2_cid_count()' routine
709  */
710
711 /*
712  * The number of FP context allocated by the driver == max number of regular
713  * L2 queues + 1 for the FCoE L2 queue
714  */
715 #define L2_FP_COUNT(cid_cnt)    ((cid_cnt) - CNIC_CONTEXT_USE)
716
717 union cdu_context {
718         struct eth_context eth;
719         char pad[1024];
720 };
721
722 /* CDU host DB constants */
723 #define CDU_ILT_PAGE_SZ_HW      3
724 #define CDU_ILT_PAGE_SZ         (4096 << CDU_ILT_PAGE_SZ_HW) /* 32K */
725 #define ILT_PAGE_CIDS           (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
726
727 #ifdef BCM_CNIC
728 #define CNIC_ISCSI_CID_MAX      256
729 #define CNIC_CID_MAX            (CNIC_ISCSI_CID_MAX)
730 #define CNIC_ILT_LINES          DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
731 #endif
732
733 #define QM_ILT_PAGE_SZ_HW       3
734 #define QM_ILT_PAGE_SZ          (4096 << QM_ILT_PAGE_SZ_HW) /* 32K */
735 #define QM_CID_ROUND            1024
736
737 #ifdef BCM_CNIC
738 /* TM (timers) host DB constants */
739 #define TM_ILT_PAGE_SZ_HW       2
740 #define TM_ILT_PAGE_SZ          (4096 << TM_ILT_PAGE_SZ_HW) /* 16K */
741 /* #define TM_CONN_NUM          (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
742 #define TM_CONN_NUM             1024
743 #define TM_ILT_SZ               (8 * TM_CONN_NUM)
744 #define TM_ILT_LINES            DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
745
746 /* SRC (Searcher) host DB constants */
747 #define SRC_ILT_PAGE_SZ_HW      3
748 #define SRC_ILT_PAGE_SZ         (4096 << SRC_ILT_PAGE_SZ_HW) /* 32K */
749 #define SRC_HASH_BITS           10
750 #define SRC_CONN_NUM            (1 << SRC_HASH_BITS) /* 1024 */
751 #define SRC_ILT_SZ              (sizeof(struct src_ent) * SRC_CONN_NUM)
752 #define SRC_T2_SZ               SRC_ILT_SZ
753 #define SRC_ILT_LINES           DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
754 #endif
755
756 #define MAX_DMAE_C                      8
757
758 /* DMA memory not used in fastpath */
759 struct bnx2x_slowpath {
760         struct eth_stats_query          fw_stats;
761         struct mac_configuration_cmd    mac_config;
762         struct mac_configuration_cmd    mcast_config;
763         struct client_init_ramrod_data  client_init_data;
764
765         /* used by dmae command executer */
766         struct dmae_command             dmae[MAX_DMAE_C];
767
768         u32                             stats_comp;
769         union mac_stats                 mac_stats;
770         struct nig_stats                nig_stats;
771         struct host_port_stats          port_stats;
772         struct host_func_stats          func_stats;
773         struct host_func_stats          func_stats_base;
774
775         u32                             wb_comp;
776         u32                             wb_data[4];
777 };
778
779 #define bnx2x_sp(bp, var)               (&bp->slowpath->var)
780 #define bnx2x_sp_mapping(bp, var) \
781                 (bp->slowpath_mapping + offsetof(struct bnx2x_slowpath, var))
782
783
784 /* attn group wiring */
785 #define MAX_DYNAMIC_ATTN_GRPS           8
786
787 struct attn_route {
788         u32     sig[5];
789 };
790
791 struct iro {
792         u32 base;
793         u16 m1;
794         u16 m2;
795         u16 m3;
796         u16 size;
797 };
798
799 struct hw_context {
800         union cdu_context *vcxt;
801         dma_addr_t cxt_mapping;
802         size_t size;
803 };
804
805 /* forward */
806 struct bnx2x_ilt;
807
808 typedef enum {
809         BNX2X_RECOVERY_DONE,
810         BNX2X_RECOVERY_INIT,
811         BNX2X_RECOVERY_WAIT,
812 } bnx2x_recovery_state_t;
813
814 /**
815  * Event queue (EQ or event ring) MC hsi
816  * NUM_EQ_PAGES and EQ_DESC_CNT_PAGE must be power of 2
817  */
818 #define NUM_EQ_PAGES            1
819 #define EQ_DESC_CNT_PAGE        (BCM_PAGE_SIZE / sizeof(union event_ring_elem))
820 #define EQ_DESC_MAX_PAGE        (EQ_DESC_CNT_PAGE - 1)
821 #define NUM_EQ_DESC             (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
822 #define EQ_DESC_MASK            (NUM_EQ_DESC - 1)
823 #define MAX_EQ_AVAIL            (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
824
825 /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
826 #define NEXT_EQ_IDX(x)          ((((x) & EQ_DESC_MAX_PAGE) == \
827                                   (EQ_DESC_MAX_PAGE - 1)) ? (x) + 2 : (x) + 1)
828
829 /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
830 #define EQ_DESC(x)              ((x) & EQ_DESC_MASK)
831
832 #define BNX2X_EQ_INDEX \
833         (&bp->def_status_blk->sp_sb.\
834         index_values[HC_SP_INDEX_EQ_CONS])
835
836 struct bnx2x {
837         /* Fields used in the tx and intr/napi performance paths
838          * are grouped together in the beginning of the structure
839          */
840         struct bnx2x_fastpath   *fp;
841         void __iomem            *regview;
842         void __iomem            *doorbells;
843         u16                     db_size;
844
845         struct net_device       *dev;
846         struct pci_dev          *pdev;
847
848         struct iro              *iro_arr;
849 #define IRO (bp->iro_arr)
850
851         atomic_t                intr_sem;
852
853         bnx2x_recovery_state_t  recovery_state;
854         int                     is_leader;
855         struct msix_entry       *msix_table;
856 #define INT_MODE_INTx                   1
857 #define INT_MODE_MSI                    2
858
859         int                     tx_ring_size;
860
861 #ifdef BCM_VLAN
862         struct vlan_group       *vlgrp;
863 #endif
864
865         u32                     rx_csum;
866         u32                     rx_buf_size;
867 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
868 #define ETH_OVREHEAD            (ETH_HLEN + 8 + 8)
869 #define ETH_MIN_PACKET_SIZE             60
870 #define ETH_MAX_PACKET_SIZE             1500
871 #define ETH_MAX_JUMBO_PACKET_SIZE       9600
872
873         /* Max supported alignment is 256 (8 shift) */
874 #define BNX2X_RX_ALIGN_SHIFT            ((L1_CACHE_SHIFT < 8) ? \
875                                          L1_CACHE_SHIFT : 8)
876 #define BNX2X_RX_ALIGN                  (1 << BNX2X_RX_ALIGN_SHIFT)
877 #define BNX2X_PXP_DRAM_ALIGN            (BNX2X_RX_ALIGN_SHIFT - 5)
878
879         struct host_sp_status_block *def_status_blk;
880 #define DEF_SB_IGU_ID                   16
881 #define DEF_SB_ID                       HC_SP_SB_ID
882         __le16                  def_idx;
883         __le16                  def_att_idx;
884         u32                     attn_state;
885         struct attn_route       attn_group[MAX_DYNAMIC_ATTN_GRPS];
886
887         /* slow path ring */
888         struct eth_spe          *spq;
889         dma_addr_t              spq_mapping;
890         u16                     spq_prod_idx;
891         struct eth_spe          *spq_prod_bd;
892         struct eth_spe          *spq_last_bd;
893         __le16                  *dsb_sp_prod;
894         atomic_t                spq_left; /* serialize spq */
895         /* used to synchronize spq accesses */
896         spinlock_t              spq_lock;
897
898         /* event queue */
899         union event_ring_elem   *eq_ring;
900         dma_addr_t              eq_mapping;
901         u16                     eq_prod;
902         u16                     eq_cons;
903         __le16                  *eq_cons_sb;
904
905         /* Flags for marking that there is a STAT_QUERY or
906            SET_MAC ramrod pending */
907         int                     stats_pending;
908         int                     set_mac_pending;
909
910         /* End of fields used in the performance code paths */
911
912         int                     panic;
913         int                     msg_enable;
914
915         u32                     flags;
916 #define PCIX_FLAG                       1
917 #define PCI_32BIT_FLAG                  2
918 #define ONE_PORT_FLAG                   4
919 #define NO_WOL_FLAG                     8
920 #define USING_DAC_FLAG                  0x10
921 #define USING_MSIX_FLAG                 0x20
922 #define USING_MSI_FLAG                  0x40
923 #define TPA_ENABLE_FLAG                 0x80
924 #define NO_MCP_FLAG                     0x100
925 #define BP_NOMCP(bp)                    (bp->flags & NO_MCP_FLAG)
926 #define HW_VLAN_TX_FLAG                 0x400
927 #define HW_VLAN_RX_FLAG                 0x800
928 #define MF_FUNC_DIS                     0x1000
929
930         int                     pf_num; /* absolute PF number */
931         int                     pfid;   /* per-path PF number */
932         int                     base_fw_ndsb;
933 #define BP_PATH(bp)                     (!CHIP_IS_E2(bp) ? \
934                                                 0 : (bp->pf_num & 1))
935 #define BP_PORT(bp)                     (bp->pfid & 1)
936 #define BP_FUNC(bp)                     (bp->pfid)
937 #define BP_ABS_FUNC(bp)                 (bp->pf_num)
938 #define BP_E1HVN(bp)                    (bp->pfid >> 1)
939 #define BP_VN(bp)                       (CHIP_MODE_IS_4_PORT(bp) ? \
940                                                 0 : BP_E1HVN(bp))
941 #define BP_L_ID(bp)                     (BP_E1HVN(bp) << 2)
942 #define BP_FW_MB_IDX(bp)                (BP_PORT(bp) +\
943                                          BP_VN(bp) * (CHIP_IS_E1x(bp) ? 2  : 1))
944
945 #ifdef BCM_CNIC
946 #define BCM_CNIC_CID_START              16
947 #define BCM_ISCSI_ETH_CL_ID             17
948 #endif
949
950         int                     pm_cap;
951         int                     pcie_cap;
952         int                     mrrs;
953
954         struct delayed_work     sp_task;
955         struct delayed_work     reset_task;
956         struct timer_list       timer;
957         int                     current_interval;
958
959         u16                     fw_seq;
960         u16                     fw_drv_pulse_wr_seq;
961         u32                     func_stx;
962
963         struct link_params      link_params;
964         struct link_vars        link_vars;
965         struct mdio_if_info     mdio;
966
967         struct bnx2x_common     common;
968         struct bnx2x_port       port;
969
970         struct cmng_struct_per_port cmng;
971         u32                     vn_weight_sum;
972
973         u32                     mf_config[E1HVN_MAX];
974         u32                     mf2_config[E2_FUNC_MAX];
975         u16                     mf_ov;
976         u8                      mf_mode;
977 #define IS_MF(bp)                       (bp->mf_mode != 0)
978
979         u8                      wol;
980
981         int                     rx_ring_size;
982
983         u16                     tx_quick_cons_trip_int;
984         u16                     tx_quick_cons_trip;
985         u16                     tx_ticks_int;
986         u16                     tx_ticks;
987
988         u16                     rx_quick_cons_trip_int;
989         u16                     rx_quick_cons_trip;
990         u16                     rx_ticks_int;
991         u16                     rx_ticks;
992 /* Maximal coalescing timeout in us */
993 #define BNX2X_MAX_COALESCE_TOUT         (0xf0*12)
994
995         u32                     lin_cnt;
996
997         int                     state;
998 #define BNX2X_STATE_CLOSED              0
999 #define BNX2X_STATE_OPENING_WAIT4_LOAD  0x1000
1000 #define BNX2X_STATE_OPENING_WAIT4_PORT  0x2000
1001 #define BNX2X_STATE_OPEN                0x3000
1002 #define BNX2X_STATE_CLOSING_WAIT4_HALT  0x4000
1003 #define BNX2X_STATE_CLOSING_WAIT4_DELETE 0x5000
1004 #define BNX2X_STATE_CLOSING_WAIT4_UNLOAD 0x6000
1005 #define BNX2X_STATE_FUNC_STARTED        0x7000
1006 #define BNX2X_STATE_DIAG                0xe000
1007 #define BNX2X_STATE_ERROR               0xf000
1008
1009         int                     multi_mode;
1010         int                     num_queues;
1011         int                     disable_tpa;
1012         int                     int_mode;
1013
1014         struct tstorm_eth_mac_filter_config     mac_filters;
1015 #define BNX2X_ACCEPT_NONE               0x0000
1016 #define BNX2X_ACCEPT_UNICAST            0x0001
1017 #define BNX2X_ACCEPT_MULTICAST          0x0002
1018 #define BNX2X_ACCEPT_ALL_UNICAST        0x0004
1019 #define BNX2X_ACCEPT_ALL_MULTICAST      0x0008
1020 #define BNX2X_ACCEPT_BROADCAST          0x0010
1021 #define BNX2X_PROMISCUOUS_MODE          0x10000
1022
1023         u32                     rx_mode;
1024 #define BNX2X_RX_MODE_NONE              0
1025 #define BNX2X_RX_MODE_NORMAL            1
1026 #define BNX2X_RX_MODE_ALLMULTI          2
1027 #define BNX2X_RX_MODE_PROMISC           3
1028 #define BNX2X_MAX_MULTICAST             64
1029 #define BNX2X_MAX_EMUL_MULTI            16
1030
1031         u8                      igu_dsb_id;
1032         u8                      igu_base_sb;
1033         u8                      igu_sb_cnt;
1034         dma_addr_t              def_status_blk_mapping;
1035
1036         struct bnx2x_slowpath   *slowpath;
1037         dma_addr_t              slowpath_mapping;
1038         struct hw_context       context;
1039
1040         struct bnx2x_ilt        *ilt;
1041 #define BP_ILT(bp)              ((bp)->ilt)
1042 #define ILT_MAX_LINES           128
1043
1044         int                     l2_cid_count;
1045 #define L2_ILT_LINES(bp)        (DIV_ROUND_UP((bp)->l2_cid_count, \
1046                                  ILT_PAGE_CIDS))
1047 #define BNX2X_DB_SIZE(bp)       ((bp)->l2_cid_count * (1 << BNX2X_DB_SHIFT))
1048
1049         int                     qm_cid_count;
1050
1051         int                     dropless_fc;
1052
1053 #ifdef BCM_CNIC
1054         u32                     cnic_flags;
1055 #define BNX2X_CNIC_FLAG_MAC_SET         1
1056
1057         void                    *t1;
1058         dma_addr_t              t1_mapping;
1059         void                    *t2;
1060         dma_addr_t              t2_mapping;
1061         void                    *timers;
1062         dma_addr_t              timers_mapping;
1063         void                    *qm;
1064         dma_addr_t              qm_mapping;
1065         struct cnic_ops         *cnic_ops;
1066         void                    *cnic_data;
1067         u32                     cnic_tag;
1068         struct cnic_eth_dev     cnic_eth_dev;
1069         union host_hc_status_block cnic_sb;
1070         dma_addr_t              cnic_sb_mapping;
1071 #define CNIC_SB_ID(bp)          ((bp)->base_fw_ndsb + BP_L_ID(bp))
1072 #define CNIC_IGU_SB_ID(bp)      ((bp)->igu_base_sb)
1073         struct eth_spe          *cnic_kwq;
1074         struct eth_spe          *cnic_kwq_prod;
1075         struct eth_spe          *cnic_kwq_cons;
1076         struct eth_spe          *cnic_kwq_last;
1077         u16                     cnic_kwq_pending;
1078         u16                     cnic_spq_pending;
1079         struct mutex            cnic_mutex;
1080         u8                      iscsi_mac[6];
1081 #endif
1082
1083         int                     dmae_ready;
1084         /* used to synchronize dmae accesses */
1085         struct mutex            dmae_mutex;
1086
1087         /* used to protect the FW mail box */
1088         struct mutex            fw_mb_mutex;
1089
1090         /* used to synchronize stats collecting */
1091         int                     stats_state;
1092
1093         /* used for synchronization of concurrent threads statistics handling */
1094         spinlock_t              stats_lock;
1095
1096         /* used by dmae command loader */
1097         struct dmae_command     stats_dmae;
1098         int                     executer_idx;
1099
1100         u16                     stats_counter;
1101         struct bnx2x_eth_stats  eth_stats;
1102
1103         struct z_stream_s       *strm;
1104         void                    *gunzip_buf;
1105         dma_addr_t              gunzip_mapping;
1106         int                     gunzip_outlen;
1107 #define FW_BUF_SIZE                     0x8000
1108 #define GUNZIP_BUF(bp)                  (bp->gunzip_buf)
1109 #define GUNZIP_PHYS(bp)                 (bp->gunzip_mapping)
1110 #define GUNZIP_OUTLEN(bp)               (bp->gunzip_outlen)
1111
1112         struct raw_op           *init_ops;
1113         /* Init blocks offsets inside init_ops */
1114         u16                     *init_ops_offsets;
1115         /* Data blob - has 32 bit granularity */
1116         u32                     *init_data;
1117         /* Zipped PRAM blobs - raw data */
1118         const u8                *tsem_int_table_data;
1119         const u8                *tsem_pram_data;
1120         const u8                *usem_int_table_data;
1121         const u8                *usem_pram_data;
1122         const u8                *xsem_int_table_data;
1123         const u8                *xsem_pram_data;
1124         const u8                *csem_int_table_data;
1125         const u8                *csem_pram_data;
1126 #define INIT_OPS(bp)                    (bp->init_ops)
1127 #define INIT_OPS_OFFSETS(bp)            (bp->init_ops_offsets)
1128 #define INIT_DATA(bp)                   (bp->init_data)
1129 #define INIT_TSEM_INT_TABLE_DATA(bp)    (bp->tsem_int_table_data)
1130 #define INIT_TSEM_PRAM_DATA(bp)         (bp->tsem_pram_data)
1131 #define INIT_USEM_INT_TABLE_DATA(bp)    (bp->usem_int_table_data)
1132 #define INIT_USEM_PRAM_DATA(bp)         (bp->usem_pram_data)
1133 #define INIT_XSEM_INT_TABLE_DATA(bp)    (bp->xsem_int_table_data)
1134 #define INIT_XSEM_PRAM_DATA(bp)         (bp->xsem_pram_data)
1135 #define INIT_CSEM_INT_TABLE_DATA(bp)    (bp->csem_int_table_data)
1136 #define INIT_CSEM_PRAM_DATA(bp)         (bp->csem_pram_data)
1137
1138         char                    fw_ver[32];
1139         const struct firmware   *firmware;
1140 };
1141
1142 /**
1143  *      Init queue/func interface
1144  */
1145 /* queue init flags */
1146 #define QUEUE_FLG_TPA           0x0001
1147 #define QUEUE_FLG_CACHE_ALIGN   0x0002
1148 #define QUEUE_FLG_STATS         0x0004
1149 #define QUEUE_FLG_OV            0x0008
1150 #define QUEUE_FLG_VLAN          0x0010
1151 #define QUEUE_FLG_COS           0x0020
1152 #define QUEUE_FLG_HC            0x0040
1153 #define QUEUE_FLG_DHC           0x0080
1154 #define QUEUE_FLG_OOO           0x0100
1155
1156 #define QUEUE_DROP_IP_CS_ERR    TSTORM_ETH_CLIENT_CONFIG_DROP_IP_CS_ERR
1157 #define QUEUE_DROP_TCP_CS_ERR   TSTORM_ETH_CLIENT_CONFIG_DROP_TCP_CS_ERR
1158 #define QUEUE_DROP_TTL0         TSTORM_ETH_CLIENT_CONFIG_DROP_TTL0
1159 #define QUEUE_DROP_UDP_CS_ERR   TSTORM_ETH_CLIENT_CONFIG_DROP_UDP_CS_ERR
1160
1161
1162
1163 /* rss capabilities */
1164 #define RSS_IPV4_CAP            0x0001
1165 #define RSS_IPV4_TCP_CAP        0x0002
1166 #define RSS_IPV6_CAP            0x0004
1167 #define RSS_IPV6_TCP_CAP        0x0008
1168
1169 #define BNX2X_NUM_QUEUES(bp)    (bp->num_queues)
1170 #define is_multi(bp)            (BNX2X_NUM_QUEUES(bp) > 1)
1171
1172 #define BNX2X_MAX_QUEUES(bp)    (bp->igu_sb_cnt - CNIC_CONTEXT_USE)
1173 #define is_eth_multi(bp)        (BNX2X_NUM_ETH_QUEUES(bp) > 1)
1174
1175 #define RSS_IPV4_CAP_MASK                                               \
1176         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY
1177
1178 #define RSS_IPV4_TCP_CAP_MASK                                           \
1179         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY
1180
1181 #define RSS_IPV6_CAP_MASK                                               \
1182         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY
1183
1184 #define RSS_IPV6_TCP_CAP_MASK                                           \
1185         TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY
1186
1187 /* func init flags */
1188 #define FUNC_FLG_RSS            0x0001
1189 #define FUNC_FLG_STATS          0x0002
1190 /* removed  FUNC_FLG_UNMATCHED  0x0004 */
1191 #define FUNC_FLG_TPA            0x0008
1192 #define FUNC_FLG_SPQ            0x0010
1193 #define FUNC_FLG_LEADING        0x0020  /* PF only */
1194
1195 #define FUNC_CONFIG(flgs)       ((flgs) & (FUNC_FLG_RSS | FUNC_FLG_TPA | \
1196                                         FUNC_FLG_LEADING))
1197
1198 struct rxq_pause_params {
1199         u16             bd_th_lo;
1200         u16             bd_th_hi;
1201         u16             rcq_th_lo;
1202         u16             rcq_th_hi;
1203         u16             sge_th_lo; /* valid iff QUEUE_FLG_TPA */
1204         u16             sge_th_hi; /* valid iff QUEUE_FLG_TPA */
1205         u16             pri_map;
1206 };
1207
1208 struct bnx2x_rxq_init_params {
1209         /* cxt*/
1210         struct eth_context *cxt;
1211
1212         /* dma */
1213         dma_addr_t      dscr_map;
1214         dma_addr_t      sge_map;
1215         dma_addr_t      rcq_map;
1216         dma_addr_t      rcq_np_map;
1217
1218         u16             flags;
1219         u16             drop_flags;
1220         u16             mtu;
1221         u16             buf_sz;
1222         u16             fw_sb_id;
1223         u16             cl_id;
1224         u16             spcl_id;
1225         u16             cl_qzone_id;
1226
1227         /* valid iff QUEUE_FLG_STATS */
1228         u16             stat_id;
1229
1230         /* valid iff QUEUE_FLG_TPA */
1231         u16             tpa_agg_sz;
1232         u16             sge_buf_sz;
1233         u16             max_sges_pkt;
1234
1235         /* valid iff QUEUE_FLG_CACHE_ALIGN */
1236         u8              cache_line_log;
1237
1238         u8              sb_cq_index;
1239         u32             cid;
1240
1241         /* desired interrupts per sec. valid iff QUEUE_FLG_HC */
1242         u32             hc_rate;
1243 };
1244
1245 struct bnx2x_txq_init_params {
1246         /* cxt*/
1247         struct eth_context *cxt;
1248
1249         /* dma */
1250         dma_addr_t      dscr_map;
1251
1252         u16             flags;
1253         u16             fw_sb_id;
1254         u8              sb_cq_index;
1255         u8              cos;            /* valid iff QUEUE_FLG_COS */
1256         u16             stat_id;        /* valid iff QUEUE_FLG_STATS */
1257         u16             traffic_type;
1258         u32             cid;
1259         u16             hc_rate;        /* desired interrupts per sec.*/
1260                                         /* valid iff QUEUE_FLG_HC */
1261
1262 };
1263
1264 struct bnx2x_client_ramrod_params {
1265         int *pstate;
1266         int state;
1267         u16 index;
1268         u16 cl_id;
1269         u32 cid;
1270         u8 poll;
1271 #define CLIENT_IS_LEADING_RSS           0x02
1272         u8 flags;
1273 };
1274
1275 struct bnx2x_client_init_params {
1276         struct rxq_pause_params pause;
1277         struct bnx2x_rxq_init_params rxq_params;
1278         struct bnx2x_txq_init_params txq_params;
1279         struct bnx2x_client_ramrod_params ramrod_params;
1280 };
1281
1282 struct bnx2x_rss_params {
1283         int     mode;
1284         u16     cap;
1285         u16     result_mask;
1286 };
1287
1288 struct bnx2x_func_init_params {
1289
1290         /* rss */
1291         struct bnx2x_rss_params *rss;   /* valid iff FUNC_FLG_RSS */
1292
1293         /* dma */
1294         dma_addr_t      fw_stat_map;    /* valid iff FUNC_FLG_STATS */
1295         dma_addr_t      spq_map;        /* valid iff FUNC_FLG_SPQ */
1296
1297         u16             func_flgs;
1298         u16             func_id;        /* abs fid */
1299         u16             pf_id;
1300         u16             spq_prod;       /* valid iff FUNC_FLG_SPQ */
1301 };
1302
1303 #define for_each_queue(bp, var) \
1304                         for (var = 0; var < BNX2X_NUM_QUEUES(bp); var++)
1305 #define for_each_nondefault_queue(bp, var) \
1306                         for (var = 1; var < BNX2X_NUM_QUEUES(bp); var++)
1307
1308
1309 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32);
1310 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
1311                       u32 len32);
1312 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port);
1313 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1314 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1315 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param);
1316 void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val);
1317 void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
1318                                u32 addr, u32 len);
1319 void bnx2x_calc_fc_adv(struct bnx2x *bp);
1320 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
1321                   u32 data_hi, u32 data_lo, int common);
1322 void bnx2x_update_coalesce(struct bnx2x *bp);
1323 int bnx2x_get_link_cfg_idx(struct bnx2x *bp);
1324 static inline u32 reg_poll(struct bnx2x *bp, u32 reg, u32 expected, int ms,
1325                            int wait)
1326 {
1327         u32 val;
1328
1329         do {
1330                 val = REG_RD(bp, reg);
1331                 if (val == expected)
1332                         break;
1333                 ms -= wait;
1334                 msleep(wait);
1335
1336         } while (ms > 0);
1337
1338         return val;
1339 }
1340 #define BNX2X_ILT_ZALLOC(x, y, size) \
1341         do { \
1342                 x = pci_alloc_consistent(bp->pdev, size, y); \
1343                 if (x) \
1344                         memset(x, 0, size); \
1345         } while (0)
1346
1347 #define BNX2X_ILT_FREE(x, y, size) \
1348         do { \
1349                 if (x) { \
1350                         pci_free_consistent(bp->pdev, size, x, y); \
1351                         x = NULL; \
1352                         y = 0; \
1353                 } \
1354         } while (0)
1355
1356 #define ILOG2(x)        (ilog2((x)))
1357
1358 #define ILT_NUM_PAGE_ENTRIES    (3072)
1359 /* In 57710/11 we use whole table since we have 8 func
1360  */
1361 #define ILT_PER_FUNC            (ILT_NUM_PAGE_ENTRIES/8)
1362
1363 #define FUNC_ILT_BASE(func)     (func * ILT_PER_FUNC)
1364 /*
1365  * the phys address is shifted right 12 bits and has an added
1366  * 1=valid bit added to the 53rd bit
1367  * then since this is a wide register(TM)
1368  * we split it into two 32 bit writes
1369  */
1370 #define ONCHIP_ADDR1(x)         ((u32)(((u64)x >> 12) & 0xFFFFFFFF))
1371 #define ONCHIP_ADDR2(x)         ((u32)((1 << 20) | ((u64)x >> 44)))
1372
1373
1374 /* load/unload mode */
1375 #define LOAD_NORMAL                     0
1376 #define LOAD_OPEN                       1
1377 #define LOAD_DIAG                       2
1378 #define UNLOAD_NORMAL                   0
1379 #define UNLOAD_CLOSE                    1
1380 #define UNLOAD_RECOVERY                 2
1381
1382
1383 /* DMAE command defines */
1384 #define DMAE_TIMEOUT                    -1
1385 #define DMAE_PCI_ERROR                  -2      /* E2 and onward */
1386 #define DMAE_NOT_RDY                    -3
1387 #define DMAE_PCI_ERR_FLAG               0x80000000
1388
1389 #define DMAE_SRC_PCI                    0
1390 #define DMAE_SRC_GRC                    1
1391
1392 #define DMAE_DST_NONE                   0
1393 #define DMAE_DST_PCI                    1
1394 #define DMAE_DST_GRC                    2
1395
1396 #define DMAE_COMP_PCI                   0
1397 #define DMAE_COMP_GRC                   1
1398
1399 /* E2 and onward - PCI error handling in the completion */
1400
1401 #define DMAE_COMP_REGULAR               0
1402 #define DMAE_COM_SET_ERR                1
1403
1404 #define DMAE_CMD_SRC_PCI                (DMAE_SRC_PCI << \
1405                                                 DMAE_COMMAND_SRC_SHIFT)
1406 #define DMAE_CMD_SRC_GRC                (DMAE_SRC_GRC << \
1407                                                 DMAE_COMMAND_SRC_SHIFT)
1408
1409 #define DMAE_CMD_DST_PCI                (DMAE_DST_PCI << \
1410                                                 DMAE_COMMAND_DST_SHIFT)
1411 #define DMAE_CMD_DST_GRC                (DMAE_DST_GRC << \
1412                                                 DMAE_COMMAND_DST_SHIFT)
1413
1414 #define DMAE_CMD_C_DST_PCI              (DMAE_COMP_PCI << \
1415                                                 DMAE_COMMAND_C_DST_SHIFT)
1416 #define DMAE_CMD_C_DST_GRC              (DMAE_COMP_GRC << \
1417                                                 DMAE_COMMAND_C_DST_SHIFT)
1418
1419 #define DMAE_CMD_C_ENABLE               DMAE_COMMAND_C_TYPE_ENABLE
1420
1421 #define DMAE_CMD_ENDIANITY_NO_SWAP      (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1422 #define DMAE_CMD_ENDIANITY_B_SWAP       (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1423 #define DMAE_CMD_ENDIANITY_DW_SWAP      (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1424 #define DMAE_CMD_ENDIANITY_B_DW_SWAP    (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1425
1426 #define DMAE_CMD_PORT_0                 0
1427 #define DMAE_CMD_PORT_1                 DMAE_COMMAND_PORT
1428
1429 #define DMAE_CMD_SRC_RESET              DMAE_COMMAND_SRC_RESET
1430 #define DMAE_CMD_DST_RESET              DMAE_COMMAND_DST_RESET
1431 #define DMAE_CMD_E1HVN_SHIFT            DMAE_COMMAND_E1HVN_SHIFT
1432
1433 #define DMAE_SRC_PF                     0
1434 #define DMAE_SRC_VF                     1
1435
1436 #define DMAE_DST_PF                     0
1437 #define DMAE_DST_VF                     1
1438
1439 #define DMAE_C_SRC                      0
1440 #define DMAE_C_DST                      1
1441
1442 #define DMAE_LEN32_RD_MAX               0x80
1443 #define DMAE_LEN32_WR_MAX(bp)           (CHIP_IS_E1(bp) ? 0x400 : 0x2000)
1444
1445 #define DMAE_COMP_VAL                   0x60d0d0ae /* E2 and on - upper bit
1446                                                         indicates eror */
1447
1448 #define MAX_DMAE_C_PER_PORT             8
1449 #define INIT_DMAE_C(bp)                 (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1450                                          BP_E1HVN(bp))
1451 #define PMF_DMAE_C(bp)                  (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1452                                          E1HVN_MAX)
1453
1454
1455 /* PCIE link and speed */
1456 #define PCICFG_LINK_WIDTH               0x1f00000
1457 #define PCICFG_LINK_WIDTH_SHIFT         20
1458 #define PCICFG_LINK_SPEED               0xf0000
1459 #define PCICFG_LINK_SPEED_SHIFT         16
1460
1461
1462 #define BNX2X_NUM_TESTS                 7
1463
1464 #define BNX2X_PHY_LOOPBACK              0
1465 #define BNX2X_MAC_LOOPBACK              1
1466 #define BNX2X_PHY_LOOPBACK_FAILED       1
1467 #define BNX2X_MAC_LOOPBACK_FAILED       2
1468 #define BNX2X_LOOPBACK_FAILED           (BNX2X_MAC_LOOPBACK_FAILED | \
1469                                          BNX2X_PHY_LOOPBACK_FAILED)
1470
1471
1472 #define STROM_ASSERT_ARRAY_SIZE         50
1473
1474
1475 /* must be used on a CID before placing it on a HW ring */
1476 #define HW_CID(bp, x)                   ((BP_PORT(bp) << 23) | \
1477                                          (BP_E1HVN(bp) << 17) | (x))
1478
1479 #define SP_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_spe))
1480 #define MAX_SP_DESC_CNT                 (SP_DESC_CNT - 1)
1481
1482
1483 #define BNX2X_BTR                       4
1484 #define MAX_SPQ_PENDING                 8
1485
1486
1487 /* CMNG constants
1488    derived from lab experiments, and not from system spec calculations !!! */
1489 #define DEF_MIN_RATE                    100
1490 /* resolution of the rate shaping timer - 100 usec */
1491 #define RS_PERIODIC_TIMEOUT_USEC        100
1492 /* resolution of fairness algorithm in usecs -
1493    coefficient for calculating the actual t fair */
1494 #define T_FAIR_COEF                     10000000
1495 /* number of bytes in single QM arbitration cycle -
1496    coefficient for calculating the fairness timer */
1497 #define QM_ARB_BYTES                    40000
1498 #define FAIR_MEM                        2
1499
1500
1501 #define ATTN_NIG_FOR_FUNC               (1L << 8)
1502 #define ATTN_SW_TIMER_4_FUNC            (1L << 9)
1503 #define GPIO_2_FUNC                     (1L << 10)
1504 #define GPIO_3_FUNC                     (1L << 11)
1505 #define GPIO_4_FUNC                     (1L << 12)
1506 #define ATTN_GENERAL_ATTN_1             (1L << 13)
1507 #define ATTN_GENERAL_ATTN_2             (1L << 14)
1508 #define ATTN_GENERAL_ATTN_3             (1L << 15)
1509 #define ATTN_GENERAL_ATTN_4             (1L << 13)
1510 #define ATTN_GENERAL_ATTN_5             (1L << 14)
1511 #define ATTN_GENERAL_ATTN_6             (1L << 15)
1512
1513 #define ATTN_HARD_WIRED_MASK            0xff00
1514 #define ATTENTION_ID                    4
1515
1516
1517 /* stuff added to make the code fit 80Col */
1518
1519 #define BNX2X_PMF_LINK_ASSERT \
1520         GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + BP_FUNC(bp))
1521
1522 #define BNX2X_MC_ASSERT_BITS \
1523         (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1524          GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1525          GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1526          GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1527
1528 #define BNX2X_MCP_ASSERT \
1529         GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1530
1531 #define BNX2X_GRC_TIMEOUT       GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1532 #define BNX2X_GRC_RSV           (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1533                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1534                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1535                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1536                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1537                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1538
1539 #define HW_INTERRUT_ASSERT_SET_0 \
1540                                 (AEU_INPUTS_ATTN_BITS_TSDM_HW_INTERRUPT | \
1541                                  AEU_INPUTS_ATTN_BITS_TCM_HW_INTERRUPT | \
1542                                  AEU_INPUTS_ATTN_BITS_TSEMI_HW_INTERRUPT | \
1543                                  AEU_INPUTS_ATTN_BITS_PBF_HW_INTERRUPT)
1544 #define HW_PRTY_ASSERT_SET_0    (AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR | \
1545                                  AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR | \
1546                                  AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR | \
1547                                  AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR |\
1548                                  AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR)
1549 #define HW_INTERRUT_ASSERT_SET_1 \
1550                                 (AEU_INPUTS_ATTN_BITS_QM_HW_INTERRUPT | \
1551                                  AEU_INPUTS_ATTN_BITS_TIMERS_HW_INTERRUPT | \
1552                                  AEU_INPUTS_ATTN_BITS_XSDM_HW_INTERRUPT | \
1553                                  AEU_INPUTS_ATTN_BITS_XCM_HW_INTERRUPT | \
1554                                  AEU_INPUTS_ATTN_BITS_XSEMI_HW_INTERRUPT | \
1555                                  AEU_INPUTS_ATTN_BITS_USDM_HW_INTERRUPT | \
1556                                  AEU_INPUTS_ATTN_BITS_UCM_HW_INTERRUPT | \
1557                                  AEU_INPUTS_ATTN_BITS_USEMI_HW_INTERRUPT | \
1558                                  AEU_INPUTS_ATTN_BITS_UPB_HW_INTERRUPT | \
1559                                  AEU_INPUTS_ATTN_BITS_CSDM_HW_INTERRUPT | \
1560                                  AEU_INPUTS_ATTN_BITS_CCM_HW_INTERRUPT)
1561 #define HW_PRTY_ASSERT_SET_1    (AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR |\
1562                                  AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR | \
1563                                  AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR | \
1564                                  AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR | \
1565                                  AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR |\
1566                              AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR |\
1567                                  AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR | \
1568                                  AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR | \
1569                                  AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR | \
1570                                  AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR | \
1571                                  AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR)
1572 #define HW_INTERRUT_ASSERT_SET_2 \
1573                                 (AEU_INPUTS_ATTN_BITS_CSEMI_HW_INTERRUPT | \
1574                                  AEU_INPUTS_ATTN_BITS_CDU_HW_INTERRUPT | \
1575                                  AEU_INPUTS_ATTN_BITS_DMAE_HW_INTERRUPT | \
1576                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT |\
1577                                  AEU_INPUTS_ATTN_BITS_MISC_HW_INTERRUPT)
1578 #define HW_PRTY_ASSERT_SET_2    (AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR | \
1579                                  AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR | \
1580                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR |\
1581                                  AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR | \
1582                                  AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR | \
1583                                  AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR | \
1584                                  AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR)
1585
1586 #define HW_PRTY_ASSERT_SET_3 (AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY | \
1587                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY | \
1588                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY | \
1589                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY)
1590
1591 #define RSS_FLAGS(bp) \
1592                 (TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY | \
1593                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY | \
1594                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY | \
1595                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY | \
1596                  (bp->multi_mode << \
1597                   TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE_SHIFT))
1598 #define MULTI_MASK                      0x7f
1599
1600 #define BNX2X_SP_DSB_INDEX \
1601                 (&bp->def_status_blk->sp_sb.\
1602                                         index_values[HC_SP_INDEX_ETH_DEF_CONS])
1603 #define SET_FLAG(value, mask, flag) \
1604         do {\
1605                 (value) &= ~(mask);\
1606                 (value) |= ((flag) << (mask##_SHIFT));\
1607         } while (0)
1608
1609 #define GET_FLAG(value, mask) \
1610         (((value) &= (mask)) >> (mask##_SHIFT))
1611
1612 #define GET_FIELD(value, fname) \
1613         (((value) & (fname##_MASK)) >> (fname##_SHIFT))
1614
1615 #define CAM_IS_INVALID(x) \
1616         (GET_FLAG(x.flags, \
1617         MAC_CONFIGURATION_ENTRY_ACTION_TYPE) == \
1618         (T_ETH_MAC_COMMAND_INVALIDATE))
1619
1620 #define CAM_INVALIDATE(x) \
1621         (x.target_table_entry.flags = TSTORM_CAM_TARGET_TABLE_ENTRY_ACTION_TYPE)
1622
1623
1624 /* Number of u32 elements in MC hash array */
1625 #define MC_HASH_SIZE                    8
1626 #define MC_HASH_OFFSET(bp, i)           (BAR_TSTRORM_INTMEM + \
1627         TSTORM_APPROXIMATE_MATCH_MULTICAST_FILTERING_OFFSET(BP_FUNC(bp)) + i*4)
1628
1629
1630 #ifndef PXP2_REG_PXP2_INT_STS
1631 #define PXP2_REG_PXP2_INT_STS           PXP2_REG_PXP2_INT_STS_0
1632 #endif
1633
1634 #ifndef ETH_MAX_RX_CLIENTS_E2
1635 #define ETH_MAX_RX_CLIENTS_E2           ETH_MAX_RX_CLIENTS_E1H
1636 #endif
1637 #define BNX2X_VPD_LEN                   128
1638 #define VENDOR_ID_LEN                   4
1639
1640 /* Congestion management fairness mode */
1641 #define CMNG_FNS_NONE           0
1642 #define CMNG_FNS_MINMAX         1
1643
1644 #define HC_SEG_ACCESS_DEF               0   /*Driver decision 0-3*/
1645 #define HC_SEG_ACCESS_ATTN              4
1646 #define HC_SEG_ACCESS_NORM              0   /*Driver decision 0-1*/
1647
1648 #ifdef BNX2X_MAIN
1649 #define BNX2X_EXTERN
1650 #else
1651 #define BNX2X_EXTERN extern
1652 #endif
1653
1654 BNX2X_EXTERN int load_count[2][3]; /* per path: 0-common, 1-port0, 2-port1 */
1655
1656 /* MISC_REG_RESET_REG - this is here for the hsi to work don't touch */
1657
1658 extern void bnx2x_set_ethtool_ops(struct net_device *netdev);
1659
1660 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx);
1661 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type);
1662 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode);
1663 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
1664                       bool with_comp, u8 comp_type);
1665
1666
1667 #define WAIT_RAMROD_POLL        0x01
1668 #define WAIT_RAMROD_COMMON      0x02
1669
1670 int bnx2x_wait_ramrod(struct bnx2x *bp, int state, int idx,
1671                              int *state_p, int flags);
1672 #endif /* bnx2x.h */