43ad2cb8b9f5d1027d74b83f21dce828f98262a1
[linux-3.10.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 /* MCH MMIO space */
29 /** 915-945 and GM965 MCH register controlling DRAM channel access */
30 #define DCC             0x200
31 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
32 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
33 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
34 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
35 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
36
37 /** 965 MCH register controlling DRAM channel configuration */
38 #define CHDECMISC               0x111
39 #define CHDECMISC_FLEXMEMORY            (1 << 1)
40
41 /*
42  * The Bridge device's PCI config space has information about the
43  * fb aperture size and the amount of pre-reserved memory.
44  */
45 #define INTEL_GMCH_CTRL         0x52
46 #define INTEL_GMCH_ENABLED      0x4
47 #define INTEL_GMCH_MEM_MASK     0x1
48 #define INTEL_GMCH_MEM_64M      0x1
49 #define INTEL_GMCH_MEM_128M     0
50
51 #define INTEL_855_GMCH_GMS_MASK         (0x7 << 4)
52 #define INTEL_855_GMCH_GMS_DISABLED     (0x0 << 4)
53 #define INTEL_855_GMCH_GMS_STOLEN_1M    (0x1 << 4)
54 #define INTEL_855_GMCH_GMS_STOLEN_4M    (0x2 << 4)
55 #define INTEL_855_GMCH_GMS_STOLEN_8M    (0x3 << 4)
56 #define INTEL_855_GMCH_GMS_STOLEN_16M   (0x4 << 4)
57 #define INTEL_855_GMCH_GMS_STOLEN_32M   (0x5 << 4)
58
59 #define INTEL_915G_GMCH_GMS_STOLEN_48M  (0x6 << 4)
60 #define INTEL_915G_GMCH_GMS_STOLEN_64M  (0x7 << 4)
61
62 /* PCI config space */
63
64 #define HPLLCC  0xc0 /* 855 only */
65 #define   GC_CLOCK_CONTROL_MASK         (3 << 0)
66 #define   GC_CLOCK_133_200              (0 << 0)
67 #define   GC_CLOCK_100_200              (1 << 0)
68 #define   GC_CLOCK_100_133              (2 << 0)
69 #define   GC_CLOCK_166_250              (3 << 0)
70 #define GCFGC   0xf0 /* 915+ only */
71 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
72 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
73 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
74 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
75 #define LBB     0xf4
76
77 /* VGA stuff */
78
79 #define VGA_ST01_MDA 0x3ba
80 #define VGA_ST01_CGA 0x3da
81
82 #define VGA_MSR_WRITE 0x3c2
83 #define VGA_MSR_READ 0x3cc
84 #define   VGA_MSR_MEM_EN (1<<1)
85 #define   VGA_MSR_CGA_MODE (1<<0)
86
87 #define VGA_SR_INDEX 0x3c4
88 #define VGA_SR_DATA 0x3c5
89
90 #define VGA_AR_INDEX 0x3c0
91 #define   VGA_AR_VID_EN (1<<5)
92 #define VGA_AR_DATA_WRITE 0x3c0
93 #define VGA_AR_DATA_READ 0x3c1
94
95 #define VGA_GR_INDEX 0x3ce
96 #define VGA_GR_DATA 0x3cf
97 /* GR05 */
98 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
99 #define     VGA_GR_MEM_READ_MODE_PLANE 1
100 /* GR06 */
101 #define   VGA_GR_MEM_MODE_MASK 0xc
102 #define   VGA_GR_MEM_MODE_SHIFT 2
103 #define   VGA_GR_MEM_A0000_AFFFF 0
104 #define   VGA_GR_MEM_A0000_BFFFF 1
105 #define   VGA_GR_MEM_B0000_B7FFF 2
106 #define   VGA_GR_MEM_B0000_BFFFF 3
107
108 #define VGA_DACMASK 0x3c6
109 #define VGA_DACRX 0x3c7
110 #define VGA_DACWX 0x3c8
111 #define VGA_DACDATA 0x3c9
112
113 #define VGA_CR_INDEX_MDA 0x3b4
114 #define VGA_CR_DATA_MDA 0x3b5
115 #define VGA_CR_INDEX_CGA 0x3d4
116 #define VGA_CR_DATA_CGA 0x3d5
117
118 /*
119  * Memory interface instructions used by the kernel
120  */
121 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
122
123 #define MI_NOOP                 MI_INSTR(0, 0)
124 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
125 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
126 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
127 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
128 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
129 #define MI_FLUSH                MI_INSTR(0x04, 0)
130 #define   MI_READ_FLUSH         (1 << 0)
131 #define   MI_EXE_FLUSH          (1 << 1)
132 #define   MI_NO_WRITE_FLUSH     (1 << 2)
133 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
134 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
135 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
136 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
137 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
138 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
139 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
140 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
141 #define   MI_STORE_DWORD_INDEX_SHIFT 2
142 #define MI_LOAD_REGISTER_IMM    MI_INSTR(0x22, 1)
143 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
144 #define   MI_BATCH_NON_SECURE   (1)
145 #define   MI_BATCH_NON_SECURE_I965 (1<<8)
146 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
147
148 /*
149  * 3D instructions used by the kernel
150  */
151 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
152
153 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
154 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
155 #define   SC_UPDATE_SCISSOR       (0x1<<1)
156 #define   SC_ENABLE_MASK          (0x1<<0)
157 #define   SC_ENABLE               (0x1<<0)
158 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
159 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
160 #define   SCI_YMIN_MASK      (0xffff<<16)
161 #define   SCI_XMIN_MASK      (0xffff<<0)
162 #define   SCI_YMAX_MASK      (0xffff<<16)
163 #define   SCI_XMAX_MASK      (0xffff<<0)
164 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
165 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
166 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
167 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
168 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
169 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
170 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
171 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
172 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
173 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
174 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
175 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
176 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
177 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
178 #define   BLT_DEPTH_8                   (0<<24)
179 #define   BLT_DEPTH_16_565              (1<<24)
180 #define   BLT_DEPTH_16_1555             (2<<24)
181 #define   BLT_DEPTH_32                  (3<<24)
182 #define   BLT_ROP_GXCOPY                (0xcc<<16)
183 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
184 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
185 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
186 #define   ASYNC_FLIP                (1<<22)
187 #define   DISPLAY_PLANE_A           (0<<20)
188 #define   DISPLAY_PLANE_B           (1<<20)
189
190 /*
191  * Instruction and interrupt control regs
192  */
193
194 #define PRB0_TAIL       0x02030
195 #define PRB0_HEAD       0x02034
196 #define PRB0_START      0x02038
197 #define PRB0_CTL        0x0203c
198 #define   TAIL_ADDR             0x001FFFF8
199 #define   HEAD_WRAP_COUNT       0xFFE00000
200 #define   HEAD_WRAP_ONE         0x00200000
201 #define   HEAD_ADDR             0x001FFFFC
202 #define   RING_NR_PAGES         0x001FF000
203 #define   RING_REPORT_MASK      0x00000006
204 #define   RING_REPORT_64K       0x00000002
205 #define   RING_REPORT_128K      0x00000004
206 #define   RING_NO_REPORT        0x00000000
207 #define   RING_VALID_MASK       0x00000001
208 #define   RING_VALID            0x00000001
209 #define   RING_INVALID          0x00000000
210 #define PRB1_TAIL       0x02040 /* 915+ only */
211 #define PRB1_HEAD       0x02044 /* 915+ only */
212 #define PRB1_START      0x02048 /* 915+ only */
213 #define PRB1_CTL        0x0204c /* 915+ only */
214 #define ACTHD_I965      0x02074
215 #define HWS_PGA         0x02080
216 #define HWS_ADDRESS_MASK        0xfffff000
217 #define HWS_START_ADDRESS_SHIFT 4
218 #define IPEIR           0x02088
219 #define NOPID           0x02094
220 #define HWSTAM          0x02098
221 #define SCPD0           0x0209c /* 915+ only */
222 #define IER             0x020a0
223 #define IIR             0x020a4
224 #define IMR             0x020a8
225 #define ISR             0x020ac
226 #define   I915_PIPE_CONTROL_NOTIFY_INTERRUPT            (1<<18)
227 #define   I915_DISPLAY_PORT_INTERRUPT                   (1<<17)
228 #define   I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT    (1<<15)
229 #define   I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT      (1<<14)
230 #define   I915_HWB_OOM_INTERRUPT                        (1<<13)
231 #define   I915_SYNC_STATUS_INTERRUPT                    (1<<12)
232 #define   I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT   (1<<11)
233 #define   I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT   (1<<10)
234 #define   I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT     (1<<9)
235 #define   I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT   (1<<8)
236 #define   I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT          (1<<7)
237 #define   I915_DISPLAY_PIPE_A_EVENT_INTERRUPT           (1<<6)
238 #define   I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT          (1<<5)
239 #define   I915_DISPLAY_PIPE_B_EVENT_INTERRUPT           (1<<4)
240 #define   I915_DEBUG_INTERRUPT                          (1<<2)
241 #define   I915_USER_INTERRUPT                           (1<<1)
242 #define   I915_ASLE_INTERRUPT                           (1<<0)
243 #define EIR             0x020b0
244 #define EMR             0x020b4
245 #define ESR             0x020b8
246 #define INSTPM          0x020c0
247 #define ACTHD           0x020c8
248 #define FW_BLC          0x020d8
249 #define FW_BLC_SELF     0x020e0 /* 915+ only */
250 #define MI_ARB_STATE    0x020e4 /* 915+ only */
251 #define CACHE_MODE_0    0x02120 /* 915+ only */
252 #define   CM0_MASK_SHIFT          16
253 #define   CM0_IZ_OPT_DISABLE      (1<<6)
254 #define   CM0_ZR_OPT_DISABLE      (1<<5)
255 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
256 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
257 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
258 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
259 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
260
261 /*
262  * Framebuffer compression (915+ only)
263  */
264
265 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
266 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
267 #define FBC_CONTROL             0x03208
268 #define   FBC_CTL_EN            (1<<31)
269 #define   FBC_CTL_PERIODIC      (1<<30)
270 #define   FBC_CTL_INTERVAL_SHIFT (16)
271 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
272 #define   FBC_CTL_STRIDE_SHIFT  (5)
273 #define   FBC_CTL_FENCENO       (1<<0)
274 #define FBC_COMMAND             0x0320c
275 #define   FBC_CMD_COMPRESS      (1<<0)
276 #define FBC_STATUS              0x03210
277 #define   FBC_STAT_COMPRESSING  (1<<31)
278 #define   FBC_STAT_COMPRESSED   (1<<30)
279 #define   FBC_STAT_MODIFIED     (1<<29)
280 #define   FBC_STAT_CURRENT_LINE (1<<0)
281 #define FBC_CONTROL2            0x03214
282 #define   FBC_CTL_FENCE_DBL     (0<<4)
283 #define   FBC_CTL_IDLE_IMM      (0<<2)
284 #define   FBC_CTL_IDLE_FULL     (1<<2)
285 #define   FBC_CTL_IDLE_LINE     (2<<2)
286 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
287 #define   FBC_CTL_CPU_FENCE     (1<<1)
288 #define   FBC_CTL_PLANEA        (0<<0)
289 #define   FBC_CTL_PLANEB        (1<<0)
290 #define FBC_FENCE_OFF           0x0321b
291
292 #define FBC_LL_SIZE             (1536)
293
294 /*
295  * GPIO regs
296  */
297 #define GPIOA                   0x5010
298 #define GPIOB                   0x5014
299 #define GPIOC                   0x5018
300 #define GPIOD                   0x501c
301 #define GPIOE                   0x5020
302 #define GPIOF                   0x5024
303 #define GPIOG                   0x5028
304 #define GPIOH                   0x502c
305 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
306 # define GPIO_CLOCK_DIR_IN              (0 << 1)
307 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
308 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
309 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
310 # define GPIO_CLOCK_VAL_IN              (1 << 4)
311 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
312 # define GPIO_DATA_DIR_MASK             (1 << 8)
313 # define GPIO_DATA_DIR_IN               (0 << 9)
314 # define GPIO_DATA_DIR_OUT              (1 << 9)
315 # define GPIO_DATA_VAL_MASK             (1 << 10)
316 # define GPIO_DATA_VAL_OUT              (1 << 11)
317 # define GPIO_DATA_VAL_IN               (1 << 12)
318 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
319
320 /*
321  * Clock control & power management
322  */
323
324 #define VGA0    0x6000
325 #define VGA1    0x6004
326 #define VGA_PD  0x6010
327 #define   VGA0_PD_P2_DIV_4      (1 << 7)
328 #define   VGA0_PD_P1_DIV_2      (1 << 5)
329 #define   VGA0_PD_P1_SHIFT      0
330 #define   VGA0_PD_P1_MASK       (0x1f << 0)
331 #define   VGA1_PD_P2_DIV_4      (1 << 15)
332 #define   VGA1_PD_P1_DIV_2      (1 << 13)
333 #define   VGA1_PD_P1_SHIFT      8
334 #define   VGA1_PD_P1_MASK       (0x1f << 8)
335 #define DPLL_A  0x06014
336 #define DPLL_B  0x06018
337 #define   DPLL_VCO_ENABLE               (1 << 31)
338 #define   DPLL_DVO_HIGH_SPEED           (1 << 30)
339 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
340 #define   DPLL_VGA_MODE_DIS             (1 << 28)
341 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
342 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
343 #define   DPLL_MODE_MASK                (3 << 26)
344 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
345 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
346 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
347 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
348 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
349 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
350
351 #define I915_FIFO_UNDERRUN_STATUS               (1UL<<31)
352 #define I915_CRC_ERROR_ENABLE                   (1UL<<29)
353 #define I915_CRC_DONE_ENABLE                    (1UL<<28)
354 #define I915_GMBUS_EVENT_ENABLE                 (1UL<<27)
355 #define I915_VSYNC_INTERRUPT_ENABLE             (1UL<<25)
356 #define I915_DISPLAY_LINE_COMPARE_ENABLE        (1UL<<24)
357 #define I915_DPST_EVENT_ENABLE                  (1UL<<23)
358 #define I915_LEGACY_BLC_EVENT_ENABLE            (1UL<<22)
359 #define I915_ODD_FIELD_INTERRUPT_ENABLE         (1UL<<21)
360 #define I915_EVEN_FIELD_INTERRUPT_ENABLE        (1UL<<20)
361 #define I915_START_VBLANK_INTERRUPT_ENABLE      (1UL<<18)       /* 965 or later */
362 #define I915_VBLANK_INTERRUPT_ENABLE            (1UL<<17)
363 #define I915_OVERLAY_UPDATED_ENABLE             (1UL<<16)
364 #define I915_CRC_ERROR_INTERRUPT_STATUS         (1UL<<13)
365 #define I915_CRC_DONE_INTERRUPT_STATUS          (1UL<<12)
366 #define I915_GMBUS_INTERRUPT_STATUS             (1UL<<11)
367 #define I915_VSYNC_INTERRUPT_STATUS             (1UL<<9)
368 #define I915_DISPLAY_LINE_COMPARE_STATUS        (1UL<<8)
369 #define I915_DPST_EVENT_STATUS                  (1UL<<7)
370 #define I915_LEGACY_BLC_EVENT_STATUS            (1UL<<6)
371 #define I915_ODD_FIELD_INTERRUPT_STATUS         (1UL<<5)
372 #define I915_EVEN_FIELD_INTERRUPT_STATUS        (1UL<<4)
373 #define I915_START_VBLANK_INTERRUPT_STATUS      (1UL<<2)        /* 965 or later */
374 #define I915_VBLANK_INTERRUPT_STATUS            (1UL<<1)
375 #define I915_OVERLAY_UPDATED_STATUS             (1UL<<0)
376
377 #define SRX_INDEX               0x3c4
378 #define SRX_DATA                0x3c5
379 #define SR01                    1
380 #define SR01_SCREEN_OFF         (1<<5)
381
382 #define PPCR                    0x61204
383 #define PPCR_ON                 (1<<0)
384
385 #define DVOB                    0x61140
386 #define DVOB_ON                 (1<<31)
387 #define DVOC                    0x61160
388 #define DVOC_ON                 (1<<31)
389 #define LVDS                    0x61180
390 #define LVDS_ON                 (1<<31)
391
392 #define ADPA                    0x61100
393 #define ADPA_DPMS_MASK          (~(3<<10))
394 #define ADPA_DPMS_ON            (0<<10)
395 #define ADPA_DPMS_SUSPEND       (1<<10)
396 #define ADPA_DPMS_STANDBY       (2<<10)
397 #define ADPA_DPMS_OFF           (3<<10)
398
399 #define RING_TAIL               0x00
400 #define TAIL_ADDR               0x001FFFF8
401 #define RING_HEAD               0x04
402 #define HEAD_WRAP_COUNT         0xFFE00000
403 #define HEAD_WRAP_ONE           0x00200000
404 #define HEAD_ADDR               0x001FFFFC
405 #define RING_START              0x08
406 #define START_ADDR              0xFFFFF000
407 #define RING_LEN                0x0C
408 #define RING_NR_PAGES           0x001FF000
409 #define RING_REPORT_MASK        0x00000006
410 #define RING_REPORT_64K         0x00000002
411 #define RING_REPORT_128K        0x00000004
412 #define RING_NO_REPORT          0x00000000
413 #define RING_VALID_MASK         0x00000001
414 #define RING_VALID              0x00000001
415 #define RING_INVALID            0x00000000
416
417 /* Scratch pad debug 0 reg:
418  */
419 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
420 /*
421  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
422  * this field (only one bit may be set).
423  */
424 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
425 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
426 /* i830, required in DVO non-gang */
427 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
428 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
429 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
430 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
431 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
432 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
433 #define   PLL_REF_INPUT_MASK            (3 << 13)
434 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
435 /*
436  * Parallel to Serial Load Pulse phase selection.
437  * Selects the phase for the 10X DPLL clock for the PCIe
438  * digital display port. The range is 4 to 13; 10 or more
439  * is just a flip delay. The default is 6
440  */
441 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
442 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
443 /*
444  * SDVO multiplier for 945G/GM. Not used on 965.
445  */
446 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
447 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
448 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
449 #define DPLL_A_MD 0x0601c /* 965+ only */
450 /*
451  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
452  *
453  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
454  */
455 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
456 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
457 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
458 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
459 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
460 /*
461  * SDVO/UDI pixel multiplier.
462  *
463  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
464  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
465  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
466  * dummy bytes in the datastream at an increased clock rate, with both sides of
467  * the link knowing how many bytes are fill.
468  *
469  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
470  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
471  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
472  * through an SDVO command.
473  *
474  * This register field has values of multiplication factor minus 1, with
475  * a maximum multiplier of 5 for SDVO.
476  */
477 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
478 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
479 /*
480  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
481  * This best be set to the default value (3) or the CRT won't work. No,
482  * I don't entirely understand what this does...
483  */
484 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
485 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
486 #define DPLL_B_MD 0x06020 /* 965+ only */
487 #define FPA0    0x06040
488 #define FPA1    0x06044
489 #define FPB0    0x06048
490 #define FPB1    0x0604c
491 #define   FP_N_DIV_MASK         0x003f0000
492 #define   FP_N_DIV_SHIFT                16
493 #define   FP_M1_DIV_MASK        0x00003f00
494 #define   FP_M1_DIV_SHIFT                8
495 #define   FP_M2_DIV_MASK        0x0000003f
496 #define   FP_M2_DIV_SHIFT                0
497 #define DPLL_TEST       0x606c
498 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
499 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
500 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
501 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
502 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
503 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
504 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
505 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
506 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
507 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
508 #define D_STATE         0x6104
509 #define CG_2D_DIS       0x6200
510 #define CG_3D_DIS       0x6204
511
512 /*
513  * Palette regs
514  */
515
516 #define PALETTE_A               0x0a000
517 #define PALETTE_B               0x0a800
518
519 /*
520  * Overlay regs
521  */
522
523 #define OVADD                   0x30000
524 #define DOVSTA                  0x30008
525 #define OC_BUF                  (0x3<<20)
526 #define OGAMC5                  0x30010
527 #define OGAMC4                  0x30014
528 #define OGAMC3                  0x30018
529 #define OGAMC2                  0x3001c
530 #define OGAMC1                  0x30020
531 #define OGAMC0                  0x30024
532
533 /*
534  * Display engine regs
535  */
536
537 /* Pipe A timing regs */
538 #define HTOTAL_A        0x60000
539 #define HBLANK_A        0x60004
540 #define HSYNC_A         0x60008
541 #define VTOTAL_A        0x6000c
542 #define VBLANK_A        0x60010
543 #define VSYNC_A         0x60014
544 #define PIPEASRC        0x6001c
545 #define BCLRPAT_A       0x60020
546
547 /* Pipe B timing regs */
548 #define HTOTAL_B        0x61000
549 #define HBLANK_B        0x61004
550 #define HSYNC_B         0x61008
551 #define VTOTAL_B        0x6100c
552 #define VBLANK_B        0x61010
553 #define VSYNC_B         0x61014
554 #define PIPEBSRC        0x6101c
555 #define BCLRPAT_B       0x61020
556
557 /* VGA port control */
558 #define ADPA                    0x61100
559 #define   ADPA_DAC_ENABLE       (1<<31)
560 #define   ADPA_DAC_DISABLE      0
561 #define   ADPA_PIPE_SELECT_MASK (1<<30)
562 #define   ADPA_PIPE_A_SELECT    0
563 #define   ADPA_PIPE_B_SELECT    (1<<30)
564 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
565 #define   ADPA_SETS_HVPOLARITY  0
566 #define   ADPA_VSYNC_CNTL_DISABLE (1<<11)
567 #define   ADPA_VSYNC_CNTL_ENABLE 0
568 #define   ADPA_HSYNC_CNTL_DISABLE (1<<10)
569 #define   ADPA_HSYNC_CNTL_ENABLE 0
570 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
571 #define   ADPA_VSYNC_ACTIVE_LOW 0
572 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
573 #define   ADPA_HSYNC_ACTIVE_LOW 0
574 #define   ADPA_DPMS_MASK        (~(3<<10))
575 #define   ADPA_DPMS_ON          (0<<10)
576 #define   ADPA_DPMS_SUSPEND     (1<<10)
577 #define   ADPA_DPMS_STANDBY     (2<<10)
578 #define   ADPA_DPMS_OFF         (3<<10)
579
580 /* Hotplug control (945+ only) */
581 #define PORT_HOTPLUG_EN         0x61110
582 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
583 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
584 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
585 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
586 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
587
588 #define PORT_HOTPLUG_STAT       0x61114
589 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
590 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
591 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
592 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
593 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
594 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
595 #define   SDVOC_HOTPLUG_INT_STATUS              (1 << 7)
596 #define   SDVOB_HOTPLUG_INT_STATUS              (1 << 6)
597
598 /* SDVO port control */
599 #define SDVOB                   0x61140
600 #define SDVOC                   0x61160
601 #define   SDVO_ENABLE           (1 << 31)
602 #define   SDVO_PIPE_B_SELECT    (1 << 30)
603 #define   SDVO_STALL_SELECT     (1 << 29)
604 #define   SDVO_INTERRUPT_ENABLE (1 << 26)
605 /**
606  * 915G/GM SDVO pixel multiplier.
607  *
608  * Programmed value is multiplier - 1, up to 5x.
609  *
610  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
611  */
612 #define   SDVO_PORT_MULTIPLY_MASK       (7 << 23)
613 #define   SDVO_PORT_MULTIPLY_SHIFT              23
614 #define   SDVO_PHASE_SELECT_MASK        (15 << 19)
615 #define   SDVO_PHASE_SELECT_DEFAULT     (6 << 19)
616 #define   SDVO_CLOCK_OUTPUT_INVERT      (1 << 18)
617 #define   SDVOC_GANG_MODE               (1 << 16)
618 #define   SDVO_BORDER_ENABLE            (1 << 7)
619 #define   SDVOB_PCIE_CONCURRENCY        (1 << 3)
620 #define   SDVO_DETECTED                 (1 << 2)
621 /* Bits to be preserved when writing */
622 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | (1 << 26))
623 #define   SDVOC_PRESERVE_MASK ((1 << 17) | (1 << 26))
624
625 /* DVO port control */
626 #define DVOA                    0x61120
627 #define DVOB                    0x61140
628 #define DVOC                    0x61160
629 #define   DVO_ENABLE                    (1 << 31)
630 #define   DVO_PIPE_B_SELECT             (1 << 30)
631 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
632 #define   DVO_PIPE_STALL                (1 << 28)
633 #define   DVO_PIPE_STALL_TV             (2 << 28)
634 #define   DVO_PIPE_STALL_MASK           (3 << 28)
635 #define   DVO_USE_VGA_SYNC              (1 << 15)
636 #define   DVO_DATA_ORDER_I740           (0 << 14)
637 #define   DVO_DATA_ORDER_FP             (1 << 14)
638 #define   DVO_VSYNC_DISABLE             (1 << 11)
639 #define   DVO_HSYNC_DISABLE             (1 << 10)
640 #define   DVO_VSYNC_TRISTATE            (1 << 9)
641 #define   DVO_HSYNC_TRISTATE            (1 << 8)
642 #define   DVO_BORDER_ENABLE             (1 << 7)
643 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
644 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
645 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
646 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
647 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
648 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
649 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
650 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
651 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
652 #define   DVO_PRESERVE_MASK             (0x7<<24)
653 #define DVOA_SRCDIM             0x61124
654 #define DVOB_SRCDIM             0x61144
655 #define DVOC_SRCDIM             0x61164
656 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
657 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
658
659 /* LVDS port control */
660 #define LVDS                    0x61180
661 /*
662  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
663  * the DPLL semantics change when the LVDS is assigned to that pipe.
664  */
665 #define   LVDS_PORT_EN                  (1 << 31)
666 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
667 #define   LVDS_PIPEB_SELECT             (1 << 30)
668 /*
669  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
670  * pixel.
671  */
672 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
673 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
674 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
675 /*
676  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
677  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
678  * on.
679  */
680 #define   LVDS_A3_POWER_MASK            (3 << 6)
681 #define   LVDS_A3_POWER_DOWN            (0 << 6)
682 #define   LVDS_A3_POWER_UP              (3 << 6)
683 /*
684  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
685  * is set.
686  */
687 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
688 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
689 #define   LVDS_CLKB_POWER_UP            (3 << 4)
690 /*
691  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
692  * setting for whether we are in dual-channel mode.  The B3 pair will
693  * additionally only be powered up when LVDS_A3_POWER_UP is set.
694  */
695 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
696 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
697 #define   LVDS_B0B3_POWER_UP            (3 << 2)
698
699 /* Panel power sequencing */
700 #define PP_STATUS       0x61200
701 #define   PP_ON         (1 << 31)
702 /*
703  * Indicates that all dependencies of the panel are on:
704  *
705  * - PLL enabled
706  * - pipe enabled
707  * - LVDS/DVOB/DVOC on
708  */
709 #define   PP_READY              (1 << 30)
710 #define   PP_SEQUENCE_NONE      (0 << 28)
711 #define   PP_SEQUENCE_ON        (1 << 28)
712 #define   PP_SEQUENCE_OFF       (2 << 28)
713 #define   PP_SEQUENCE_MASK      0x30000000
714 #define PP_CONTROL      0x61204
715 #define   POWER_TARGET_ON       (1 << 0)
716 #define PP_ON_DELAYS    0x61208
717 #define PP_OFF_DELAYS   0x6120c
718 #define PP_DIVISOR      0x61210
719
720 /* Panel fitting */
721 #define PFIT_CONTROL    0x61230
722 #define   PFIT_ENABLE           (1 << 31)
723 #define   PFIT_PIPE_MASK        (3 << 29)
724 #define   PFIT_PIPE_SHIFT       29
725 #define   VERT_INTERP_DISABLE   (0 << 10)
726 #define   VERT_INTERP_BILINEAR  (1 << 10)
727 #define   VERT_INTERP_MASK      (3 << 10)
728 #define   VERT_AUTO_SCALE       (1 << 9)
729 #define   HORIZ_INTERP_DISABLE  (0 << 6)
730 #define   HORIZ_INTERP_BILINEAR (1 << 6)
731 #define   HORIZ_INTERP_MASK     (3 << 6)
732 #define   HORIZ_AUTO_SCALE      (1 << 5)
733 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
734 #define PFIT_PGM_RATIOS 0x61234
735 #define   PFIT_VERT_SCALE_MASK                  0xfff00000
736 #define   PFIT_HORIZ_SCALE_MASK                 0x0000fff0
737 #define PFIT_AUTO_RATIOS 0x61238
738
739 /* Backlight control */
740 #define BLC_PWM_CTL             0x61254
741 #define   BACKLIGHT_MODULATION_FREQ_SHIFT               (17)
742 #define BLC_PWM_CTL2            0x61250 /* 965+ only */
743 #define   BLM_COMBINATION_MODE (1 << 30)
744 /*
745  * This is the most significant 15 bits of the number of backlight cycles in a
746  * complete cycle of the modulated backlight control.
747  *
748  * The actual value is this field multiplied by two.
749  */
750 #define   BACKLIGHT_MODULATION_FREQ_MASK                (0x7fff << 17)
751 #define   BLM_LEGACY_MODE                               (1 << 16)
752 /*
753  * This is the number of cycles out of the backlight modulation cycle for which
754  * the backlight is on.
755  *
756  * This field must be no greater than the number of cycles in the complete
757  * backlight modulation cycle.
758  */
759 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
760 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
761
762 /* TV port control */
763 #define TV_CTL                  0x68000
764 /** Enables the TV encoder */
765 # define TV_ENC_ENABLE                  (1 << 31)
766 /** Sources the TV encoder input from pipe B instead of A. */
767 # define TV_ENC_PIPEB_SELECT            (1 << 30)
768 /** Outputs composite video (DAC A only) */
769 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
770 /** Outputs SVideo video (DAC B/C) */
771 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
772 /** Outputs Component video (DAC A/B/C) */
773 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
774 /** Outputs Composite and SVideo (DAC A/B/C) */
775 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
776 # define TV_TRILEVEL_SYNC               (1 << 21)
777 /** Enables slow sync generation (945GM only) */
778 # define TV_SLOW_SYNC                   (1 << 20)
779 /** Selects 4x oversampling for 480i and 576p */
780 # define TV_OVERSAMPLE_4X               (0 << 18)
781 /** Selects 2x oversampling for 720p and 1080i */
782 # define TV_OVERSAMPLE_2X               (1 << 18)
783 /** Selects no oversampling for 1080p */
784 # define TV_OVERSAMPLE_NONE             (2 << 18)
785 /** Selects 8x oversampling */
786 # define TV_OVERSAMPLE_8X               (3 << 18)
787 /** Selects progressive mode rather than interlaced */
788 # define TV_PROGRESSIVE                 (1 << 17)
789 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
790 # define TV_PAL_BURST                   (1 << 16)
791 /** Field for setting delay of Y compared to C */
792 # define TV_YC_SKEW_MASK                (7 << 12)
793 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
794 # define TV_ENC_SDP_FIX                 (1 << 11)
795 /**
796  * Enables a fix for the 915GM only.
797  *
798  * Not sure what it does.
799  */
800 # define TV_ENC_C0_FIX                  (1 << 10)
801 /** Bits that must be preserved by software */
802 # define TV_CTL_SAVE                    ((3 << 8) | (3 << 6))
803 # define TV_FUSE_STATE_MASK             (3 << 4)
804 /** Read-only state that reports all features enabled */
805 # define TV_FUSE_STATE_ENABLED          (0 << 4)
806 /** Read-only state that reports that Macrovision is disabled in hardware*/
807 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
808 /** Read-only state that reports that TV-out is disabled in hardware. */
809 # define TV_FUSE_STATE_DISABLED         (2 << 4)
810 /** Normal operation */
811 # define TV_TEST_MODE_NORMAL            (0 << 0)
812 /** Encoder test pattern 1 - combo pattern */
813 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
814 /** Encoder test pattern 2 - full screen vertical 75% color bars */
815 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
816 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
817 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
818 /** Encoder test pattern 4 - random noise */
819 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
820 /** Encoder test pattern 5 - linear color ramps */
821 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
822 /**
823  * This test mode forces the DACs to 50% of full output.
824  *
825  * This is used for load detection in combination with TVDAC_SENSE_MASK
826  */
827 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
828 # define TV_TEST_MODE_MASK              (7 << 0)
829
830 #define TV_DAC                  0x68004
831 /**
832  * Reports that DAC state change logic has reported change (RO).
833  *
834  * This gets cleared when TV_DAC_STATE_EN is cleared
835 */
836 # define TVDAC_STATE_CHG                (1 << 31)
837 # define TVDAC_SENSE_MASK               (7 << 28)
838 /** Reports that DAC A voltage is above the detect threshold */
839 # define TVDAC_A_SENSE                  (1 << 30)
840 /** Reports that DAC B voltage is above the detect threshold */
841 # define TVDAC_B_SENSE                  (1 << 29)
842 /** Reports that DAC C voltage is above the detect threshold */
843 # define TVDAC_C_SENSE                  (1 << 28)
844 /**
845  * Enables DAC state detection logic, for load-based TV detection.
846  *
847  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
848  * to off, for load detection to work.
849  */
850 # define TVDAC_STATE_CHG_EN             (1 << 27)
851 /** Sets the DAC A sense value to high */
852 # define TVDAC_A_SENSE_CTL              (1 << 26)
853 /** Sets the DAC B sense value to high */
854 # define TVDAC_B_SENSE_CTL              (1 << 25)
855 /** Sets the DAC C sense value to high */
856 # define TVDAC_C_SENSE_CTL              (1 << 24)
857 /** Overrides the ENC_ENABLE and DAC voltage levels */
858 # define DAC_CTL_OVERRIDE               (1 << 7)
859 /** Sets the slew rate.  Must be preserved in software */
860 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
861 # define DAC_A_1_3_V                    (0 << 4)
862 # define DAC_A_1_1_V                    (1 << 4)
863 # define DAC_A_0_7_V                    (2 << 4)
864 # define DAC_A_OFF                      (3 << 4)
865 # define DAC_B_1_3_V                    (0 << 2)
866 # define DAC_B_1_1_V                    (1 << 2)
867 # define DAC_B_0_7_V                    (2 << 2)
868 # define DAC_B_OFF                      (3 << 2)
869 # define DAC_C_1_3_V                    (0 << 0)
870 # define DAC_C_1_1_V                    (1 << 0)
871 # define DAC_C_0_7_V                    (2 << 0)
872 # define DAC_C_OFF                      (3 << 0)
873
874 /**
875  * CSC coefficients are stored in a floating point format with 9 bits of
876  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
877  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
878  * -1 (0x3) being the only legal negative value.
879  */
880 #define TV_CSC_Y                0x68010
881 # define TV_RY_MASK                     0x07ff0000
882 # define TV_RY_SHIFT                    16
883 # define TV_GY_MASK                     0x00000fff
884 # define TV_GY_SHIFT                    0
885
886 #define TV_CSC_Y2               0x68014
887 # define TV_BY_MASK                     0x07ff0000
888 # define TV_BY_SHIFT                    16
889 /**
890  * Y attenuation for component video.
891  *
892  * Stored in 1.9 fixed point.
893  */
894 # define TV_AY_MASK                     0x000003ff
895 # define TV_AY_SHIFT                    0
896
897 #define TV_CSC_U                0x68018
898 # define TV_RU_MASK                     0x07ff0000
899 # define TV_RU_SHIFT                    16
900 # define TV_GU_MASK                     0x000007ff
901 # define TV_GU_SHIFT                    0
902
903 #define TV_CSC_U2               0x6801c
904 # define TV_BU_MASK                     0x07ff0000
905 # define TV_BU_SHIFT                    16
906 /**
907  * U attenuation for component video.
908  *
909  * Stored in 1.9 fixed point.
910  */
911 # define TV_AU_MASK                     0x000003ff
912 # define TV_AU_SHIFT                    0
913
914 #define TV_CSC_V                0x68020
915 # define TV_RV_MASK                     0x0fff0000
916 # define TV_RV_SHIFT                    16
917 # define TV_GV_MASK                     0x000007ff
918 # define TV_GV_SHIFT                    0
919
920 #define TV_CSC_V2               0x68024
921 # define TV_BV_MASK                     0x07ff0000
922 # define TV_BV_SHIFT                    16
923 /**
924  * V attenuation for component video.
925  *
926  * Stored in 1.9 fixed point.
927  */
928 # define TV_AV_MASK                     0x000007ff
929 # define TV_AV_SHIFT                    0
930
931 #define TV_CLR_KNOBS            0x68028
932 /** 2s-complement brightness adjustment */
933 # define TV_BRIGHTNESS_MASK             0xff000000
934 # define TV_BRIGHTNESS_SHIFT            24
935 /** Contrast adjustment, as a 2.6 unsigned floating point number */
936 # define TV_CONTRAST_MASK               0x00ff0000
937 # define TV_CONTRAST_SHIFT              16
938 /** Saturation adjustment, as a 2.6 unsigned floating point number */
939 # define TV_SATURATION_MASK             0x0000ff00
940 # define TV_SATURATION_SHIFT            8
941 /** Hue adjustment, as an integer phase angle in degrees */
942 # define TV_HUE_MASK                    0x000000ff
943 # define TV_HUE_SHIFT                   0
944
945 #define TV_CLR_LEVEL            0x6802c
946 /** Controls the DAC level for black */
947 # define TV_BLACK_LEVEL_MASK            0x01ff0000
948 # define TV_BLACK_LEVEL_SHIFT           16
949 /** Controls the DAC level for blanking */
950 # define TV_BLANK_LEVEL_MASK            0x000001ff
951 # define TV_BLANK_LEVEL_SHIFT           0
952
953 #define TV_H_CTL_1              0x68030
954 /** Number of pixels in the hsync. */
955 # define TV_HSYNC_END_MASK              0x1fff0000
956 # define TV_HSYNC_END_SHIFT             16
957 /** Total number of pixels minus one in the line (display and blanking). */
958 # define TV_HTOTAL_MASK                 0x00001fff
959 # define TV_HTOTAL_SHIFT                0
960
961 #define TV_H_CTL_2              0x68034
962 /** Enables the colorburst (needed for non-component color) */
963 # define TV_BURST_ENA                   (1 << 31)
964 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
965 # define TV_HBURST_START_SHIFT          16
966 # define TV_HBURST_START_MASK           0x1fff0000
967 /** Length of the colorburst */
968 # define TV_HBURST_LEN_SHIFT            0
969 # define TV_HBURST_LEN_MASK             0x0001fff
970
971 #define TV_H_CTL_3              0x68038
972 /** End of hblank, measured in pixels minus one from start of hsync */
973 # define TV_HBLANK_END_SHIFT            16
974 # define TV_HBLANK_END_MASK             0x1fff0000
975 /** Start of hblank, measured in pixels minus one from start of hsync */
976 # define TV_HBLANK_START_SHIFT          0
977 # define TV_HBLANK_START_MASK           0x0001fff
978
979 #define TV_V_CTL_1              0x6803c
980 /** XXX */
981 # define TV_NBR_END_SHIFT               16
982 # define TV_NBR_END_MASK                0x07ff0000
983 /** XXX */
984 # define TV_VI_END_F1_SHIFT             8
985 # define TV_VI_END_F1_MASK              0x00003f00
986 /** XXX */
987 # define TV_VI_END_F2_SHIFT             0
988 # define TV_VI_END_F2_MASK              0x0000003f
989
990 #define TV_V_CTL_2              0x68040
991 /** Length of vsync, in half lines */
992 # define TV_VSYNC_LEN_MASK              0x07ff0000
993 # define TV_VSYNC_LEN_SHIFT             16
994 /** Offset of the start of vsync in field 1, measured in one less than the
995  * number of half lines.
996  */
997 # define TV_VSYNC_START_F1_MASK         0x00007f00
998 # define TV_VSYNC_START_F1_SHIFT        8
999 /**
1000  * Offset of the start of vsync in field 2, measured in one less than the
1001  * number of half lines.
1002  */
1003 # define TV_VSYNC_START_F2_MASK         0x0000007f
1004 # define TV_VSYNC_START_F2_SHIFT        0
1005
1006 #define TV_V_CTL_3              0x68044
1007 /** Enables generation of the equalization signal */
1008 # define TV_EQUAL_ENA                   (1 << 31)
1009 /** Length of vsync, in half lines */
1010 # define TV_VEQ_LEN_MASK                0x007f0000
1011 # define TV_VEQ_LEN_SHIFT               16
1012 /** Offset of the start of equalization in field 1, measured in one less than
1013  * the number of half lines.
1014  */
1015 # define TV_VEQ_START_F1_MASK           0x0007f00
1016 # define TV_VEQ_START_F1_SHIFT          8
1017 /**
1018  * Offset of the start of equalization in field 2, measured in one less than
1019  * the number of half lines.
1020  */
1021 # define TV_VEQ_START_F2_MASK           0x000007f
1022 # define TV_VEQ_START_F2_SHIFT          0
1023
1024 #define TV_V_CTL_4              0x68048
1025 /**
1026  * Offset to start of vertical colorburst, measured in one less than the
1027  * number of lines from vertical start.
1028  */
1029 # define TV_VBURST_START_F1_MASK        0x003f0000
1030 # define TV_VBURST_START_F1_SHIFT       16
1031 /**
1032  * Offset to the end of vertical colorburst, measured in one less than the
1033  * number of lines from the start of NBR.
1034  */
1035 # define TV_VBURST_END_F1_MASK          0x000000ff
1036 # define TV_VBURST_END_F1_SHIFT         0
1037
1038 #define TV_V_CTL_5              0x6804c
1039 /**
1040  * Offset to start of vertical colorburst, measured in one less than the
1041  * number of lines from vertical start.
1042  */
1043 # define TV_VBURST_START_F2_MASK        0x003f0000
1044 # define TV_VBURST_START_F2_SHIFT       16
1045 /**
1046  * Offset to the end of vertical colorburst, measured in one less than the
1047  * number of lines from the start of NBR.
1048  */
1049 # define TV_VBURST_END_F2_MASK          0x000000ff
1050 # define TV_VBURST_END_F2_SHIFT         0
1051
1052 #define TV_V_CTL_6              0x68050
1053 /**
1054  * Offset to start of vertical colorburst, measured in one less than the
1055  * number of lines from vertical start.
1056  */
1057 # define TV_VBURST_START_F3_MASK        0x003f0000
1058 # define TV_VBURST_START_F3_SHIFT       16
1059 /**
1060  * Offset to the end of vertical colorburst, measured in one less than the
1061  * number of lines from the start of NBR.
1062  */
1063 # define TV_VBURST_END_F3_MASK          0x000000ff
1064 # define TV_VBURST_END_F3_SHIFT         0
1065
1066 #define TV_V_CTL_7              0x68054
1067 /**
1068  * Offset to start of vertical colorburst, measured in one less than the
1069  * number of lines from vertical start.
1070  */
1071 # define TV_VBURST_START_F4_MASK        0x003f0000
1072 # define TV_VBURST_START_F4_SHIFT       16
1073 /**
1074  * Offset to the end of vertical colorburst, measured in one less than the
1075  * number of lines from the start of NBR.
1076  */
1077 # define TV_VBURST_END_F4_MASK          0x000000ff
1078 # define TV_VBURST_END_F4_SHIFT         0
1079
1080 #define TV_SC_CTL_1             0x68060
1081 /** Turns on the first subcarrier phase generation DDA */
1082 # define TV_SC_DDA1_EN                  (1 << 31)
1083 /** Turns on the first subcarrier phase generation DDA */
1084 # define TV_SC_DDA2_EN                  (1 << 30)
1085 /** Turns on the first subcarrier phase generation DDA */
1086 # define TV_SC_DDA3_EN                  (1 << 29)
1087 /** Sets the subcarrier DDA to reset frequency every other field */
1088 # define TV_SC_RESET_EVERY_2            (0 << 24)
1089 /** Sets the subcarrier DDA to reset frequency every fourth field */
1090 # define TV_SC_RESET_EVERY_4            (1 << 24)
1091 /** Sets the subcarrier DDA to reset frequency every eighth field */
1092 # define TV_SC_RESET_EVERY_8            (2 << 24)
1093 /** Sets the subcarrier DDA to never reset the frequency */
1094 # define TV_SC_RESET_NEVER              (3 << 24)
1095 /** Sets the peak amplitude of the colorburst.*/
1096 # define TV_BURST_LEVEL_MASK            0x00ff0000
1097 # define TV_BURST_LEVEL_SHIFT           16
1098 /** Sets the increment of the first subcarrier phase generation DDA */
1099 # define TV_SCDDA1_INC_MASK             0x00000fff
1100 # define TV_SCDDA1_INC_SHIFT            0
1101
1102 #define TV_SC_CTL_2             0x68064
1103 /** Sets the rollover for the second subcarrier phase generation DDA */
1104 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
1105 # define TV_SCDDA2_SIZE_SHIFT           16
1106 /** Sets the increent of the second subcarrier phase generation DDA */
1107 # define TV_SCDDA2_INC_MASK             0x00007fff
1108 # define TV_SCDDA2_INC_SHIFT            0
1109
1110 #define TV_SC_CTL_3             0x68068
1111 /** Sets the rollover for the third subcarrier phase generation DDA */
1112 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
1113 # define TV_SCDDA3_SIZE_SHIFT           16
1114 /** Sets the increent of the third subcarrier phase generation DDA */
1115 # define TV_SCDDA3_INC_MASK             0x00007fff
1116 # define TV_SCDDA3_INC_SHIFT            0
1117
1118 #define TV_WIN_POS              0x68070
1119 /** X coordinate of the display from the start of horizontal active */
1120 # define TV_XPOS_MASK                   0x1fff0000
1121 # define TV_XPOS_SHIFT                  16
1122 /** Y coordinate of the display from the start of vertical active (NBR) */
1123 # define TV_YPOS_MASK                   0x00000fff
1124 # define TV_YPOS_SHIFT                  0
1125
1126 #define TV_WIN_SIZE             0x68074
1127 /** Horizontal size of the display window, measured in pixels*/
1128 # define TV_XSIZE_MASK                  0x1fff0000
1129 # define TV_XSIZE_SHIFT                 16
1130 /**
1131  * Vertical size of the display window, measured in pixels.
1132  *
1133  * Must be even for interlaced modes.
1134  */
1135 # define TV_YSIZE_MASK                  0x00000fff
1136 # define TV_YSIZE_SHIFT                 0
1137
1138 #define TV_FILTER_CTL_1         0x68080
1139 /**
1140  * Enables automatic scaling calculation.
1141  *
1142  * If set, the rest of the registers are ignored, and the calculated values can
1143  * be read back from the register.
1144  */
1145 # define TV_AUTO_SCALE                  (1 << 31)
1146 /**
1147  * Disables the vertical filter.
1148  *
1149  * This is required on modes more than 1024 pixels wide */
1150 # define TV_V_FILTER_BYPASS             (1 << 29)
1151 /** Enables adaptive vertical filtering */
1152 # define TV_VADAPT                      (1 << 28)
1153 # define TV_VADAPT_MODE_MASK            (3 << 26)
1154 /** Selects the least adaptive vertical filtering mode */
1155 # define TV_VADAPT_MODE_LEAST           (0 << 26)
1156 /** Selects the moderately adaptive vertical filtering mode */
1157 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
1158 /** Selects the most adaptive vertical filtering mode */
1159 # define TV_VADAPT_MODE_MOST            (3 << 26)
1160 /**
1161  * Sets the horizontal scaling factor.
1162  *
1163  * This should be the fractional part of the horizontal scaling factor divided
1164  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
1165  *
1166  * (src width - 1) / ((oversample * dest width) - 1)
1167  */
1168 # define TV_HSCALE_FRAC_MASK            0x00003fff
1169 # define TV_HSCALE_FRAC_SHIFT           0
1170
1171 #define TV_FILTER_CTL_2         0x68084
1172 /**
1173  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1174  *
1175  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
1176  */
1177 # define TV_VSCALE_INT_MASK             0x00038000
1178 # define TV_VSCALE_INT_SHIFT            15
1179 /**
1180  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1181  *
1182  * \sa TV_VSCALE_INT_MASK
1183  */
1184 # define TV_VSCALE_FRAC_MASK            0x00007fff
1185 # define TV_VSCALE_FRAC_SHIFT           0
1186
1187 #define TV_FILTER_CTL_3         0x68088
1188 /**
1189  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1190  *
1191  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
1192  *
1193  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1194  */
1195 # define TV_VSCALE_IP_INT_MASK          0x00038000
1196 # define TV_VSCALE_IP_INT_SHIFT         15
1197 /**
1198  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1199  *
1200  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1201  *
1202  * \sa TV_VSCALE_IP_INT_MASK
1203  */
1204 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
1205 # define TV_VSCALE_IP_FRAC_SHIFT                0
1206
1207 #define TV_CC_CONTROL           0x68090
1208 # define TV_CC_ENABLE                   (1 << 31)
1209 /**
1210  * Specifies which field to send the CC data in.
1211  *
1212  * CC data is usually sent in field 0.
1213  */
1214 # define TV_CC_FID_MASK                 (1 << 27)
1215 # define TV_CC_FID_SHIFT                27
1216 /** Sets the horizontal position of the CC data.  Usually 135. */
1217 # define TV_CC_HOFF_MASK                0x03ff0000
1218 # define TV_CC_HOFF_SHIFT               16
1219 /** Sets the vertical position of the CC data.  Usually 21 */
1220 # define TV_CC_LINE_MASK                0x0000003f
1221 # define TV_CC_LINE_SHIFT               0
1222
1223 #define TV_CC_DATA              0x68094
1224 # define TV_CC_RDY                      (1 << 31)
1225 /** Second word of CC data to be transmitted. */
1226 # define TV_CC_DATA_2_MASK              0x007f0000
1227 # define TV_CC_DATA_2_SHIFT             16
1228 /** First word of CC data to be transmitted. */
1229 # define TV_CC_DATA_1_MASK              0x0000007f
1230 # define TV_CC_DATA_1_SHIFT             0
1231
1232 #define TV_H_LUMA_0             0x68100
1233 #define TV_H_LUMA_59            0x681ec
1234 #define TV_H_CHROMA_0           0x68200
1235 #define TV_H_CHROMA_59          0x682ec
1236 #define TV_V_LUMA_0             0x68300
1237 #define TV_V_LUMA_42            0x683a8
1238 #define TV_V_CHROMA_0           0x68400
1239 #define TV_V_CHROMA_42          0x684a8
1240
1241 /* Display & cursor control */
1242
1243 /* Pipe A */
1244 #define PIPEADSL                0x70000
1245 #define PIPEACONF               0x70008
1246 #define   PIPEACONF_ENABLE      (1<<31)
1247 #define   PIPEACONF_DISABLE     0
1248 #define   PIPEACONF_DOUBLE_WIDE (1<<30)
1249 #define   I965_PIPECONF_ACTIVE  (1<<30)
1250 #define   PIPEACONF_SINGLE_WIDE 0
1251 #define   PIPEACONF_PIPE_UNLOCKED 0
1252 #define   PIPEACONF_PIPE_LOCKED (1<<25)
1253 #define   PIPEACONF_PALETTE     0
1254 #define   PIPEACONF_GAMMA               (1<<24)
1255 #define   PIPECONF_FORCE_BORDER (1<<25)
1256 #define   PIPECONF_PROGRESSIVE  (0 << 21)
1257 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
1258 #define   PIPECONF_INTERLACE_FIELD_0_ONLY               (7 << 21)
1259 #define PIPEASTAT               0x70024
1260 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
1261 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
1262 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
1263 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
1264 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
1265 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
1266 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
1267 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
1268 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
1269 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
1270 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
1271 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
1272 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
1273 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
1274 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
1275 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
1276 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
1277 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
1278 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
1279 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
1280 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
1281 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
1282 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
1283 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
1284 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
1285 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
1286 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
1287 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
1288 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
1289
1290 #define DSPARB                  0x70030
1291 #define   DSPARB_CSTART_MASK    (0x7f << 7)
1292 #define   DSPARB_CSTART_SHIFT   7
1293 #define   DSPARB_BSTART_MASK    (0x7f)
1294 #define   DSPARB_BSTART_SHIFT   0
1295 /*
1296  * The two pipe frame counter registers are not synchronized, so
1297  * reading a stable value is somewhat tricky. The following code
1298  * should work:
1299  *
1300  *  do {
1301  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
1302  *             PIPE_FRAME_HIGH_SHIFT;
1303  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
1304  *             PIPE_FRAME_LOW_SHIFT);
1305  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
1306  *             PIPE_FRAME_HIGH_SHIFT);
1307  *  } while (high1 != high2);
1308  *  frame = (high1 << 8) | low1;
1309  */
1310 #define PIPEAFRAMEHIGH          0x70040
1311 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
1312 #define   PIPE_FRAME_HIGH_SHIFT   0
1313 #define PIPEAFRAMEPIXEL         0x70044
1314 #define   PIPE_FRAME_LOW_MASK     0xff000000
1315 #define   PIPE_FRAME_LOW_SHIFT    24
1316 #define   PIPE_PIXEL_MASK         0x00ffffff
1317 #define   PIPE_PIXEL_SHIFT        0
1318
1319 /* Cursor A & B regs */
1320 #define CURACNTR                0x70080
1321 #define   CURSOR_MODE_DISABLE   0x00
1322 #define   CURSOR_MODE_64_32B_AX 0x07
1323 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
1324 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
1325 #define CURABASE                0x70084
1326 #define CURAPOS                 0x70088
1327 #define   CURSOR_POS_MASK       0x007FF
1328 #define   CURSOR_POS_SIGN       0x8000
1329 #define   CURSOR_X_SHIFT        0
1330 #define   CURSOR_Y_SHIFT        16
1331 #define CURBCNTR                0x700c0
1332 #define CURBBASE                0x700c4
1333 #define CURBPOS                 0x700c8
1334
1335 /* Display A control */
1336 #define DSPACNTR                0x70180
1337 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
1338 #define   DISPLAY_PLANE_DISABLE                 0
1339 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
1340 #define   DISPPLANE_GAMMA_DISABLE               0
1341 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
1342 #define   DISPPLANE_8BPP                        (0x2<<26)
1343 #define   DISPPLANE_15_16BPP                    (0x4<<26)
1344 #define   DISPPLANE_16BPP                       (0x5<<26)
1345 #define   DISPPLANE_32BPP_NO_ALPHA              (0x6<<26)
1346 #define   DISPPLANE_32BPP                       (0x7<<26)
1347 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
1348 #define   DISPPLANE_STEREO_DISABLE              0
1349 #define   DISPPLANE_SEL_PIPE_MASK               (1<<24)
1350 #define   DISPPLANE_SEL_PIPE_A                  0
1351 #define   DISPPLANE_SEL_PIPE_B                  (1<<24)
1352 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
1353 #define   DISPPLANE_SRC_KEY_DISABLE             0
1354 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
1355 #define   DISPPLANE_NO_LINE_DOUBLE              0
1356 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
1357 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
1358 #define DSPAADDR                0x70184
1359 #define DSPASTRIDE              0x70188
1360 #define DSPAPOS                 0x7018C /* reserved */
1361 #define DSPASIZE                0x70190
1362 #define DSPASURF                0x7019C /* 965+ only */
1363 #define DSPATILEOFF             0x701A4 /* 965+ only */
1364
1365 /* VBIOS flags */
1366 #define SWF00                   0x71410
1367 #define SWF01                   0x71414
1368 #define SWF02                   0x71418
1369 #define SWF03                   0x7141c
1370 #define SWF04                   0x71420
1371 #define SWF05                   0x71424
1372 #define SWF06                   0x71428
1373 #define SWF10                   0x70410
1374 #define SWF11                   0x70414
1375 #define SWF14                   0x71420
1376 #define SWF30                   0x72414
1377 #define SWF31                   0x72418
1378 #define SWF32                   0x7241c
1379
1380 /* Pipe B */
1381 #define PIPEBDSL                0x71000
1382 #define PIPEBCONF               0x71008
1383 #define PIPEBSTAT               0x71024
1384 #define PIPEBFRAMEHIGH          0x71040
1385 #define PIPEBFRAMEPIXEL         0x71044
1386
1387 /* Display B control */
1388 #define DSPBCNTR                0x71180
1389 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
1390 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
1391 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
1392 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
1393 #define DSPBADDR                0x71184
1394 #define DSPBSTRIDE              0x71188
1395 #define DSPBPOS                 0x7118C
1396 #define DSPBSIZE                0x71190
1397 #define DSPBSURF                0x7119C
1398 #define DSPBTILEOFF             0x711A4
1399
1400 /* VBIOS regs */
1401 #define VGACNTRL                0x71400
1402 # define VGA_DISP_DISABLE                       (1 << 31)
1403 # define VGA_2X_MODE                            (1 << 30)
1404 # define VGA_PIPE_B_SELECT                      (1 << 29)
1405
1406 #endif /* _I915_REG_H_ */