tegra: gpio: update lp1 gpio wake variables type
[linux-3.10.git] / drivers / gpio / gpio-tegra.c
1 /*
2  * arch/arm/mach-tegra/gpio.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  *
6  * Author:
7  *      Erik Gilling <konkers@google.com>
8  *
9  * Copyright (c) 2011-2014, NVIDIA CORPORATION.  All rights reserved.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/err.h>
23 #include <linux/init.h>
24 #include <linux/irq.h>
25 #include <linux/interrupt.h>
26 #include <linux/io.h>
27 #include <linux/gpio.h>
28 #include <linux/of_device.h>
29 #include <linux/platform_device.h>
30 #include <linux/module.h>
31 #include <linux/delay.h>
32 #include <linux/irqdomain.h>
33 #include <linux/irqchip/chained_irq.h>
34 #include <linux/pinctrl/consumer.h>
35 #include <linux/pm.h>
36 #include <linux/syscore_ops.h>
37 #include <linux/tegra-soc.h>
38 #include <linux/irqchip/tegra.h>
39
40 #define GPIO_BANK(x)            ((x) >> 5)
41 #define GPIO_PORT(x)            (((x) >> 3) & 0x3)
42 #define GPIO_BIT(x)             ((x) & 0x7)
43
44 #define GPIO_REG(x)             (GPIO_BANK(x) * tegra_gpio_bank_stride + \
45                                         GPIO_PORT(x) * 4)
46
47 #define GPIO_CNF(x)             (GPIO_REG(x) + 0x00)
48 #define GPIO_OE(x)              (GPIO_REG(x) + 0x10)
49 #define GPIO_OUT(x)             (GPIO_REG(x) + 0X20)
50 #define GPIO_IN(x)              (GPIO_REG(x) + 0x30)
51 #define GPIO_INT_STA(x)         (GPIO_REG(x) + 0x40)
52 #define GPIO_INT_ENB(x)         (GPIO_REG(x) + 0x50)
53 #define GPIO_INT_LVL(x)         (GPIO_REG(x) + 0x60)
54 #define GPIO_INT_CLR(x)         (GPIO_REG(x) + 0x70)
55 #define GPIO_DBC_CNT(x)         (GPIO_REG(x) + 0xF0)
56
57 #define GPIO_MSK_CNF(x)         (GPIO_REG(x) + tegra_gpio_upper_offset + 0x00)
58 #define GPIO_MSK_OE(x)          (GPIO_REG(x) + tegra_gpio_upper_offset + 0x10)
59 #define GPIO_MSK_OUT(x)         (GPIO_REG(x) + tegra_gpio_upper_offset + 0X20)
60 #define GPIO_MSK_INT_STA(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x40)
61 #define GPIO_MSK_INT_ENB(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x50)
62 #define GPIO_MSK_INT_LVL(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x60)
63 #define GPIO_MSK_DBC_EN(x)      (GPIO_REG(x) + tegra_gpio_upper_offset + 0x30)
64
65 #define GPIO_INT_LVL_MASK               0x010101
66 #define GPIO_INT_LVL_EDGE_RISING        0x000101
67 #define GPIO_INT_LVL_EDGE_FALLING       0x000100
68 #define GPIO_INT_LVL_EDGE_BOTH          0x010100
69 #define GPIO_INT_LVL_LEVEL_HIGH         0x000001
70 #define GPIO_INT_LVL_LEVEL_LOW          0x000000
71
72 struct tegra_gpio_bank {
73         int bank;
74         int irq;
75         spinlock_t lvl_lock[4];
76 #ifdef CONFIG_PM_SLEEP
77         u32 cnf[4];
78         u32 out[4];
79         u32 oe[4];
80         u32 int_enb[4];
81         u32 int_lvl[4];
82         u32 wake_enb[4];
83         u32 dbc_enb[4];
84         u32 dbc_cnt[4];
85         int wake_depth;
86 #endif
87 };
88
89 static struct irq_domain *irq_domain;
90 static void __iomem *regs;
91
92 static u32 tegra_gpio_bank_count;
93 static u32 tegra_gpio_bank_stride;
94 static u32 tegra_gpio_upper_offset;
95 static struct tegra_gpio_bank *tegra_gpio_banks;
96
97 static inline void tegra_gpio_writel(u32 val, u32 reg)
98 {
99         __raw_writel(val, regs + reg);
100 }
101
102 static inline u32 tegra_gpio_readl(u32 reg)
103 {
104         return __raw_readl(regs + reg);
105 }
106
107 static int tegra_gpio_compose(int bank, int port, int bit)
108 {
109         return (bank << 5) | ((port & 0x3) << 3) | (bit & 0x7);
110 }
111
112 static void tegra_gpio_mask_write(u32 reg, int gpio, int value)
113 {
114         u32 val;
115
116         val = 0x100 << GPIO_BIT(gpio);
117         if (value)
118                 val |= 1 << GPIO_BIT(gpio);
119         tegra_gpio_writel(val, reg);
120 }
121
122 int tegra_gpio_get_bank_int_nr(int gpio)
123 {
124         int bank;
125         int irq;
126         bank = gpio >> 5;
127         irq = tegra_gpio_banks[bank].irq;
128         return irq;
129 }
130
131 static void tegra_gpio_enable(int gpio)
132 {
133         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
134 }
135
136 int tegra_is_gpio(int gpio)
137 {
138         return (tegra_gpio_readl(GPIO_CNF(gpio)) >> GPIO_BIT(gpio)) & 0x1;
139 }
140 EXPORT_SYMBOL(tegra_is_gpio);
141
142
143 static void tegra_gpio_disable(int gpio)
144 {
145         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 0);
146 }
147
148 void tegra_gpio_init_configure(unsigned gpio, bool is_input, int value)
149 {
150         if (is_input) {
151                 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
152         } else {
153                 tegra_gpio_mask_write(GPIO_MSK_OUT(gpio), gpio, value);
154                 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 1);
155         }
156         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
157 }
158
159 static int tegra_gpio_request(struct gpio_chip *chip, unsigned offset)
160 {
161         return pinctrl_request_gpio(chip->base + offset);
162 }
163
164 static void tegra_gpio_free(struct gpio_chip *chip, unsigned offset)
165 {
166         pinctrl_free_gpio(chip->base + offset);
167         tegra_gpio_disable(offset);
168 }
169
170 static void tegra_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
171 {
172         tegra_gpio_mask_write(GPIO_MSK_OUT(offset), offset, value);
173 }
174
175 static int tegra_gpio_get(struct gpio_chip *chip, unsigned offset)
176 {
177         /* If gpio is in output mode then read from the out value */
178         if ((tegra_gpio_readl(GPIO_OE(offset)) >> GPIO_BIT(offset)) & 1)
179                 return (tegra_gpio_readl(GPIO_OUT(offset)) >>
180                                 GPIO_BIT(offset)) & 0x1;
181
182         return (tegra_gpio_readl(GPIO_IN(offset)) >> GPIO_BIT(offset)) & 0x1;
183 }
184
185 static int tegra_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
186 {
187         int ret;
188
189         tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 0);
190         tegra_gpio_enable(offset);
191
192         ret = pinctrl_gpio_direction_input(chip->base + offset);
193         if (ret < 0)
194                 dev_err(chip->dev,
195                         "Tegra gpio input: pinctrl input failed: %d\n", ret);
196
197         return 0;
198 }
199
200 static int tegra_gpio_direction_output(struct gpio_chip *chip, unsigned offset,
201                                         int value)
202 {
203         int ret;
204
205         tegra_gpio_set(chip, offset, value);
206         tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 1);
207         tegra_gpio_enable(offset);
208
209         ret = pinctrl_gpio_direction_output(chip->base + offset);
210         if (ret < 0)
211                 dev_err(chip->dev,
212                         "Tegra gpio output: pinctrl output failed: %d\n", ret);
213
214         return 0;
215 }
216
217 static int tegra_gpio_set_debounce(struct gpio_chip *chip, unsigned offset,
218                                 unsigned debounce)
219 {
220         unsigned max_dbc;
221         /* Debounce feature implemented only for
222          * ports(I,J,K,L) in Controller 2 */
223
224         if (GPIO_BANK(offset) == 2) {
225                 unsigned debounce_ms = DIV_ROUND_UP(debounce, 1000);
226
227                 debounce_ms = max(debounce_ms, 255U);
228
229                 max_dbc = tegra_gpio_readl(GPIO_DBC_CNT(offset));
230                 max_dbc = (max_dbc < debounce_ms) ? debounce_ms : max_dbc;
231
232                 tegra_gpio_mask_write(GPIO_MSK_DBC_EN(offset), offset, 1);
233                 tegra_gpio_writel(max_dbc, GPIO_DBC_CNT(offset));
234                 return 0;
235         }
236
237         return -ENOSYS;
238 }
239
240 static int tegra_gpio_to_irq(struct gpio_chip *chip, unsigned offset)
241 {
242         return irq_find_mapping(irq_domain, offset);
243 }
244
245 static struct gpio_chip tegra_gpio_chip = {
246         .label                  = "tegra-gpio",
247         .request                = tegra_gpio_request,
248         .free                   = tegra_gpio_free,
249         .direction_input        = tegra_gpio_direction_input,
250         .get                    = tegra_gpio_get,
251         .direction_output       = tegra_gpio_direction_output,
252         .set                    = tegra_gpio_set,
253         .set_debounce           = tegra_gpio_set_debounce,
254         .to_irq                 = tegra_gpio_to_irq,
255         .base                   = 0,
256 };
257
258 static void tegra_gpio_irq_ack(struct irq_data *d)
259 {
260         int gpio = d->hwirq;
261
262         tegra_gpio_writel(1 << GPIO_BIT(gpio), GPIO_INT_CLR(gpio));
263
264         /* FPGA platforms have a serializer between the GPIO
265            block and interrupt controller. Allow time for
266            clearing of the GPIO interrupt to propagate to the
267            interrupt controller before re-enabling the IRQ
268            to prevent double interrupts. */
269         if (tegra_platform_is_fpga())
270                 udelay(15);
271 }
272
273 static void tegra_gpio_irq_mask(struct irq_data *d)
274 {
275         int gpio = d->hwirq;
276
277         tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 0);
278 }
279
280 static void tegra_gpio_irq_unmask(struct irq_data *d)
281 {
282         int gpio = d->hwirq;
283
284         tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 1);
285 }
286
287 static int tegra_gpio_irq_set_type(struct irq_data *d, unsigned int type)
288 {
289         int gpio = d->hwirq;
290         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
291         int port = GPIO_PORT(gpio);
292         int lvl_type;
293         int val;
294         unsigned long flags;
295         int wake = tegra_gpio_to_wake(d->hwirq);
296
297         switch (type & IRQ_TYPE_SENSE_MASK) {
298         case IRQ_TYPE_EDGE_RISING:
299                 lvl_type = GPIO_INT_LVL_EDGE_RISING;
300                 break;
301
302         case IRQ_TYPE_EDGE_FALLING:
303                 lvl_type = GPIO_INT_LVL_EDGE_FALLING;
304                 break;
305
306         case IRQ_TYPE_EDGE_BOTH:
307                 lvl_type = GPIO_INT_LVL_EDGE_BOTH;
308                 break;
309
310         case IRQ_TYPE_LEVEL_HIGH:
311                 lvl_type = GPIO_INT_LVL_LEVEL_HIGH;
312                 break;
313
314         case IRQ_TYPE_LEVEL_LOW:
315                 lvl_type = GPIO_INT_LVL_LEVEL_LOW;
316                 break;
317
318         default:
319                 return -EINVAL;
320         }
321
322         spin_lock_irqsave(&bank->lvl_lock[port], flags);
323
324         val = tegra_gpio_readl(GPIO_INT_LVL(gpio));
325         val &= ~(GPIO_INT_LVL_MASK << GPIO_BIT(gpio));
326         val |= lvl_type << GPIO_BIT(gpio);
327         tegra_gpio_writel(val, GPIO_INT_LVL(gpio));
328
329         spin_unlock_irqrestore(&bank->lvl_lock[port], flags);
330
331         tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
332         tegra_gpio_enable(gpio);
333
334         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
335                 __irq_set_handler_locked(d->irq, handle_level_irq);
336         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
337                 __irq_set_handler_locked(d->irq, handle_edge_irq);
338
339         tegra_pm_irq_set_wake_type(wake, type);
340
341         return 0;
342 }
343
344 static void tegra_gpio_irq_handler(unsigned int irq, struct irq_desc *desc)
345 {
346         struct tegra_gpio_bank *bank;
347         int port;
348         int pin;
349         struct irq_chip *chip = irq_desc_get_chip(desc);
350
351         chained_irq_enter(chip, desc);
352
353         bank = irq_get_handler_data(irq);
354
355         for (port = 0; port < 4; port++) {
356                 int gpio = tegra_gpio_compose(bank->bank, port, 0);
357                 unsigned long sta = tegra_gpio_readl(GPIO_INT_STA(gpio)) &
358                         tegra_gpio_readl(GPIO_INT_ENB(gpio));
359
360                 for_each_set_bit(pin, &sta, 8)
361                         generic_handle_irq(gpio_to_irq(gpio + pin));
362         }
363
364         chained_irq_exit(chip, desc);
365
366 }
367
368 #ifdef CONFIG_PM_SLEEP
369 static void tegra_gpio_resume(void)
370 {
371         unsigned long flags;
372         int b;
373         int p;
374
375         local_irq_save(flags);
376
377         for (b = 0; b < tegra_gpio_bank_count; b++) {
378                 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
379
380                 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
381                         unsigned int gpio = (b<<5) | (p<<3);
382                         tegra_gpio_writel(bank->cnf[p], GPIO_CNF(gpio));
383                         tegra_gpio_writel(bank->out[p], GPIO_OUT(gpio));
384                         tegra_gpio_writel(bank->oe[p], GPIO_OE(gpio));
385                         tegra_gpio_writel(bank->int_lvl[p], GPIO_INT_LVL(gpio));
386                         tegra_gpio_writel(bank->int_enb[p], GPIO_INT_ENB(gpio));
387                         if (b == 2 && tegra_gpio_chip.set_debounce) {
388                                 tegra_gpio_writel(bank->dbc_enb[p],
389                                                         GPIO_MSK_DBC_EN(gpio));
390                                 tegra_gpio_writel(bank->dbc_cnt[p],
391                                                         GPIO_DBC_CNT(gpio));
392                         }
393                 }
394         }
395
396         local_irq_restore(flags);
397 }
398
399 static int tegra_gpio_suspend(void)
400 {
401         unsigned long flags;
402         int b;
403         int p;
404
405         local_irq_save(flags);
406         for (b = 0; b < tegra_gpio_bank_count; b++) {
407                 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
408
409                 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
410                         unsigned int gpio = (b<<5) | (p<<3);
411                         bank->cnf[p] = tegra_gpio_readl(GPIO_CNF(gpio));
412                         bank->out[p] = tegra_gpio_readl(GPIO_OUT(gpio));
413                         bank->oe[p] = tegra_gpio_readl(GPIO_OE(gpio));
414                         bank->int_enb[p] = tegra_gpio_readl(GPIO_INT_ENB(gpio));
415                         bank->int_lvl[p] = tegra_gpio_readl(GPIO_INT_LVL(gpio));
416                         if (b == 2 && tegra_gpio_chip.set_debounce) {
417                                 bank->dbc_enb[p] =
418                                         tegra_gpio_readl(GPIO_MSK_DBC_EN(gpio));
419                                 bank->dbc_cnt[p] =
420                                         tegra_gpio_readl(GPIO_DBC_CNT(gpio));
421                         }
422
423                         /* disable gpio interrupts that are not wake sources */
424                         tegra_gpio_writel(bank->wake_enb[p], GPIO_INT_ENB(gpio));
425                 }
426         }
427         local_irq_restore(flags);
428
429         return 0;
430 }
431
432 static int tegra_update_lp1_gpio_wake(struct irq_data *d, bool enable)
433 {
434 #ifdef CONFIG_PM_SLEEP
435         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
436         u32 mask;
437         u32 port_index;
438         u32 pin_index_in_bank;
439         u32 pin_in_port;
440         int gpio = d->hwirq;
441
442         if (gpio < 0)
443                 return -EIO;
444         pin_index_in_bank = (gpio & 0x1F);
445         port_index = pin_index_in_bank >> 3;
446         pin_in_port = (pin_index_in_bank & 0x7);
447         mask = BIT(pin_in_port);
448         if (enable)
449                 bank->wake_enb[port_index] |= mask;
450         else
451                 bank->wake_enb[port_index] &= ~mask;
452 #endif
453
454         return 0;
455 }
456
457 static int tegra_gpio_irq_set_wake(struct irq_data *d, unsigned int enable)
458 {
459         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
460         int ret = 0;
461         int wake = tegra_gpio_to_wake(d->hwirq);
462
463         /*
464          * update LP1 mask for gpio port/pin interrupt
465          * LP1 enable independent of LP0 wake support
466          */
467         ret = tegra_update_lp1_gpio_wake(d, enable);
468         if (ret) {
469                 pr_err("Failed gpio lp1 %s for irq=%d, error=%d\n",
470                         (enable ? "enable" : "disable"), d->irq, ret);
471                 goto fail;
472         }
473
474         /* LP1 enable for bank interrupt */
475         if (enable) {
476                 if (bank->wake_depth++ == 0) {
477                         ret = tegra_update_lp1_irq_wake(bank->irq, enable);
478                         if (ret)
479                                 bank->wake_depth = 0;
480                 }
481         } else {
482                 if (bank->wake_depth == 0) {
483                         WARN(1, "Unbalanced IRQ %d wake disable\n", bank->irq);
484                 } else if (--bank->wake_depth == 0) {
485                         ret = tegra_update_lp1_irq_wake(bank->irq, enable);
486                         if (ret)
487                                 bank->wake_depth = 1;
488                 }
489         }
490         if (ret)
491                 pr_err("Failed gpio lp1 %s for irq=%d, error=%d\n",
492                         (enable ? "enable" : "disable"), bank->irq, ret);
493
494         if (wake < 0)
495                 pr_err("Warning: enabling a non-LP0 wake source %lu\n",
496                         d->hwirq);
497         else {
498                 ret = tegra_pm_irq_set_wake(wake, enable);
499                 if (ret)
500                         pr_err("Failed gpio lp0 %s for irq=%d, error=%d\n",
501                                 (enable ? "enable" : "disable"), d->irq, ret);
502         }
503
504 fail:
505         return ret;
506 }
507 #else
508 #define tegra_gpio_irq_set_wake NULL
509 #define tegra_update_lp1_gpio_wake NULL
510 #endif
511
512 static struct syscore_ops tegra_gpio_syscore_ops = {
513         .suspend = tegra_gpio_suspend,
514         .resume = tegra_gpio_resume,
515         .save = tegra_gpio_suspend,
516         .restore = tegra_gpio_resume,
517 };
518
519 static struct irq_chip tegra_gpio_irq_chip = {
520         .name           = "GPIO",
521         .irq_ack        = tegra_gpio_irq_ack,
522         .irq_mask       = tegra_gpio_irq_mask,
523         .irq_unmask     = tegra_gpio_irq_unmask,
524         .irq_set_type   = tegra_gpio_irq_set_type,
525         .irq_set_wake   = tegra_gpio_irq_set_wake,
526         .flags          = IRQCHIP_MASK_ON_SUSPEND,
527 };
528
529 struct tegra_gpio_soc_config {
530         u32 bank_stride;
531         u32 upper_offset;
532         bool debounce_support;
533 };
534
535 static struct tegra_gpio_soc_config tegra20_gpio_config = {
536         .bank_stride = 0x80,
537         .upper_offset = 0x800,
538 };
539
540 static struct tegra_gpio_soc_config tegra30_gpio_config = {
541         .bank_stride = 0x100,
542         .upper_offset = 0x80,
543 };
544
545 static struct tegra_gpio_soc_config tegra210_gpio_config = {
546         .bank_stride = 0x100,
547         .upper_offset = 0x80,
548         .debounce_support = true,
549 };
550
551 static struct of_device_id tegra_gpio_of_match[] = {
552         { .compatible = "nvidia,tegra210-gpio", .data = &tegra210_gpio_config },
553         { .compatible = "nvidia,tegra124-gpio", .data = &tegra30_gpio_config },
554         { .compatible = "nvidia,tegra148-gpio", .data = &tegra30_gpio_config },
555         { .compatible = "nvidia,tegra114-gpio", .data = &tegra30_gpio_config },
556         { .compatible = "nvidia,tegra30-gpio", .data = &tegra30_gpio_config },
557         { .compatible = "nvidia,tegra20-gpio", .data = &tegra20_gpio_config },
558         { },
559 };
560
561 /* This lock class tells lockdep that GPIO irqs are in a different
562  * category than their parents, so it won't report false recursion.
563  */
564 static struct lock_class_key gpio_lock_class;
565
566 static int tegra_gpio_probe(struct platform_device *pdev)
567 {
568         const struct of_device_id *match;
569         struct tegra_gpio_soc_config *config;
570         struct resource *res;
571         struct tegra_gpio_bank *bank;
572         int gpio;
573         int i;
574         int j;
575
576         match = of_match_device(tegra_gpio_of_match, &pdev->dev);
577         if (!match) {
578                 dev_err(&pdev->dev, "Error: No device match found\n");
579                 return -ENODEV;
580         }
581         config = (struct tegra_gpio_soc_config *)match->data;
582
583         tegra_gpio_bank_stride = config->bank_stride;
584         tegra_gpio_upper_offset = config->upper_offset;
585
586         for (;;) {
587                 res = platform_get_resource(pdev, IORESOURCE_IRQ, tegra_gpio_bank_count);
588                 if (!res)
589                         break;
590                 tegra_gpio_bank_count++;
591         }
592         if (!tegra_gpio_bank_count) {
593                 dev_err(&pdev->dev, "Missing IRQ resource\n");
594                 return -ENODEV;
595         }
596
597         tegra_gpio_chip.dev = &pdev->dev;
598         tegra_gpio_chip.ngpio = tegra_gpio_bank_count * 32;
599         if (!config->debounce_support)
600                 tegra_gpio_chip.set_debounce = NULL;
601
602         tegra_gpio_banks = devm_kzalloc(&pdev->dev,
603                         tegra_gpio_bank_count * sizeof(*tegra_gpio_banks),
604                         GFP_KERNEL);
605         if (!tegra_gpio_banks) {
606                 dev_err(&pdev->dev, "Couldn't allocate bank structure\n");
607                 return -ENODEV;
608         }
609
610         irq_domain = irq_domain_add_linear(pdev->dev.of_node,
611                                            tegra_gpio_chip.ngpio,
612                                            &irq_domain_simple_ops, NULL);
613         if (!irq_domain)
614                 return -ENODEV;
615
616         for (i = 0; i < tegra_gpio_bank_count; i++) {
617                 res = platform_get_resource(pdev, IORESOURCE_IRQ, i);
618                 if (!res) {
619                         dev_err(&pdev->dev, "Missing IRQ resource\n");
620                         return -ENODEV;
621                 }
622
623                 bank = &tegra_gpio_banks[i];
624                 bank->bank = i;
625                 bank->irq = res->start;
626         }
627
628         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
629         if (!res) {
630                 dev_err(&pdev->dev, "Missing MEM resource\n");
631                 return -ENODEV;
632         }
633
634         regs = devm_ioremap_resource(&pdev->dev, res);
635         if (IS_ERR(regs))
636                 return PTR_ERR(regs);
637
638         for (i = 0; i < tegra_gpio_bank_count; i++) {
639                 for (j = 0; j < 4; j++) {
640                         int gpio = tegra_gpio_compose(i, j, 0);
641                         tegra_gpio_writel(0x00, GPIO_INT_ENB(gpio));
642                         tegra_gpio_writel(0x00, GPIO_INT_STA(gpio));
643                 }
644         }
645
646         tegra_gpio_chip.of_node = pdev->dev.of_node;
647
648         gpiochip_add(&tegra_gpio_chip);
649
650         for (gpio = 0; gpio < tegra_gpio_chip.ngpio; gpio++) {
651                 int irq = irq_create_mapping(irq_domain, gpio);
652                 /* No validity check; all Tegra GPIOs are valid IRQs */
653
654                 bank = &tegra_gpio_banks[GPIO_BANK(gpio)];
655
656                 irq_set_lockdep_class(irq, &gpio_lock_class);
657                 irq_set_chip_data(irq, bank);
658                 irq_set_chip_and_handler(irq, &tegra_gpio_irq_chip,
659                                          handle_simple_irq);
660                 set_irq_flags(irq, IRQF_VALID);
661         }
662
663         for (i = 0; i < tegra_gpio_bank_count; i++) {
664                 bank = &tegra_gpio_banks[i];
665
666                 for (j = 0; j < 4; j++)
667                         spin_lock_init(&bank->lvl_lock[j]);
668
669                 irq_set_handler_data(bank->irq, bank);
670                 irq_set_chained_handler(bank->irq, tegra_gpio_irq_handler);
671
672         }
673
674         return 0;
675 }
676
677 static struct platform_driver tegra_gpio_driver = {
678         .driver         = {
679                 .name   = "tegra-gpio",
680                 .owner  = THIS_MODULE,
681                 .of_match_table = tegra_gpio_of_match,
682         },
683         .probe          = tegra_gpio_probe,
684 };
685
686 static int __init tegra_gpio_init(void)
687 {
688         register_syscore_ops(&tegra_gpio_syscore_ops);
689         return platform_driver_register(&tegra_gpio_driver);
690 }
691 postcore_initcall(tegra_gpio_init);
692
693 #ifdef  CONFIG_DEBUG_FS
694
695 #include <linux/debugfs.h>
696 #include <linux/seq_file.h>
697
698 static int dbg_gpio_show(struct seq_file *s, void *unused)
699 {
700         int i;
701         int j;
702         char x,y;
703
704         x = ' ';
705         y = 'A';
706
707         seq_printf(s, "Name:Bank:Port CNF OE OUT IN INT_STA INT_ENB INT_LVL\n");
708         for (i = 0; i < tegra_gpio_bank_count; i++) {
709                 for (j = 0; j < 4; j++) {
710                         int gpio = tegra_gpio_compose(i, j, 0);
711                         seq_printf(s,
712                                 "%c%c: %d:%d %02x %02x %02x %02x %02x %02x %06x\n",
713                                 x, y, i, j,
714                                 tegra_gpio_readl(GPIO_CNF(gpio)),
715                                 tegra_gpio_readl(GPIO_OE(gpio)),
716                                 tegra_gpio_readl(GPIO_OUT(gpio)),
717                                 tegra_gpio_readl(GPIO_IN(gpio)),
718                                 tegra_gpio_readl(GPIO_INT_STA(gpio)),
719                                 tegra_gpio_readl(GPIO_INT_ENB(gpio)),
720                                 tegra_gpio_readl(GPIO_INT_LVL(gpio)));
721
722                         if (x != ' ')
723                                 x++;
724                         if (y == 'Z') {
725                                 y = 'A';
726                                 x = 'A';
727                         } else {
728                                 y++;
729                         };
730                 }
731         }
732         return 0;
733 }
734
735 static int dbg_gpio_open(struct inode *inode, struct file *file)
736 {
737         return single_open(file, dbg_gpio_show, &inode->i_private);
738 }
739
740 static const struct file_operations debug_fops = {
741         .open           = dbg_gpio_open,
742         .read           = seq_read,
743         .llseek         = seq_lseek,
744         .release        = single_release,
745 };
746
747 static int __init tegra_gpio_debuginit(void)
748 {
749         (void) debugfs_create_file("tegra_gpio", S_IRUGO,
750                                         NULL, NULL, &debug_fops);
751         return 0;
752 }
753 late_initcall(tegra_gpio_debuginit);
754 #endif