gpio: tegra: configure debouncing of key only for T210
[linux-3.10.git] / drivers / gpio / gpio-tegra.c
1 /*
2  * arch/arm/mach-tegra/gpio.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  *
6  * Author:
7  *      Erik Gilling <konkers@google.com>
8  *
9  * Copyright (c) 2011-2014, NVIDIA CORPORATION.  All rights reserved.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/err.h>
23 #include <linux/init.h>
24 #include <linux/irq.h>
25 #include <linux/interrupt.h>
26 #include <linux/io.h>
27 #include <linux/gpio.h>
28 #include <linux/of_device.h>
29 #include <linux/platform_device.h>
30 #include <linux/module.h>
31 #include <linux/delay.h>
32 #include <linux/irqdomain.h>
33 #include <linux/irqchip/chained_irq.h>
34 #include <linux/pinctrl/consumer.h>
35 #include <linux/pm.h>
36 #include <linux/syscore_ops.h>
37 #include <linux/tegra-soc.h>
38 #include <linux/irqchip/tegra.h>
39
40 #define GPIO_BANK(x)            ((x) >> 5)
41 #define GPIO_PORT(x)            (((x) >> 3) & 0x3)
42 #define GPIO_BIT(x)             ((x) & 0x7)
43
44 #define GPIO_REG(x)             (GPIO_BANK(x) * tegra_gpio_bank_stride + \
45                                         GPIO_PORT(x) * 4)
46
47 #define GPIO_CNF(x)             (GPIO_REG(x) + 0x00)
48 #define GPIO_OE(x)              (GPIO_REG(x) + 0x10)
49 #define GPIO_OUT(x)             (GPIO_REG(x) + 0X20)
50 #define GPIO_IN(x)              (GPIO_REG(x) + 0x30)
51 #define GPIO_INT_STA(x)         (GPIO_REG(x) + 0x40)
52 #define GPIO_INT_ENB(x)         (GPIO_REG(x) + 0x50)
53 #define GPIO_INT_LVL(x)         (GPIO_REG(x) + 0x60)
54 #define GPIO_INT_CLR(x)         (GPIO_REG(x) + 0x70)
55 #define GPIO_DBC_CNT(x)         (GPIO_REG(x) + 0xF0)
56
57 #define GPIO_MSK_CNF(x)         (GPIO_REG(x) + tegra_gpio_upper_offset + 0x00)
58 #define GPIO_MSK_OE(x)          (GPIO_REG(x) + tegra_gpio_upper_offset + 0x10)
59 #define GPIO_MSK_OUT(x)         (GPIO_REG(x) + tegra_gpio_upper_offset + 0X20)
60 #define GPIO_MSK_INT_STA(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x40)
61 #define GPIO_MSK_INT_ENB(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x50)
62 #define GPIO_MSK_INT_LVL(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x60)
63 #define GPIO_MSK_DBC_EN(x)      (GPIO_REG(x) + tegra_gpio_upper_offset + 0x30)
64
65 #define GPIO_INT_LVL_MASK               0x010101
66 #define GPIO_INT_LVL_EDGE_RISING        0x000101
67 #define GPIO_INT_LVL_EDGE_FALLING       0x000100
68 #define GPIO_INT_LVL_EDGE_BOTH          0x010100
69 #define GPIO_INT_LVL_LEVEL_HIGH         0x000001
70 #define GPIO_INT_LVL_LEVEL_LOW          0x000000
71
72 struct tegra_gpio_bank {
73         int bank;
74         int irq;
75         spinlock_t lvl_lock[4];
76 #ifdef CONFIG_PM_SLEEP
77         u32 cnf[4];
78         u32 out[4];
79         u32 oe[4];
80         u32 int_enb[4];
81         u32 int_lvl[4];
82         u32 wake_enb[4];
83         int wake_depth;
84 #endif
85 };
86
87 static struct irq_domain *irq_domain;
88 static void __iomem *regs;
89
90 static u32 tegra_gpio_bank_count;
91 static u32 tegra_gpio_bank_stride;
92 static u32 tegra_gpio_upper_offset;
93 static struct tegra_gpio_bank *tegra_gpio_banks;
94
95 static inline void tegra_gpio_writel(u32 val, u32 reg)
96 {
97         __raw_writel(val, regs + reg);
98 }
99
100 static inline u32 tegra_gpio_readl(u32 reg)
101 {
102         return __raw_readl(regs + reg);
103 }
104
105 static int tegra_gpio_compose(int bank, int port, int bit)
106 {
107         return (bank << 5) | ((port & 0x3) << 3) | (bit & 0x7);
108 }
109
110 static void tegra_gpio_mask_write(u32 reg, int gpio, int value)
111 {
112         u32 val;
113
114         val = 0x100 << GPIO_BIT(gpio);
115         if (value)
116                 val |= 1 << GPIO_BIT(gpio);
117         tegra_gpio_writel(val, reg);
118 }
119
120 int tegra_gpio_get_bank_int_nr(int gpio)
121 {
122         int bank;
123         int irq;
124         bank = gpio >> 5;
125         irq = tegra_gpio_banks[bank].irq;
126         return irq;
127 }
128
129 static void tegra_gpio_enable(int gpio)
130 {
131         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
132 }
133
134 int tegra_is_gpio(int gpio)
135 {
136         return (tegra_gpio_readl(GPIO_CNF(gpio)) >> GPIO_BIT(gpio)) & 0x1;
137 }
138 EXPORT_SYMBOL(tegra_is_gpio);
139
140
141 static void tegra_gpio_disable(int gpio)
142 {
143         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 0);
144 }
145
146 void tegra_gpio_init_configure(unsigned gpio, bool is_input, int value)
147 {
148         if (is_input) {
149                 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
150         } else {
151                 tegra_gpio_mask_write(GPIO_MSK_OUT(gpio), gpio, value);
152                 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 1);
153         }
154         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
155 }
156
157 static int tegra_gpio_request(struct gpio_chip *chip, unsigned offset)
158 {
159         return pinctrl_request_gpio(offset);
160 }
161
162 static void tegra_gpio_free(struct gpio_chip *chip, unsigned offset)
163 {
164         pinctrl_free_gpio(offset);
165         tegra_gpio_disable(offset);
166 }
167
168 static void tegra_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
169 {
170         tegra_gpio_mask_write(GPIO_MSK_OUT(offset), offset, value);
171 }
172
173 static int tegra_gpio_get(struct gpio_chip *chip, unsigned offset)
174 {
175         /* If gpio is in output mode then read from the out value */
176         if ((tegra_gpio_readl(GPIO_OE(offset)) >> GPIO_BIT(offset)) & 1)
177                 return (tegra_gpio_readl(GPIO_OUT(offset)) >>
178                                 GPIO_BIT(offset)) & 0x1;
179
180         return (tegra_gpio_readl(GPIO_IN(offset)) >> GPIO_BIT(offset)) & 0x1;
181 }
182
183 static int tegra_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
184 {
185         tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 0);
186         tegra_gpio_enable(offset);
187         return 0;
188 }
189
190 static int tegra_gpio_direction_output(struct gpio_chip *chip, unsigned offset,
191                                         int value)
192 {
193         tegra_gpio_set(chip, offset, value);
194         tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 1);
195         tegra_gpio_enable(offset);
196         return 0;
197 }
198
199 static int tegra_gpio_set_debounce(struct gpio_chip *chip, unsigned offset,
200                                 unsigned debounce)
201 {
202         /* Debounce feature implemented only for
203          * ports(I,J,K,L) in Controller 2 */
204
205         if (GPIO_BANK(offset) == 2) {
206                 tegra_gpio_mask_write(GPIO_MSK_DBC_EN(offset), offset, 1);
207                 tegra_gpio_writel(debounce, GPIO_DBC_CNT(offset));
208                 return 0;
209         }
210
211         return -ENOSYS;
212 }
213
214 static int tegra_gpio_to_irq(struct gpio_chip *chip, unsigned offset)
215 {
216         return irq_find_mapping(irq_domain, offset);
217 }
218
219 static struct gpio_chip tegra_gpio_chip = {
220         .label                  = "tegra-gpio",
221         .request                = tegra_gpio_request,
222         .free                   = tegra_gpio_free,
223         .direction_input        = tegra_gpio_direction_input,
224         .get                    = tegra_gpio_get,
225         .direction_output       = tegra_gpio_direction_output,
226         .set                    = tegra_gpio_set,
227         .set_debounce           = tegra_gpio_set_debounce,
228         .to_irq                 = tegra_gpio_to_irq,
229         .base                   = 0,
230 };
231
232 static void tegra_gpio_irq_ack(struct irq_data *d)
233 {
234         int gpio = d->hwirq;
235
236         tegra_gpio_writel(1 << GPIO_BIT(gpio), GPIO_INT_CLR(gpio));
237
238         /* FPGA platforms have a serializer between the GPIO
239            block and interrupt controller. Allow time for
240            clearing of the GPIO interrupt to propagate to the
241            interrupt controller before re-enabling the IRQ
242            to prevent double interrupts. */
243         if (tegra_platform_is_fpga())
244                 udelay(15);
245 }
246
247 static void tegra_gpio_irq_mask(struct irq_data *d)
248 {
249         int gpio = d->hwirq;
250
251         tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 0);
252 }
253
254 static void tegra_gpio_irq_unmask(struct irq_data *d)
255 {
256         int gpio = d->hwirq;
257
258         tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 1);
259 }
260
261 static int tegra_gpio_irq_set_type(struct irq_data *d, unsigned int type)
262 {
263         int gpio = d->hwirq;
264         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
265         int port = GPIO_PORT(gpio);
266         int lvl_type;
267         int val;
268         unsigned long flags;
269         int wake = tegra_gpio_to_wake(d->hwirq);
270
271         switch (type & IRQ_TYPE_SENSE_MASK) {
272         case IRQ_TYPE_EDGE_RISING:
273                 lvl_type = GPIO_INT_LVL_EDGE_RISING;
274                 break;
275
276         case IRQ_TYPE_EDGE_FALLING:
277                 lvl_type = GPIO_INT_LVL_EDGE_FALLING;
278                 break;
279
280         case IRQ_TYPE_EDGE_BOTH:
281                 lvl_type = GPIO_INT_LVL_EDGE_BOTH;
282                 break;
283
284         case IRQ_TYPE_LEVEL_HIGH:
285                 lvl_type = GPIO_INT_LVL_LEVEL_HIGH;
286                 break;
287
288         case IRQ_TYPE_LEVEL_LOW:
289                 lvl_type = GPIO_INT_LVL_LEVEL_LOW;
290                 break;
291
292         default:
293                 return -EINVAL;
294         }
295
296         spin_lock_irqsave(&bank->lvl_lock[port], flags);
297
298         val = tegra_gpio_readl(GPIO_INT_LVL(gpio));
299         val &= ~(GPIO_INT_LVL_MASK << GPIO_BIT(gpio));
300         val |= lvl_type << GPIO_BIT(gpio);
301         tegra_gpio_writel(val, GPIO_INT_LVL(gpio));
302
303         spin_unlock_irqrestore(&bank->lvl_lock[port], flags);
304
305         tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
306         tegra_gpio_enable(gpio);
307
308         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
309                 __irq_set_handler_locked(d->irq, handle_level_irq);
310         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
311                 __irq_set_handler_locked(d->irq, handle_edge_irq);
312
313         tegra_pm_irq_set_wake_type(wake, type);
314
315         return 0;
316 }
317
318 static void tegra_gpio_irq_handler(unsigned int irq, struct irq_desc *desc)
319 {
320         struct tegra_gpio_bank *bank;
321         int port;
322         int pin;
323         struct irq_chip *chip = irq_desc_get_chip(desc);
324
325         chained_irq_enter(chip, desc);
326
327         bank = irq_get_handler_data(irq);
328
329         for (port = 0; port < 4; port++) {
330                 int gpio = tegra_gpio_compose(bank->bank, port, 0);
331                 unsigned long sta = tegra_gpio_readl(GPIO_INT_STA(gpio)) &
332                         tegra_gpio_readl(GPIO_INT_ENB(gpio));
333
334                 for_each_set_bit(pin, &sta, 8)
335                         generic_handle_irq(gpio_to_irq(gpio + pin));
336         }
337
338         chained_irq_exit(chip, desc);
339
340 }
341
342 #ifdef CONFIG_PM_SLEEP
343 static void tegra_gpio_resume(void)
344 {
345         unsigned long flags;
346         int b;
347         int p;
348
349         local_irq_save(flags);
350
351         for (b = 0; b < tegra_gpio_bank_count; b++) {
352                 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
353
354                 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
355                         unsigned int gpio = (b<<5) | (p<<3);
356                         tegra_gpio_writel(bank->cnf[p], GPIO_CNF(gpio));
357                         tegra_gpio_writel(bank->out[p], GPIO_OUT(gpio));
358                         tegra_gpio_writel(bank->oe[p], GPIO_OE(gpio));
359                         tegra_gpio_writel(bank->int_lvl[p], GPIO_INT_LVL(gpio));
360                         tegra_gpio_writel(bank->int_enb[p], GPIO_INT_ENB(gpio));
361                 }
362         }
363
364         local_irq_restore(flags);
365 }
366
367 static int tegra_gpio_suspend(void)
368 {
369         unsigned long flags;
370         int b;
371         int p;
372
373         local_irq_save(flags);
374         for (b = 0; b < tegra_gpio_bank_count; b++) {
375                 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
376
377                 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
378                         unsigned int gpio = (b<<5) | (p<<3);
379                         bank->cnf[p] = tegra_gpio_readl(GPIO_CNF(gpio));
380                         bank->out[p] = tegra_gpio_readl(GPIO_OUT(gpio));
381                         bank->oe[p] = tegra_gpio_readl(GPIO_OE(gpio));
382                         bank->int_enb[p] = tegra_gpio_readl(GPIO_INT_ENB(gpio));
383                         bank->int_lvl[p] = tegra_gpio_readl(GPIO_INT_LVL(gpio));
384
385                         /* disable gpio interrupts that are not wake sources */
386                         tegra_gpio_writel(bank->wake_enb[p], GPIO_INT_ENB(gpio));
387                 }
388         }
389         local_irq_restore(flags);
390
391         return 0;
392 }
393
394 static int tegra_update_lp1_gpio_wake(struct irq_data *d, bool enable)
395 {
396 #ifdef CONFIG_PM_SLEEP
397         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
398         u8 mask;
399         u8 port_index;
400         u8 pin_index_in_bank;
401         u8 pin_in_port;
402         int gpio = d->hwirq;
403
404         if (gpio < 0)
405                 return -EIO;
406         pin_index_in_bank = (gpio & 0x1F);
407         port_index = pin_index_in_bank >> 3;
408         pin_in_port = (pin_index_in_bank & 0x7);
409         mask = BIT(pin_in_port);
410         if (enable)
411                 bank->wake_enb[port_index] |= mask;
412         else
413                 bank->wake_enb[port_index] &= ~mask;
414 #endif
415
416         return 0;
417 }
418
419 static int tegra_gpio_irq_set_wake(struct irq_data *d, unsigned int enable)
420 {
421         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
422         int ret = 0;
423         int wake = tegra_gpio_to_wake(d->hwirq);
424
425         /*
426          * update LP1 mask for gpio port/pin interrupt
427          * LP1 enable independent of LP0 wake support
428          */
429         ret = tegra_update_lp1_gpio_wake(d, enable);
430         if (ret) {
431                 pr_err("Failed gpio lp1 %s for irq=%d, error=%d\n",
432                         (enable ? "enable" : "disable"), d->irq, ret);
433                 goto fail;
434         }
435
436         /* LP1 enable for bank interrupt */
437         if (enable) {
438                 if (bank->wake_depth++ == 0) {
439                         ret = tegra_update_lp1_irq_wake(bank->irq, enable);
440                         if (ret)
441                                 bank->wake_depth = 0;
442                 }
443         } else {
444                 if (bank->wake_depth == 0) {
445                         WARN(1, "Unbalanced IRQ %d wake disable\n", bank->irq);
446                 } else if (--bank->wake_depth == 0) {
447                         ret = tegra_update_lp1_irq_wake(bank->irq, enable);
448                         if (ret)
449                                 bank->wake_depth = 1;
450                 }
451         }
452         if (ret)
453                 pr_err("Failed gpio lp1 %s for irq=%d, error=%d\n",
454                         (enable ? "enable" : "disable"), bank->irq, ret);
455
456         if (wake < 0)
457                 pr_err("Warning: enabling a non-LP0 wake source %lu\n",
458                         d->hwirq);
459         else {
460                 ret = tegra_pm_irq_set_wake(wake, enable);
461                 if (ret)
462                         pr_err("Failed gpio lp0 %s for irq=%d, error=%d\n",
463                                 (enable ? "enable" : "disable"), d->irq, ret);
464         }
465
466 fail:
467         return ret;
468 }
469 #else
470 #define tegra_gpio_irq_set_wake NULL
471 #define tegra_update_lp1_gpio_wake NULL
472 #endif
473
474 static struct syscore_ops tegra_gpio_syscore_ops = {
475         .suspend = tegra_gpio_suspend,
476         .resume = tegra_gpio_resume,
477         .save = tegra_gpio_suspend,
478         .restore = tegra_gpio_resume,
479 };
480
481 static struct irq_chip tegra_gpio_irq_chip = {
482         .name           = "GPIO",
483         .irq_ack        = tegra_gpio_irq_ack,
484         .irq_mask       = tegra_gpio_irq_mask,
485         .irq_unmask     = tegra_gpio_irq_unmask,
486         .irq_set_type   = tegra_gpio_irq_set_type,
487         .irq_set_wake   = tegra_gpio_irq_set_wake,
488         .flags          = IRQCHIP_MASK_ON_SUSPEND,
489 };
490
491 struct tegra_gpio_soc_config {
492         u32 bank_stride;
493         u32 upper_offset;
494         bool debounce_support;
495 };
496
497 static struct tegra_gpio_soc_config tegra20_gpio_config = {
498         .bank_stride = 0x80,
499         .upper_offset = 0x800,
500 };
501
502 static struct tegra_gpio_soc_config tegra30_gpio_config = {
503         .bank_stride = 0x100,
504         .upper_offset = 0x80,
505 };
506
507 static struct tegra_gpio_soc_config tegra210_gpio_config = {
508         .bank_stride = 0x100,
509         .upper_offset = 0x80,
510         .debounce_support = true,
511 };
512
513 static struct of_device_id tegra_gpio_of_match[] = {
514         { .compatible = "nvidia,tegra210-gpio", .data = &tegra210_gpio_config },
515         { .compatible = "nvidia,tegra124-gpio", .data = &tegra30_gpio_config },
516         { .compatible = "nvidia,tegra148-gpio", .data = &tegra30_gpio_config },
517         { .compatible = "nvidia,tegra114-gpio", .data = &tegra30_gpio_config },
518         { .compatible = "nvidia,tegra30-gpio", .data = &tegra30_gpio_config },
519         { .compatible = "nvidia,tegra20-gpio", .data = &tegra20_gpio_config },
520         { },
521 };
522
523 /* This lock class tells lockdep that GPIO irqs are in a different
524  * category than their parents, so it won't report false recursion.
525  */
526 static struct lock_class_key gpio_lock_class;
527
528 static int tegra_gpio_probe(struct platform_device *pdev)
529 {
530         const struct of_device_id *match;
531         struct tegra_gpio_soc_config *config;
532         struct resource *res;
533         struct tegra_gpio_bank *bank;
534         int gpio;
535         int i;
536         int j;
537
538         match = of_match_device(tegra_gpio_of_match, &pdev->dev);
539         if (!match) {
540                 dev_err(&pdev->dev, "Error: No device match found\n");
541                 return -ENODEV;
542         }
543         config = (struct tegra_gpio_soc_config *)match->data;
544
545         tegra_gpio_bank_stride = config->bank_stride;
546         tegra_gpio_upper_offset = config->upper_offset;
547
548         for (;;) {
549                 res = platform_get_resource(pdev, IORESOURCE_IRQ, tegra_gpio_bank_count);
550                 if (!res)
551                         break;
552                 tegra_gpio_bank_count++;
553         }
554         if (!tegra_gpio_bank_count) {
555                 dev_err(&pdev->dev, "Missing IRQ resource\n");
556                 return -ENODEV;
557         }
558
559         tegra_gpio_chip.dev = &pdev->dev;
560         tegra_gpio_chip.ngpio = tegra_gpio_bank_count * 32;
561         if (!config->debounce_support)
562                 tegra_gpio_chip.set_debounce = NULL;
563
564         tegra_gpio_banks = devm_kzalloc(&pdev->dev,
565                         tegra_gpio_bank_count * sizeof(*tegra_gpio_banks),
566                         GFP_KERNEL);
567         if (!tegra_gpio_banks) {
568                 dev_err(&pdev->dev, "Couldn't allocate bank structure\n");
569                 return -ENODEV;
570         }
571
572         irq_domain = irq_domain_add_linear(pdev->dev.of_node,
573                                            tegra_gpio_chip.ngpio,
574                                            &irq_domain_simple_ops, NULL);
575         if (!irq_domain)
576                 return -ENODEV;
577
578         for (i = 0; i < tegra_gpio_bank_count; i++) {
579                 res = platform_get_resource(pdev, IORESOURCE_IRQ, i);
580                 if (!res) {
581                         dev_err(&pdev->dev, "Missing IRQ resource\n");
582                         return -ENODEV;
583                 }
584
585                 bank = &tegra_gpio_banks[i];
586                 bank->bank = i;
587                 bank->irq = res->start;
588         }
589
590         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
591         if (!res) {
592                 dev_err(&pdev->dev, "Missing MEM resource\n");
593                 return -ENODEV;
594         }
595
596         regs = devm_ioremap_resource(&pdev->dev, res);
597         if (IS_ERR(regs))
598                 return PTR_ERR(regs);
599
600         for (i = 0; i < tegra_gpio_bank_count; i++) {
601                 for (j = 0; j < 4; j++) {
602                         int gpio = tegra_gpio_compose(i, j, 0);
603                         tegra_gpio_writel(0x00, GPIO_INT_ENB(gpio));
604                         tegra_gpio_writel(0x00, GPIO_INT_STA(gpio));
605                 }
606         }
607
608         tegra_gpio_chip.of_node = pdev->dev.of_node;
609
610         gpiochip_add(&tegra_gpio_chip);
611
612         for (gpio = 0; gpio < tegra_gpio_chip.ngpio; gpio++) {
613                 int irq = irq_create_mapping(irq_domain, gpio);
614                 /* No validity check; all Tegra GPIOs are valid IRQs */
615
616                 bank = &tegra_gpio_banks[GPIO_BANK(gpio)];
617
618                 irq_set_lockdep_class(irq, &gpio_lock_class);
619                 irq_set_chip_data(irq, bank);
620                 irq_set_chip_and_handler(irq, &tegra_gpio_irq_chip,
621                                          handle_simple_irq);
622                 set_irq_flags(irq, IRQF_VALID);
623         }
624
625         for (i = 0; i < tegra_gpio_bank_count; i++) {
626                 bank = &tegra_gpio_banks[i];
627
628                 for (j = 0; j < 4; j++)
629                         spin_lock_init(&bank->lvl_lock[j]);
630
631                 irq_set_handler_data(bank->irq, bank);
632                 irq_set_chained_handler(bank->irq, tegra_gpio_irq_handler);
633
634         }
635
636         return 0;
637 }
638
639 static struct platform_driver tegra_gpio_driver = {
640         .driver         = {
641                 .name   = "tegra-gpio",
642                 .owner  = THIS_MODULE,
643                 .of_match_table = tegra_gpio_of_match,
644         },
645         .probe          = tegra_gpio_probe,
646 };
647
648 static int __init tegra_gpio_init(void)
649 {
650         register_syscore_ops(&tegra_gpio_syscore_ops);
651         return platform_driver_register(&tegra_gpio_driver);
652 }
653 postcore_initcall(tegra_gpio_init);
654
655 #ifdef  CONFIG_DEBUG_FS
656
657 #include <linux/debugfs.h>
658 #include <linux/seq_file.h>
659
660 static int dbg_gpio_show(struct seq_file *s, void *unused)
661 {
662         int i;
663         int j;
664         char x,y;
665
666         x = ' ';
667         y = 'A';
668
669         seq_printf(s, "Name:Bank:Port CNF OE OUT IN INT_STA INT_ENB INT_LVL\n");
670         for (i = 0; i < tegra_gpio_bank_count; i++) {
671                 for (j = 0; j < 4; j++) {
672                         int gpio = tegra_gpio_compose(i, j, 0);
673                         seq_printf(s,
674                                 "%c%c: %d:%d %02x %02x %02x %02x %02x %02x %06x\n",
675                                 x, y, i, j,
676                                 tegra_gpio_readl(GPIO_CNF(gpio)),
677                                 tegra_gpio_readl(GPIO_OE(gpio)),
678                                 tegra_gpio_readl(GPIO_OUT(gpio)),
679                                 tegra_gpio_readl(GPIO_IN(gpio)),
680                                 tegra_gpio_readl(GPIO_INT_STA(gpio)),
681                                 tegra_gpio_readl(GPIO_INT_ENB(gpio)),
682                                 tegra_gpio_readl(GPIO_INT_LVL(gpio)));
683
684                         if (x != ' ')
685                                 x++;
686                         if (y == 'Z') {
687                                 y = 'A';
688                                 x = 'A';
689                         } else {
690                                 y++;
691                         };
692                 }
693         }
694         return 0;
695 }
696
697 static int dbg_gpio_open(struct inode *inode, struct file *file)
698 {
699         return single_open(file, dbg_gpio_show, &inode->i_private);
700 }
701
702 static const struct file_operations debug_fops = {
703         .open           = dbg_gpio_open,
704         .read           = seq_read,
705         .llseek         = seq_lseek,
706         .release        = single_release,
707 };
708
709 static int __init tegra_gpio_debuginit(void)
710 {
711         (void) debugfs_create_file("tegra_gpio", S_IRUGO,
712                                         NULL, NULL, &debug_fops);
713         return 0;
714 }
715 late_initcall(tegra_gpio_debuginit);
716 #endif