226d893aad6c20b28d932aa584b31bb3623e926f
[linux-3.10.git] / drivers / gpio / gpio-tegra.c
1 /*
2  * arch/arm/mach-tegra/gpio.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  *
6  * Author:
7  *      Erik Gilling <konkers@google.com>
8  *
9  * Copyright (c) 2011-2012, NVIDIA CORPORATION.  All rights reserved.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/err.h>
23 #include <linux/init.h>
24 #include <linux/irq.h>
25 #include <linux/interrupt.h>
26 #include <linux/io.h>
27 #include <linux/gpio.h>
28 #include <linux/of_device.h>
29 #include <linux/platform_device.h>
30 #include <linux/module.h>
31 #include <linux/delay.h>
32 #include <linux/irqdomain.h>
33 #include <linux/irqchip/chained_irq.h>
34 #include <linux/pinctrl/consumer.h>
35 #include <linux/pm.h>
36
37 #include <mach/legacy_irq.h>
38
39 #include "../../arch/arm/mach-tegra/pm-irq.h"
40
41 #define GPIO_BANK(x)            ((x) >> 5)
42 #define GPIO_PORT(x)            (((x) >> 3) & 0x3)
43 #define GPIO_BIT(x)             ((x) & 0x7)
44
45 #define GPIO_REG(x)             (GPIO_BANK(x) * tegra_gpio_bank_stride + \
46                                         GPIO_PORT(x) * 4)
47
48 #define GPIO_CNF(x)             (GPIO_REG(x) + 0x00)
49 #define GPIO_OE(x)              (GPIO_REG(x) + 0x10)
50 #define GPIO_OUT(x)             (GPIO_REG(x) + 0X20)
51 #define GPIO_IN(x)              (GPIO_REG(x) + 0x30)
52 #define GPIO_INT_STA(x)         (GPIO_REG(x) + 0x40)
53 #define GPIO_INT_ENB(x)         (GPIO_REG(x) + 0x50)
54 #define GPIO_INT_LVL(x)         (GPIO_REG(x) + 0x60)
55 #define GPIO_INT_CLR(x)         (GPIO_REG(x) + 0x70)
56
57 #define GPIO_MSK_CNF(x)         (GPIO_REG(x) + tegra_gpio_upper_offset + 0x00)
58 #define GPIO_MSK_OE(x)          (GPIO_REG(x) + tegra_gpio_upper_offset + 0x10)
59 #define GPIO_MSK_OUT(x)         (GPIO_REG(x) + tegra_gpio_upper_offset + 0X20)
60 #define GPIO_MSK_INT_STA(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x40)
61 #define GPIO_MSK_INT_ENB(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x50)
62 #define GPIO_MSK_INT_LVL(x)     (GPIO_REG(x) + tegra_gpio_upper_offset + 0x60)
63
64 #define GPIO_INT_LVL_MASK               0x010101
65 #define GPIO_INT_LVL_EDGE_RISING        0x000101
66 #define GPIO_INT_LVL_EDGE_FALLING       0x000100
67 #define GPIO_INT_LVL_EDGE_BOTH          0x010100
68 #define GPIO_INT_LVL_LEVEL_HIGH         0x000001
69 #define GPIO_INT_LVL_LEVEL_LOW          0x000000
70
71 struct tegra_gpio_bank {
72         int bank;
73         int irq;
74         spinlock_t lvl_lock[4];
75 #ifdef CONFIG_PM_SLEEP
76         u32 cnf[4];
77         u32 out[4];
78         u32 oe[4];
79         u32 int_enb[4];
80         u32 int_lvl[4];
81         u32 wake_enb[4];
82 #endif
83 };
84
85 static struct irq_domain *irq_domain;
86 static void __iomem *regs;
87
88 static u32 tegra_gpio_bank_count;
89 static u32 tegra_gpio_bank_stride;
90 static u32 tegra_gpio_upper_offset;
91 static struct tegra_gpio_bank *tegra_gpio_banks;
92
93 static inline void tegra_gpio_writel(u32 val, u32 reg)
94 {
95         __raw_writel(val, regs + reg);
96 }
97
98 static inline u32 tegra_gpio_readl(u32 reg)
99 {
100         return __raw_readl(regs + reg);
101 }
102
103 static int tegra_gpio_compose(int bank, int port, int bit)
104 {
105         return (bank << 5) | ((port & 0x3) << 3) | (bit & 0x7);
106 }
107
108 static void tegra_gpio_mask_write(u32 reg, int gpio, int value)
109 {
110         u32 val;
111
112         val = 0x100 << GPIO_BIT(gpio);
113         if (value)
114                 val |= 1 << GPIO_BIT(gpio);
115         tegra_gpio_writel(val, reg);
116 }
117
118 int tegra_gpio_get_bank_int_nr(int gpio)
119 {
120         int bank;
121         int irq;
122         bank = gpio >> 5;
123         irq = tegra_gpio_banks[bank].irq;
124         return irq;
125 }
126
127 static void tegra_gpio_enable(int gpio)
128 {
129         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
130 }
131
132 static void tegra_gpio_disable(int gpio)
133 {
134         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 0);
135 }
136
137 void tegra_gpio_init_configure(unsigned gpio, bool is_input, int value)
138 {
139         if (is_input) {
140                 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
141         } else {
142                 tegra_gpio_mask_write(GPIO_MSK_OUT(gpio), gpio, value);
143                 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 1);
144         }
145         tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
146 }
147
148 static int tegra_gpio_request(struct gpio_chip *chip, unsigned offset)
149 {
150         return pinctrl_request_gpio(offset);
151 }
152
153 static void tegra_gpio_free(struct gpio_chip *chip, unsigned offset)
154 {
155         pinctrl_free_gpio(offset);
156         tegra_gpio_disable(offset);
157 }
158
159 static void tegra_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
160 {
161         tegra_gpio_mask_write(GPIO_MSK_OUT(offset), offset, value);
162 }
163
164 static int tegra_gpio_get(struct gpio_chip *chip, unsigned offset)
165 {
166         /* If gpio is in output mode then read from the out value */
167         if ((tegra_gpio_readl(GPIO_OE(offset)) >> GPIO_BIT(offset)) & 1)
168                 return (tegra_gpio_readl(GPIO_OUT(offset)) >>
169                                 GPIO_BIT(offset)) & 0x1;
170
171         return (tegra_gpio_readl(GPIO_IN(offset)) >> GPIO_BIT(offset)) & 0x1;
172 }
173
174 static int tegra_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
175 {
176         tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 0);
177         tegra_gpio_enable(offset);
178         return 0;
179 }
180
181 static int tegra_gpio_direction_output(struct gpio_chip *chip, unsigned offset,
182                                         int value)
183 {
184         tegra_gpio_set(chip, offset, value);
185         tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 1);
186         tegra_gpio_enable(offset);
187         return 0;
188 }
189
190 static int tegra_gpio_set_debounce(struct gpio_chip *chip, unsigned offset,
191                                 unsigned debounce)
192 {
193         return -ENOSYS;
194 }
195
196 static int tegra_gpio_to_irq(struct gpio_chip *chip, unsigned offset)
197 {
198         return irq_find_mapping(irq_domain, offset);
199 }
200
201 static struct gpio_chip tegra_gpio_chip = {
202         .label                  = "tegra-gpio",
203         .request                = tegra_gpio_request,
204         .free                   = tegra_gpio_free,
205         .direction_input        = tegra_gpio_direction_input,
206         .get                    = tegra_gpio_get,
207         .direction_output       = tegra_gpio_direction_output,
208         .set                    = tegra_gpio_set,
209         .set_debounce           = tegra_gpio_set_debounce,
210         .to_irq                 = tegra_gpio_to_irq,
211         .base                   = 0,
212 };
213
214 static void tegra_gpio_irq_ack(struct irq_data *d)
215 {
216         int gpio = d->hwirq;
217
218         tegra_gpio_writel(1 << GPIO_BIT(gpio), GPIO_INT_CLR(gpio));
219
220 #ifdef CONFIG_TEGRA_FPGA_PLATFORM
221         /* FPGA platforms have a serializer between the GPIO
222            block and interrupt controller. Allow time for
223            clearing of the GPIO interrupt to propagate to the
224            interrupt controller before re-enabling the IRQ
225            to prevent double interrupts. */
226         udelay(15);
227 #endif
228 }
229
230 static void tegra_gpio_irq_mask(struct irq_data *d)
231 {
232         int gpio = d->hwirq;
233
234         tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 0);
235 }
236
237 static void tegra_gpio_irq_unmask(struct irq_data *d)
238 {
239         int gpio = d->hwirq;
240
241         tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 1);
242 }
243
244 static int tegra_gpio_irq_set_type(struct irq_data *d, unsigned int type)
245 {
246         int gpio = d->hwirq;
247         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
248         int port = GPIO_PORT(gpio);
249         int lvl_type;
250         int val;
251         unsigned long flags;
252         int wake = tegra_gpio_to_wake(d->hwirq);
253
254         switch (type & IRQ_TYPE_SENSE_MASK) {
255         case IRQ_TYPE_EDGE_RISING:
256                 lvl_type = GPIO_INT_LVL_EDGE_RISING;
257                 break;
258
259         case IRQ_TYPE_EDGE_FALLING:
260                 lvl_type = GPIO_INT_LVL_EDGE_FALLING;
261                 break;
262
263         case IRQ_TYPE_EDGE_BOTH:
264                 lvl_type = GPIO_INT_LVL_EDGE_BOTH;
265                 break;
266
267         case IRQ_TYPE_LEVEL_HIGH:
268                 lvl_type = GPIO_INT_LVL_LEVEL_HIGH;
269                 break;
270
271         case IRQ_TYPE_LEVEL_LOW:
272                 lvl_type = GPIO_INT_LVL_LEVEL_LOW;
273                 break;
274
275         default:
276                 return -EINVAL;
277         }
278
279         spin_lock_irqsave(&bank->lvl_lock[port], flags);
280
281         val = tegra_gpio_readl(GPIO_INT_LVL(gpio));
282         val &= ~(GPIO_INT_LVL_MASK << GPIO_BIT(gpio));
283         val |= lvl_type << GPIO_BIT(gpio);
284         tegra_gpio_writel(val, GPIO_INT_LVL(gpio));
285
286         spin_unlock_irqrestore(&bank->lvl_lock[port], flags);
287
288         tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
289         tegra_gpio_enable(gpio);
290
291         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
292                 __irq_set_handler_locked(d->irq, handle_level_irq);
293         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
294                 __irq_set_handler_locked(d->irq, handle_edge_irq);
295
296         tegra_pm_irq_set_wake_type(wake, type);
297
298         return 0;
299 }
300
301 static void tegra_gpio_irq_handler(unsigned int irq, struct irq_desc *desc)
302 {
303         struct tegra_gpio_bank *bank;
304         int port;
305         int pin;
306         struct irq_chip *chip = irq_desc_get_chip(desc);
307
308         chained_irq_enter(chip, desc);
309
310         bank = irq_get_handler_data(irq);
311
312         for (port = 0; port < 4; port++) {
313                 int gpio = tegra_gpio_compose(bank->bank, port, 0);
314                 unsigned long sta = tegra_gpio_readl(GPIO_INT_STA(gpio)) &
315                         tegra_gpio_readl(GPIO_INT_ENB(gpio));
316
317                 for_each_set_bit(pin, &sta, 8)
318                         generic_handle_irq(gpio_to_irq(gpio + pin));
319         }
320
321         chained_irq_exit(chip, desc);
322
323 }
324
325 #ifdef CONFIG_PM_SLEEP
326 static int tegra_gpio_resume(struct device *dev)
327 {
328         unsigned long flags;
329         int b;
330         int p;
331
332         local_irq_save(flags);
333
334         for (b = 0; b < tegra_gpio_bank_count; b++) {
335                 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
336
337                 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
338                         unsigned int gpio = (b<<5) | (p<<3);
339                         tegra_gpio_writel(bank->cnf[p], GPIO_CNF(gpio));
340                         tegra_gpio_writel(bank->out[p], GPIO_OUT(gpio));
341                         tegra_gpio_writel(bank->oe[p], GPIO_OE(gpio));
342                         tegra_gpio_writel(bank->int_lvl[p], GPIO_INT_LVL(gpio));
343                         tegra_gpio_writel(bank->int_enb[p], GPIO_INT_ENB(gpio));
344                 }
345         }
346
347         local_irq_restore(flags);
348         return 0;
349 }
350
351 static int tegra_gpio_suspend(struct device *dev)
352 {
353         unsigned long flags;
354         int b;
355         int p;
356
357         local_irq_save(flags);
358         for (b = 0; b < tegra_gpio_bank_count; b++) {
359                 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
360
361                 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
362                         unsigned int gpio = (b<<5) | (p<<3);
363                         bank->cnf[p] = tegra_gpio_readl(GPIO_CNF(gpio));
364                         bank->out[p] = tegra_gpio_readl(GPIO_OUT(gpio));
365                         bank->oe[p] = tegra_gpio_readl(GPIO_OE(gpio));
366                         bank->int_enb[p] = tegra_gpio_readl(GPIO_INT_ENB(gpio));
367                         bank->int_lvl[p] = tegra_gpio_readl(GPIO_INT_LVL(gpio));
368
369                         /* disable gpio interrupts that are not wake sources */
370                         tegra_gpio_writel(bank->wake_enb[p], GPIO_INT_ENB(gpio));
371                 }
372         }
373         local_irq_restore(flags);
374         return 0;
375 }
376
377 static int tegra_update_lp1_gpio_wake(struct irq_data *d, bool enable)
378 {
379 #ifdef CONFIG_PM_SLEEP
380         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
381         u8 mask;
382         u8 port_index;
383         u8 pin_index_in_bank;
384         u8 pin_in_port;
385         int gpio = d->hwirq;
386
387         if (gpio < 0)
388                 return -EIO;
389         pin_index_in_bank = (gpio & 0x1F);
390         port_index = pin_index_in_bank >> 3;
391         pin_in_port = (pin_index_in_bank & 0x7);
392         mask = BIT(pin_in_port);
393         if (enable)
394                 bank->wake_enb[port_index] |= mask;
395         else
396                 bank->wake_enb[port_index] &= ~mask;
397 #endif
398
399         return 0;
400 }
401
402 static int tegra_gpio_irq_set_wake(struct irq_data *d, unsigned int enable)
403 {
404         struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
405         int ret = 0;
406         int wake = tegra_gpio_to_wake(d->hwirq);
407
408         /*
409          * update LP1 mask for gpio port/pin interrupt
410          * LP1 enable independent of LP0 wake support
411          */
412         ret = tegra_update_lp1_gpio_wake(d, enable);
413         if (ret) {
414                 pr_err("Failed gpio lp1 %s for irq=%d, error=%d\n",
415                         (enable ? "enable" : "disable"), d->irq, ret);
416                 goto fail;
417         }
418
419         /* LP1 enable for bank interrupt */
420         ret = tegra_update_lp1_irq_wake(bank->irq, enable);
421         if (ret)
422                 pr_err("Failed gpio lp1 %s for irq=%d, error=%d\n",
423                         (enable ? "enable" : "disable"), bank->irq, ret);
424
425         ret = tegra_pm_irq_set_wake(wake, enable);
426         if (ret)
427                 pr_err("Failed gpio lp0 %s for irq=%d, error=%d\n",
428                         (enable ? "enable" : "disable"), d->irq, ret);
429
430 fail:
431         return ret;
432 }
433 #else
434 #define tegra_gpio_irq_set_wake NULL
435 #define tegra_update_lp1_gpio_wake NULL
436 #endif
437
438 static struct irq_chip tegra_gpio_irq_chip = {
439         .name           = "GPIO",
440         .irq_ack        = tegra_gpio_irq_ack,
441         .irq_mask       = tegra_gpio_irq_mask,
442         .irq_unmask     = tegra_gpio_irq_unmask,
443         .irq_set_type   = tegra_gpio_irq_set_type,
444         .irq_set_wake   = tegra_gpio_irq_set_wake,
445         .flags          = IRQCHIP_MASK_ON_SUSPEND,
446 };
447
448 static const struct dev_pm_ops tegra_gpio_pm_ops = {
449         SET_SYSTEM_SLEEP_PM_OPS(tegra_gpio_suspend, tegra_gpio_resume)
450 };
451
452 struct tegra_gpio_soc_config {
453         u32 bank_stride;
454         u32 upper_offset;
455 };
456
457 static struct tegra_gpio_soc_config tegra20_gpio_config = {
458         .bank_stride = 0x80,
459         .upper_offset = 0x800,
460 };
461
462 static struct tegra_gpio_soc_config tegra30_gpio_config = {
463         .bank_stride = 0x100,
464         .upper_offset = 0x80,
465 };
466
467 static struct of_device_id tegra_gpio_of_match[] = {
468         { .compatible = "nvidia,tegra30-gpio", .data = &tegra30_gpio_config },
469         { .compatible = "nvidia,tegra20-gpio", .data = &tegra20_gpio_config },
470         { },
471 };
472
473 /* This lock class tells lockdep that GPIO irqs are in a different
474  * category than their parents, so it won't report false recursion.
475  */
476 static struct lock_class_key gpio_lock_class;
477
478 static int tegra_gpio_probe(struct platform_device *pdev)
479 {
480         const struct of_device_id *match;
481         struct tegra_gpio_soc_config *config;
482         struct resource *res;
483         struct tegra_gpio_bank *bank;
484         int gpio;
485         int i;
486         int j;
487
488         match = of_match_device(tegra_gpio_of_match, &pdev->dev);
489         if (!match) {
490                 dev_err(&pdev->dev, "Error: No device match found\n");
491                 return -ENODEV;
492         }
493         config = (struct tegra_gpio_soc_config *)match->data;
494
495         tegra_gpio_bank_stride = config->bank_stride;
496         tegra_gpio_upper_offset = config->upper_offset;
497
498         for (;;) {
499                 res = platform_get_resource(pdev, IORESOURCE_IRQ, tegra_gpio_bank_count);
500                 if (!res)
501                         break;
502                 tegra_gpio_bank_count++;
503         }
504         if (!tegra_gpio_bank_count) {
505                 dev_err(&pdev->dev, "Missing IRQ resource\n");
506                 return -ENODEV;
507         }
508
509         tegra_gpio_chip.ngpio = tegra_gpio_bank_count * 32;
510
511         tegra_gpio_banks = devm_kzalloc(&pdev->dev,
512                         tegra_gpio_bank_count * sizeof(*tegra_gpio_banks),
513                         GFP_KERNEL);
514         if (!tegra_gpio_banks) {
515                 dev_err(&pdev->dev, "Couldn't allocate bank structure\n");
516                 return -ENODEV;
517         }
518
519         irq_domain = irq_domain_add_linear(pdev->dev.of_node,
520                                            tegra_gpio_chip.ngpio,
521                                            &irq_domain_simple_ops, NULL);
522         if (!irq_domain)
523                 return -ENODEV;
524
525         for (i = 0; i < tegra_gpio_bank_count; i++) {
526                 res = platform_get_resource(pdev, IORESOURCE_IRQ, i);
527                 if (!res) {
528                         dev_err(&pdev->dev, "Missing IRQ resource\n");
529                         return -ENODEV;
530                 }
531
532                 bank = &tegra_gpio_banks[i];
533                 bank->bank = i;
534                 bank->irq = res->start;
535         }
536
537         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
538         if (!res) {
539                 dev_err(&pdev->dev, "Missing MEM resource\n");
540                 return -ENODEV;
541         }
542
543         regs = devm_ioremap_resource(&pdev->dev, res);
544         if (IS_ERR(regs))
545                 return PTR_ERR(regs);
546
547         for (i = 0; i < tegra_gpio_bank_count; i++) {
548                 for (j = 0; j < 4; j++) {
549                         int gpio = tegra_gpio_compose(i, j, 0);
550                         tegra_gpio_writel(0x00, GPIO_INT_ENB(gpio));
551                         tegra_gpio_writel(0x00, GPIO_INT_STA(gpio));
552                 }
553         }
554
555         tegra_gpio_chip.of_node = pdev->dev.of_node;
556
557         gpiochip_add(&tegra_gpio_chip);
558
559         for (gpio = 0; gpio < tegra_gpio_chip.ngpio; gpio++) {
560                 int irq = irq_create_mapping(irq_domain, gpio);
561                 /* No validity check; all Tegra GPIOs are valid IRQs */
562
563                 bank = &tegra_gpio_banks[GPIO_BANK(gpio)];
564
565                 irq_set_lockdep_class(irq, &gpio_lock_class);
566                 irq_set_chip_data(irq, bank);
567                 irq_set_chip_and_handler(irq, &tegra_gpio_irq_chip,
568                                          handle_simple_irq);
569                 set_irq_flags(irq, IRQF_VALID);
570         }
571
572         for (i = 0; i < tegra_gpio_bank_count; i++) {
573                 bank = &tegra_gpio_banks[i];
574
575                 for (j = 0; j < 4; j++)
576                         spin_lock_init(&bank->lvl_lock[j]);
577
578                 irq_set_handler_data(bank->irq, bank);
579                 irq_set_chained_handler(bank->irq, tegra_gpio_irq_handler);
580
581         }
582
583         return 0;
584 }
585
586 static struct platform_driver tegra_gpio_driver = {
587         .driver         = {
588                 .name   = "tegra-gpio",
589                 .owner  = THIS_MODULE,
590                 .pm     = &tegra_gpio_pm_ops,
591                 .of_match_table = tegra_gpio_of_match,
592         },
593         .probe          = tegra_gpio_probe,
594 };
595
596 static int __init tegra_gpio_init(void)
597 {
598         return platform_driver_register(&tegra_gpio_driver);
599 }
600 postcore_initcall(tegra_gpio_init);
601
602 #ifdef  CONFIG_DEBUG_FS
603
604 #include <linux/debugfs.h>
605 #include <linux/seq_file.h>
606
607 static int dbg_gpio_show(struct seq_file *s, void *unused)
608 {
609         int i;
610         int j;
611
612         seq_printf(s, "Bank:Port CNF OE OUT IN INT_STA INT_ENB INT_LVL\n");
613         for (i = 0; i < tegra_gpio_bank_count; i++) {
614                 for (j = 0; j < 4; j++) {
615                         int gpio = tegra_gpio_compose(i, j, 0);
616                         seq_printf(s,
617                                 "%d:%d %02x %02x %02x %02x %02x %02x %06x\n",
618                                 i, j,
619                                 tegra_gpio_readl(GPIO_CNF(gpio)),
620                                 tegra_gpio_readl(GPIO_OE(gpio)),
621                                 tegra_gpio_readl(GPIO_OUT(gpio)),
622                                 tegra_gpio_readl(GPIO_IN(gpio)),
623                                 tegra_gpio_readl(GPIO_INT_STA(gpio)),
624                                 tegra_gpio_readl(GPIO_INT_ENB(gpio)),
625                                 tegra_gpio_readl(GPIO_INT_LVL(gpio)));
626                 }
627         }
628         return 0;
629 }
630
631 static int dbg_gpio_open(struct inode *inode, struct file *file)
632 {
633         return single_open(file, dbg_gpio_show, &inode->i_private);
634 }
635
636 static const struct file_operations debug_fops = {
637         .open           = dbg_gpio_open,
638         .read           = seq_read,
639         .llseek         = seq_lseek,
640         .release        = single_release,
641 };
642
643 static int __init tegra_gpio_debuginit(void)
644 {
645         (void) debugfs_create_file("tegra_gpio", S_IRUGO,
646                                         NULL, NULL, &debug_fops);
647         return 0;
648 }
649 late_initcall(tegra_gpio_debuginit);
650 #endif