include cleanup: Update gfp.h and slab.h includes to prepare for breaking implicit...
[linux-3.10.git] / drivers / ata / sata_qstor.c
1 /*
2  *  sata_qstor.c - Pacific Digital Corporation QStor SATA
3  *
4  *  Maintained by:  Mark Lord <mlord@pobox.com>
5  *
6  *  Copyright 2005 Pacific Digital Corporation.
7  *  (OSL/GPL code release authorized by Jalil Fadavi).
8  *
9  *
10  *  This program is free software; you can redistribute it and/or modify
11  *  it under the terms of the GNU General Public License as published by
12  *  the Free Software Foundation; either version 2, or (at your option)
13  *  any later version.
14  *
15  *  This program is distributed in the hope that it will be useful,
16  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
17  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  *  GNU General Public License for more details.
19  *
20  *  You should have received a copy of the GNU General Public License
21  *  along with this program; see the file COPYING.  If not, write to
22  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
23  *
24  *
25  *  libata documentation is available via 'make {ps|pdf}docs',
26  *  as Documentation/DocBook/libata.*
27  *
28  */
29
30 #include <linux/kernel.h>
31 #include <linux/module.h>
32 #include <linux/gfp.h>
33 #include <linux/pci.h>
34 #include <linux/init.h>
35 #include <linux/blkdev.h>
36 #include <linux/delay.h>
37 #include <linux/interrupt.h>
38 #include <linux/device.h>
39 #include <scsi/scsi_host.h>
40 #include <linux/libata.h>
41
42 #define DRV_NAME        "sata_qstor"
43 #define DRV_VERSION     "0.09"
44
45 enum {
46         QS_MMIO_BAR             = 4,
47
48         QS_PORTS                = 4,
49         QS_MAX_PRD              = LIBATA_MAX_PRD,
50         QS_CPB_ORDER            = 6,
51         QS_CPB_BYTES            = (1 << QS_CPB_ORDER),
52         QS_PRD_BYTES            = QS_MAX_PRD * 16,
53         QS_PKT_BYTES            = QS_CPB_BYTES + QS_PRD_BYTES,
54
55         /* global register offsets */
56         QS_HCF_CNFG3            = 0x0003, /* host configuration offset */
57         QS_HID_HPHY             = 0x0004, /* host physical interface info */
58         QS_HCT_CTRL             = 0x00e4, /* global interrupt mask offset */
59         QS_HST_SFF              = 0x0100, /* host status fifo offset */
60         QS_HVS_SERD3            = 0x0393, /* PHY enable offset */
61
62         /* global control bits */
63         QS_HPHY_64BIT           = (1 << 1), /* 64-bit bus detected */
64         QS_CNFG3_GSRST          = 0x01,     /* global chip reset */
65         QS_SERD3_PHY_ENA        = 0xf0,     /* PHY detection ENAble*/
66
67         /* per-channel register offsets */
68         QS_CCF_CPBA             = 0x0710, /* chan CPB base address */
69         QS_CCF_CSEP             = 0x0718, /* chan CPB separation factor */
70         QS_CFC_HUFT             = 0x0800, /* host upstream fifo threshold */
71         QS_CFC_HDFT             = 0x0804, /* host downstream fifo threshold */
72         QS_CFC_DUFT             = 0x0808, /* dev upstream fifo threshold */
73         QS_CFC_DDFT             = 0x080c, /* dev downstream fifo threshold */
74         QS_CCT_CTR0             = 0x0900, /* chan control-0 offset */
75         QS_CCT_CTR1             = 0x0901, /* chan control-1 offset */
76         QS_CCT_CFF              = 0x0a00, /* chan command fifo offset */
77
78         /* channel control bits */
79         QS_CTR0_REG             = (1 << 1),   /* register mode (vs. pkt mode) */
80         QS_CTR0_CLER            = (1 << 2),   /* clear channel errors */
81         QS_CTR1_RDEV            = (1 << 1),   /* sata phy/comms reset */
82         QS_CTR1_RCHN            = (1 << 4),   /* reset channel logic */
83         QS_CCF_RUN_PKT          = 0x107,      /* RUN a new dma PKT */
84
85         /* pkt sub-field headers */
86         QS_HCB_HDR              = 0x01,   /* Host Control Block header */
87         QS_DCB_HDR              = 0x02,   /* Device Control Block header */
88
89         /* pkt HCB flag bits */
90         QS_HF_DIRO              = (1 << 0),   /* data DIRection Out */
91         QS_HF_DAT               = (1 << 3),   /* DATa pkt */
92         QS_HF_IEN               = (1 << 4),   /* Interrupt ENable */
93         QS_HF_VLD               = (1 << 5),   /* VaLiD pkt */
94
95         /* pkt DCB flag bits */
96         QS_DF_PORD              = (1 << 2),   /* Pio OR Dma */
97         QS_DF_ELBA              = (1 << 3),   /* Extended LBA (lba48) */
98
99         /* PCI device IDs */
100         board_2068_idx          = 0,    /* QStor 4-port SATA/RAID */
101 };
102
103 enum {
104         QS_DMA_BOUNDARY         = ~0UL
105 };
106
107 typedef enum { qs_state_mmio, qs_state_pkt } qs_state_t;
108
109 struct qs_port_priv {
110         u8                      *pkt;
111         dma_addr_t              pkt_dma;
112         qs_state_t              state;
113 };
114
115 static int qs_scr_read(struct ata_link *link, unsigned int sc_reg, u32 *val);
116 static int qs_scr_write(struct ata_link *link, unsigned int sc_reg, u32 val);
117 static int qs_ata_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
118 static int qs_port_start(struct ata_port *ap);
119 static void qs_host_stop(struct ata_host *host);
120 static void qs_qc_prep(struct ata_queued_cmd *qc);
121 static unsigned int qs_qc_issue(struct ata_queued_cmd *qc);
122 static int qs_check_atapi_dma(struct ata_queued_cmd *qc);
123 static void qs_bmdma_stop(struct ata_queued_cmd *qc);
124 static u8 qs_bmdma_status(struct ata_port *ap);
125 static void qs_freeze(struct ata_port *ap);
126 static void qs_thaw(struct ata_port *ap);
127 static int qs_prereset(struct ata_link *link, unsigned long deadline);
128 static void qs_error_handler(struct ata_port *ap);
129
130 static struct scsi_host_template qs_ata_sht = {
131         ATA_BASE_SHT(DRV_NAME),
132         .sg_tablesize           = QS_MAX_PRD,
133         .dma_boundary           = QS_DMA_BOUNDARY,
134 };
135
136 static struct ata_port_operations qs_ata_ops = {
137         .inherits               = &ata_sff_port_ops,
138
139         .check_atapi_dma        = qs_check_atapi_dma,
140         .bmdma_stop             = qs_bmdma_stop,
141         .bmdma_status           = qs_bmdma_status,
142         .qc_prep                = qs_qc_prep,
143         .qc_issue               = qs_qc_issue,
144
145         .freeze                 = qs_freeze,
146         .thaw                   = qs_thaw,
147         .prereset               = qs_prereset,
148         .softreset              = ATA_OP_NULL,
149         .error_handler          = qs_error_handler,
150         .post_internal_cmd      = ATA_OP_NULL,
151         .lost_interrupt         = ATA_OP_NULL,
152
153         .scr_read               = qs_scr_read,
154         .scr_write              = qs_scr_write,
155
156         .port_start             = qs_port_start,
157         .host_stop              = qs_host_stop,
158 };
159
160 static const struct ata_port_info qs_port_info[] = {
161         /* board_2068_idx */
162         {
163                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
164                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
165                 .pio_mask       = ATA_PIO4_ONLY,
166                 .udma_mask      = ATA_UDMA6,
167                 .port_ops       = &qs_ata_ops,
168         },
169 };
170
171 static const struct pci_device_id qs_ata_pci_tbl[] = {
172         { PCI_VDEVICE(PDC, 0x2068), board_2068_idx },
173
174         { }     /* terminate list */
175 };
176
177 static struct pci_driver qs_ata_pci_driver = {
178         .name                   = DRV_NAME,
179         .id_table               = qs_ata_pci_tbl,
180         .probe                  = qs_ata_init_one,
181         .remove                 = ata_pci_remove_one,
182 };
183
184 static void __iomem *qs_mmio_base(struct ata_host *host)
185 {
186         return host->iomap[QS_MMIO_BAR];
187 }
188
189 static int qs_check_atapi_dma(struct ata_queued_cmd *qc)
190 {
191         return 1;       /* ATAPI DMA not supported */
192 }
193
194 static void qs_bmdma_stop(struct ata_queued_cmd *qc)
195 {
196         /* nothing */
197 }
198
199 static u8 qs_bmdma_status(struct ata_port *ap)
200 {
201         return 0;
202 }
203
204 static inline void qs_enter_reg_mode(struct ata_port *ap)
205 {
206         u8 __iomem *chan = qs_mmio_base(ap->host) + (ap->port_no * 0x4000);
207         struct qs_port_priv *pp = ap->private_data;
208
209         pp->state = qs_state_mmio;
210         writeb(QS_CTR0_REG, chan + QS_CCT_CTR0);
211         readb(chan + QS_CCT_CTR0);        /* flush */
212 }
213
214 static inline void qs_reset_channel_logic(struct ata_port *ap)
215 {
216         u8 __iomem *chan = qs_mmio_base(ap->host) + (ap->port_no * 0x4000);
217
218         writeb(QS_CTR1_RCHN, chan + QS_CCT_CTR1);
219         readb(chan + QS_CCT_CTR0);        /* flush */
220         qs_enter_reg_mode(ap);
221 }
222
223 static void qs_freeze(struct ata_port *ap)
224 {
225         u8 __iomem *mmio_base = qs_mmio_base(ap->host);
226
227         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
228         qs_enter_reg_mode(ap);
229 }
230
231 static void qs_thaw(struct ata_port *ap)
232 {
233         u8 __iomem *mmio_base = qs_mmio_base(ap->host);
234
235         qs_enter_reg_mode(ap);
236         writeb(1, mmio_base + QS_HCT_CTRL); /* enable host interrupts */
237 }
238
239 static int qs_prereset(struct ata_link *link, unsigned long deadline)
240 {
241         struct ata_port *ap = link->ap;
242
243         qs_reset_channel_logic(ap);
244         return ata_sff_prereset(link, deadline);
245 }
246
247 static int qs_scr_read(struct ata_link *link, unsigned int sc_reg, u32 *val)
248 {
249         if (sc_reg > SCR_CONTROL)
250                 return -EINVAL;
251         *val = readl(link->ap->ioaddr.scr_addr + (sc_reg * 8));
252         return 0;
253 }
254
255 static void qs_error_handler(struct ata_port *ap)
256 {
257         qs_enter_reg_mode(ap);
258         ata_std_error_handler(ap);
259 }
260
261 static int qs_scr_write(struct ata_link *link, unsigned int sc_reg, u32 val)
262 {
263         if (sc_reg > SCR_CONTROL)
264                 return -EINVAL;
265         writel(val, link->ap->ioaddr.scr_addr + (sc_reg * 8));
266         return 0;
267 }
268
269 static unsigned int qs_fill_sg(struct ata_queued_cmd *qc)
270 {
271         struct scatterlist *sg;
272         struct ata_port *ap = qc->ap;
273         struct qs_port_priv *pp = ap->private_data;
274         u8 *prd = pp->pkt + QS_CPB_BYTES;
275         unsigned int si;
276
277         for_each_sg(qc->sg, sg, qc->n_elem, si) {
278                 u64 addr;
279                 u32 len;
280
281                 addr = sg_dma_address(sg);
282                 *(__le64 *)prd = cpu_to_le64(addr);
283                 prd += sizeof(u64);
284
285                 len = sg_dma_len(sg);
286                 *(__le32 *)prd = cpu_to_le32(len);
287                 prd += sizeof(u64);
288
289                 VPRINTK("PRD[%u] = (0x%llX, 0x%X)\n", si,
290                                         (unsigned long long)addr, len);
291         }
292
293         return si;
294 }
295
296 static void qs_qc_prep(struct ata_queued_cmd *qc)
297 {
298         struct qs_port_priv *pp = qc->ap->private_data;
299         u8 dflags = QS_DF_PORD, *buf = pp->pkt;
300         u8 hflags = QS_HF_DAT | QS_HF_IEN | QS_HF_VLD;
301         u64 addr;
302         unsigned int nelem;
303
304         VPRINTK("ENTER\n");
305
306         qs_enter_reg_mode(qc->ap);
307         if (qc->tf.protocol != ATA_PROT_DMA) {
308                 ata_sff_qc_prep(qc);
309                 return;
310         }
311
312         nelem = qs_fill_sg(qc);
313
314         if ((qc->tf.flags & ATA_TFLAG_WRITE))
315                 hflags |= QS_HF_DIRO;
316         if ((qc->tf.flags & ATA_TFLAG_LBA48))
317                 dflags |= QS_DF_ELBA;
318
319         /* host control block (HCB) */
320         buf[ 0] = QS_HCB_HDR;
321         buf[ 1] = hflags;
322         *(__le32 *)(&buf[ 4]) = cpu_to_le32(qc->nbytes);
323         *(__le32 *)(&buf[ 8]) = cpu_to_le32(nelem);
324         addr = ((u64)pp->pkt_dma) + QS_CPB_BYTES;
325         *(__le64 *)(&buf[16]) = cpu_to_le64(addr);
326
327         /* device control block (DCB) */
328         buf[24] = QS_DCB_HDR;
329         buf[28] = dflags;
330
331         /* frame information structure (FIS) */
332         ata_tf_to_fis(&qc->tf, 0, 1, &buf[32]);
333 }
334
335 static inline void qs_packet_start(struct ata_queued_cmd *qc)
336 {
337         struct ata_port *ap = qc->ap;
338         u8 __iomem *chan = qs_mmio_base(ap->host) + (ap->port_no * 0x4000);
339
340         VPRINTK("ENTER, ap %p\n", ap);
341
342         writeb(QS_CTR0_CLER, chan + QS_CCT_CTR0);
343         wmb();                             /* flush PRDs and pkt to memory */
344         writel(QS_CCF_RUN_PKT, chan + QS_CCT_CFF);
345         readl(chan + QS_CCT_CFF);          /* flush */
346 }
347
348 static unsigned int qs_qc_issue(struct ata_queued_cmd *qc)
349 {
350         struct qs_port_priv *pp = qc->ap->private_data;
351
352         switch (qc->tf.protocol) {
353         case ATA_PROT_DMA:
354                 pp->state = qs_state_pkt;
355                 qs_packet_start(qc);
356                 return 0;
357
358         case ATAPI_PROT_DMA:
359                 BUG();
360                 break;
361
362         default:
363                 break;
364         }
365
366         pp->state = qs_state_mmio;
367         return ata_sff_qc_issue(qc);
368 }
369
370 static void qs_do_or_die(struct ata_queued_cmd *qc, u8 status)
371 {
372         qc->err_mask |= ac_err_mask(status);
373
374         if (!qc->err_mask) {
375                 ata_qc_complete(qc);
376         } else {
377                 struct ata_port    *ap  = qc->ap;
378                 struct ata_eh_info *ehi = &ap->link.eh_info;
379
380                 ata_ehi_clear_desc(ehi);
381                 ata_ehi_push_desc(ehi, "status 0x%02X", status);
382
383                 if (qc->err_mask == AC_ERR_DEV)
384                         ata_port_abort(ap);
385                 else
386                         ata_port_freeze(ap);
387         }
388 }
389
390 static inline unsigned int qs_intr_pkt(struct ata_host *host)
391 {
392         unsigned int handled = 0;
393         u8 sFFE;
394         u8 __iomem *mmio_base = qs_mmio_base(host);
395
396         do {
397                 u32 sff0 = readl(mmio_base + QS_HST_SFF);
398                 u32 sff1 = readl(mmio_base + QS_HST_SFF + 4);
399                 u8 sEVLD = (sff1 >> 30) & 0x01; /* valid flag */
400                 sFFE  = sff1 >> 31;             /* empty flag */
401
402                 if (sEVLD) {
403                         u8 sDST = sff0 >> 16;   /* dev status */
404                         u8 sHST = sff1 & 0x3f;  /* host status */
405                         unsigned int port_no = (sff1 >> 8) & 0x03;
406                         struct ata_port *ap = host->ports[port_no];
407
408                         DPRINTK("SFF=%08x%08x: sCHAN=%u sHST=%d sDST=%02x\n",
409                                         sff1, sff0, port_no, sHST, sDST);
410                         handled = 1;
411                         if (ap && !(ap->flags & ATA_FLAG_DISABLED)) {
412                                 struct ata_queued_cmd *qc;
413                                 struct qs_port_priv *pp = ap->private_data;
414                                 if (!pp || pp->state != qs_state_pkt)
415                                         continue;
416                                 qc = ata_qc_from_tag(ap, ap->link.active_tag);
417                                 if (qc && (!(qc->tf.flags & ATA_TFLAG_POLLING))) {
418                                         switch (sHST) {
419                                         case 0: /* successful CPB */
420                                         case 3: /* device error */
421                                                 qs_enter_reg_mode(qc->ap);
422                                                 qs_do_or_die(qc, sDST);
423                                                 break;
424                                         default:
425                                                 break;
426                                         }
427                                 }
428                         }
429                 }
430         } while (!sFFE);
431         return handled;
432 }
433
434 static inline unsigned int qs_intr_mmio(struct ata_host *host)
435 {
436         unsigned int handled = 0, port_no;
437
438         for (port_no = 0; port_no < host->n_ports; ++port_no) {
439                 struct ata_port *ap;
440                 ap = host->ports[port_no];
441                 if (ap &&
442                     !(ap->flags & ATA_FLAG_DISABLED)) {
443                         struct ata_queued_cmd *qc;
444                         struct qs_port_priv *pp;
445                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
446                         if (!qc || !(qc->flags & ATA_QCFLAG_ACTIVE)) {
447                                 /*
448                                  * The qstor hardware generates spurious
449                                  * interrupts from time to time when switching
450                                  * in and out of packet mode.
451                                  * There's no obvious way to know if we're
452                                  * here now due to that, so just ack the irq
453                                  * and pretend we knew it was ours.. (ugh).
454                                  * This does not affect packet mode.
455                                  */
456                                 ata_sff_check_status(ap);
457                                 handled = 1;
458                                 continue;
459                         }
460                         pp = ap->private_data;
461                         if (!pp || pp->state != qs_state_mmio)
462                                 continue;
463                         if (!(qc->tf.flags & ATA_TFLAG_POLLING))
464                                 handled |= ata_sff_host_intr(ap, qc);
465                 }
466         }
467         return handled;
468 }
469
470 static irqreturn_t qs_intr(int irq, void *dev_instance)
471 {
472         struct ata_host *host = dev_instance;
473         unsigned int handled = 0;
474         unsigned long flags;
475
476         VPRINTK("ENTER\n");
477
478         spin_lock_irqsave(&host->lock, flags);
479         handled  = qs_intr_pkt(host) | qs_intr_mmio(host);
480         spin_unlock_irqrestore(&host->lock, flags);
481
482         VPRINTK("EXIT\n");
483
484         return IRQ_RETVAL(handled);
485 }
486
487 static void qs_ata_setup_port(struct ata_ioports *port, void __iomem *base)
488 {
489         port->cmd_addr          =
490         port->data_addr         = base + 0x400;
491         port->error_addr        =
492         port->feature_addr      = base + 0x408; /* hob_feature = 0x409 */
493         port->nsect_addr        = base + 0x410; /* hob_nsect   = 0x411 */
494         port->lbal_addr         = base + 0x418; /* hob_lbal    = 0x419 */
495         port->lbam_addr         = base + 0x420; /* hob_lbam    = 0x421 */
496         port->lbah_addr         = base + 0x428; /* hob_lbah    = 0x429 */
497         port->device_addr       = base + 0x430;
498         port->status_addr       =
499         port->command_addr      = base + 0x438;
500         port->altstatus_addr    =
501         port->ctl_addr          = base + 0x440;
502         port->scr_addr          = base + 0xc00;
503 }
504
505 static int qs_port_start(struct ata_port *ap)
506 {
507         struct device *dev = ap->host->dev;
508         struct qs_port_priv *pp;
509         void __iomem *mmio_base = qs_mmio_base(ap->host);
510         void __iomem *chan = mmio_base + (ap->port_no * 0x4000);
511         u64 addr;
512         int rc;
513
514         rc = ata_port_start(ap);
515         if (rc)
516                 return rc;
517         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
518         if (!pp)
519                 return -ENOMEM;
520         pp->pkt = dmam_alloc_coherent(dev, QS_PKT_BYTES, &pp->pkt_dma,
521                                       GFP_KERNEL);
522         if (!pp->pkt)
523                 return -ENOMEM;
524         memset(pp->pkt, 0, QS_PKT_BYTES);
525         ap->private_data = pp;
526
527         qs_enter_reg_mode(ap);
528         addr = (u64)pp->pkt_dma;
529         writel((u32) addr,        chan + QS_CCF_CPBA);
530         writel((u32)(addr >> 32), chan + QS_CCF_CPBA + 4);
531         return 0;
532 }
533
534 static void qs_host_stop(struct ata_host *host)
535 {
536         void __iomem *mmio_base = qs_mmio_base(host);
537
538         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
539         writeb(QS_CNFG3_GSRST, mmio_base + QS_HCF_CNFG3); /* global reset */
540 }
541
542 static void qs_host_init(struct ata_host *host, unsigned int chip_id)
543 {
544         void __iomem *mmio_base = host->iomap[QS_MMIO_BAR];
545         unsigned int port_no;
546
547         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
548         writeb(QS_CNFG3_GSRST, mmio_base + QS_HCF_CNFG3); /* global reset */
549
550         /* reset each channel in turn */
551         for (port_no = 0; port_no < host->n_ports; ++port_no) {
552                 u8 __iomem *chan = mmio_base + (port_no * 0x4000);
553                 writeb(QS_CTR1_RDEV|QS_CTR1_RCHN, chan + QS_CCT_CTR1);
554                 writeb(QS_CTR0_REG, chan + QS_CCT_CTR0);
555                 readb(chan + QS_CCT_CTR0);        /* flush */
556         }
557         writeb(QS_SERD3_PHY_ENA, mmio_base + QS_HVS_SERD3); /* enable phy */
558
559         for (port_no = 0; port_no < host->n_ports; ++port_no) {
560                 u8 __iomem *chan = mmio_base + (port_no * 0x4000);
561                 /* set FIFO depths to same settings as Windows driver */
562                 writew(32, chan + QS_CFC_HUFT);
563                 writew(32, chan + QS_CFC_HDFT);
564                 writew(10, chan + QS_CFC_DUFT);
565                 writew( 8, chan + QS_CFC_DDFT);
566                 /* set CPB size in bytes, as a power of two */
567                 writeb(QS_CPB_ORDER,    chan + QS_CCF_CSEP);
568         }
569         writeb(1, mmio_base + QS_HCT_CTRL); /* enable host interrupts */
570 }
571
572 /*
573  * The QStor understands 64-bit buses, and uses 64-bit fields
574  * for DMA pointers regardless of bus width.  We just have to
575  * make sure our DMA masks are set appropriately for whatever
576  * bridge lies between us and the QStor, and then the DMA mapping
577  * code will ensure we only ever "see" appropriate buffer addresses.
578  * If we're 32-bit limited somewhere, then our 64-bit fields will
579  * just end up with zeros in the upper 32-bits, without any special
580  * logic required outside of this routine (below).
581  */
582 static int qs_set_dma_masks(struct pci_dev *pdev, void __iomem *mmio_base)
583 {
584         u32 bus_info = readl(mmio_base + QS_HID_HPHY);
585         int rc, have_64bit_bus = (bus_info & QS_HPHY_64BIT);
586
587         if (have_64bit_bus &&
588             !pci_set_dma_mask(pdev, DMA_BIT_MASK(64))) {
589                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
590                 if (rc) {
591                         rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
592                         if (rc) {
593                                 dev_printk(KERN_ERR, &pdev->dev,
594                                            "64-bit DMA enable failed\n");
595                                 return rc;
596                         }
597                 }
598         } else {
599                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
600                 if (rc) {
601                         dev_printk(KERN_ERR, &pdev->dev,
602                                 "32-bit DMA enable failed\n");
603                         return rc;
604                 }
605                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
606                 if (rc) {
607                         dev_printk(KERN_ERR, &pdev->dev,
608                                 "32-bit consistent DMA enable failed\n");
609                         return rc;
610                 }
611         }
612         return 0;
613 }
614
615 static int qs_ata_init_one(struct pci_dev *pdev,
616                                 const struct pci_device_id *ent)
617 {
618         static int printed_version;
619         unsigned int board_idx = (unsigned int) ent->driver_data;
620         const struct ata_port_info *ppi[] = { &qs_port_info[board_idx], NULL };
621         struct ata_host *host;
622         int rc, port_no;
623
624         if (!printed_version++)
625                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
626
627         /* alloc host */
628         host = ata_host_alloc_pinfo(&pdev->dev, ppi, QS_PORTS);
629         if (!host)
630                 return -ENOMEM;
631
632         /* acquire resources and fill host */
633         rc = pcim_enable_device(pdev);
634         if (rc)
635                 return rc;
636
637         if ((pci_resource_flags(pdev, QS_MMIO_BAR) & IORESOURCE_MEM) == 0)
638                 return -ENODEV;
639
640         rc = pcim_iomap_regions(pdev, 1 << QS_MMIO_BAR, DRV_NAME);
641         if (rc)
642                 return rc;
643         host->iomap = pcim_iomap_table(pdev);
644
645         rc = qs_set_dma_masks(pdev, host->iomap[QS_MMIO_BAR]);
646         if (rc)
647                 return rc;
648
649         for (port_no = 0; port_no < host->n_ports; ++port_no) {
650                 struct ata_port *ap = host->ports[port_no];
651                 unsigned int offset = port_no * 0x4000;
652                 void __iomem *chan = host->iomap[QS_MMIO_BAR] + offset;
653
654                 qs_ata_setup_port(&ap->ioaddr, chan);
655
656                 ata_port_pbar_desc(ap, QS_MMIO_BAR, -1, "mmio");
657                 ata_port_pbar_desc(ap, QS_MMIO_BAR, offset, "port");
658         }
659
660         /* initialize adapter */
661         qs_host_init(host, board_idx);
662
663         pci_set_master(pdev);
664         return ata_host_activate(host, pdev->irq, qs_intr, IRQF_SHARED,
665                                  &qs_ata_sht);
666 }
667
668 static int __init qs_ata_init(void)
669 {
670         return pci_register_driver(&qs_ata_pci_driver);
671 }
672
673 static void __exit qs_ata_exit(void)
674 {
675         pci_unregister_driver(&qs_ata_pci_driver);
676 }
677
678 MODULE_AUTHOR("Mark Lord");
679 MODULE_DESCRIPTION("Pacific Digital Corporation QStor SATA low-level driver");
680 MODULE_LICENSE("GPL");
681 MODULE_DEVICE_TABLE(pci, qs_ata_pci_tbl);
682 MODULE_VERSION(DRV_VERSION);
683
684 module_init(qs_ata_init);
685 module_exit(qs_ata_exit);