bfin: reorg clock init steps for bf609
[linux-3.10.git] / arch / blackfin / Kconfig
1 config SYMBOL_PREFIX
2         string
3         default "_"
4
5 config MMU
6         def_bool n
7
8 config FPU
9         def_bool n
10
11 config RWSEM_GENERIC_SPINLOCK
12         def_bool y
13
14 config RWSEM_XCHGADD_ALGORITHM
15         def_bool n
16
17 config BLACKFIN
18         def_bool y
19         select HAVE_ARCH_KGDB
20         select HAVE_ARCH_TRACEHOOK
21         select HAVE_DYNAMIC_FTRACE
22         select HAVE_FTRACE_MCOUNT_RECORD
23         select HAVE_FUNCTION_GRAPH_TRACER
24         select HAVE_FUNCTION_TRACER
25         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
26         select HAVE_IDE
27         select HAVE_IRQ_WORK
28         select HAVE_KERNEL_GZIP if RAMKERNEL
29         select HAVE_KERNEL_BZIP2 if RAMKERNEL
30         select HAVE_KERNEL_LZMA if RAMKERNEL
31         select HAVE_KERNEL_LZO if RAMKERNEL
32         select HAVE_OPROFILE
33         select HAVE_PERF_EVENTS
34         select ARCH_HAVE_CUSTOM_GPIO_H
35         select ARCH_WANT_OPTIONAL_GPIOLIB
36         select HAVE_GENERIC_HARDIRQS
37         select GENERIC_ATOMIC64
38         select GENERIC_IRQ_PROBE
39         select IRQ_PER_CPU if SMP
40         select HAVE_NMI_WATCHDOG if NMI_WATCHDOG
41         select GENERIC_SMP_IDLE_THREAD
42         select ARCH_USES_GETTIMEOFFSET if !GENERIC_CLOCKEVENTS
43
44 config GENERIC_CSUM
45         def_bool y
46
47 config GENERIC_BUG
48         def_bool y
49         depends on BUG
50
51 config ZONE_DMA
52         def_bool y
53
54 config GENERIC_GPIO
55         def_bool y
56
57 config FORCE_MAX_ZONEORDER
58         int
59         default "14"
60
61 config GENERIC_CALIBRATE_DELAY
62         def_bool y
63
64 config LOCKDEP_SUPPORT
65         def_bool y
66
67 config STACKTRACE_SUPPORT
68         def_bool y
69
70 config TRACE_IRQFLAGS_SUPPORT
71         def_bool y
72
73 source "init/Kconfig"
74
75 source "kernel/Kconfig.preempt"
76
77 source "kernel/Kconfig.freezer"
78
79 menu "Blackfin Processor Options"
80
81 comment "Processor and Board Settings"
82
83 choice
84         prompt "CPU"
85         default BF533
86
87 config BF512
88         bool "BF512"
89         help
90           BF512 Processor Support.
91
92 config BF514
93         bool "BF514"
94         help
95           BF514 Processor Support.
96
97 config BF516
98         bool "BF516"
99         help
100           BF516 Processor Support.
101
102 config BF518
103         bool "BF518"
104         help
105           BF518 Processor Support.
106
107 config BF522
108         bool "BF522"
109         help
110           BF522 Processor Support.
111
112 config BF523
113         bool "BF523"
114         help
115           BF523 Processor Support.
116
117 config BF524
118         bool "BF524"
119         help
120           BF524 Processor Support.
121
122 config BF525
123         bool "BF525"
124         help
125           BF525 Processor Support.
126
127 config BF526
128         bool "BF526"
129         help
130           BF526 Processor Support.
131
132 config BF527
133         bool "BF527"
134         help
135           BF527 Processor Support.
136
137 config BF531
138         bool "BF531"
139         help
140           BF531 Processor Support.
141
142 config BF532
143         bool "BF532"
144         help
145           BF532 Processor Support.
146
147 config BF533
148         bool "BF533"
149         help
150           BF533 Processor Support.
151
152 config BF534
153         bool "BF534"
154         help
155           BF534 Processor Support.
156
157 config BF536
158         bool "BF536"
159         help
160           BF536 Processor Support.
161
162 config BF537
163         bool "BF537"
164         help
165           BF537 Processor Support.
166
167 config BF538
168         bool "BF538"
169         help
170           BF538 Processor Support.
171
172 config BF539
173         bool "BF539"
174         help
175           BF539 Processor Support.
176
177 config BF542_std
178         bool "BF542"
179         help
180           BF542 Processor Support.
181
182 config BF542M
183         bool "BF542m"
184         help
185           BF542 Processor Support.
186
187 config BF544_std
188         bool "BF544"
189         help
190           BF544 Processor Support.
191
192 config BF544M
193         bool "BF544m"
194         help
195           BF544 Processor Support.
196
197 config BF547_std
198         bool "BF547"
199         help
200           BF547 Processor Support.
201
202 config BF547M
203         bool "BF547m"
204         help
205           BF547 Processor Support.
206
207 config BF548_std
208         bool "BF548"
209         help
210           BF548 Processor Support.
211
212 config BF548M
213         bool "BF548m"
214         help
215           BF548 Processor Support.
216
217 config BF549_std
218         bool "BF549"
219         help
220           BF549 Processor Support.
221
222 config BF549M
223         bool "BF549m"
224         help
225           BF549 Processor Support.
226
227 config BF561
228         bool "BF561"
229         help
230           BF561 Processor Support.
231
232 config BF609
233         bool "BF609"
234         select CLKDEV_LOOKUP
235         help
236           BF609 Processor Support.
237
238 endchoice
239
240 config SMP
241         depends on BF561
242         select TICKSOURCE_CORETMR
243         bool "Symmetric multi-processing support"
244         ---help---
245           This enables support for systems with more than one CPU,
246           like the dual core BF561. If you have a system with only one
247           CPU, say N. If you have a system with more than one CPU, say Y.
248
249           If you don't know what to do here, say N.
250
251 config NR_CPUS
252         int
253         depends on SMP
254         default 2 if BF561
255
256 config HOTPLUG_CPU
257         bool "Support for hot-pluggable CPUs"
258         depends on SMP && HOTPLUG
259         default y
260
261 config BF_REV_MIN
262         int
263         default 0 if (BF51x || BF52x || (BF54x && !BF54xM)) || BF60x
264         default 2 if (BF537 || BF536 || BF534)
265         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
266         default 4 if (BF538 || BF539)
267
268 config BF_REV_MAX
269         int
270         default 2 if (BF51x || BF52x || (BF54x && !BF54xM)) || BF60x
271         default 3 if (BF537 || BF536 || BF534 || BF54xM)
272         default 5 if (BF561 || BF538 || BF539)
273         default 6 if (BF533 || BF532 || BF531)
274
275 choice
276         prompt "Silicon Rev"
277         default BF_REV_0_0 if (BF51x || BF52x || BF60x)
278         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
279         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
280
281 config BF_REV_0_0
282         bool "0.0"
283         depends on (BF51x || BF52x || (BF54x && !BF54xM) || BF60x)
284
285 config BF_REV_0_1
286         bool "0.1"
287         depends on (BF51x || BF52x || (BF54x && !BF54xM))
288
289 config BF_REV_0_2
290         bool "0.2"
291         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
292
293 config BF_REV_0_3
294         bool "0.3"
295         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
296
297 config BF_REV_0_4
298         bool "0.4"
299         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
300
301 config BF_REV_0_5
302         bool "0.5"
303         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
304
305 config BF_REV_0_6
306         bool "0.6"
307         depends on (BF533 || BF532 || BF531)
308
309 config BF_REV_ANY
310         bool "any"
311
312 config BF_REV_NONE
313         bool "none"
314
315 endchoice
316
317 config BF53x
318         bool
319         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
320         default y
321
322 config MEM_MT48LC64M4A2FB_7E
323         bool
324         depends on (BFIN533_STAMP)
325         default y
326
327 config MEM_MT48LC16M16A2TG_75
328         bool
329         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
330                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
331                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
332                 || BFIN527_BLUETECHNIX_CM)
333         default y
334
335 config MEM_MT48LC32M8A2_75
336         bool
337         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
338         default y
339
340 config MEM_MT48LC8M32B2B5_7
341         bool
342         depends on (BFIN561_BLUETECHNIX_CM)
343         default y
344
345 config MEM_MT48LC32M16A2TG_75
346         bool
347         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
348         default y
349
350 config MEM_MT48H32M16LFCJ_75
351         bool
352         depends on (BFIN526_EZBRD)
353         default y
354
355 config MEM_MT47H64M16
356         bool
357         depends on (BFIN609_EZKIT)
358         default y
359
360 source "arch/blackfin/mach-bf518/Kconfig"
361 source "arch/blackfin/mach-bf527/Kconfig"
362 source "arch/blackfin/mach-bf533/Kconfig"
363 source "arch/blackfin/mach-bf561/Kconfig"
364 source "arch/blackfin/mach-bf537/Kconfig"
365 source "arch/blackfin/mach-bf538/Kconfig"
366 source "arch/blackfin/mach-bf548/Kconfig"
367 source "arch/blackfin/mach-bf609/Kconfig"
368
369 menu "Board customizations"
370
371 config CMDLINE_BOOL
372         bool "Default bootloader kernel arguments"
373
374 config CMDLINE
375         string "Initial kernel command string"
376         depends on CMDLINE_BOOL
377         default "console=ttyBF0,57600"
378         help
379           If you don't have a boot loader capable of passing a command line string
380           to the kernel, you may specify one here. As a minimum, you should specify
381           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
382
383 config BOOT_LOAD
384         hex "Kernel load address for booting"
385         default "0x1000"
386         range 0x1000 0x20000000
387         help
388           This option allows you to set the load address of the kernel.
389           This can be useful if you are on a board which has a small amount
390           of memory or you wish to reserve some memory at the beginning of
391           the address space.
392
393           Note that you need to keep this value above 4k (0x1000) as this
394           memory region is used to capture NULL pointer references as well
395           as some core kernel functions.
396
397 config PHY_RAM_BASE_ADDRESS
398         hex "Physical RAM Base"
399         default 0x0
400         help
401           set BF609 FPGA physical SRAM base address
402
403 config ROM_BASE
404         hex "Kernel ROM Base"
405         depends on ROMKERNEL
406         default "0x20040040"
407         range 0x20000000 0x20400000 if !(BF54x || BF561)
408         range 0x20000000 0x30000000 if (BF54x || BF561)
409         help
410           Make sure your ROM base does not include any file-header
411           information that is prepended to the kernel.
412
413           For example, the bootable U-Boot format (created with
414           mkimage) has a 64 byte header (0x40).  So while the image
415           you write to flash might start at say 0x20080000, you have
416           to add 0x40 to get the kernel's ROM base as it will come
417           after the header.
418
419 comment "Clock/PLL Setup"
420
421 config CLKIN_HZ
422         int "Frequency of the crystal on the board in Hz"
423         default "10000000" if BFIN532_IP0X
424         default "11059200" if BFIN533_STAMP
425         default "24576000" if PNAV10
426         default "25000000" # most people use this
427         default "27000000" if BFIN533_EZKIT
428         default "30000000" if BFIN561_EZKIT
429         default "24000000" if BFIN527_AD7160EVAL
430         help
431           The frequency of CLKIN crystal oscillator on the board in Hz.
432           Warning: This value should match the crystal on the board. Otherwise,
433           peripherals won't work properly.
434
435 config BFIN_KERNEL_CLOCK
436         bool "Re-program Clocks while Kernel boots?"
437         default n
438         help
439           This option decides if kernel clocks are re-programed from the
440           bootloader settings. If the clocks are not set, the SDRAM settings
441           are also not changed, and the Bootloader does 100% of the hardware
442           configuration.
443
444 config PLL_BYPASS
445         bool "Bypass PLL"
446         depends on BFIN_KERNEL_CLOCK && (!BF60x)
447         default n
448
449 config CLKIN_HALF
450         bool "Half Clock In"
451         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
452         default n
453         help
454           If this is set the clock will be divided by 2, before it goes to the PLL.
455
456 config VCO_MULT
457         int "VCO Multiplier"
458         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
459         range 1 64
460         default "22" if BFIN533_EZKIT
461         default "45" if BFIN533_STAMP
462         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
463         default "22" if BFIN533_BLUETECHNIX_CM
464         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
465         default "20" if (BFIN561_EZKIT || BF609)
466         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
467         default "25" if BFIN527_AD7160EVAL
468         help
469           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
470           PLL Frequency = (Crystal Frequency) * (this setting)
471
472 choice
473         prompt "Core Clock Divider"
474         depends on BFIN_KERNEL_CLOCK
475         default CCLK_DIV_1
476         help
477           This sets the frequency of the core. It can be 1, 2, 4 or 8
478           Core Frequency = (PLL frequency) / (this setting)
479
480 config CCLK_DIV_1
481         bool "1"
482
483 config CCLK_DIV_2
484         bool "2"
485
486 config CCLK_DIV_4
487         bool "4"
488
489 config CCLK_DIV_8
490         bool "8"
491 endchoice
492
493 config SCLK_DIV
494         int "System Clock Divider"
495         depends on BFIN_KERNEL_CLOCK
496         range 1 15
497         default 4
498         help
499           This sets the frequency of the system clock (including SDRAM or DDR) on
500           !BF60x else it set the clock for system buses and provides the
501           source from which SCLK0 and SCLK1 are derived.
502           This can be between 1 and 15
503           System Clock = (PLL frequency) / (this setting)
504
505 config SCLK0_DIV
506         int "System Clock0 Divider"
507         depends on BFIN_KERNEL_CLOCK && BF60x
508         range 1 15
509         default 1
510         help
511           This sets the frequency of the system clock0 for PVP and all other
512           peripherals not clocked by SCLK1.
513           This can be between 1 and 15
514           System Clock0 = (System Clock) / (this setting)
515
516 config SCLK1_DIV
517         int "System Clock1 Divider"
518         depends on BFIN_KERNEL_CLOCK && BF60x
519         range 1 15
520         default 1
521         help
522           This sets the frequency of the system clock1 (including SPORT, SPI and ACM).
523           This can be between 1 and 15
524           System Clock1 = (System Clock) / (this setting)
525
526 config DCLK_DIV
527         int "DDR Clock Divider"
528         depends on BFIN_KERNEL_CLOCK && BF60x
529         range 1 15
530         default 2
531         help
532           This sets the frequency of the DDR memory.
533           This can be between 1 and 15
534           DDR Clock = (PLL frequency) / (this setting)
535
536 choice
537         prompt "DDR SDRAM Chip Type"
538         depends on BFIN_KERNEL_CLOCK
539         depends on BF54x
540         default MEM_MT46V32M16_5B
541
542 config MEM_MT46V32M16_6T
543         bool "MT46V32M16_6T"
544
545 config MEM_MT46V32M16_5B
546         bool "MT46V32M16_5B"
547 endchoice
548
549 choice
550         prompt "DDR/SDRAM Timing"
551         depends on BFIN_KERNEL_CLOCK && !BF60x
552         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
553         help
554           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
555           The calculated SDRAM timing parameters may not be 100%
556           accurate - This option is therefore marked experimental.
557
558 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
559         bool "Calculate Timings (EXPERIMENTAL)"
560         depends on EXPERIMENTAL
561
562 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
563         bool "Provide accurate Timings based on target SCLK"
564         help
565           Please consult the Blackfin Hardware Reference Manuals as well
566           as the memory device datasheet.
567           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
568 endchoice
569
570 menu "Memory Init Control"
571         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
572
573 config MEM_DDRCTL0
574         depends on BF54x
575         hex "DDRCTL0"
576         default 0x0
577
578 config MEM_DDRCTL1
579         depends on BF54x
580         hex "DDRCTL1"
581         default 0x0
582
583 config MEM_DDRCTL2
584         depends on BF54x
585         hex "DDRCTL2"
586         default 0x0
587
588 config MEM_EBIU_DDRQUE
589         depends on BF54x
590         hex "DDRQUE"
591         default 0x0
592
593 config MEM_SDRRC
594         depends on !BF54x
595         hex "SDRRC"
596         default 0x0
597
598 config MEM_SDGCTL
599         depends on !BF54x
600         hex "SDGCTL"
601         default 0x0
602 endmenu
603
604 #
605 # Max & Min Speeds for various Chips
606 #
607 config MAX_VCO_HZ
608         int
609         default 400000000 if BF512
610         default 400000000 if BF514
611         default 400000000 if BF516
612         default 400000000 if BF518
613         default 400000000 if BF522
614         default 600000000 if BF523
615         default 400000000 if BF524
616         default 600000000 if BF525
617         default 400000000 if BF526
618         default 600000000 if BF527
619         default 400000000 if BF531
620         default 400000000 if BF532
621         default 750000000 if BF533
622         default 500000000 if BF534
623         default 400000000 if BF536
624         default 600000000 if BF537
625         default 533333333 if BF538
626         default 533333333 if BF539
627         default 600000000 if BF542
628         default 533333333 if BF544
629         default 600000000 if BF547
630         default 600000000 if BF548
631         default 533333333 if BF549
632         default 600000000 if BF561
633         default 800000000 if BF609
634
635 config MIN_VCO_HZ
636         int
637         default 50000000
638
639 config MAX_SCLK_HZ
640         int
641         default 200000000 if BF609
642         default 133333333
643
644 config MIN_SCLK_HZ
645         int
646         default 27000000
647
648 comment "Kernel Timer/Scheduler"
649
650 source kernel/Kconfig.hz
651
652 config SET_GENERIC_CLOCKEVENTS
653         bool "Generic clock events"
654         default y
655         select GENERIC_CLOCKEVENTS
656
657 menu "Clock event device"
658         depends on GENERIC_CLOCKEVENTS
659 config TICKSOURCE_GPTMR0
660         bool "GPTimer0"
661         depends on !SMP
662         select BFIN_GPTIMERS
663
664 config TICKSOURCE_CORETMR
665         bool "Core timer"
666         default y
667 endmenu
668
669 menu "Clock souce"
670         depends on GENERIC_CLOCKEVENTS
671 config CYCLES_CLOCKSOURCE
672         bool "CYCLES"
673         default y
674         depends on !BFIN_SCRATCH_REG_CYCLES
675         depends on !SMP
676         help
677           If you say Y here, you will enable support for using the 'cycles'
678           registers as a clock source.  Doing so means you will be unable to
679           safely write to the 'cycles' register during runtime.  You will
680           still be able to read it (such as for performance monitoring), but
681           writing the registers will most likely crash the kernel.
682
683 config GPTMR0_CLOCKSOURCE
684         bool "GPTimer0"
685         select BFIN_GPTIMERS
686         depends on !TICKSOURCE_GPTMR0
687 endmenu
688
689 comment "Misc"
690
691 choice
692         prompt "Blackfin Exception Scratch Register"
693         default BFIN_SCRATCH_REG_RETN
694         help
695           Select the resource to reserve for the Exception handler:
696             - RETN: Non-Maskable Interrupt (NMI)
697             - RETE: Exception Return (JTAG/ICE)
698             - CYCLES: Performance counter
699
700           If you are unsure, please select "RETN".
701
702 config BFIN_SCRATCH_REG_RETN
703         bool "RETN"
704         help
705           Use the RETN register in the Blackfin exception handler
706           as a stack scratch register.  This means you cannot
707           safely use NMI on the Blackfin while running Linux, but
708           you can debug the system with a JTAG ICE and use the
709           CYCLES performance registers.
710
711           If you are unsure, please select "RETN".
712
713 config BFIN_SCRATCH_REG_RETE
714         bool "RETE"
715         help
716           Use the RETE register in the Blackfin exception handler
717           as a stack scratch register.  This means you cannot
718           safely use a JTAG ICE while debugging a Blackfin board,
719           but you can safely use the CYCLES performance registers
720           and the NMI.
721
722           If you are unsure, please select "RETN".
723
724 config BFIN_SCRATCH_REG_CYCLES
725         bool "CYCLES"
726         help
727           Use the CYCLES register in the Blackfin exception handler
728           as a stack scratch register.  This means you cannot
729           safely use the CYCLES performance registers on a Blackfin
730           board at anytime, but you can debug the system with a JTAG
731           ICE and use the NMI.
732
733           If you are unsure, please select "RETN".
734
735 endchoice
736
737 endmenu
738
739
740 menu "Blackfin Kernel Optimizations"
741
742 comment "Memory Optimizations"
743
744 config I_ENTRY_L1
745         bool "Locate interrupt entry code in L1 Memory"
746         default y
747         depends on !SMP
748         help
749           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
750           into L1 instruction memory. (less latency)
751
752 config EXCPT_IRQ_SYSC_L1
753         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
754         default y
755         depends on !SMP
756         help
757           If enabled, the entire ASM lowlevel exception and interrupt entry code
758           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
759           (less latency)
760
761 config DO_IRQ_L1
762         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
763         default y
764         depends on !SMP
765         help
766           If enabled, the frequently called do_irq dispatcher function is linked
767           into L1 instruction memory. (less latency)
768
769 config CORE_TIMER_IRQ_L1
770         bool "Locate frequently called timer_interrupt() function in L1 Memory"
771         default y
772         depends on !SMP
773         help
774           If enabled, the frequently called timer_interrupt() function is linked
775           into L1 instruction memory. (less latency)
776
777 config IDLE_L1
778         bool "Locate frequently idle function in L1 Memory"
779         default y
780         depends on !SMP
781         help
782           If enabled, the frequently called idle function is linked
783           into L1 instruction memory. (less latency)
784
785 config SCHEDULE_L1
786         bool "Locate kernel schedule function in L1 Memory"
787         default y
788         depends on !SMP
789         help
790           If enabled, the frequently called kernel schedule is linked
791           into L1 instruction memory. (less latency)
792
793 config ARITHMETIC_OPS_L1
794         bool "Locate kernel owned arithmetic functions in L1 Memory"
795         default y
796         depends on !SMP
797         help
798           If enabled, arithmetic functions are linked
799           into L1 instruction memory. (less latency)
800
801 config ACCESS_OK_L1
802         bool "Locate access_ok function in L1 Memory"
803         default y
804         depends on !SMP
805         help
806           If enabled, the access_ok function is linked
807           into L1 instruction memory. (less latency)
808
809 config MEMSET_L1
810         bool "Locate memset function in L1 Memory"
811         default y
812         depends on !SMP
813         help
814           If enabled, the memset function is linked
815           into L1 instruction memory. (less latency)
816
817 config MEMCPY_L1
818         bool "Locate memcpy function in L1 Memory"
819         default y
820         depends on !SMP
821         help
822           If enabled, the memcpy function is linked
823           into L1 instruction memory. (less latency)
824
825 config STRCMP_L1
826         bool "locate strcmp function in L1 Memory"
827         default y
828         depends on !SMP
829         help
830           If enabled, the strcmp function is linked
831           into L1 instruction memory (less latency).
832
833 config STRNCMP_L1
834         bool "locate strncmp function in L1 Memory"
835         default y
836         depends on !SMP
837         help
838           If enabled, the strncmp function is linked
839           into L1 instruction memory (less latency).
840
841 config STRCPY_L1
842         bool "locate strcpy function in L1 Memory"
843         default y
844         depends on !SMP
845         help
846           If enabled, the strcpy function is linked
847           into L1 instruction memory (less latency).
848
849 config STRNCPY_L1
850         bool "locate strncpy function in L1 Memory"
851         default y
852         depends on !SMP
853         help
854           If enabled, the strncpy function is linked
855           into L1 instruction memory (less latency).
856
857 config SYS_BFIN_SPINLOCK_L1
858         bool "Locate sys_bfin_spinlock function in L1 Memory"
859         default y
860         depends on !SMP
861         help
862           If enabled, sys_bfin_spinlock function is linked
863           into L1 instruction memory. (less latency)
864
865 config IP_CHECKSUM_L1
866         bool "Locate IP Checksum function in L1 Memory"
867         default n
868         depends on !SMP
869         help
870           If enabled, the IP Checksum function is linked
871           into L1 instruction memory. (less latency)
872
873 config CACHELINE_ALIGNED_L1
874         bool "Locate cacheline_aligned data to L1 Data Memory"
875         default y if !BF54x
876         default n if BF54x
877         depends on !SMP && !BF531 && !CRC32
878         help
879           If enabled, cacheline_aligned data is linked
880           into L1 data memory. (less latency)
881
882 config SYSCALL_TAB_L1
883         bool "Locate Syscall Table L1 Data Memory"
884         default n
885         depends on !SMP && !BF531
886         help
887           If enabled, the Syscall LUT is linked
888           into L1 data memory. (less latency)
889
890 config CPLB_SWITCH_TAB_L1
891         bool "Locate CPLB Switch Tables L1 Data Memory"
892         default n
893         depends on !SMP && !BF531
894         help
895           If enabled, the CPLB Switch Tables are linked
896           into L1 data memory. (less latency)
897
898 config ICACHE_FLUSH_L1
899         bool "Locate icache flush funcs in L1 Inst Memory"
900         default y
901         help
902           If enabled, the Blackfin icache flushing functions are linked
903           into L1 instruction memory.
904
905           Note that this might be required to address anomalies, but
906           these functions are pretty small, so it shouldn't be too bad.
907           If you are using a processor affected by an anomaly, the build
908           system will double check for you and prevent it.
909
910 config DCACHE_FLUSH_L1
911         bool "Locate dcache flush funcs in L1 Inst Memory"
912         default y
913         depends on !SMP
914         help
915           If enabled, the Blackfin dcache flushing functions are linked
916           into L1 instruction memory.
917
918 config APP_STACK_L1
919         bool "Support locating application stack in L1 Scratch Memory"
920         default y
921         depends on !SMP
922         help
923           If enabled the application stack can be located in L1
924           scratch memory (less latency).
925
926           Currently only works with FLAT binaries.
927
928 config EXCEPTION_L1_SCRATCH
929         bool "Locate exception stack in L1 Scratch Memory"
930         default n
931         depends on !SMP && !APP_STACK_L1
932         help
933           Whenever an exception occurs, use the L1 Scratch memory for
934           stack storage.  You cannot place the stacks of FLAT binaries
935           in L1 when using this option.
936
937           If you don't use L1 Scratch, then you should say Y here.
938
939 comment "Speed Optimizations"
940 config BFIN_INS_LOWOVERHEAD
941         bool "ins[bwl] low overhead, higher interrupt latency"
942         default y
943         depends on !SMP
944         help
945           Reads on the Blackfin are speculative. In Blackfin terms, this means
946           they can be interrupted at any time (even after they have been issued
947           on to the external bus), and re-issued after the interrupt occurs.
948           For memory - this is not a big deal, since memory does not change if
949           it sees a read.
950
951           If a FIFO is sitting on the end of the read, it will see two reads,
952           when the core only sees one since the FIFO receives both the read
953           which is cancelled (and not delivered to the core) and the one which
954           is re-issued (which is delivered to the core).
955
956           To solve this, interrupts are turned off before reads occur to
957           I/O space. This option controls which the overhead/latency of
958           controlling interrupts during this time
959            "n" turns interrupts off every read
960                 (higher overhead, but lower interrupt latency)
961            "y" turns interrupts off every loop
962                 (low overhead, but longer interrupt latency)
963
964           default behavior is to leave this set to on (type "Y"). If you are experiencing
965           interrupt latency issues, it is safe and OK to turn this off.
966
967 endmenu
968
969 choice
970         prompt "Kernel executes from"
971         help
972           Choose the memory type that the kernel will be running in.
973
974 config RAMKERNEL
975         bool "RAM"
976         help
977           The kernel will be resident in RAM when running.
978
979 config ROMKERNEL
980         bool "ROM"
981         help
982           The kernel will be resident in FLASH/ROM when running.
983
984 endchoice
985
986 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
987 config XIP_KERNEL
988         bool
989         default y
990         depends on ROMKERNEL
991
992 source "mm/Kconfig"
993
994 config BFIN_GPTIMERS
995         tristate "Enable Blackfin General Purpose Timers API"
996         default n
997         help
998           Enable support for the General Purpose Timers API.  If you
999           are unsure, say N.
1000
1001           To compile this driver as a module, choose M here: the module
1002           will be called gptimers.
1003
1004 config HAVE_PWM
1005         tristate "Enable PWM API support"
1006         depends on BFIN_GPTIMERS
1007         help
1008           Enable support for the Pulse Width Modulation framework (as
1009           found in linux/pwm.h).
1010
1011           To compile this driver as a module, choose M here: the module
1012           will be called pwm.
1013
1014 choice
1015         prompt "Uncached DMA region"
1016         default DMA_UNCACHED_1M
1017 config DMA_UNCACHED_32M
1018         bool "Enable 32M DMA region"
1019 config DMA_UNCACHED_16M
1020         bool "Enable 16M DMA region"
1021 config DMA_UNCACHED_8M
1022         bool "Enable 8M DMA region"
1023 config DMA_UNCACHED_4M
1024         bool "Enable 4M DMA region"
1025 config DMA_UNCACHED_2M
1026         bool "Enable 2M DMA region"
1027 config DMA_UNCACHED_1M
1028         bool "Enable 1M DMA region"
1029 config DMA_UNCACHED_512K
1030         bool "Enable 512K DMA region"
1031 config DMA_UNCACHED_256K
1032         bool "Enable 256K DMA region"
1033 config DMA_UNCACHED_128K
1034         bool "Enable 128K DMA region"
1035 config DMA_UNCACHED_NONE
1036         bool "Disable DMA region"
1037 endchoice
1038
1039
1040 comment "Cache Support"
1041
1042 config BFIN_ICACHE
1043         bool "Enable ICACHE"
1044         default y
1045 config BFIN_EXTMEM_ICACHEABLE
1046         bool "Enable ICACHE for external memory"
1047         depends on BFIN_ICACHE
1048         default y
1049 config BFIN_L2_ICACHEABLE
1050         bool "Enable ICACHE for L2 SRAM"
1051         depends on BFIN_ICACHE
1052         depends on BF54x || BF561
1053         default n
1054
1055 config BFIN_DCACHE
1056         bool "Enable DCACHE"
1057         default y
1058 config BFIN_DCACHE_BANKA
1059         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
1060         depends on BFIN_DCACHE && !BF531
1061         default n
1062 config BFIN_EXTMEM_DCACHEABLE
1063         bool "Enable DCACHE for external memory"
1064         depends on BFIN_DCACHE
1065         default y
1066 choice
1067         prompt "External memory DCACHE policy"
1068         depends on BFIN_EXTMEM_DCACHEABLE
1069         default BFIN_EXTMEM_WRITEBACK if !SMP
1070         default BFIN_EXTMEM_WRITETHROUGH if SMP
1071 config BFIN_EXTMEM_WRITEBACK
1072         bool "Write back"
1073         depends on !SMP
1074         help
1075           Write Back Policy:
1076             Cached data will be written back to SDRAM only when needed.
1077             This can give a nice increase in performance, but beware of
1078             broken drivers that do not properly invalidate/flush their
1079             cache.
1080
1081           Write Through Policy:
1082             Cached data will always be written back to SDRAM when the
1083             cache is updated.  This is a completely safe setting, but
1084             performance is worse than Write Back.
1085
1086           If you are unsure of the options and you want to be safe,
1087           then go with Write Through.
1088
1089 config BFIN_EXTMEM_WRITETHROUGH
1090         bool "Write through"
1091         help
1092           Write Back Policy:
1093             Cached data will be written back to SDRAM only when needed.
1094             This can give a nice increase in performance, but beware of
1095             broken drivers that do not properly invalidate/flush their
1096             cache.
1097
1098           Write Through Policy:
1099             Cached data will always be written back to SDRAM when the
1100             cache is updated.  This is a completely safe setting, but
1101             performance is worse than Write Back.
1102
1103           If you are unsure of the options and you want to be safe,
1104           then go with Write Through.
1105
1106 endchoice
1107
1108 config BFIN_L2_DCACHEABLE
1109         bool "Enable DCACHE for L2 SRAM"
1110         depends on BFIN_DCACHE
1111         depends on (BF54x || BF561 || BF60x) && !SMP
1112         default n
1113 choice
1114         prompt "L2 SRAM DCACHE policy"
1115         depends on BFIN_L2_DCACHEABLE
1116         default BFIN_L2_WRITEBACK
1117 config BFIN_L2_WRITEBACK
1118         bool "Write back"
1119
1120 config BFIN_L2_WRITETHROUGH
1121         bool "Write through"
1122 endchoice
1123
1124
1125 comment "Memory Protection Unit"
1126 config MPU
1127         bool "Enable the memory protection unit (EXPERIMENTAL)"
1128         default n
1129         help
1130           Use the processor's MPU to protect applications from accessing
1131           memory they do not own.  This comes at a performance penalty
1132           and is recommended only for debugging.
1133
1134 comment "Asynchronous Memory Configuration"
1135
1136 menu "EBIU_AMGCTL Global Control"
1137         depends on !BF60x
1138 config C_AMCKEN
1139         bool "Enable CLKOUT"
1140         default y
1141
1142 config C_CDPRIO
1143         bool "DMA has priority over core for ext. accesses"
1144         default n
1145
1146 config C_B0PEN
1147         depends on BF561
1148         bool "Bank 0 16 bit packing enable"
1149         default y
1150
1151 config C_B1PEN
1152         depends on BF561
1153         bool "Bank 1 16 bit packing enable"
1154         default y
1155
1156 config C_B2PEN
1157         depends on BF561
1158         bool "Bank 2 16 bit packing enable"
1159         default y
1160
1161 config C_B3PEN
1162         depends on BF561
1163         bool "Bank 3 16 bit packing enable"
1164         default n
1165
1166 choice
1167         prompt "Enable Asynchronous Memory Banks"
1168         default C_AMBEN_ALL
1169
1170 config C_AMBEN
1171         bool "Disable All Banks"
1172
1173 config C_AMBEN_B0
1174         bool "Enable Bank 0"
1175
1176 config C_AMBEN_B0_B1
1177         bool "Enable Bank 0 & 1"
1178
1179 config C_AMBEN_B0_B1_B2
1180         bool "Enable Bank 0 & 1 & 2"
1181
1182 config C_AMBEN_ALL
1183         bool "Enable All Banks"
1184 endchoice
1185 endmenu
1186
1187 menu "EBIU_AMBCTL Control"
1188         depends on !BF60x
1189 config BANK_0
1190         hex "Bank 0 (AMBCTL0.L)"
1191         default 0x7BB0
1192         help
1193           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1194           used to control the Asynchronous Memory Bank 0 settings.
1195
1196 config BANK_1
1197         hex "Bank 1 (AMBCTL0.H)"
1198         default 0x7BB0
1199         default 0x5558 if BF54x
1200         help
1201           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1202           used to control the Asynchronous Memory Bank 1 settings.
1203
1204 config BANK_2
1205         hex "Bank 2 (AMBCTL1.L)"
1206         default 0x7BB0
1207         help
1208           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1209           used to control the Asynchronous Memory Bank 2 settings.
1210
1211 config BANK_3
1212         hex "Bank 3 (AMBCTL1.H)"
1213         default 0x99B3
1214         help
1215           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1216           used to control the Asynchronous Memory Bank 3 settings.
1217
1218 endmenu
1219
1220 config EBIU_MBSCTLVAL
1221         hex "EBIU Bank Select Control Register"
1222         depends on BF54x
1223         default 0
1224
1225 config EBIU_MODEVAL
1226         hex "Flash Memory Mode Control Register"
1227         depends on BF54x
1228         default 1
1229
1230 config EBIU_FCTLVAL
1231         hex "Flash Memory Bank Control Register"
1232         depends on BF54x
1233         default 6
1234 endmenu
1235
1236 #############################################################################
1237 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1238
1239 config PCI
1240         bool "PCI support"
1241         depends on BROKEN
1242         help
1243           Support for PCI bus.
1244
1245 source "drivers/pci/Kconfig"
1246
1247 source "drivers/pcmcia/Kconfig"
1248
1249 source "drivers/pci/hotplug/Kconfig"
1250
1251 endmenu
1252
1253 menu "Executable file formats"
1254
1255 source "fs/Kconfig.binfmt"
1256
1257 endmenu
1258
1259 menu "Power management options"
1260
1261 source "kernel/power/Kconfig"
1262
1263 config ARCH_SUSPEND_POSSIBLE
1264         def_bool y
1265
1266 choice
1267         prompt "Standby Power Saving Mode"
1268         depends on PM && !BF60x
1269         default PM_BFIN_SLEEP_DEEPER
1270 config  PM_BFIN_SLEEP_DEEPER
1271         bool "Sleep Deeper"
1272         help
1273           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1274           power dissipation by disabling the clock to the processor core (CCLK).
1275           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1276           to 0.85 V to provide the greatest power savings, while preserving the
1277           processor state.
1278           The PLL and system clock (SCLK) continue to operate at a very low
1279           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1280           the SDRAM is put into Self Refresh Mode. Typically an external event
1281           such as GPIO interrupt or RTC activity wakes up the processor.
1282           Various Peripherals such as UART, SPORT, PPI may not function as
1283           normal during Sleep Deeper, due to the reduced SCLK frequency.
1284           When in the sleep mode, system DMA access to L1 memory is not supported.
1285
1286           If unsure, select "Sleep Deeper".
1287
1288 config  PM_BFIN_SLEEP
1289         bool "Sleep"
1290         help
1291           Sleep Mode (High Power Savings) - The sleep mode reduces power
1292           dissipation by disabling the clock to the processor core (CCLK).
1293           The PLL and system clock (SCLK), however, continue to operate in
1294           this mode. Typically an external event or RTC activity will wake
1295           up the processor. When in the sleep mode, system DMA access to L1
1296           memory is not supported.
1297
1298           If unsure, select "Sleep Deeper".
1299 endchoice
1300
1301 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1302         depends on PM
1303
1304 config PM_BFIN_WAKE_PH6
1305         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1306         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1307         default n
1308         help
1309           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1310
1311 config PM_BFIN_WAKE_GP
1312         bool "Allow Wake-Up from GPIOs"
1313         depends on PM && BF54x
1314         default n
1315         help
1316           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1317           (all processors, except ADSP-BF549). This option sets
1318           the general-purpose wake-up enable (GPWE) control bit to enable
1319           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1320           On ADSP-BF549 this option enables the same functionality on the
1321           /MRXON pin also PH7.
1322
1323 config PM_BFIN_WAKE_PA15
1324         bool "Allow Wake-Up from PA15"
1325         depends on PM && BF60x
1326         default n
1327         help
1328           Enable PA15 Wake-Up
1329
1330 config PM_BFIN_WAKE_PA15_POL
1331         int "Wake-up priority"
1332         depends on PM_BFIN_WAKE_PA15
1333         default 0
1334         help
1335           Wake-Up priority 0(low) 1(high)
1336
1337 config PM_BFIN_WAKE_PB15
1338         bool "Allow Wake-Up from PB15"
1339         depends on PM && BF60x
1340         default n
1341         help
1342           Enable PB15 Wake-Up
1343
1344 config PM_BFIN_WAKE_PB15_POL
1345         int "Wake-up priority"
1346         depends on PM_BFIN_WAKE_PB15
1347         default 0
1348         help
1349           Wake-Up priority 0(low) 1(high)
1350
1351 config PM_BFIN_WAKE_PC15
1352         bool "Allow Wake-Up from PC15"
1353         depends on PM && BF60x
1354         default n
1355         help
1356           Enable PC15 Wake-Up
1357
1358 config PM_BFIN_WAKE_PC15_POL
1359         int "Wake-up priority"
1360         depends on PM_BFIN_WAKE_PC15
1361         default 0
1362         help
1363           Wake-Up priority 0(low) 1(high)
1364
1365 config PM_BFIN_WAKE_PD06
1366         bool "Allow Wake-Up from PD06(ETH0_PHYINT)"
1367         depends on PM && BF60x
1368         default n
1369         help
1370           Enable PD06(ETH0_PHYINT) Wake-up
1371
1372 config PM_BFIN_WAKE_PD06_POL
1373         int "Wake-up priority"
1374         depends on PM_BFIN_WAKE_PD06
1375         default 0
1376         help
1377           Wake-Up priority 0(low) 1(high)
1378
1379 config PM_BFIN_WAKE_PE12
1380         bool "Allow Wake-Up from PE12(ETH1_PHYINT, PUSH BUTTON)"
1381         depends on PM && BF60x
1382         default n
1383         help
1384           Enable PE12(ETH1_PHYINT, PUSH BUTTON) Wake-up
1385
1386 config PM_BFIN_WAKE_PE12_POL
1387         int "Wake-up priority"
1388         depends on PM_BFIN_WAKE_PE12
1389         default 0
1390         help
1391           Wake-Up priority 0(low) 1(high)
1392
1393 config PM_BFIN_WAKE_PG04
1394         bool "Allow Wake-Up from PG04(CAN0_RX)"
1395         depends on PM && BF60x
1396         default n
1397         help
1398           Enable PG04(CAN0_RX) Wake-up
1399
1400 config PM_BFIN_WAKE_PG04_POL
1401         int "Wake-up priority"
1402         depends on PM_BFIN_WAKE_PG04
1403         default 0
1404         help
1405           Wake-Up priority 0(low) 1(high)
1406
1407 config PM_BFIN_WAKE_PG13
1408         bool "Allow Wake-Up from PG13"
1409         depends on PM && BF60x
1410         default n
1411         help
1412           Enable PG13 Wake-Up
1413
1414 config PM_BFIN_WAKE_PG13_POL
1415         int "Wake-up priority"
1416         depends on PM_BFIN_WAKE_PG13
1417         default 0
1418         help
1419           Wake-Up priority 0(low) 1(high)
1420
1421 config PM_BFIN_WAKE_USB
1422         bool "Allow Wake-Up from (USB)"
1423         depends on PM && BF60x
1424         default n
1425         help
1426           Enable (USB) Wake-up
1427
1428 config PM_BFIN_WAKE_USB_POL
1429         int "Wake-up priority"
1430         depends on PM_BFIN_WAKE_USB
1431         default 0
1432         help
1433           Wake-Up priority 0(low) 1(high)
1434
1435 endmenu
1436
1437 menu "CPU Frequency scaling"
1438
1439 source "drivers/cpufreq/Kconfig"
1440
1441 config BFIN_CPU_FREQ
1442         bool
1443         depends on CPU_FREQ
1444         select CPU_FREQ_TABLE
1445         default y
1446
1447 config CPU_VOLTAGE
1448         bool "CPU Voltage scaling"
1449         depends on EXPERIMENTAL
1450         depends on CPU_FREQ
1451         default n
1452         help
1453           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1454           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1455           manuals. There is a theoretical risk that during VDDINT transitions
1456           the PLL may unlock.
1457
1458 endmenu
1459
1460 source "net/Kconfig"
1461
1462 source "drivers/Kconfig"
1463
1464 source "drivers/firmware/Kconfig"
1465
1466 source "fs/Kconfig"
1467
1468 source "arch/blackfin/Kconfig.debug"
1469
1470 source "security/Kconfig"
1471
1472 source "crypto/Kconfig"
1473
1474 source "lib/Kconfig"