8570d6e218070c7b8f25d97f7ccd232c2c60a562
[linux-3.10.git] / arch / blackfin / Kconfig
1 config SYMBOL_PREFIX
2         string
3         default "_"
4
5 config MMU
6         def_bool n
7
8 config FPU
9         def_bool n
10
11 config RWSEM_GENERIC_SPINLOCK
12         def_bool y
13
14 config RWSEM_XCHGADD_ALGORITHM
15         def_bool n
16
17 config BLACKFIN
18         def_bool y
19         select HAVE_ARCH_KGDB
20         select HAVE_ARCH_TRACEHOOK
21         select HAVE_DYNAMIC_FTRACE
22         select HAVE_FTRACE_MCOUNT_RECORD
23         select HAVE_FUNCTION_GRAPH_TRACER
24         select HAVE_FUNCTION_TRACER
25         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
26         select HAVE_IDE
27         select HAVE_IRQ_WORK
28         select HAVE_KERNEL_GZIP if RAMKERNEL
29         select HAVE_KERNEL_BZIP2 if RAMKERNEL
30         select HAVE_KERNEL_LZMA if RAMKERNEL
31         select HAVE_KERNEL_LZO if RAMKERNEL
32         select HAVE_OPROFILE
33         select HAVE_PERF_EVENTS
34         select ARCH_WANT_OPTIONAL_GPIOLIB
35         select HAVE_GENERIC_HARDIRQS
36         select GENERIC_ATOMIC64
37         select GENERIC_IRQ_PROBE
38         select IRQ_PER_CPU if SMP
39         select HAVE_NMI_WATCHDOG if NMI_WATCHDOG
40         select GENERIC_SMP_IDLE_THREAD
41         select HAVE_GENERIC_INIT_TASK
42
43 config GENERIC_CSUM
44         def_bool y
45
46 config GENERIC_BUG
47         def_bool y
48         depends on BUG
49
50 config ZONE_DMA
51         def_bool y
52
53 config GENERIC_GPIO
54         def_bool y
55
56 config FORCE_MAX_ZONEORDER
57         int
58         default "14"
59
60 config GENERIC_CALIBRATE_DELAY
61         def_bool y
62
63 config LOCKDEP_SUPPORT
64         def_bool y
65
66 config STACKTRACE_SUPPORT
67         def_bool y
68
69 config TRACE_IRQFLAGS_SUPPORT
70         def_bool y
71
72 source "init/Kconfig"
73
74 source "kernel/Kconfig.preempt"
75
76 source "kernel/Kconfig.freezer"
77
78 menu "Blackfin Processor Options"
79
80 comment "Processor and Board Settings"
81
82 choice
83         prompt "CPU"
84         default BF533
85
86 config BF512
87         bool "BF512"
88         help
89           BF512 Processor Support.
90
91 config BF514
92         bool "BF514"
93         help
94           BF514 Processor Support.
95
96 config BF516
97         bool "BF516"
98         help
99           BF516 Processor Support.
100
101 config BF518
102         bool "BF518"
103         help
104           BF518 Processor Support.
105
106 config BF522
107         bool "BF522"
108         help
109           BF522 Processor Support.
110
111 config BF523
112         bool "BF523"
113         help
114           BF523 Processor Support.
115
116 config BF524
117         bool "BF524"
118         help
119           BF524 Processor Support.
120
121 config BF525
122         bool "BF525"
123         help
124           BF525 Processor Support.
125
126 config BF526
127         bool "BF526"
128         help
129           BF526 Processor Support.
130
131 config BF527
132         bool "BF527"
133         help
134           BF527 Processor Support.
135
136 config BF531
137         bool "BF531"
138         help
139           BF531 Processor Support.
140
141 config BF532
142         bool "BF532"
143         help
144           BF532 Processor Support.
145
146 config BF533
147         bool "BF533"
148         help
149           BF533 Processor Support.
150
151 config BF534
152         bool "BF534"
153         help
154           BF534 Processor Support.
155
156 config BF536
157         bool "BF536"
158         help
159           BF536 Processor Support.
160
161 config BF537
162         bool "BF537"
163         help
164           BF537 Processor Support.
165
166 config BF538
167         bool "BF538"
168         help
169           BF538 Processor Support.
170
171 config BF539
172         bool "BF539"
173         help
174           BF539 Processor Support.
175
176 config BF542_std
177         bool "BF542"
178         help
179           BF542 Processor Support.
180
181 config BF542M
182         bool "BF542m"
183         help
184           BF542 Processor Support.
185
186 config BF544_std
187         bool "BF544"
188         help
189           BF544 Processor Support.
190
191 config BF544M
192         bool "BF544m"
193         help
194           BF544 Processor Support.
195
196 config BF547_std
197         bool "BF547"
198         help
199           BF547 Processor Support.
200
201 config BF547M
202         bool "BF547m"
203         help
204           BF547 Processor Support.
205
206 config BF548_std
207         bool "BF548"
208         help
209           BF548 Processor Support.
210
211 config BF548M
212         bool "BF548m"
213         help
214           BF548 Processor Support.
215
216 config BF549_std
217         bool "BF549"
218         help
219           BF549 Processor Support.
220
221 config BF549M
222         bool "BF549m"
223         help
224           BF549 Processor Support.
225
226 config BF561
227         bool "BF561"
228         help
229           BF561 Processor Support.
230
231 endchoice
232
233 config SMP
234         depends on BF561
235         select TICKSOURCE_CORETMR
236         bool "Symmetric multi-processing support"
237         ---help---
238           This enables support for systems with more than one CPU,
239           like the dual core BF561. If you have a system with only one
240           CPU, say N. If you have a system with more than one CPU, say Y.
241
242           If you don't know what to do here, say N.
243
244 config NR_CPUS
245         int
246         depends on SMP
247         default 2 if BF561
248
249 config HOTPLUG_CPU
250         bool "Support for hot-pluggable CPUs"
251         depends on SMP && HOTPLUG
252         default y
253
254 config BF_REV_MIN
255         int
256         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
257         default 2 if (BF537 || BF536 || BF534)
258         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
259         default 4 if (BF538 || BF539)
260
261 config BF_REV_MAX
262         int
263         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
264         default 3 if (BF537 || BF536 || BF534 || BF54xM)
265         default 5 if (BF561 || BF538 || BF539)
266         default 6 if (BF533 || BF532 || BF531)
267
268 choice
269         prompt "Silicon Rev"
270         default BF_REV_0_0 if (BF51x || BF52x)
271         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
272         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
273
274 config BF_REV_0_0
275         bool "0.0"
276         depends on (BF51x || BF52x || (BF54x && !BF54xM))
277
278 config BF_REV_0_1
279         bool "0.1"
280         depends on (BF51x || BF52x || (BF54x && !BF54xM))
281
282 config BF_REV_0_2
283         bool "0.2"
284         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
285
286 config BF_REV_0_3
287         bool "0.3"
288         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
289
290 config BF_REV_0_4
291         bool "0.4"
292         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
293
294 config BF_REV_0_5
295         bool "0.5"
296         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
297
298 config BF_REV_0_6
299         bool "0.6"
300         depends on (BF533 || BF532 || BF531)
301
302 config BF_REV_ANY
303         bool "any"
304
305 config BF_REV_NONE
306         bool "none"
307
308 endchoice
309
310 config BF53x
311         bool
312         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
313         default y
314
315 config MEM_MT48LC64M4A2FB_7E
316         bool
317         depends on (BFIN533_STAMP)
318         default y
319
320 config MEM_MT48LC16M16A2TG_75
321         bool
322         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
323                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
324                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
325                 || BFIN527_BLUETECHNIX_CM)
326         default y
327
328 config MEM_MT48LC32M8A2_75
329         bool
330         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
331         default y
332
333 config MEM_MT48LC8M32B2B5_7
334         bool
335         depends on (BFIN561_BLUETECHNIX_CM)
336         default y
337
338 config MEM_MT48LC32M16A2TG_75
339         bool
340         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
341         default y
342
343 config MEM_MT48H32M16LFCJ_75
344         bool
345         depends on (BFIN526_EZBRD)
346         default y
347
348 source "arch/blackfin/mach-bf518/Kconfig"
349 source "arch/blackfin/mach-bf527/Kconfig"
350 source "arch/blackfin/mach-bf533/Kconfig"
351 source "arch/blackfin/mach-bf561/Kconfig"
352 source "arch/blackfin/mach-bf537/Kconfig"
353 source "arch/blackfin/mach-bf538/Kconfig"
354 source "arch/blackfin/mach-bf548/Kconfig"
355
356 menu "Board customizations"
357
358 config CMDLINE_BOOL
359         bool "Default bootloader kernel arguments"
360
361 config CMDLINE
362         string "Initial kernel command string"
363         depends on CMDLINE_BOOL
364         default "console=ttyBF0,57600"
365         help
366           If you don't have a boot loader capable of passing a command line string
367           to the kernel, you may specify one here. As a minimum, you should specify
368           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
369
370 config BOOT_LOAD
371         hex "Kernel load address for booting"
372         default "0x1000"
373         range 0x1000 0x20000000
374         help
375           This option allows you to set the load address of the kernel.
376           This can be useful if you are on a board which has a small amount
377           of memory or you wish to reserve some memory at the beginning of
378           the address space.
379
380           Note that you need to keep this value above 4k (0x1000) as this
381           memory region is used to capture NULL pointer references as well
382           as some core kernel functions.
383
384 config ROM_BASE
385         hex "Kernel ROM Base"
386         depends on ROMKERNEL
387         default "0x20040040"
388         range 0x20000000 0x20400000 if !(BF54x || BF561)
389         range 0x20000000 0x30000000 if (BF54x || BF561)
390         help
391           Make sure your ROM base does not include any file-header
392           information that is prepended to the kernel.
393
394           For example, the bootable U-Boot format (created with
395           mkimage) has a 64 byte header (0x40).  So while the image
396           you write to flash might start at say 0x20080000, you have
397           to add 0x40 to get the kernel's ROM base as it will come
398           after the header.
399
400 comment "Clock/PLL Setup"
401
402 config CLKIN_HZ
403         int "Frequency of the crystal on the board in Hz"
404         default "10000000" if BFIN532_IP0X
405         default "11059200" if BFIN533_STAMP
406         default "24576000" if PNAV10
407         default "25000000" # most people use this
408         default "27000000" if BFIN533_EZKIT
409         default "30000000" if BFIN561_EZKIT
410         default "24000000" if BFIN527_AD7160EVAL
411         help
412           The frequency of CLKIN crystal oscillator on the board in Hz.
413           Warning: This value should match the crystal on the board. Otherwise,
414           peripherals won't work properly.
415
416 config BFIN_KERNEL_CLOCK
417         bool "Re-program Clocks while Kernel boots?"
418         default n
419         help
420           This option decides if kernel clocks are re-programed from the
421           bootloader settings. If the clocks are not set, the SDRAM settings
422           are also not changed, and the Bootloader does 100% of the hardware
423           configuration.
424
425 config PLL_BYPASS
426         bool "Bypass PLL"
427         depends on BFIN_KERNEL_CLOCK
428         default n
429
430 config CLKIN_HALF
431         bool "Half Clock In"
432         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
433         default n
434         help
435           If this is set the clock will be divided by 2, before it goes to the PLL.
436
437 config VCO_MULT
438         int "VCO Multiplier"
439         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
440         range 1 64
441         default "22" if BFIN533_EZKIT
442         default "45" if BFIN533_STAMP
443         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
444         default "22" if BFIN533_BLUETECHNIX_CM
445         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
446         default "20" if BFIN561_EZKIT
447         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
448         default "25" if BFIN527_AD7160EVAL
449         help
450           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
451           PLL Frequency = (Crystal Frequency) * (this setting)
452
453 choice
454         prompt "Core Clock Divider"
455         depends on BFIN_KERNEL_CLOCK
456         default CCLK_DIV_1
457         help
458           This sets the frequency of the core. It can be 1, 2, 4 or 8
459           Core Frequency = (PLL frequency) / (this setting)
460
461 config CCLK_DIV_1
462         bool "1"
463
464 config CCLK_DIV_2
465         bool "2"
466
467 config CCLK_DIV_4
468         bool "4"
469
470 config CCLK_DIV_8
471         bool "8"
472 endchoice
473
474 config SCLK_DIV
475         int "System Clock Divider"
476         depends on BFIN_KERNEL_CLOCK
477         range 1 15
478         default 5
479         help
480           This sets the frequency of the system clock (including SDRAM or DDR).
481           This can be between 1 and 15
482           System Clock = (PLL frequency) / (this setting)
483
484 choice
485         prompt "DDR SDRAM Chip Type"
486         depends on BFIN_KERNEL_CLOCK
487         depends on BF54x
488         default MEM_MT46V32M16_5B
489
490 config MEM_MT46V32M16_6T
491         bool "MT46V32M16_6T"
492
493 config MEM_MT46V32M16_5B
494         bool "MT46V32M16_5B"
495 endchoice
496
497 choice
498         prompt "DDR/SDRAM Timing"
499         depends on BFIN_KERNEL_CLOCK
500         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
501         help
502           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
503           The calculated SDRAM timing parameters may not be 100%
504           accurate - This option is therefore marked experimental.
505
506 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
507         bool "Calculate Timings (EXPERIMENTAL)"
508         depends on EXPERIMENTAL
509
510 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
511         bool "Provide accurate Timings based on target SCLK"
512         help
513           Please consult the Blackfin Hardware Reference Manuals as well
514           as the memory device datasheet.
515           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
516 endchoice
517
518 menu "Memory Init Control"
519         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
520
521 config MEM_DDRCTL0
522         depends on BF54x
523         hex "DDRCTL0"
524         default 0x0
525
526 config MEM_DDRCTL1
527         depends on BF54x
528         hex "DDRCTL1"
529         default 0x0
530
531 config MEM_DDRCTL2
532         depends on BF54x
533         hex "DDRCTL2"
534         default 0x0
535
536 config MEM_EBIU_DDRQUE
537         depends on BF54x
538         hex "DDRQUE"
539         default 0x0
540
541 config MEM_SDRRC
542         depends on !BF54x
543         hex "SDRRC"
544         default 0x0
545
546 config MEM_SDGCTL
547         depends on !BF54x
548         hex "SDGCTL"
549         default 0x0
550 endmenu
551
552 #
553 # Max & Min Speeds for various Chips
554 #
555 config MAX_VCO_HZ
556         int
557         default 400000000 if BF512
558         default 400000000 if BF514
559         default 400000000 if BF516
560         default 400000000 if BF518
561         default 400000000 if BF522
562         default 600000000 if BF523
563         default 400000000 if BF524
564         default 600000000 if BF525
565         default 400000000 if BF526
566         default 600000000 if BF527
567         default 400000000 if BF531
568         default 400000000 if BF532
569         default 750000000 if BF533
570         default 500000000 if BF534
571         default 400000000 if BF536
572         default 600000000 if BF537
573         default 533333333 if BF538
574         default 533333333 if BF539
575         default 600000000 if BF542
576         default 533333333 if BF544
577         default 600000000 if BF547
578         default 600000000 if BF548
579         default 533333333 if BF549
580         default 600000000 if BF561
581
582 config MIN_VCO_HZ
583         int
584         default 50000000
585
586 config MAX_SCLK_HZ
587         int
588         default 133333333
589
590 config MIN_SCLK_HZ
591         int
592         default 27000000
593
594 comment "Kernel Timer/Scheduler"
595
596 source kernel/Kconfig.hz
597
598 config GENERIC_CLOCKEVENTS
599         bool "Generic clock events"
600         default y
601
602 menu "Clock event device"
603         depends on GENERIC_CLOCKEVENTS
604 config TICKSOURCE_GPTMR0
605         bool "GPTimer0"
606         depends on !SMP
607         select BFIN_GPTIMERS
608
609 config TICKSOURCE_CORETMR
610         bool "Core timer"
611         default y
612 endmenu
613
614 menu "Clock souce"
615         depends on GENERIC_CLOCKEVENTS
616 config CYCLES_CLOCKSOURCE
617         bool "CYCLES"
618         default y
619         depends on !BFIN_SCRATCH_REG_CYCLES
620         depends on !SMP
621         help
622           If you say Y here, you will enable support for using the 'cycles'
623           registers as a clock source.  Doing so means you will be unable to
624           safely write to the 'cycles' register during runtime.  You will
625           still be able to read it (such as for performance monitoring), but
626           writing the registers will most likely crash the kernel.
627
628 config GPTMR0_CLOCKSOURCE
629         bool "GPTimer0"
630         select BFIN_GPTIMERS
631         depends on !TICKSOURCE_GPTMR0
632 endmenu
633
634 config ARCH_USES_GETTIMEOFFSET
635         depends on !GENERIC_CLOCKEVENTS
636         def_bool y
637
638 source kernel/time/Kconfig
639
640 comment "Misc"
641
642 choice
643         prompt "Blackfin Exception Scratch Register"
644         default BFIN_SCRATCH_REG_RETN
645         help
646           Select the resource to reserve for the Exception handler:
647             - RETN: Non-Maskable Interrupt (NMI)
648             - RETE: Exception Return (JTAG/ICE)
649             - CYCLES: Performance counter
650
651           If you are unsure, please select "RETN".
652
653 config BFIN_SCRATCH_REG_RETN
654         bool "RETN"
655         help
656           Use the RETN register in the Blackfin exception handler
657           as a stack scratch register.  This means you cannot
658           safely use NMI on the Blackfin while running Linux, but
659           you can debug the system with a JTAG ICE and use the
660           CYCLES performance registers.
661
662           If you are unsure, please select "RETN".
663
664 config BFIN_SCRATCH_REG_RETE
665         bool "RETE"
666         help
667           Use the RETE register in the Blackfin exception handler
668           as a stack scratch register.  This means you cannot
669           safely use a JTAG ICE while debugging a Blackfin board,
670           but you can safely use the CYCLES performance registers
671           and the NMI.
672
673           If you are unsure, please select "RETN".
674
675 config BFIN_SCRATCH_REG_CYCLES
676         bool "CYCLES"
677         help
678           Use the CYCLES register in the Blackfin exception handler
679           as a stack scratch register.  This means you cannot
680           safely use the CYCLES performance registers on a Blackfin
681           board at anytime, but you can debug the system with a JTAG
682           ICE and use the NMI.
683
684           If you are unsure, please select "RETN".
685
686 endchoice
687
688 endmenu
689
690
691 menu "Blackfin Kernel Optimizations"
692
693 comment "Memory Optimizations"
694
695 config I_ENTRY_L1
696         bool "Locate interrupt entry code in L1 Memory"
697         default y
698         depends on !SMP
699         help
700           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
701           into L1 instruction memory. (less latency)
702
703 config EXCPT_IRQ_SYSC_L1
704         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
705         default y
706         depends on !SMP
707         help
708           If enabled, the entire ASM lowlevel exception and interrupt entry code
709           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
710           (less latency)
711
712 config DO_IRQ_L1
713         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
714         default y
715         depends on !SMP
716         help
717           If enabled, the frequently called do_irq dispatcher function is linked
718           into L1 instruction memory. (less latency)
719
720 config CORE_TIMER_IRQ_L1
721         bool "Locate frequently called timer_interrupt() function in L1 Memory"
722         default y
723         depends on !SMP
724         help
725           If enabled, the frequently called timer_interrupt() function is linked
726           into L1 instruction memory. (less latency)
727
728 config IDLE_L1
729         bool "Locate frequently idle function in L1 Memory"
730         default y
731         depends on !SMP
732         help
733           If enabled, the frequently called idle function is linked
734           into L1 instruction memory. (less latency)
735
736 config SCHEDULE_L1
737         bool "Locate kernel schedule function in L1 Memory"
738         default y
739         depends on !SMP
740         help
741           If enabled, the frequently called kernel schedule is linked
742           into L1 instruction memory. (less latency)
743
744 config ARITHMETIC_OPS_L1
745         bool "Locate kernel owned arithmetic functions in L1 Memory"
746         default y
747         depends on !SMP
748         help
749           If enabled, arithmetic functions are linked
750           into L1 instruction memory. (less latency)
751
752 config ACCESS_OK_L1
753         bool "Locate access_ok function in L1 Memory"
754         default y
755         depends on !SMP
756         help
757           If enabled, the access_ok function is linked
758           into L1 instruction memory. (less latency)
759
760 config MEMSET_L1
761         bool "Locate memset function in L1 Memory"
762         default y
763         depends on !SMP
764         help
765           If enabled, the memset function is linked
766           into L1 instruction memory. (less latency)
767
768 config MEMCPY_L1
769         bool "Locate memcpy function in L1 Memory"
770         default y
771         depends on !SMP
772         help
773           If enabled, the memcpy function is linked
774           into L1 instruction memory. (less latency)
775
776 config STRCMP_L1
777         bool "locate strcmp function in L1 Memory"
778         default y
779         depends on !SMP
780         help
781           If enabled, the strcmp function is linked
782           into L1 instruction memory (less latency).
783
784 config STRNCMP_L1
785         bool "locate strncmp function in L1 Memory"
786         default y
787         depends on !SMP
788         help
789           If enabled, the strncmp function is linked
790           into L1 instruction memory (less latency).
791
792 config STRCPY_L1
793         bool "locate strcpy function in L1 Memory"
794         default y
795         depends on !SMP
796         help
797           If enabled, the strcpy function is linked
798           into L1 instruction memory (less latency).
799
800 config STRNCPY_L1
801         bool "locate strncpy function in L1 Memory"
802         default y
803         depends on !SMP
804         help
805           If enabled, the strncpy function is linked
806           into L1 instruction memory (less latency).
807
808 config SYS_BFIN_SPINLOCK_L1
809         bool "Locate sys_bfin_spinlock function in L1 Memory"
810         default y
811         depends on !SMP
812         help
813           If enabled, sys_bfin_spinlock function is linked
814           into L1 instruction memory. (less latency)
815
816 config IP_CHECKSUM_L1
817         bool "Locate IP Checksum function in L1 Memory"
818         default n
819         depends on !SMP
820         help
821           If enabled, the IP Checksum function is linked
822           into L1 instruction memory. (less latency)
823
824 config CACHELINE_ALIGNED_L1
825         bool "Locate cacheline_aligned data to L1 Data Memory"
826         default y if !BF54x
827         default n if BF54x
828         depends on !SMP && !BF531 && !CRC32
829         help
830           If enabled, cacheline_aligned data is linked
831           into L1 data memory. (less latency)
832
833 config SYSCALL_TAB_L1
834         bool "Locate Syscall Table L1 Data Memory"
835         default n
836         depends on !SMP && !BF531
837         help
838           If enabled, the Syscall LUT is linked
839           into L1 data memory. (less latency)
840
841 config CPLB_SWITCH_TAB_L1
842         bool "Locate CPLB Switch Tables L1 Data Memory"
843         default n
844         depends on !SMP && !BF531
845         help
846           If enabled, the CPLB Switch Tables are linked
847           into L1 data memory. (less latency)
848
849 config ICACHE_FLUSH_L1
850         bool "Locate icache flush funcs in L1 Inst Memory"
851         default y
852         help
853           If enabled, the Blackfin icache flushing functions are linked
854           into L1 instruction memory.
855
856           Note that this might be required to address anomalies, but
857           these functions are pretty small, so it shouldn't be too bad.
858           If you are using a processor affected by an anomaly, the build
859           system will double check for you and prevent it.
860
861 config DCACHE_FLUSH_L1
862         bool "Locate dcache flush funcs in L1 Inst Memory"
863         default y
864         depends on !SMP
865         help
866           If enabled, the Blackfin dcache flushing functions are linked
867           into L1 instruction memory.
868
869 config APP_STACK_L1
870         bool "Support locating application stack in L1 Scratch Memory"
871         default y
872         depends on !SMP
873         help
874           If enabled the application stack can be located in L1
875           scratch memory (less latency).
876
877           Currently only works with FLAT binaries.
878
879 config EXCEPTION_L1_SCRATCH
880         bool "Locate exception stack in L1 Scratch Memory"
881         default n
882         depends on !SMP && !APP_STACK_L1
883         help
884           Whenever an exception occurs, use the L1 Scratch memory for
885           stack storage.  You cannot place the stacks of FLAT binaries
886           in L1 when using this option.
887
888           If you don't use L1 Scratch, then you should say Y here.
889
890 comment "Speed Optimizations"
891 config BFIN_INS_LOWOVERHEAD
892         bool "ins[bwl] low overhead, higher interrupt latency"
893         default y
894         depends on !SMP
895         help
896           Reads on the Blackfin are speculative. In Blackfin terms, this means
897           they can be interrupted at any time (even after they have been issued
898           on to the external bus), and re-issued after the interrupt occurs.
899           For memory - this is not a big deal, since memory does not change if
900           it sees a read.
901
902           If a FIFO is sitting on the end of the read, it will see two reads,
903           when the core only sees one since the FIFO receives both the read
904           which is cancelled (and not delivered to the core) and the one which
905           is re-issued (which is delivered to the core).
906
907           To solve this, interrupts are turned off before reads occur to
908           I/O space. This option controls which the overhead/latency of
909           controlling interrupts during this time
910            "n" turns interrupts off every read
911                 (higher overhead, but lower interrupt latency)
912            "y" turns interrupts off every loop
913                 (low overhead, but longer interrupt latency)
914
915           default behavior is to leave this set to on (type "Y"). If you are experiencing
916           interrupt latency issues, it is safe and OK to turn this off.
917
918 endmenu
919
920 choice
921         prompt "Kernel executes from"
922         help
923           Choose the memory type that the kernel will be running in.
924
925 config RAMKERNEL
926         bool "RAM"
927         help
928           The kernel will be resident in RAM when running.
929
930 config ROMKERNEL
931         bool "ROM"
932         help
933           The kernel will be resident in FLASH/ROM when running.
934
935 endchoice
936
937 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
938 config XIP_KERNEL
939         bool
940         default y
941         depends on ROMKERNEL
942
943 source "mm/Kconfig"
944
945 config BFIN_GPTIMERS
946         tristate "Enable Blackfin General Purpose Timers API"
947         default n
948         help
949           Enable support for the General Purpose Timers API.  If you
950           are unsure, say N.
951
952           To compile this driver as a module, choose M here: the module
953           will be called gptimers.
954
955 config HAVE_PWM
956         tristate "Enable PWM API support"
957         depends on BFIN_GPTIMERS
958         help
959           Enable support for the Pulse Width Modulation framework (as
960           found in linux/pwm.h).
961
962           To compile this driver as a module, choose M here: the module
963           will be called pwm.
964
965 choice
966         prompt "Uncached DMA region"
967         default DMA_UNCACHED_1M
968 config DMA_UNCACHED_4M
969         bool "Enable 4M DMA region"
970 config DMA_UNCACHED_2M
971         bool "Enable 2M DMA region"
972 config DMA_UNCACHED_1M
973         bool "Enable 1M DMA region"
974 config DMA_UNCACHED_512K
975         bool "Enable 512K DMA region"
976 config DMA_UNCACHED_256K
977         bool "Enable 256K DMA region"
978 config DMA_UNCACHED_128K
979         bool "Enable 128K DMA region"
980 config DMA_UNCACHED_NONE
981         bool "Disable DMA region"
982 endchoice
983
984
985 comment "Cache Support"
986
987 config BFIN_ICACHE
988         bool "Enable ICACHE"
989         default y
990 config BFIN_EXTMEM_ICACHEABLE
991         bool "Enable ICACHE for external memory"
992         depends on BFIN_ICACHE
993         default y
994 config BFIN_L2_ICACHEABLE
995         bool "Enable ICACHE for L2 SRAM"
996         depends on BFIN_ICACHE
997         depends on BF54x || BF561
998         default n
999
1000 config BFIN_DCACHE
1001         bool "Enable DCACHE"
1002         default y
1003 config BFIN_DCACHE_BANKA
1004         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
1005         depends on BFIN_DCACHE && !BF531
1006         default n
1007 config BFIN_EXTMEM_DCACHEABLE
1008         bool "Enable DCACHE for external memory"
1009         depends on BFIN_DCACHE
1010         default y
1011 choice
1012         prompt "External memory DCACHE policy"
1013         depends on BFIN_EXTMEM_DCACHEABLE
1014         default BFIN_EXTMEM_WRITEBACK if !SMP
1015         default BFIN_EXTMEM_WRITETHROUGH if SMP
1016 config BFIN_EXTMEM_WRITEBACK
1017         bool "Write back"
1018         depends on !SMP
1019         help
1020           Write Back Policy:
1021             Cached data will be written back to SDRAM only when needed.
1022             This can give a nice increase in performance, but beware of
1023             broken drivers that do not properly invalidate/flush their
1024             cache.
1025
1026           Write Through Policy:
1027             Cached data will always be written back to SDRAM when the
1028             cache is updated.  This is a completely safe setting, but
1029             performance is worse than Write Back.
1030
1031           If you are unsure of the options and you want to be safe,
1032           then go with Write Through.
1033
1034 config BFIN_EXTMEM_WRITETHROUGH
1035         bool "Write through"
1036         help
1037           Write Back Policy:
1038             Cached data will be written back to SDRAM only when needed.
1039             This can give a nice increase in performance, but beware of
1040             broken drivers that do not properly invalidate/flush their
1041             cache.
1042
1043           Write Through Policy:
1044             Cached data will always be written back to SDRAM when the
1045             cache is updated.  This is a completely safe setting, but
1046             performance is worse than Write Back.
1047
1048           If you are unsure of the options and you want to be safe,
1049           then go with Write Through.
1050
1051 endchoice
1052
1053 config BFIN_L2_DCACHEABLE
1054         bool "Enable DCACHE for L2 SRAM"
1055         depends on BFIN_DCACHE
1056         depends on (BF54x || BF561) && !SMP
1057         default n
1058 choice
1059         prompt "L2 SRAM DCACHE policy"
1060         depends on BFIN_L2_DCACHEABLE
1061         default BFIN_L2_WRITEBACK
1062 config BFIN_L2_WRITEBACK
1063         bool "Write back"
1064
1065 config BFIN_L2_WRITETHROUGH
1066         bool "Write through"
1067 endchoice
1068
1069
1070 comment "Memory Protection Unit"
1071 config MPU
1072         bool "Enable the memory protection unit (EXPERIMENTAL)"
1073         default n
1074         help
1075           Use the processor's MPU to protect applications from accessing
1076           memory they do not own.  This comes at a performance penalty
1077           and is recommended only for debugging.
1078
1079 comment "Asynchronous Memory Configuration"
1080
1081 menu "EBIU_AMGCTL Global Control"
1082 config C_AMCKEN
1083         bool "Enable CLKOUT"
1084         default y
1085
1086 config C_CDPRIO
1087         bool "DMA has priority over core for ext. accesses"
1088         default n
1089
1090 config C_B0PEN
1091         depends on BF561
1092         bool "Bank 0 16 bit packing enable"
1093         default y
1094
1095 config C_B1PEN
1096         depends on BF561
1097         bool "Bank 1 16 bit packing enable"
1098         default y
1099
1100 config C_B2PEN
1101         depends on BF561
1102         bool "Bank 2 16 bit packing enable"
1103         default y
1104
1105 config C_B3PEN
1106         depends on BF561
1107         bool "Bank 3 16 bit packing enable"
1108         default n
1109
1110 choice
1111         prompt "Enable Asynchronous Memory Banks"
1112         default C_AMBEN_ALL
1113
1114 config C_AMBEN
1115         bool "Disable All Banks"
1116
1117 config C_AMBEN_B0
1118         bool "Enable Bank 0"
1119
1120 config C_AMBEN_B0_B1
1121         bool "Enable Bank 0 & 1"
1122
1123 config C_AMBEN_B0_B1_B2
1124         bool "Enable Bank 0 & 1 & 2"
1125
1126 config C_AMBEN_ALL
1127         bool "Enable All Banks"
1128 endchoice
1129 endmenu
1130
1131 menu "EBIU_AMBCTL Control"
1132 config BANK_0
1133         hex "Bank 0 (AMBCTL0.L)"
1134         default 0x7BB0
1135         help
1136           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1137           used to control the Asynchronous Memory Bank 0 settings.
1138
1139 config BANK_1
1140         hex "Bank 1 (AMBCTL0.H)"
1141         default 0x7BB0
1142         default 0x5558 if BF54x
1143         help
1144           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1145           used to control the Asynchronous Memory Bank 1 settings.
1146
1147 config BANK_2
1148         hex "Bank 2 (AMBCTL1.L)"
1149         default 0x7BB0
1150         help
1151           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1152           used to control the Asynchronous Memory Bank 2 settings.
1153
1154 config BANK_3
1155         hex "Bank 3 (AMBCTL1.H)"
1156         default 0x99B3
1157         help
1158           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1159           used to control the Asynchronous Memory Bank 3 settings.
1160
1161 endmenu
1162
1163 config EBIU_MBSCTLVAL
1164         hex "EBIU Bank Select Control Register"
1165         depends on BF54x
1166         default 0
1167
1168 config EBIU_MODEVAL
1169         hex "Flash Memory Mode Control Register"
1170         depends on BF54x
1171         default 1
1172
1173 config EBIU_FCTLVAL
1174         hex "Flash Memory Bank Control Register"
1175         depends on BF54x
1176         default 6
1177 endmenu
1178
1179 #############################################################################
1180 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1181
1182 config PCI
1183         bool "PCI support"
1184         depends on BROKEN
1185         help
1186           Support for PCI bus.
1187
1188 source "drivers/pci/Kconfig"
1189
1190 source "drivers/pcmcia/Kconfig"
1191
1192 source "drivers/pci/hotplug/Kconfig"
1193
1194 endmenu
1195
1196 menu "Executable file formats"
1197
1198 source "fs/Kconfig.binfmt"
1199
1200 endmenu
1201
1202 menu "Power management options"
1203
1204 source "kernel/power/Kconfig"
1205
1206 config ARCH_SUSPEND_POSSIBLE
1207         def_bool y
1208
1209 choice
1210         prompt "Standby Power Saving Mode"
1211         depends on PM
1212         default PM_BFIN_SLEEP_DEEPER
1213 config  PM_BFIN_SLEEP_DEEPER
1214         bool "Sleep Deeper"
1215         help
1216           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1217           power dissipation by disabling the clock to the processor core (CCLK).
1218           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1219           to 0.85 V to provide the greatest power savings, while preserving the
1220           processor state.
1221           The PLL and system clock (SCLK) continue to operate at a very low
1222           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1223           the SDRAM is put into Self Refresh Mode. Typically an external event
1224           such as GPIO interrupt or RTC activity wakes up the processor.
1225           Various Peripherals such as UART, SPORT, PPI may not function as
1226           normal during Sleep Deeper, due to the reduced SCLK frequency.
1227           When in the sleep mode, system DMA access to L1 memory is not supported.
1228
1229           If unsure, select "Sleep Deeper".
1230
1231 config  PM_BFIN_SLEEP
1232         bool "Sleep"
1233         help
1234           Sleep Mode (High Power Savings) - The sleep mode reduces power
1235           dissipation by disabling the clock to the processor core (CCLK).
1236           The PLL and system clock (SCLK), however, continue to operate in
1237           this mode. Typically an external event or RTC activity will wake
1238           up the processor. When in the sleep mode, system DMA access to L1
1239           memory is not supported.
1240
1241           If unsure, select "Sleep Deeper".
1242 endchoice
1243
1244 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1245         depends on PM
1246
1247 config PM_BFIN_WAKE_PH6
1248         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1249         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1250         default n
1251         help
1252           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1253
1254 config PM_BFIN_WAKE_GP
1255         bool "Allow Wake-Up from GPIOs"
1256         depends on PM && BF54x
1257         default n
1258         help
1259           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1260           (all processors, except ADSP-BF549). This option sets
1261           the general-purpose wake-up enable (GPWE) control bit to enable
1262           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1263           On ADSP-BF549 this option enables the the same functionality on the
1264           /MRXON pin also PH7.
1265
1266 endmenu
1267
1268 menu "CPU Frequency scaling"
1269
1270 source "drivers/cpufreq/Kconfig"
1271
1272 config BFIN_CPU_FREQ
1273         bool
1274         depends on CPU_FREQ
1275         select CPU_FREQ_TABLE
1276         default y
1277
1278 config CPU_VOLTAGE
1279         bool "CPU Voltage scaling"
1280         depends on EXPERIMENTAL
1281         depends on CPU_FREQ
1282         default n
1283         help
1284           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1285           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1286           manuals. There is a theoretical risk that during VDDINT transitions
1287           the PLL may unlock.
1288
1289 endmenu
1290
1291 source "net/Kconfig"
1292
1293 source "drivers/Kconfig"
1294
1295 source "drivers/firmware/Kconfig"
1296
1297 source "fs/Kconfig"
1298
1299 source "arch/blackfin/Kconfig.debug"
1300
1301 source "security/Kconfig"
1302
1303 source "crypto/Kconfig"
1304
1305 source "lib/Kconfig"