[ARM] Set bit 4 on section mappings correctly depending on CPU
[linux-3.10.git] / arch / arm / mm / proc-xscale.S
1 /*
2  *  linux/arch/arm/mm/proc-xscale.S
3  *
4  *  Author:     Nicolas Pitre
5  *  Created:    November 2000
6  *  Copyright:  (C) 2000, 2001 MontaVista Software Inc.
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License version 2 as
10  * published by the Free Software Foundation.
11  *
12  * MMU functions for the Intel XScale CPUs
13  *
14  * 2001 Aug 21:
15  *      some contributions by Brett Gaines <brett.w.gaines@intel.com>
16  *      Copyright 2001 by Intel Corp.
17  *
18  * 2001 Sep 08:
19  *      Completely revisited, many important fixes
20  *      Nicolas Pitre <nico@cam.org>
21  */
22
23 #include <linux/linkage.h>
24 #include <linux/init.h>
25 #include <asm/assembler.h>
26 #include <asm/procinfo.h>
27 #include <asm/pgtable.h>
28 #include <asm/pgtable-hwdef.h>
29 #include <asm/page.h>
30 #include <asm/ptrace.h>
31 #include "proc-macros.S"
32
33 /*
34  * This is the maximum size of an area which will be flushed.  If the area
35  * is larger than this, then we flush the whole cache
36  */
37 #define MAX_AREA_SIZE   32768
38
39 /*
40  * the cache line size of the I and D cache
41  */
42 #define CACHELINESIZE   32
43
44 /*
45  * the size of the data cache
46  */
47 #define CACHESIZE       32768
48
49 /*
50  * Virtual address used to allocate the cache when flushed
51  *
52  * This must be an address range which is _never_ used.  It should
53  * apparently have a mapping in the corresponding page table for
54  * compatibility with future CPUs that _could_ require it.  For instance we
55  * don't care.
56  *
57  * This must be aligned on a 2*CACHESIZE boundary.  The code selects one of
58  * the 2 areas in alternance each time the clean_d_cache macro is used.
59  * Without this the XScale core exhibits cache eviction problems and no one
60  * knows why.
61  *
62  * Reminder: the vector table is located at 0xffff0000-0xffff0fff.
63  */
64 #define CLEAN_ADDR      0xfffe0000
65
66 /*
67  * This macro is used to wait for a CP15 write and is needed
68  * when we have to ensure that the last operation to the co-pro
69  * was completed before continuing with operation.
70  */
71         .macro  cpwait, rd
72         mrc     p15, 0, \rd, c2, c0, 0          @ arbitrary read of cp15
73         mov     \rd, \rd                        @ wait for completion
74         sub     pc, pc, #4                      @ flush instruction pipeline
75         .endm
76
77         .macro  cpwait_ret, lr, rd
78         mrc     p15, 0, \rd, c2, c0, 0          @ arbitrary read of cp15
79         sub     pc, \lr, \rd, LSR #32           @ wait for completion and
80                                                 @ flush instruction pipeline
81         .endm
82
83 /*
84  * This macro cleans the entire dcache using line allocate.
85  * The main loop has been unrolled to reduce loop overhead.
86  * rd and rs are two scratch registers.
87  */
88         .macro  clean_d_cache, rd, rs
89         ldr     \rs, =clean_addr
90         ldr     \rd, [\rs]
91         eor     \rd, \rd, #CACHESIZE
92         str     \rd, [\rs]
93         add     \rs, \rd, #CACHESIZE
94 1:      mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
95         add     \rd, \rd, #CACHELINESIZE
96         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
97         add     \rd, \rd, #CACHELINESIZE
98         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
99         add     \rd, \rd, #CACHELINESIZE
100         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
101         add     \rd, \rd, #CACHELINESIZE
102         teq     \rd, \rs
103         bne     1b
104         .endm
105
106         .data
107 clean_addr:     .word   CLEAN_ADDR
108
109         .text
110
111 /*
112  * cpu_xscale_proc_init()
113  *
114  * Nothing too exciting at the moment
115  */
116 ENTRY(cpu_xscale_proc_init)
117         mov     pc, lr
118
119 /*
120  * cpu_xscale_proc_fin()
121  */
122 ENTRY(cpu_xscale_proc_fin)
123         str     lr, [sp, #-4]!
124         mov     r0, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
125         msr     cpsr_c, r0
126         bl      xscale_flush_kern_cache_all     @ clean caches
127         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
128         bic     r0, r0, #0x1800                 @ ...IZ...........
129         bic     r0, r0, #0x0006                 @ .............CA.
130         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
131         ldr     pc, [sp], #4
132
133 /*
134  * cpu_xscale_reset(loc)
135  *
136  * Perform a soft reset of the system.  Put the CPU into the
137  * same state as it would be if it had been reset, and branch
138  * to what would be the reset vector.
139  *
140  * loc: location to jump to for soft reset
141  */
142         .align  5
143 ENTRY(cpu_xscale_reset)
144         mov     r1, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
145         msr     cpsr_c, r1                      @ reset CPSR
146         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
147         bic     r1, r1, #0x0086                 @ ........B....CA.
148         bic     r1, r1, #0x3900                 @ ..VIZ..S........
149         mcr     p15, 0, r1, c1, c0, 0           @ ctrl register
150         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I,D caches & BTB
151         bic     r1, r1, #0x0001                 @ ...............M
152         mcr     p15, 0, r1, c1, c0, 0           @ ctrl register
153         @ CAUTION: MMU turned off from this point. We count on the pipeline
154         @ already containing those two last instructions to survive.
155         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
156         mov     pc, r0
157
158 /*
159  * cpu_xscale_do_idle()
160  *
161  * Cause the processor to idle
162  *
163  * For now we do nothing but go to idle mode for every case
164  *
165  * XScale supports clock switching, but using idle mode support
166  * allows external hardware to react to system state changes.
167  */
168         .align  5
169
170 ENTRY(cpu_xscale_do_idle)
171         mov     r0, #1
172         mcr     p14, 0, r0, c7, c0, 0           @ Go to IDLE
173         mov     pc, lr
174
175 /* ================================= CACHE ================================ */
176
177 /*
178  *      flush_user_cache_all()
179  *
180  *      Invalidate all cache entries in a particular address
181  *      space.
182  */
183 ENTRY(xscale_flush_user_cache_all)
184         /* FALLTHROUGH */
185
186 /*
187  *      flush_kern_cache_all()
188  *
189  *      Clean and invalidate the entire cache.
190  */
191 ENTRY(xscale_flush_kern_cache_all)
192         mov     r2, #VM_EXEC
193         mov     ip, #0
194 __flush_whole_cache:
195         clean_d_cache r0, r1
196         tst     r2, #VM_EXEC
197         mcrne   p15, 0, ip, c7, c5, 0           @ Invalidate I cache & BTB
198         mcrne   p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
199         mov     pc, lr
200
201 /*
202  *      flush_user_cache_range(start, end, vm_flags)
203  *
204  *      Invalidate a range of cache entries in the specified
205  *      address space.
206  *
207  *      - start - start address (may not be aligned)
208  *      - end   - end address (exclusive, may not be aligned)
209  *      - vma   - vma_area_struct describing address space
210  */
211         .align  5
212 ENTRY(xscale_flush_user_cache_range)
213         mov     ip, #0
214         sub     r3, r1, r0                      @ calculate total size
215         cmp     r3, #MAX_AREA_SIZE
216         bhs     __flush_whole_cache
217
218 1:      tst     r2, #VM_EXEC
219         mcrne   p15, 0, r0, c7, c5, 1           @ Invalidate I cache line
220         mcr     p15, 0, r0, c7, c10, 1          @ Clean D cache line
221         mcr     p15, 0, r0, c7, c6, 1           @ Invalidate D cache line
222         add     r0, r0, #CACHELINESIZE
223         cmp     r0, r1
224         blo     1b
225         tst     r2, #VM_EXEC
226         mcrne   p15, 0, ip, c7, c5, 6           @ Invalidate BTB
227         mcrne   p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
228         mov     pc, lr
229
230 /*
231  *      coherent_kern_range(start, end)
232  *
233  *      Ensure coherency between the Icache and the Dcache in the
234  *      region described by start.  If you have non-snooping
235  *      Harvard caches, you need to implement this function.
236  *
237  *      - start  - virtual start address
238  *      - end    - virtual end address
239  *
240  *      Note: single I-cache line invalidation isn't used here since
241  *      it also trashes the mini I-cache used by JTAG debuggers.
242  */
243 ENTRY(xscale_coherent_kern_range)
244         bic     r0, r0, #CACHELINESIZE - 1
245 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
246         add     r0, r0, #CACHELINESIZE
247         cmp     r0, r1
248         blo     1b
249         mov     r0, #0
250         mcr     p15, 0, r0, c7, c5, 0           @ Invalidate I cache & BTB
251         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
252         mov     pc, lr
253
254 /*
255  *      coherent_user_range(start, end)
256  *
257  *      Ensure coherency between the Icache and the Dcache in the
258  *      region described by start.  If you have non-snooping
259  *      Harvard caches, you need to implement this function.
260  *
261  *      - start  - virtual start address
262  *      - end    - virtual end address
263  */
264 ENTRY(xscale_coherent_user_range)
265         bic     r0, r0, #CACHELINESIZE - 1
266 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
267         mcr     p15, 0, r0, c7, c5, 1           @ Invalidate I cache entry
268         add     r0, r0, #CACHELINESIZE
269         cmp     r0, r1
270         blo     1b
271         mov     r0, #0
272         mcr     p15, 0, r0, c7, c5, 6           @ Invalidate BTB
273         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
274         mov     pc, lr
275
276 /*
277  *      flush_kern_dcache_page(void *page)
278  *
279  *      Ensure no D cache aliasing occurs, either with itself or
280  *      the I cache
281  *
282  *      - addr  - page aligned address
283  */
284 ENTRY(xscale_flush_kern_dcache_page)
285         add     r1, r0, #PAGE_SZ
286 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
287         mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
288         add     r0, r0, #CACHELINESIZE
289         cmp     r0, r1
290         blo     1b
291         mov     r0, #0
292         mcr     p15, 0, r0, c7, c5, 0           @ Invalidate I cache & BTB
293         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
294         mov     pc, lr
295
296 /*
297  *      dma_inv_range(start, end)
298  *
299  *      Invalidate (discard) the specified virtual address range.
300  *      May not write back any entries.  If 'start' or 'end'
301  *      are not cache line aligned, those lines must be written
302  *      back.
303  *
304  *      - start  - virtual start address
305  *      - end    - virtual end address
306  */
307 ENTRY(xscale_dma_inv_range)
308         mrc     p15, 0, r2, c0, c0, 0           @ read ID
309         eor     r2, r2, #0x69000000
310         eor     r2, r2, #0x00052000
311         bics    r2, r2, #1
312         beq     xscale_dma_flush_range
313
314         tst     r0, #CACHELINESIZE - 1
315         bic     r0, r0, #CACHELINESIZE - 1
316         mcrne   p15, 0, r0, c7, c10, 1          @ clean D entry
317         tst     r1, #CACHELINESIZE - 1
318         mcrne   p15, 0, r1, c7, c10, 1          @ clean D entry
319 1:      mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
320         add     r0, r0, #CACHELINESIZE
321         cmp     r0, r1
322         blo     1b
323         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
324         mov     pc, lr
325
326 /*
327  *      dma_clean_range(start, end)
328  *
329  *      Clean the specified virtual address range.
330  *
331  *      - start  - virtual start address
332  *      - end    - virtual end address
333  */
334 ENTRY(xscale_dma_clean_range)
335         bic     r0, r0, #CACHELINESIZE - 1
336 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
337         add     r0, r0, #CACHELINESIZE
338         cmp     r0, r1
339         blo     1b
340         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
341         mov     pc, lr
342
343 /*
344  *      dma_flush_range(start, end)
345  *
346  *      Clean and invalidate the specified virtual address range.
347  *
348  *      - start  - virtual start address
349  *      - end    - virtual end address
350  */
351 ENTRY(xscale_dma_flush_range)
352         bic     r0, r0, #CACHELINESIZE - 1
353 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
354         mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
355         add     r0, r0, #CACHELINESIZE
356         cmp     r0, r1
357         blo     1b
358         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
359         mov     pc, lr
360
361 ENTRY(xscale_cache_fns)
362         .long   xscale_flush_kern_cache_all
363         .long   xscale_flush_user_cache_all
364         .long   xscale_flush_user_cache_range
365         .long   xscale_coherent_kern_range
366         .long   xscale_coherent_user_range
367         .long   xscale_flush_kern_dcache_page
368         .long   xscale_dma_inv_range
369         .long   xscale_dma_clean_range
370         .long   xscale_dma_flush_range
371
372 ENTRY(cpu_xscale_dcache_clean_area)
373 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
374         add     r0, r0, #CACHELINESIZE
375         subs    r1, r1, #CACHELINESIZE
376         bhi     1b
377         mov     pc, lr
378
379 /* =============================== PageTable ============================== */
380
381 #define PTE_CACHE_WRITE_ALLOCATE 0
382
383 /*
384  * cpu_xscale_switch_mm(pgd)
385  *
386  * Set the translation base pointer to be as described by pgd.
387  *
388  * pgd: new page tables
389  */
390         .align  5
391 ENTRY(cpu_xscale_switch_mm)
392         clean_d_cache r1, r2
393         mcr     p15, 0, ip, c7, c5, 0           @ Invalidate I cache & BTB
394         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
395         mcr     p15, 0, r0, c2, c0, 0           @ load page table pointer
396         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
397         cpwait_ret lr, ip
398
399 /*
400  * cpu_xscale_set_pte(ptep, pte)
401  *
402  * Set a PTE and flush it out
403  *
404  * Errata 40: must set memory to write-through for user read-only pages.
405  */
406         .align  5
407 ENTRY(cpu_xscale_set_pte)
408         str     r1, [r0], #-2048                @ linux version
409
410         bic     r2, r1, #0xff0
411         orr     r2, r2, #PTE_TYPE_EXT           @ extended page
412
413         eor     r3, r1, #L_PTE_PRESENT | L_PTE_YOUNG | L_PTE_WRITE | L_PTE_DIRTY
414
415         tst     r3, #L_PTE_USER                 @ User?
416         orrne   r2, r2, #PTE_EXT_AP_URO_SRW     @ yes -> user r/o, system r/w
417
418         tst     r3, #L_PTE_WRITE | L_PTE_DIRTY  @ Write and Dirty?
419         orreq   r2, r2, #PTE_EXT_AP_UNO_SRW     @ yes -> user n/a, system r/w
420                                                 @ combined with user -> user r/w
421
422         @
423         @ Handle the X bit.  We want to set this bit for the minicache
424         @ (U = E = B = W = 0, C = 1) or when write allocate is enabled,
425         @ and we have a writeable, cacheable region.  If we ignore the
426         @ U and E bits, we can allow user space to use the minicache as
427         @ well.
428         @
429         @  X = (C & ~W & ~B) | (C & W & B & write_allocate)
430         @
431         eor     ip, r1, #L_PTE_CACHEABLE
432         tst     ip, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
433 #if PTE_CACHE_WRITE_ALLOCATE
434         eorne   ip, r1, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
435         tstne   ip, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
436 #endif
437         orreq   r2, r2, #PTE_EXT_TEX(1)
438
439         @
440         @ Erratum 40: The B bit must be cleared for a user read-only
441         @ cacheable page.
442         @
443         @  B = B & ~(U & C & ~W)
444         @
445         and     ip, r1, #L_PTE_USER | L_PTE_WRITE | L_PTE_CACHEABLE
446         teq     ip, #L_PTE_USER | L_PTE_CACHEABLE
447         biceq   r2, r2, #PTE_BUFFERABLE
448
449         tst     r3, #L_PTE_PRESENT | L_PTE_YOUNG        @ Present and Young?
450         movne   r2, #0                          @ no -> fault
451
452         str     r2, [r0]                        @ hardware version
453         mov     ip, #0
454         mcr     p15, 0, r0, c7, c10, 1          @ Clean D cache line
455         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
456         mov     pc, lr
457
458
459         .ltorg
460
461         .align
462
463         __INIT
464
465         .type   __xscale_setup, #function
466 __xscale_setup:
467         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I, D caches & BTB
468         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
469         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I, D TLBs
470 #ifdef CONFIG_IWMMXT
471         mov     r0, #0                          @ initially disallow access to CP0/CP1
472 #else
473         mov     r0, #1                          @ Allow access to CP0
474 #endif
475         orr     r0, r0, #1 << 6                 @ cp6 for IOP3xx and Bulverde
476         orr     r0, r0, #1 << 13                @ Its undefined whether this
477         mcr     p15, 0, r0, c15, c1, 0          @ affects USR or SVC modes
478         mrc     p15, 0, r0, c1, c0, 0           @ get control register
479         ldr     r5, xscale_cr1_clear
480         bic     r0, r0, r5
481         ldr     r5, xscale_cr1_set
482         orr     r0, r0, r5
483         mov     pc, lr
484         .size   __xscale_setup, . - __xscale_setup
485
486         /*
487          *  R
488          * .RVI ZFRS BLDP WCAM
489          * ..11 1.01 .... .101
490          * 
491          */
492         .type   xscale_cr1_clear, #object
493         .type   xscale_cr1_set, #object
494 xscale_cr1_clear:
495         .word   0x3b07
496 xscale_cr1_set:
497         .word   0x3905
498
499         __INITDATA
500
501 /*
502  * Purpose : Function pointers used to access above functions - all calls
503  *           come through these
504  */
505
506         .type   xscale_processor_functions, #object
507 ENTRY(xscale_processor_functions)
508         .word   v5t_early_abort
509         .word   cpu_xscale_proc_init
510         .word   cpu_xscale_proc_fin
511         .word   cpu_xscale_reset
512         .word   cpu_xscale_do_idle
513         .word   cpu_xscale_dcache_clean_area
514         .word   cpu_xscale_switch_mm
515         .word   cpu_xscale_set_pte
516         .size   xscale_processor_functions, . - xscale_processor_functions
517
518         .section ".rodata"
519
520         .type   cpu_arch_name, #object
521 cpu_arch_name:
522         .asciz  "armv5te"
523         .size   cpu_arch_name, . - cpu_arch_name
524
525         .type   cpu_elf_name, #object
526 cpu_elf_name:
527         .asciz  "v5"
528         .size   cpu_elf_name, . - cpu_elf_name
529
530         .type   cpu_80200_name, #object
531 cpu_80200_name:
532         .asciz  "XScale-80200"
533         .size   cpu_80200_name, . - cpu_80200_name
534
535         .type   cpu_8032x_name, #object
536 cpu_8032x_name:
537         .asciz  "XScale-IOP8032x Family"
538         .size   cpu_8032x_name, . - cpu_8032x_name
539
540         .type   cpu_8033x_name, #object
541 cpu_8033x_name:
542         .asciz  "XScale-IOP8033x Family"
543         .size   cpu_8033x_name, . - cpu_8033x_name
544
545         .type   cpu_pxa250_name, #object
546 cpu_pxa250_name:
547         .asciz  "XScale-PXA250"
548         .size   cpu_pxa250_name, . - cpu_pxa250_name
549
550         .type   cpu_pxa210_name, #object
551 cpu_pxa210_name:
552         .asciz  "XScale-PXA210"
553         .size   cpu_pxa210_name, . - cpu_pxa210_name
554
555         .type   cpu_ixp42x_name, #object
556 cpu_ixp42x_name:
557         .asciz  "XScale-IXP42x Family"
558         .size   cpu_ixp42x_name, . - cpu_ixp42x_name
559
560         .type   cpu_ixp46x_name, #object
561 cpu_ixp46x_name:
562         .asciz  "XScale-IXP46x Family"
563         .size   cpu_ixp46x_name, . - cpu_ixp46x_name
564
565         .type   cpu_ixp2400_name, #object
566 cpu_ixp2400_name:
567         .asciz  "XScale-IXP2400"
568         .size   cpu_ixp2400_name, . - cpu_ixp2400_name
569
570         .type   cpu_ixp2800_name, #object
571 cpu_ixp2800_name:
572         .asciz  "XScale-IXP2800"
573         .size   cpu_ixp2800_name, . - cpu_ixp2800_name
574
575         .type   cpu_pxa255_name, #object
576 cpu_pxa255_name:
577         .asciz  "XScale-PXA255"
578         .size   cpu_pxa255_name, . - cpu_pxa255_name
579
580         .type   cpu_pxa270_name, #object
581 cpu_pxa270_name:
582         .asciz  "XScale-PXA270"
583         .size   cpu_pxa270_name, . - cpu_pxa270_name
584
585         .align
586
587         .section ".proc.info.init", #alloc, #execinstr
588
589         .type   __80200_proc_info,#object
590 __80200_proc_info:
591         .long   0x69052000
592         .long   0xfffffff0
593         .long   PMD_TYPE_SECT | \
594                 PMD_SECT_BUFFERABLE | \
595                 PMD_SECT_CACHEABLE | \
596                 PMD_SECT_AP_WRITE | \
597                 PMD_SECT_AP_READ
598         .long   PMD_TYPE_SECT | \
599                 PMD_SECT_AP_WRITE | \
600                 PMD_SECT_AP_READ
601         b       __xscale_setup
602         .long   cpu_arch_name
603         .long   cpu_elf_name
604         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
605         .long   cpu_80200_name
606         .long   xscale_processor_functions
607         .long   v4wbi_tlb_fns
608         .long   xscale_mc_user_fns
609         .long   xscale_cache_fns
610         .size   __80200_proc_info, . - __80200_proc_info
611
612         .type   __8032x_proc_info,#object
613 __8032x_proc_info:
614         .long   0x69052420
615         .long   0xfffff5e0      @ mask should accomodate IOP80219 also
616         .long   PMD_TYPE_SECT | \
617                 PMD_SECT_BUFFERABLE | \
618                 PMD_SECT_CACHEABLE | \
619                 PMD_SECT_AP_WRITE | \
620                 PMD_SECT_AP_READ
621         .long   PMD_TYPE_SECT | \
622                 PMD_SECT_AP_WRITE | \
623                 PMD_SECT_AP_READ
624         b       __xscale_setup
625         .long   cpu_arch_name
626         .long   cpu_elf_name
627         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
628         .long   cpu_8032x_name
629         .long   xscale_processor_functions
630         .long   v4wbi_tlb_fns
631         .long   xscale_mc_user_fns
632         .long   xscale_cache_fns
633         .size   __8032x_proc_info, . - __8032x_proc_info
634
635         .type   __8033x_proc_info,#object
636 __8033x_proc_info:
637         .long   0x69054010
638         .long   0xffffff30
639         .long   PMD_TYPE_SECT | \
640                 PMD_SECT_BUFFERABLE | \
641                 PMD_SECT_CACHEABLE | \
642                 PMD_SECT_AP_WRITE | \
643                 PMD_SECT_AP_READ
644         .long   PMD_TYPE_SECT | \
645                 PMD_SECT_AP_WRITE | \
646                 PMD_SECT_AP_READ
647         b       __xscale_setup
648         .long   cpu_arch_name
649         .long   cpu_elf_name
650         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
651         .long   cpu_8033x_name
652         .long   xscale_processor_functions
653         .long   v4wbi_tlb_fns
654         .long   xscale_mc_user_fns
655         .long   xscale_cache_fns
656         .size   __8033x_proc_info, . - __8033x_proc_info
657
658         .type   __pxa250_proc_info,#object
659 __pxa250_proc_info:
660         .long   0x69052100
661         .long   0xfffff7f0
662         .long   PMD_TYPE_SECT | \
663                 PMD_SECT_BUFFERABLE | \
664                 PMD_SECT_CACHEABLE | \
665                 PMD_SECT_AP_WRITE | \
666                 PMD_SECT_AP_READ
667         .long   PMD_TYPE_SECT | \
668                 PMD_SECT_AP_WRITE | \
669                 PMD_SECT_AP_READ
670         b       __xscale_setup
671         .long   cpu_arch_name
672         .long   cpu_elf_name
673         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
674         .long   cpu_pxa250_name
675         .long   xscale_processor_functions
676         .long   v4wbi_tlb_fns
677         .long   xscale_mc_user_fns
678         .long   xscale_cache_fns
679         .size   __pxa250_proc_info, . - __pxa250_proc_info
680
681         .type   __pxa210_proc_info,#object
682 __pxa210_proc_info:
683         .long   0x69052120
684         .long   0xfffff3f0
685         .long   PMD_TYPE_SECT | \
686                 PMD_SECT_BUFFERABLE | \
687                 PMD_SECT_CACHEABLE | \
688                 PMD_SECT_AP_WRITE | \
689                 PMD_SECT_AP_READ
690         .long   PMD_TYPE_SECT | \
691                 PMD_SECT_AP_WRITE | \
692                 PMD_SECT_AP_READ
693         b       __xscale_setup
694         .long   cpu_arch_name
695         .long   cpu_elf_name
696         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
697         .long   cpu_pxa210_name
698         .long   xscale_processor_functions
699         .long   v4wbi_tlb_fns
700         .long   xscale_mc_user_fns
701         .long   xscale_cache_fns
702         .size   __pxa210_proc_info, . - __pxa210_proc_info
703
704         .type   __ixp2400_proc_info, #object
705 __ixp2400_proc_info:
706         .long   0x69054190
707         .long   0xfffffff0
708         .long   PMD_TYPE_SECT | \
709                 PMD_SECT_BUFFERABLE | \
710                 PMD_SECT_CACHEABLE | \
711                 PMD_SECT_AP_WRITE | \
712                 PMD_SECT_AP_READ
713         .long   PMD_TYPE_SECT | \
714                 PMD_SECT_AP_WRITE | \
715                 PMD_SECT_AP_READ
716         b       __xscale_setup
717         .long   cpu_arch_name
718         .long   cpu_elf_name
719         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
720         .long   cpu_ixp2400_name
721         .long   xscale_processor_functions
722         .long   v4wbi_tlb_fns
723         .long   xscale_mc_user_fns
724         .long   xscale_cache_fns
725         .size   __ixp2400_proc_info, . - __ixp2400_proc_info                
726
727         .type   __ixp2800_proc_info, #object
728 __ixp2800_proc_info:
729         .long   0x690541a0
730         .long   0xfffffff0
731         .long   PMD_TYPE_SECT | \
732                 PMD_SECT_BUFFERABLE | \
733                 PMD_SECT_CACHEABLE | \
734                 PMD_SECT_AP_WRITE | \
735                 PMD_SECT_AP_READ
736         .long   PMD_TYPE_SECT | \
737                 PMD_SECT_AP_WRITE | \
738                 PMD_SECT_AP_READ
739         b       __xscale_setup
740         .long   cpu_arch_name
741         .long   cpu_elf_name
742         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
743         .long   cpu_ixp2800_name
744         .long   xscale_processor_functions
745         .long   v4wbi_tlb_fns
746         .long   xscale_mc_user_fns
747         .long   xscale_cache_fns
748         .size   __ixp2800_proc_info, . - __ixp2800_proc_info                
749
750         .type   __ixp42x_proc_info, #object
751 __ixp42x_proc_info:
752         .long   0x690541c0
753         .long   0xffffffc0
754         .long   PMD_TYPE_SECT | \
755                 PMD_SECT_BUFFERABLE | \
756                 PMD_SECT_CACHEABLE | \
757                 PMD_SECT_AP_WRITE | \
758                 PMD_SECT_AP_READ
759         .long   PMD_TYPE_SECT | \
760                 PMD_SECT_AP_WRITE | \
761                 PMD_SECT_AP_READ
762         b       __xscale_setup
763         .long   cpu_arch_name
764         .long   cpu_elf_name
765         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
766         .long   cpu_ixp42x_name
767         .long   xscale_processor_functions
768         .long   v4wbi_tlb_fns
769         .long   xscale_mc_user_fns
770         .long   xscale_cache_fns
771         .size   __ixp42x_proc_info, . - __ixp42x_proc_info                
772
773         .type   __ixp46x_proc_info, #object
774 __ixp46x_proc_info:
775         .long   0x69054200
776         .long   0xffffff00
777         .long   PMD_TYPE_SECT | \
778                 PMD_SECT_BUFFERABLE | \
779                 PMD_SECT_CACHEABLE | \
780                 PMD_SECT_AP_WRITE | \
781                 PMD_SECT_AP_READ
782         .long   PMD_TYPE_SECT | \
783                 PMD_SECT_AP_WRITE | \
784                 PMD_SECT_AP_READ
785         b       __xscale_setup
786         .long   cpu_arch_name
787         .long   cpu_elf_name
788         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
789         .long   cpu_ixp46x_name
790         .long   xscale_processor_functions
791         .long   v4wbi_tlb_fns
792         .long   xscale_mc_user_fns
793         .long   xscale_cache_fns
794         .size   __ixp46x_proc_info, . - __ixp46x_proc_info
795
796         .type   __pxa255_proc_info,#object
797 __pxa255_proc_info:
798         .long   0x69052d00
799         .long   0xfffffff0
800         .long   PMD_TYPE_SECT | \
801                 PMD_SECT_BUFFERABLE | \
802                 PMD_SECT_CACHEABLE | \
803                 PMD_SECT_AP_WRITE | \
804                 PMD_SECT_AP_READ
805         .long   PMD_TYPE_SECT | \
806                 PMD_SECT_AP_WRITE | \
807                 PMD_SECT_AP_READ
808         b       __xscale_setup
809         .long   cpu_arch_name
810         .long   cpu_elf_name
811         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
812         .long   cpu_pxa255_name
813         .long   xscale_processor_functions
814         .long   v4wbi_tlb_fns
815         .long   xscale_mc_user_fns
816         .long   xscale_cache_fns
817         .size   __pxa255_proc_info, . - __pxa255_proc_info
818
819         .type   __pxa270_proc_info,#object
820 __pxa270_proc_info:
821         .long   0x69054110
822         .long   0xfffffff0
823         .long   PMD_TYPE_SECT | \
824                 PMD_SECT_BUFFERABLE | \
825                 PMD_SECT_CACHEABLE | \
826                 PMD_SECT_AP_WRITE | \
827                 PMD_SECT_AP_READ
828         .long   PMD_TYPE_SECT | \
829                 PMD_SECT_AP_WRITE | \
830                 PMD_SECT_AP_READ
831         b       __xscale_setup
832         .long   cpu_arch_name
833         .long   cpu_elf_name
834         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
835         .long   cpu_pxa270_name
836         .long   xscale_processor_functions
837         .long   v4wbi_tlb_fns
838         .long   xscale_mc_user_fns
839         .long   xscale_cache_fns
840         .size   __pxa270_proc_info, . - __pxa270_proc_info
841