ARM: pm: add generic CPU suspend/resume support
[linux-3.10.git] / arch / arm / mm / proc-v7.S
1 /*
2  *  linux/arch/arm/mm/proc-v7.S
3  *
4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License version 2 as
8  * published by the Free Software Foundation.
9  *
10  *  This is the "shell" of the ARMv7 processor support.
11  */
12 #include <linux/init.h>
13 #include <linux/linkage.h>
14 #include <asm/assembler.h>
15 #include <asm/asm-offsets.h>
16 #include <asm/hwcap.h>
17 #include <asm/pgtable-hwdef.h>
18 #include <asm/pgtable.h>
19
20 #include "proc-macros.S"
21
22 #define TTB_S           (1 << 1)
23 #define TTB_RGN_NC      (0 << 3)
24 #define TTB_RGN_OC_WBWA (1 << 3)
25 #define TTB_RGN_OC_WT   (2 << 3)
26 #define TTB_RGN_OC_WB   (3 << 3)
27 #define TTB_NOS         (1 << 5)
28 #define TTB_IRGN_NC     ((0 << 0) | (0 << 6))
29 #define TTB_IRGN_WBWA   ((0 << 0) | (1 << 6))
30 #define TTB_IRGN_WT     ((1 << 0) | (0 << 6))
31 #define TTB_IRGN_WB     ((1 << 0) | (1 << 6))
32
33 /* PTWs cacheable, inner WB not shareable, outer WB not shareable */
34 #define TTB_FLAGS_UP    TTB_IRGN_WB|TTB_RGN_OC_WB
35 #define PMD_FLAGS_UP    PMD_SECT_WB
36
37 /* PTWs cacheable, inner WBWA shareable, outer WBWA not shareable */
38 #define TTB_FLAGS_SMP   TTB_IRGN_WBWA|TTB_S|TTB_NOS|TTB_RGN_OC_WBWA
39 #define PMD_FLAGS_SMP   PMD_SECT_WBWA|PMD_SECT_S
40
41 ENTRY(cpu_v7_proc_init)
42         mov     pc, lr
43 ENDPROC(cpu_v7_proc_init)
44
45 ENTRY(cpu_v7_proc_fin)
46         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
47         bic     r0, r0, #0x1000                 @ ...i............
48         bic     r0, r0, #0x0006                 @ .............ca.
49         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
50         mov     pc, lr
51 ENDPROC(cpu_v7_proc_fin)
52
53 /*
54  *      cpu_v7_reset(loc)
55  *
56  *      Perform a soft reset of the system.  Put the CPU into the
57  *      same state as it would be if it had been reset, and branch
58  *      to what would be the reset vector.
59  *
60  *      - loc   - location to jump to for soft reset
61  */
62         .align  5
63 ENTRY(cpu_v7_reset)
64         mov     pc, r0
65 ENDPROC(cpu_v7_reset)
66
67 /*
68  *      cpu_v7_do_idle()
69  *
70  *      Idle the processor (eg, wait for interrupt).
71  *
72  *      IRQs are already disabled.
73  */
74 ENTRY(cpu_v7_do_idle)
75         dsb                                     @ WFI may enter a low-power mode
76         wfi
77         mov     pc, lr
78 ENDPROC(cpu_v7_do_idle)
79
80 ENTRY(cpu_v7_dcache_clean_area)
81 #ifndef TLB_CAN_READ_FROM_L1_CACHE
82         dcache_line_size r2, r3
83 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
84         add     r0, r0, r2
85         subs    r1, r1, r2
86         bhi     1b
87         dsb
88 #endif
89         mov     pc, lr
90 ENDPROC(cpu_v7_dcache_clean_area)
91
92 /*
93  *      cpu_v7_switch_mm(pgd_phys, tsk)
94  *
95  *      Set the translation table base pointer to be pgd_phys
96  *
97  *      - pgd_phys - physical address of new TTB
98  *
99  *      It is assumed that:
100  *      - we are not using split page tables
101  */
102 ENTRY(cpu_v7_switch_mm)
103 #ifdef CONFIG_MMU
104         mov     r2, #0
105         ldr     r1, [r1, #MM_CONTEXT_ID]        @ get mm->context.id
106         ALT_SMP(orr     r0, r0, #TTB_FLAGS_SMP)
107         ALT_UP(orr      r0, r0, #TTB_FLAGS_UP)
108 #ifdef CONFIG_ARM_ERRATA_430973
109         mcr     p15, 0, r2, c7, c5, 6           @ flush BTAC/BTB
110 #endif
111         mcr     p15, 0, r2, c13, c0, 1          @ set reserved context ID
112         isb
113 1:      mcr     p15, 0, r0, c2, c0, 0           @ set TTB 0
114         isb
115         mcr     p15, 0, r1, c13, c0, 1          @ set context ID
116         isb
117 #endif
118         mov     pc, lr
119 ENDPROC(cpu_v7_switch_mm)
120
121 /*
122  *      cpu_v7_set_pte_ext(ptep, pte)
123  *
124  *      Set a level 2 translation table entry.
125  *
126  *      - ptep  - pointer to level 2 translation table entry
127  *                (hardware version is stored at +2048 bytes)
128  *      - pte   - PTE value to store
129  *      - ext   - value for extended PTE bits
130  */
131 ENTRY(cpu_v7_set_pte_ext)
132 #ifdef CONFIG_MMU
133         str     r1, [r0]                        @ linux version
134
135         bic     r3, r1, #0x000003f0
136         bic     r3, r3, #PTE_TYPE_MASK
137         orr     r3, r3, r2
138         orr     r3, r3, #PTE_EXT_AP0 | 2
139
140         tst     r1, #1 << 4
141         orrne   r3, r3, #PTE_EXT_TEX(1)
142
143         eor     r1, r1, #L_PTE_DIRTY
144         tst     r1, #L_PTE_RDONLY | L_PTE_DIRTY
145         orrne   r3, r3, #PTE_EXT_APX
146
147         tst     r1, #L_PTE_USER
148         orrne   r3, r3, #PTE_EXT_AP1
149 #ifdef CONFIG_CPU_USE_DOMAINS
150         @ allow kernel read/write access to read-only user pages
151         tstne   r3, #PTE_EXT_APX
152         bicne   r3, r3, #PTE_EXT_APX | PTE_EXT_AP0
153 #endif
154
155         tst     r1, #L_PTE_XN
156         orrne   r3, r3, #PTE_EXT_XN
157
158         tst     r1, #L_PTE_YOUNG
159         tstne   r1, #L_PTE_PRESENT
160         moveq   r3, #0
161
162  ARM(   str     r3, [r0, #2048]! )
163  THUMB( add     r0, r0, #2048 )
164  THUMB( str     r3, [r0] )
165         mcr     p15, 0, r0, c7, c10, 1          @ flush_pte
166 #endif
167         mov     pc, lr
168 ENDPROC(cpu_v7_set_pte_ext)
169
170 cpu_v7_name:
171         .ascii  "ARMv7 Processor"
172         .align
173
174         /*
175          * Memory region attributes with SCTLR.TRE=1
176          *
177          *   n = TEX[0],C,B
178          *   TR = PRRR[2n+1:2n]         - memory type
179          *   IR = NMRR[2n+1:2n]         - inner cacheable property
180          *   OR = NMRR[2n+17:2n+16]     - outer cacheable property
181          *
182          *                      n       TR      IR      OR
183          *   UNCACHED           000     00
184          *   BUFFERABLE         001     10      00      00
185          *   WRITETHROUGH       010     10      10      10
186          *   WRITEBACK          011     10      11      11
187          *   reserved           110
188          *   WRITEALLOC         111     10      01      01
189          *   DEV_SHARED         100     01
190          *   DEV_NONSHARED      100     01
191          *   DEV_WC             001     10
192          *   DEV_CACHED         011     10
193          *
194          * Other attributes:
195          *
196          *   DS0 = PRRR[16] = 0         - device shareable property
197          *   DS1 = PRRR[17] = 1         - device shareable property
198          *   NS0 = PRRR[18] = 0         - normal shareable property
199          *   NS1 = PRRR[19] = 1         - normal shareable property
200          *   NOS = PRRR[24+n] = 1       - not outer shareable
201          */
202 .equ    PRRR,   0xff0a81a8
203 .equ    NMRR,   0x40e040e0
204
205 /* Suspend/resume support: derived from arch/arm/mach-s5pv210/sleep.S */
206 .globl  cpu_v7_suspend_size
207 .equ    cpu_v7_suspend_size, 4 * 8
208 #ifdef CONFIG_PM
209 ENTRY(cpu_v7_do_suspend)
210         stmfd   sp!, {r4 - r11, lr}
211         mrc     p15, 0, r4, c13, c0, 0  @ FCSE/PID
212         mrc     p15, 0, r5, c13, c0, 1  @ Context ID
213         mrc     p15, 0, r6, c3, c0, 0   @ Domain ID
214         mrc     p15, 0, r7, c2, c0, 0   @ TTB 0
215         mrc     p15, 0, r8, c2, c0, 1   @ TTB 1
216         mrc     p15, 0, r9, c1, c0, 0   @ Control register
217         mrc     p15, 0, r10, c1, c0, 1  @ Auxiliary control register
218         mrc     p15, 0, r11, c1, c0, 2  @ Co-processor access control
219         stmia   r0, {r4 - r11}
220         ldmfd   sp!, {r4 - r11, pc}
221 ENDPROC(cpu_v7_do_suspend)
222
223 ENTRY(cpu_v7_do_resume)
224         mov     ip, #0
225         mcr     p15, 0, ip, c8, c7, 0   @ invalidate TLBs
226         mcr     p15, 0, ip, c7, c5, 0   @ invalidate I cache
227         ldmia   r0, {r4 - r11}
228         mcr     p15, 0, r4, c13, c0, 0  @ FCSE/PID
229         mcr     p15, 0, r5, c13, c0, 1  @ Context ID
230         mcr     p15, 0, r6, c3, c0, 0   @ Domain ID
231         mcr     p15, 0, r7, c2, c0, 0   @ TTB 0
232         mcr     p15, 0, r8, c2, c0, 1   @ TTB 1
233         mcr     p15, 0, ip, c2, c0, 2   @ TTB control register
234         mcr     p15, 0, r10, c1, c0, 1  @ Auxillary control register
235         mcr     p15, 0, r11, c1, c0, 2  @ Co-processor access control
236         ldr     r4, =PRRR               @ PRRR
237         ldr     r5, =NMRR               @ NMRR
238         mcr     p15, 0, r4, c10, c2, 0  @ write PRRR
239         mcr     p15, 0, r5, c10, c2, 1  @ write NMRR
240         isb
241         mov     r0, r9                  @ control register
242         mov     r2, r7, lsr #14         @ get TTB0 base
243         mov     r2, r2, lsl #14
244         ldr     r3, cpu_resume_l1_flags
245         b       cpu_resume_mmu
246 ENDPROC(cpu_v7_do_resume)
247 cpu_resume_l1_flags:
248         ALT_SMP(.long PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_FLAGS_SMP)
249         ALT_UP(.long  PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_FLAGS_UP)
250 #else
251 #define cpu_v7_do_suspend       0
252 #define cpu_v7_do_resume        0
253 #endif
254
255         __CPUINIT
256
257 /*
258  *      __v7_setup
259  *
260  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
261  *      on.  Return in r0 the new CP15 C1 control register setting.
262  *
263  *      We automatically detect if we have a Harvard cache, and use the
264  *      Harvard cache control instructions insead of the unified cache
265  *      control instructions.
266  *
267  *      This should be able to cover all ARMv7 cores.
268  *
269  *      It is assumed that:
270  *      - cache type register is implemented
271  */
272 __v7_ca9mp_setup:
273 #ifdef CONFIG_SMP
274         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
275         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
276         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
277         orreq   r0, r0, #(1 << 6) | (1 << 0)    @ Enable SMP/nAMP mode and
278         mcreq   p15, 0, r0, c1, c0, 1           @ TLB ops broadcasting
279 #endif
280 __v7_setup:
281         adr     r12, __v7_setup_stack           @ the local stack
282         stmia   r12, {r0-r5, r7, r9, r11, lr}
283         bl      v7_flush_dcache_all
284         ldmia   r12, {r0-r5, r7, r9, r11, lr}
285
286         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
287         and     r10, r0, #0xff000000            @ ARM?
288         teq     r10, #0x41000000
289         bne     3f
290         and     r5, r0, #0x00f00000             @ variant
291         and     r6, r0, #0x0000000f             @ revision
292         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
293         ubfx    r0, r0, #4, #12                 @ primary part number
294
295         /* Cortex-A8 Errata */
296         ldr     r10, =0x00000c08                @ Cortex-A8 primary part number
297         teq     r0, r10
298         bne     2f
299 #ifdef CONFIG_ARM_ERRATA_430973
300         teq     r5, #0x00100000                 @ only present in r1p*
301         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
302         orreq   r10, r10, #(1 << 6)             @ set IBE to 1
303         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
304 #endif
305 #ifdef CONFIG_ARM_ERRATA_458693
306         teq     r6, #0x20                       @ only present in r2p0
307         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
308         orreq   r10, r10, #(1 << 5)             @ set L1NEON to 1
309         orreq   r10, r10, #(1 << 9)             @ set PLDNOP to 1
310         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
311 #endif
312 #ifdef CONFIG_ARM_ERRATA_460075
313         teq     r6, #0x20                       @ only present in r2p0
314         mrceq   p15, 1, r10, c9, c0, 2          @ read L2 cache aux ctrl register
315         tsteq   r10, #1 << 22
316         orreq   r10, r10, #(1 << 22)            @ set the Write Allocate disable bit
317         mcreq   p15, 1, r10, c9, c0, 2          @ write the L2 cache aux ctrl register
318 #endif
319         b       3f
320
321         /* Cortex-A9 Errata */
322 2:      ldr     r10, =0x00000c09                @ Cortex-A9 primary part number
323         teq     r0, r10
324         bne     3f
325 #ifdef CONFIG_ARM_ERRATA_742230
326         cmp     r6, #0x22                       @ only present up to r2p2
327         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
328         orrle   r10, r10, #1 << 4               @ set bit #4
329         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
330 #endif
331 #ifdef CONFIG_ARM_ERRATA_742231
332         teq     r6, #0x20                       @ present in r2p0
333         teqne   r6, #0x21                       @ present in r2p1
334         teqne   r6, #0x22                       @ present in r2p2
335         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
336         orreq   r10, r10, #1 << 12              @ set bit #12
337         orreq   r10, r10, #1 << 22              @ set bit #22
338         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
339 #endif
340 #ifdef CONFIG_ARM_ERRATA_743622
341         teq     r6, #0x20                       @ present in r2p0
342         teqne   r6, #0x21                       @ present in r2p1
343         teqne   r6, #0x22                       @ present in r2p2
344         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
345         orreq   r10, r10, #1 << 6               @ set bit #6
346         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
347 #endif
348
349 3:      mov     r10, #0
350 #ifdef HARVARD_CACHE
351         mcr     p15, 0, r10, c7, c5, 0          @ I+BTB cache invalidate
352 #endif
353         dsb
354 #ifdef CONFIG_MMU
355         mcr     p15, 0, r10, c8, c7, 0          @ invalidate I + D TLBs
356         mcr     p15, 0, r10, c2, c0, 2          @ TTB control register
357         ALT_SMP(orr     r4, r4, #TTB_FLAGS_SMP)
358         ALT_UP(orr      r4, r4, #TTB_FLAGS_UP)
359         mcr     p15, 0, r4, c2, c0, 1           @ load TTB1
360         ldr     r5, =PRRR                       @ PRRR
361         ldr     r6, =NMRR                       @ NMRR
362         mcr     p15, 0, r5, c10, c2, 0          @ write PRRR
363         mcr     p15, 0, r6, c10, c2, 1          @ write NMRR
364 #endif
365         adr     r5, v7_crval
366         ldmia   r5, {r5, r6}
367 #ifdef CONFIG_CPU_ENDIAN_BE8
368         orr     r6, r6, #1 << 25                @ big-endian page tables
369 #endif
370 #ifdef CONFIG_SWP_EMULATE
371         orr     r5, r5, #(1 << 10)              @ set SW bit in "clear"
372         bic     r6, r6, #(1 << 10)              @ clear it in "mmuset"
373 #endif
374         mrc     p15, 0, r0, c1, c0, 0           @ read control register
375         bic     r0, r0, r5                      @ clear bits them
376         orr     r0, r0, r6                      @ set them
377  THUMB( orr     r0, r0, #1 << 30        )       @ Thumb exceptions
378         mov     pc, lr                          @ return to head.S:__ret
379 ENDPROC(__v7_setup)
380
381         /*   AT
382          *  TFR   EV X F   I D LR    S
383          * .EEE ..EE PUI. .T.T 4RVI ZWRS BLDP WCAM
384          * rxxx rrxx xxx0 0101 xxxx xxxx x111 xxxx < forced
385          *    1    0 110       0011 1100 .111 1101 < we want
386          */
387         .type   v7_crval, #object
388 v7_crval:
389         crval   clear=0x0120c302, mmuset=0x10c03c7d, ucset=0x00c01c7c
390
391 __v7_setup_stack:
392         .space  4 * 11                          @ 11 registers
393
394         __INITDATA
395
396         .type   v7_processor_functions, #object
397 ENTRY(v7_processor_functions)
398         .word   v7_early_abort
399         .word   v7_pabort
400         .word   cpu_v7_proc_init
401         .word   cpu_v7_proc_fin
402         .word   cpu_v7_reset
403         .word   cpu_v7_do_idle
404         .word   cpu_v7_dcache_clean_area
405         .word   cpu_v7_switch_mm
406         .word   cpu_v7_set_pte_ext
407         .word   0
408         .word   0
409         .word   0
410         .size   v7_processor_functions, . - v7_processor_functions
411
412         .section ".rodata"
413
414         .type   cpu_arch_name, #object
415 cpu_arch_name:
416         .asciz  "armv7"
417         .size   cpu_arch_name, . - cpu_arch_name
418
419         .type   cpu_elf_name, #object
420 cpu_elf_name:
421         .asciz  "v7"
422         .size   cpu_elf_name, . - cpu_elf_name
423         .align
424
425         .section ".proc.info.init", #alloc, #execinstr
426
427         .type   __v7_ca9mp_proc_info, #object
428 __v7_ca9mp_proc_info:
429         .long   0x410fc090              @ Required ID value
430         .long   0xff0ffff0              @ Mask for ID
431         ALT_SMP(.long \
432                 PMD_TYPE_SECT | \
433                 PMD_SECT_AP_WRITE | \
434                 PMD_SECT_AP_READ | \
435                 PMD_FLAGS_SMP)
436         ALT_UP(.long \
437                 PMD_TYPE_SECT | \
438                 PMD_SECT_AP_WRITE | \
439                 PMD_SECT_AP_READ | \
440                 PMD_FLAGS_UP)
441         .long   PMD_TYPE_SECT | \
442                 PMD_SECT_XN | \
443                 PMD_SECT_AP_WRITE | \
444                 PMD_SECT_AP_READ
445         W(b)    __v7_ca9mp_setup
446         .long   cpu_arch_name
447         .long   cpu_elf_name
448         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP|HWCAP_TLS
449         .long   cpu_v7_name
450         .long   v7_processor_functions
451         .long   v7wbi_tlb_fns
452         .long   v6_user_fns
453         .long   v7_cache_fns
454         .size   __v7_ca9mp_proc_info, . - __v7_ca9mp_proc_info
455
456         /*
457          * Match any ARMv7 processor core.
458          */
459         .type   __v7_proc_info, #object
460 __v7_proc_info:
461         .long   0x000f0000              @ Required ID value
462         .long   0x000f0000              @ Mask for ID
463         ALT_SMP(.long \
464                 PMD_TYPE_SECT | \
465                 PMD_SECT_AP_WRITE | \
466                 PMD_SECT_AP_READ | \
467                 PMD_FLAGS_SMP)
468         ALT_UP(.long \
469                 PMD_TYPE_SECT | \
470                 PMD_SECT_AP_WRITE | \
471                 PMD_SECT_AP_READ | \
472                 PMD_FLAGS_UP)
473         .long   PMD_TYPE_SECT | \
474                 PMD_SECT_XN | \
475                 PMD_SECT_AP_WRITE | \
476                 PMD_SECT_AP_READ
477         W(b)    __v7_setup
478         .long   cpu_arch_name
479         .long   cpu_elf_name
480         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP|HWCAP_TLS
481         .long   cpu_v7_name
482         .long   v7_processor_functions
483         .long   v7wbi_tlb_fns
484         .long   v6_user_fns
485         .long   v7_cache_fns
486         .size   __v7_proc_info, . - __v7_proc_info