ARM: Tegra: Add CONFIG_TEGRA_USE_SECURE_KERNEL
[linux-3.10.git] / arch / arm / mm / proc-v7.S
1 /*
2  *  linux/arch/arm/mm/proc-v7.S
3  *
4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License version 2 as
8  * published by the Free Software Foundation.
9  *
10  *  This is the "shell" of the ARMv7 processor support.
11  */
12 #include <linux/init.h>
13 #include <linux/linkage.h>
14 #include <asm/assembler.h>
15 #include <asm/asm-offsets.h>
16 #include <asm/hwcap.h>
17 #include <asm/pgtable-hwdef.h>
18 #include <asm/pgtable.h>
19
20 #include "proc-macros.S"
21
22 #ifdef CONFIG_ARM_LPAE
23 #include "proc-v7-3level.S"
24 #else
25 #include "proc-v7-2level.S"
26 #endif
27
28 #define TEGRA_CLK_RESET_BOND_OUT 0x60006070
29
30 ENTRY(cpu_v7_proc_init)
31         mov     pc, lr
32 ENDPROC(cpu_v7_proc_init)
33
34 ENTRY(cpu_v7_proc_fin)
35         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
36         bic     r0, r0, #0x1000                 @ ...i............
37         bic     r0, r0, #0x0006                 @ .............ca.
38         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
39         mov     pc, lr
40 ENDPROC(cpu_v7_proc_fin)
41
42 /*
43  *      cpu_v7_reset(loc)
44  *
45  *      Perform a soft reset of the system.  Put the CPU into the
46  *      same state as it would be if it had been reset, and branch
47  *      to what would be the reset vector.
48  *
49  *      - loc   - location to jump to for soft reset
50  *
51  *      This code must be executed using a flat identity mapping with
52  *      caches disabled.
53  */
54         .align  5
55         .pushsection    .idmap.text, "ax"
56 ENTRY(cpu_v7_reset)
57         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
58         bic     r1, r1, #0x1                    @ ...............m
59  THUMB( bic     r1, r1, #1 << 30 )              @ SCTLR.TE (Thumb exceptions)
60         mcr     p15, 0, r1, c1, c0, 0           @ disable MMU
61         isb
62         bx      r0
63 ENDPROC(cpu_v7_reset)
64         .popsection
65
66 /*
67  *      cpu_v7_do_idle()
68  *
69  *      Idle the processor (eg, wait for interrupt).
70  *
71  *      IRQs are already disabled.
72  */
73 ENTRY(cpu_v7_do_idle)
74         dsb                                     @ WFI may enter a low-power mode
75         wfi
76         mov     pc, lr
77 ENDPROC(cpu_v7_do_idle)
78
79 ENTRY(cpu_v7_dcache_clean_area)
80         ALT_SMP(W(nop))                 @ MP extensions imply L1 PTW
81         ALT_UP_B(1f)
82         mov     pc, lr
83 1:      dcache_line_size r2, r3
84 2:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
85         add     r0, r0, r2
86         subs    r1, r1, r2
87         bhi     2b
88         dsb
89         mov     pc, lr
90 ENDPROC(cpu_v7_dcache_clean_area)
91
92         string  cpu_v7_name, "ARMv7 Processor"
93         .align
94
95 /* Suspend/resume support: derived from arch/arm/mach-s5pv210/sleep.S */
96 .local  cpu_v7_debug_suspend_size
97 #ifdef CONFIG_ARM_SAVE_DEBUG_CONTEXT
98 /*
99  * Debug context:
100  *      8 CP14 registers
101  *      16x2 CP14 breakpoint registers (maximum)
102  *      16x2 CP14 watchpoint registers (maximum)
103  */
104 .equ    cpu_v7_debug_suspend_size, (4 * (8 + (16 * 2) + (16 * 2)))
105
106 .macro  save_brkpt cm
107         mrc     p14, 0, r4, c0, \cm, 4
108         mrc     p14, 0, r5, c0, \cm, 5
109         stmia   r0!, {r4 - r5}
110 .endm
111
112 .macro  restore_brkpt cm
113         ldmia   r0!, {r4 - r5}
114         mcr     p14, 0, r4, c0, \cm, 4
115         mcr     p14, 0, r5, c0, \cm, 5
116 .endm
117
118 .macro  save_wpt cm
119         mrc     p14, 0, r4, c0, \cm, 6
120         mrc     p14, 0, r5, c0, \cm, 7
121         stmia   r0!, {r4 - r5}
122 .endm
123
124 .macro  restore_wpt cm
125         ldmia   r0!, {r4 - r5}
126         mcr     p14, 0, r4, c0, \cm, 6
127         mcr     p14, 0, r5, c0, \cm, 7
128 .endm
129
130 #else
131 .equ    cpu_v7_debug_suspend_size, 0
132 #endif
133
134 .globl  cpu_v7_suspend_size
135 .equ    cpu_v7_suspend_size, (4 * 17) + cpu_v7_debug_suspend_size
136 #ifdef CONFIG_ARM_CPU_SUSPEND
137 ENTRY(cpu_v7_do_suspend)
138         stmfd   sp!, {r3 - r10, lr}
139         mrc     p15, 0, r4, c13, c0, 0  @ FCSE/PID
140         mrc     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
141         mrc     p15, 0, r6, c15, c0, 1  @ diag
142         stmia   r0!, {r4 - r6}
143
144         mrc     p15, 0, r4, c9, c14, 2  @ PMINTENCLR
145         mrc     p15, 0, r5, c9, c14, 0  @ PMUSEREN
146         mrc     p15, 0, r6, c9, c12, 5  @ PMSELR, event counter selection
147         mrc     p15, 0, r7, c9, c13, 2  @ PMXEVCNTR, event counter
148         mrc     p15, 0, r8, c9, c13, 1  @ PMXEVTYPER or PMCCFILTR
149         mrc     p15, 0, r9, c9, c13, 0  @ PMCCNTR, cycle counter
150         mrc     p15, 0, r10, c9, c12, 0 @ PMCR, control register
151         mrc     p15, 0, r11, c9, c12, 1 @ PMCNTENSET, counter enable set
152         stmia   r0!, {r4 - r11}
153
154         mrc     p15, 0, r6, c3, c0, 0   @ Domain ID
155         mrc     p15, 0, r7, c2, c0, 1   @ TTB 1
156         mrc     p15, 0, r11, c2, c0, 2  @ TTB control register
157         mrc     p15, 0, r8, c1, c0, 0   @ Control register
158         mrc     p15, 0, r9, c1, c0, 1   @ Auxiliary control register
159         mrc     p15, 0, r10, c1, c0, 2  @ Co-processor access control
160         stmia   r0!, {r6 - r11}
161
162 #ifdef CONFIG_ARM_SAVE_DEBUG_CONTEXT
163         /* If Debug Architecture v7.1 or later, set OS lock. */
164         mrc     p15, 0, r11, c0, c1, 2  @ ID_DFR0
165         and     r11, r11, #0xF          @ coprocessor debug model
166         cmp     r11, #5                 @ debug arch >= v7.1?
167 #ifndef CONFIG_ARM_SAVE_DEBUG_CONTEXT_NO_LOCK
168         ldrge   r4, =0xC5ACCE55         @ Lock value
169         mcrge   p14, 0, r4, c1, c0, 4   @ DBGOSLAR
170         isb
171 #endif
172         /* Save CP14 debug controller context */
173
174         mrc     p14, 0, r4, c0, c2, 2   @ DBGDSCRext
175         mrc     p14, 0, r5, c0, c6, 0   @ DBGWFAR
176         mrc     p14, 0, r6, c0, c7, 0   @ DBGVCR
177         mrc     p14, 0, r7, c7, c9, 6   @ DBGCLAIMCLR
178         stmia   r0!, {r4-r7}
179
180         mrclt   p14, 0, r4, c0, c10, 0  @ DBGDSCCR (debug arch v7 only)
181         mrclt   p14, 0, r5, c0, c11, 0  @ DBGDSMCR (debug arch v7 only)
182         stmltia r0!, {r4-r5}            @ (debug arch v7 only)
183
184         tst     r4, #(1 << 29)          @ DBGDSCRext.TXfull
185         mrcne   p14, 0, r4, c0, c3, 2   @ DBGDTRTXext
186         strne   r4, [r0], #4
187
188         tst     r4, #(1 << 30)          @ DBGDSCRext.RXfull
189         mrcne   p14, 0, r4, c0, c0, 2   @ DBGDTRRXext
190         strne   r4, [r0], #4
191
192         mrc     p14, 0, r8, c0, c0, 0   @ read IDR
193         mov     r3, r8, lsr #24
194         and     r3, r3, #0xf            @ r3 has the number of brkpt
195         rsb     r3, r3, #0xf
196
197         /* r3 = (15 - #of brkpt) ;
198            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
199         */
200         add     r3, r3, r3, lsl #1
201         sub     r3, r3, #1
202         add     pc, pc, r3, lsl #2
203
204         save_brkpt      c15
205         save_brkpt      c14
206         save_brkpt      c13
207         save_brkpt      c12
208         save_brkpt      c11
209         save_brkpt      c10
210         save_brkpt      c9
211         save_brkpt      c8
212         save_brkpt      c7
213         save_brkpt      c6
214         save_brkpt      c5
215         save_brkpt      c4
216         save_brkpt      c3
217         save_brkpt      c2
218         save_brkpt      c1
219         save_brkpt      c0
220
221         mov     r3, r8, lsr #28         @ r3 has the number of wpt
222         rsb     r3, r3, #0xf
223
224         /* r3 = (15 - #of wpt) ;
225            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
226         */
227         add     r3, r3, r3, lsl #1
228         sub     r3, r3, #1
229         add     pc, pc, r3, lsl #2
230
231         save_wpt        c15
232         save_wpt        c14
233         save_wpt        c13
234         save_wpt        c12
235         save_wpt        c11
236         save_wpt        c10
237         save_wpt        c9
238         save_wpt        c8
239         save_wpt        c7
240         save_wpt        c6
241         save_wpt        c5
242         save_wpt        c4
243         save_wpt        c3
244         save_wpt        c2
245         save_wpt        c1
246         save_wpt        c0
247 #endif
248         ldmfd   sp!, {r3 - r10, pc}
249 ENDPROC(cpu_v7_do_suspend)
250
251 ENTRY(cpu_v7_do_resume)
252         mov     ip, #0
253         mcr     p15, 0, ip, c8, c7, 0   @ invalidate TLBs
254         mcr     p15, 0, ip, c7, c5, 0   @ invalidate I cache
255         mcr     p15, 0, ip, c13, c0, 1  @ set reserved context ID
256         ldmia   r0!, {r4 - r6}
257         mcr     p15, 0, r4, c13, c0, 0  @ FCSE/PID
258         mcr     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
259 #ifndef CONFIG_TEGRA_USE_SECURE_KERNEL
260         mcr     p15, 0, r6, c15, c0, 1  @ diag
261 #endif
262
263         ldmia   r0!, {r4 - r11}
264         mcr     p15, 0, r4, c9, c14, 2  @ PMINTENCLR
265         mcr     p15, 0, r5, c9, c14, 0  @ PMUSEREN
266         mcr     p15, 0, r6, c9, c12, 5  @ PMSELR, event counter selection
267         mcr     p15, 0, r7, c9, c13, 2  @ PMXEVCNTR, event counter
268         mcr     p15, 0, r8, c9, c13, 1  @ PMXEVTYPER or PMCCFILTR
269         mcr     p15, 0, r9, c9, c13, 0  @ PMCCNTR, cycle counter
270         mcr     p15, 0, r10, c9, c12, 0 @ PMCR, control register
271         mcr     p15, 0, r11, c9, c12, 1 @ PMCNTENSET, counter enable set
272
273         ldmia   r0!, {r6 - r11}
274         mcr     p15, 0, r6, c3, c0, 0   @ Domain ID
275 #ifndef CONFIG_ARM_LPAE
276         ALT_SMP(orr     r1, r1, #TTB_FLAGS_SMP)
277         ALT_UP(orr      r1, r1, #TTB_FLAGS_UP)
278 #endif
279         mcr     p15, 0, r1, c2, c0, 0   @ TTB 0
280         mcr     p15, 0, r7, c2, c0, 1   @ TTB 1
281         mcr     p15, 0, r11, c2, c0, 2  @ TTB control register
282         mrc     p15, 0, r4, c1, c0, 1   @ Read Auxiliary control register
283         teq     r4, r9                  @ Is it already set?
284 #ifdef CONFIG_ARM_ERRATA_799270
285         ldr     r4, =TEGRA_CLK_RESET_BOND_OUT
286         ldr     r4, [r4]
287         and     r4, r4, #0
288         orr     r9, r9, r4
289 #endif
290         mcrne   p15, 0, r9, c1, c0, 1   @ No, so write it
291         mcr     p15, 0, r10, c1, c0, 2  @ Co-processor access control
292         ldr     r4, =PRRR               @ PRRR
293         ldr     r5, =NMRR               @ NMRR
294         mcr     p15, 0, r4, c10, c2, 0  @ write PRRR
295         mcr     p15, 0, r5, c10, c2, 1  @ write NMRR
296         isb
297
298 #ifdef CONFIG_ARM_SAVE_DEBUG_CONTEXT
299         /* If Debug Architecture v7.1 or later, set OS lock. */
300         mrc     p15, 0, r11, c0, c1, 2  @ ID_DFR0
301         and     r11, r11, #0xF          @ coprocessor debug model
302         cmp     r11, #5                 @ debug arch >= v7.1?
303 #ifndef CONFIG_ARM_SAVE_DEBUG_CONTEXT_NO_LOCK
304         ldrge   r4, =0xC5ACCE55         @ Lock value
305         mcrge   p14, 0, r4, c1, c0, 4   @ DBGOSLAR
306         isb
307 #endif
308
309         /* Restore CP14 debug controller context */
310
311         ldmia   r0!, {r2 - r5}
312         mcr     p14, 0, r3, c0, c6, 0   @ DBGWFAR
313         mcr     p14, 0, r4, c0, c7, 0   @ DBGVCR
314         mcr     p14, 0, r5, c7, c8, 6   @ DBGCLAIMSET
315
316         ldmltia r0!, {r4-r5}            @ (debug arch v7 only)
317         mcrlt   p14, 0, r4, c0, c10, 0  @ DBGDSCCR (debug arch v7 only)
318         mcrlt   p14, 0, r5, c0, c11, 0  @ DBGDSMCR (debug arch v7 only)
319
320         tst     r2, #(1 << 29)          @ DBGDSCRext.TXfull
321         ldrne   r4, [r0], #4
322         mcrne   p14, 0, r4, c0, c3, 2   @ DBGDTRTXext
323
324         tst     r2, #(1 << 30)          @ DBGDSCRext.RXfull
325         ldrne   r4, [r0], #4
326         mcrne   p14, 0, r4, c0, c0, 2   @ DBGDTRRXext
327
328         mrc     p14, 0, r5, c0, c0, 0   @ read IDR
329         mov     r3, r5, lsr #24
330         and     r3, r3, #0xf            @ r3 has the number of brkpt
331         rsb     r3, r3, #0xf
332
333         /* r3 = (15 - #of wpt) ;
334            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
335         */
336         add     r3, r3, r3, lsl #1
337         sub     r3, r3, #1
338         add     pc, pc, r3, lsl #2
339
340         restore_brkpt   c15
341         restore_brkpt   c14
342         restore_brkpt   c13
343         restore_brkpt   c12
344         restore_brkpt   c11
345         restore_brkpt   c10
346         restore_brkpt   c9
347         restore_brkpt   c8
348         restore_brkpt   c7
349         restore_brkpt   c6
350         restore_brkpt   c5
351         restore_brkpt   c4
352         restore_brkpt   c3
353         restore_brkpt   c2
354         restore_brkpt   c1
355         restore_brkpt   c0
356
357         mov     r3, r5, lsr #28         @ r3 has the number of wpt
358         rsb     r3, r3, #0xf
359
360         /* r3 = (15 - #of wpt) ;
361            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
362         */
363         add     r3, r3, r3, lsl #1
364         sub     r3, r3, #1
365         add     pc, pc, r3, lsl #2
366
367 start_restore_wpt:
368         restore_wpt     c15
369         restore_wpt     c14
370         restore_wpt     c13
371         restore_wpt     c12
372         restore_wpt     c11
373         restore_wpt     c10
374         restore_wpt     c9
375         restore_wpt     c8
376         restore_wpt     c7
377         restore_wpt     c6
378         restore_wpt     c5
379         restore_wpt     c4
380         restore_wpt     c3
381         restore_wpt     c2
382         restore_wpt     c1
383         restore_wpt     c0
384         isb
385
386         mcr     p14, 0, r2, c0, c2, 2   @ DSCR
387         isb
388
389 #ifndef CONFIG_ARM_SAVE_DEBUG_CONTEXT_NO_LOCK
390         mov     r4, #0                  @ non-lock value
391         cmp     r11, #5                 @ debug arch >= v7.1?
392         mcrge   p14, 0, r4, c1, c0, 4   @ DBGOSLAR
393         isb
394 #endif
395 #endif
396         dsb
397         mov     r0, r8                  @ control register
398         b       cpu_resume_mmu
399 ENDPROC(cpu_v7_do_resume)
400 #endif
401
402 #ifdef CONFIG_CPU_PJ4B
403         globl_equ       cpu_pj4b_switch_mm,     cpu_v7_switch_mm
404         globl_equ       cpu_pj4b_set_pte_ext,   cpu_v7_set_pte_ext
405         globl_equ       cpu_pj4b_proc_init,     cpu_v7_proc_init
406         globl_equ       cpu_pj4b_proc_fin,      cpu_v7_proc_fin
407         globl_equ       cpu_pj4b_reset,         cpu_v7_reset
408 #ifdef CONFIG_PJ4B_ERRATA_4742
409 ENTRY(cpu_pj4b_do_idle)
410         dsb                                     @ WFI may enter a low-power mode
411         wfi
412         dsb                                     @barrier
413         mov     pc, lr
414 ENDPROC(cpu_pj4b_do_idle)
415 #else
416         globl_equ       cpu_pj4b_do_idle,       cpu_v7_do_idle
417 #endif
418         globl_equ       cpu_pj4b_dcache_clean_area,     cpu_v7_dcache_clean_area
419         globl_equ       cpu_pj4b_do_suspend,    cpu_v7_do_suspend
420         globl_equ       cpu_pj4b_do_resume,     cpu_v7_do_resume
421         globl_equ       cpu_pj4b_suspend_size,  cpu_v7_suspend_size
422
423 #endif
424
425         __CPUINIT
426
427 /*
428  *      __v7_setup
429  *
430  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
431  *      on.  Return in r0 the new CP15 C1 control register setting.
432  *
433  *      This should be able to cover all ARMv7 cores.
434  *
435  *      It is assumed that:
436  *      - cache type register is implemented
437  */
438 __v7_ca5mp_setup:
439 __v7_ca9mp_setup:
440 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
441         mov     r10, #(5 << 0)                  @ TLB ops broadcasting
442 #else
443         mov     r10, #(1 << 0)                  @ TLB ops broadcasting
444 #endif
445         b       1f
446 __v7_ca15mp_setup:
447 #ifdef CONFIG_ARCH_TEGRA
448         mrc     p15, 0, r0, c1, c0, 1
449         orr     r0, #(1<<24)                    @ Enable NCSE in ACTLR
450         mcr     p15, 0, r0, c1, c0, 1
451
452         mrc     p15, 1, r0, c15, c0, 3          @ L2PCR
453         tst     r0, #0x1000
454         orreq   r0, r0, #0x1000                 @ disable prefetch throttling
455         mcreq   p15, 1, r0, c15, c0, 3
456
457         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
458         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
459         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
460         orreq   r0, r0, #(1 << 6)               @ Enable SMP/nAMP mode
461 #ifdef CONFIG_ARM_ERRATA_799270
462         ldr     r10, =TEGRA_CLK_RESET_BOND_OUT
463         ldr     r10, [r10]
464         and     r10, r10, #0
465         orr     r0, r0, r10
466 #endif
467         mcreq   p15, 0, r0, c1, c0, 1
468
469         b       __v7_setup
470 #endif
471 __v7_ca7mp_setup:
472         mov     r10, #0
473 1:
474 #ifdef CONFIG_SMP
475         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
476         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
477         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
478         orreq   r0, r0, #(1 << 6)               @ Enable SMP/nAMP mode
479         orreq   r0, r0, r10                     @ Enable CPU-specific SMP bits
480         mcreq   p15, 0, r0, c1, c0, 1
481 #endif
482         b       __v7_setup
483
484 __v7_pj4b_setup:
485 #ifdef CONFIG_CPU_PJ4B
486
487 /* Auxiliary Debug Modes Control 1 Register */
488 #define PJ4B_STATIC_BP (1 << 2) /* Enable Static BP */
489 #define PJ4B_INTER_PARITY (1 << 8) /* Disable Internal Parity Handling */
490 #define PJ4B_BCK_OFF_STREX (1 << 5) /* Enable the back off of STREX instr */
491 #define PJ4B_CLEAN_LINE (1 << 16) /* Disable data transfer for clean line */
492
493 /* Auxiliary Debug Modes Control 2 Register */
494 #define PJ4B_FAST_LDR (1 << 23) /* Disable fast LDR */
495 #define PJ4B_SNOOP_DATA (1 << 25) /* Do not interleave write and snoop data */
496 #define PJ4B_CWF (1 << 27) /* Disable Critical Word First feature */
497 #define PJ4B_OUTSDNG_NC (1 << 29) /* Disable outstanding non cacheable rqst */
498 #define PJ4B_L1_REP_RR (1 << 30) /* L1 replacement - Strict round robin */
499 #define PJ4B_AUX_DBG_CTRL2 (PJ4B_SNOOP_DATA | PJ4B_CWF |\
500                             PJ4B_OUTSDNG_NC | PJ4B_L1_REP_RR)
501
502 /* Auxiliary Functional Modes Control Register 0 */
503 #define PJ4B_SMP_CFB (1 << 1) /* Set SMP mode. Join the coherency fabric */
504 #define PJ4B_L1_PAR_CHK (1 << 2) /* Support L1 parity checking */
505 #define PJ4B_BROADCAST_CACHE (1 << 8) /* Broadcast Cache and TLB maintenance */
506
507 /* Auxiliary Debug Modes Control 0 Register */
508 #define PJ4B_WFI_WFE (1 << 22) /* WFI/WFE - serve the DVM and back to idle */
509
510         /* Auxiliary Debug Modes Control 1 Register */
511         mrc     p15, 1, r0, c15, c1, 1
512         orr     r0, r0, #PJ4B_CLEAN_LINE
513         orr     r0, r0, #PJ4B_BCK_OFF_STREX
514         orr     r0, r0, #PJ4B_INTER_PARITY
515         bic     r0, r0, #PJ4B_STATIC_BP
516         mcr     p15, 1, r0, c15, c1, 1
517
518         /* Auxiliary Debug Modes Control 2 Register */
519         mrc     p15, 1, r0, c15, c1, 2
520         bic     r0, r0, #PJ4B_FAST_LDR
521         orr     r0, r0, #PJ4B_AUX_DBG_CTRL2
522         mcr     p15, 1, r0, c15, c1, 2
523
524         /* Auxiliary Functional Modes Control Register 0 */
525         mrc     p15, 1, r0, c15, c2, 0
526 #ifdef CONFIG_SMP
527         orr     r0, r0, #PJ4B_SMP_CFB
528 #endif
529         orr     r0, r0, #PJ4B_L1_PAR_CHK
530         orr     r0, r0, #PJ4B_BROADCAST_CACHE
531         mcr     p15, 1, r0, c15, c2, 0
532
533         /* Auxiliary Debug Modes Control 0 Register */
534         mrc     p15, 1, r0, c15, c1, 0
535         orr     r0, r0, #PJ4B_WFI_WFE
536         mcr     p15, 1, r0, c15, c1, 0
537
538 #endif /* CONFIG_CPU_PJ4B */
539
540 __v7_setup:
541         adr     r12, __v7_setup_stack           @ the local stack
542         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
543         ubfx    r10, r0, #4, #28
544         ldr     r6, =0x00f0000
545         bic     r10, r10, r6
546         ldr     r6, =0x410fc0f                  @ ARM cortex A15
547         teq     r10, r6
548         biceq   r10, r10, r10                   @ clear r10 if it's A15
549         beq     4f
550         stmia   r12, {r0-r5, r7, r9, r11, lr}
551         bl      v7_flush_dcache_louis
552         ldmia   r12, {r0-r5, r7, r9, r11, lr}
553
554         and     r10, r0, #0xff000000            @ ARM?
555         teq     r10, #0x41000000
556         bne     3f
557         and     r5, r0, #0x00f00000             @ variant
558         and     r6, r0, #0x0000000f             @ revision
559         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
560         ubfx    r0, r0, #4, #12                 @ primary part number
561
562         /* Cortex-A8 Errata */
563         ldr     r10, =0x00000c08                @ Cortex-A8 primary part number
564         teq     r0, r10
565         bne     2f
566 #if defined(CONFIG_ARM_ERRATA_430973) && !defined(CONFIG_ARCH_MULTIPLATFORM)
567
568         teq     r5, #0x00100000                 @ only present in r1p*
569         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
570         orreq   r10, r10, #(1 << 6)             @ set IBE to 1
571         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
572 #endif
573 #ifdef CONFIG_ARM_ERRATA_458693
574         teq     r6, #0x20                       @ only present in r2p0
575         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
576         orreq   r10, r10, #(1 << 5)             @ set L1NEON to 1
577         orreq   r10, r10, #(1 << 9)             @ set PLDNOP to 1
578         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
579 #endif
580 #ifdef CONFIG_ARM_ERRATA_460075
581         teq     r6, #0x20                       @ only present in r2p0
582         mrceq   p15, 1, r10, c9, c0, 2          @ read L2 cache aux ctrl register
583         tsteq   r10, #1 << 22
584         orreq   r10, r10, #(1 << 22)            @ set the Write Allocate disable bit
585         mcreq   p15, 1, r10, c9, c0, 2          @ write the L2 cache aux ctrl register
586 #endif
587         b       3f
588
589         /* Cortex-A9 Errata */
590 2:      ldr     r10, =0x00000c09                @ Cortex-A9 primary part number
591         teq     r0, r10
592         bne     3f
593 #ifndef CONFIG_TEGRA_USE_SECURE_KERNEL
594         cmp     r6, #0x10                       @ power ctrl reg added r1p0
595         mrcge   p15, 0, r10, c15, c0, 0         @ read power control register
596         orrge   r10, r10, #1                    @ enable dynamic clock gating
597         mcrge   p15, 0, r10, c15, c0, 0         @ write power control register
598 #ifdef CONFIG_ARM_ERRATA_716044
599         cmp     r6, #0x12                       @ present in r1p0 - r1p2
600         mrcle   p15, 0, r10, c1, c0, 0
601         orrle   r10, r10, #(1 << 14)            @ set SCTLR.RR
602         mcrle   p15, 0, r10, c1, c0, 0
603 #endif
604 #ifdef CONFIG_ARM_ERRATA_720791
605         teq     r5, #0x00100000                 @ only present in r1p*
606         mrceq   p15, 0, r10, c15, c0, 2         @ read "chicken power ctrl" reg
607         orreq   r10, r10, #0x30                 @ disable core clk gate on
608         mcreq   p15, 0, r10, c15, c0, 2         @ instr-side waits
609 #endif
610 #ifdef CONFIG_ARM_ERRATA_742230
611         cmp     r6, #0x22                       @ only present up to r2p2
612         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
613         orrle   r10, r10, #1 << 4               @ set bit #4
614         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
615 #endif
616 #ifdef CONFIG_ARM_ERRATA_742231
617         teq     r6, #0x20                       @ present in r2p0
618         teqne   r6, #0x21                       @ present in r2p1
619         teqne   r6, #0x22                       @ present in r2p2
620         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
621         orreq   r10, r10, #1 << 12              @ set bit #12
622         orreq   r10, r10, #1 << 22              @ set bit #22
623         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
624 #endif
625 #ifdef CONFIG_ARM_ERRATA_743622
626         teq     r5, #0x00200000                 @ only present in r2p*
627         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
628         orreq   r10, r10, #1 << 6               @ set bit #6
629         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
630 #endif
631 #if defined(CONFIG_ARM_ERRATA_751472) && defined(CONFIG_SMP)
632         ALT_SMP(cmp r6, #0x30)                  @ present prior to r3p0
633         ALT_UP_B(1f)
634         mrclt   p15, 0, r10, c15, c0, 1         @ read diagnostic register
635         orrlt   r10, r10, #1 << 11              @ set bit #11
636         mcrlt   p15, 0, r10, c15, c0, 1         @ write diagnostic register
637 1:
638 #endif
639 #ifdef CONFIG_ARM_ERRATA_752520
640         cmp     r6, #0x28                       @ present prior to r2p9
641         teqlt   r5, #0x00200000                 @ present from r2p0
642         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
643         orreq   r10, r10, #1 << 20              @ set bit #20
644         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
645 #endif
646 #ifdef CONFIG_ARM_ERRATA_761320
647         cmp     r6, #0x30                       @ only present up to r3p0
648         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
649         orrle   r10, r10, #1 << 21              @ set bit #21
650         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
651 #endif
652 #endif
653
654 3:      mov     r10, #0
655         mcr     p15, 0, r10, c7, c5, 0          @ I+BTB cache invalidate
656         dsb
657 4:
658 #ifdef CONFIG_MMU
659         mcr     p15, 0, r10, c8, c7, 0          @ invalidate I + D TLBs
660         v7_ttb_setup r10, r4, r8, r5            @ TTBCR, TTBRx setup
661         ldr     r5, =PRRR                       @ PRRR
662         ldr     r6, =NMRR                       @ NMRR
663         mcr     p15, 0, r5, c10, c2, 0          @ write PRRR
664         mcr     p15, 0, r6, c10, c2, 1          @ write NMRR
665 #endif
666 #ifndef CONFIG_ARM_THUMBEE
667         mrc     p15, 0, r0, c0, c1, 0           @ read ID_PFR0 for ThumbEE
668         and     r0, r0, #(0xf << 12)            @ ThumbEE enabled field
669         teq     r0, #(1 << 12)                  @ check if ThumbEE is present
670         bne     1f
671         mov     r5, #0
672         mcr     p14, 6, r5, c1, c0, 0           @ Initialize TEEHBR to 0
673         mrc     p14, 6, r0, c0, c0, 0           @ load TEECR
674         orr     r0, r0, #1                      @ set the 1st bit in order to
675         mcr     p14, 6, r0, c0, c0, 0           @ stop userspace TEEHBR access
676 1:
677 #endif
678         adr     r5, v7_crval
679         ldmia   r5, {r5, r6}
680 #ifdef CONFIG_CPU_ENDIAN_BE8
681         orr     r6, r6, #1 << 25                @ big-endian page tables
682 #endif
683 #ifdef CONFIG_SWP_EMULATE
684         orr     r5, r5, #(1 << 10)              @ set SW bit in "clear"
685         bic     r6, r6, #(1 << 10)              @ clear it in "mmuset"
686 #endif
687         mrc     p15, 0, r0, c1, c0, 0           @ read control register
688         bic     r0, r0, r5                      @ clear bits them
689         orr     r0, r0, r6                      @ set them
690  THUMB( orr     r0, r0, #1 << 30        )       @ Thumb exceptions
691         mov     pc, lr                          @ return to head.S:__ret
692 ENDPROC(__v7_setup)
693
694         .align  2
695 __v7_setup_stack:
696         .space  4 * 11                          @ 11 registers
697
698         __INITDATA
699
700         @ define struct processor (see <asm/proc-fns.h> and proc-macros.S)
701         define_processor_functions v7, dabort=v7_early_abort, pabort=v7_pabort, suspend=1
702 #ifdef CONFIG_CPU_PJ4B
703         define_processor_functions pj4b, dabort=v7_early_abort, pabort=v7_pabort, suspend=1
704 #endif
705
706         .section ".rodata"
707
708         string  cpu_arch_name, "armv7"
709         string  cpu_elf_name, "v7"
710         .align
711
712         .section ".proc.info.init", #alloc, #execinstr
713
714         /*
715          * Standard v7 proc info content
716          */
717 .macro __v7_proc initfunc, mm_mmuflags = 0, io_mmuflags = 0, hwcaps = 0, proc_fns = v7_processor_functions
718         ALT_SMP(.long   PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
719                         PMD_SECT_AF | PMD_FLAGS_SMP | \mm_mmuflags)
720         ALT_UP(.long    PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
721                         PMD_SECT_AF | PMD_FLAGS_UP | \mm_mmuflags)
722         .long   PMD_TYPE_SECT | PMD_SECT_AP_WRITE | \
723                 PMD_SECT_AP_READ | PMD_SECT_AF | \io_mmuflags
724         W(b)    \initfunc
725         .long   cpu_arch_name
726         .long   cpu_elf_name
727         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB | HWCAP_FAST_MULT | \
728                 HWCAP_EDSP | HWCAP_TLS | \hwcaps
729         .long   cpu_v7_name
730         .long   \proc_fns
731         .long   v7wbi_tlb_fns
732         .long   v6_user_fns
733         .long   v7_cache_fns
734 .endm
735
736 #ifndef CONFIG_ARM_LPAE
737         /*
738          * ARM Ltd. Cortex A5 processor.
739          */
740         .type   __v7_ca5mp_proc_info, #object
741 __v7_ca5mp_proc_info:
742         .long   0x410fc050
743         .long   0xff0ffff0
744         __v7_proc __v7_ca5mp_setup
745         .size   __v7_ca5mp_proc_info, . - __v7_ca5mp_proc_info
746
747         /*
748          * ARM Ltd. Cortex A9 processor.
749          */
750         .type   __v7_ca9mp_proc_info, #object
751 __v7_ca9mp_proc_info:
752         .long   0x410fc090
753         .long   0xff0ffff0
754         __v7_proc __v7_ca9mp_setup
755         .size   __v7_ca9mp_proc_info, . - __v7_ca9mp_proc_info
756
757 #endif  /* CONFIG_ARM_LPAE */
758
759         /*
760          * Marvell PJ4B processor.
761          */
762 #ifdef CONFIG_CPU_PJ4B
763         .type   __v7_pj4b_proc_info, #object
764 __v7_pj4b_proc_info:
765         .long   0x560f5800
766         .long   0xff0fff00
767         __v7_proc __v7_pj4b_setup, proc_fns = pj4b_processor_functions
768         .size   __v7_pj4b_proc_info, . - __v7_pj4b_proc_info
769 #endif
770
771         /*
772          * ARM Ltd. Cortex A7 processor.
773          */
774         .type   __v7_ca7mp_proc_info, #object
775 __v7_ca7mp_proc_info:
776         .long   0x410fc070
777         .long   0xff0ffff0
778         __v7_proc __v7_ca7mp_setup
779         .size   __v7_ca7mp_proc_info, . - __v7_ca7mp_proc_info
780
781         /*
782          * ARM Ltd. Cortex A15 processor.
783          */
784         .type   __v7_ca15mp_proc_info, #object
785 __v7_ca15mp_proc_info:
786         .long   0x410fc0f0
787         .long   0xff0ffff0
788         __v7_proc __v7_ca15mp_setup
789         .size   __v7_ca15mp_proc_info, . - __v7_ca15mp_proc_info
790
791         /*
792          * Qualcomm Inc. Krait processors.
793          */
794         .type   __krait_proc_info, #object
795 __krait_proc_info:
796         .long   0x510f0400              @ Required ID value
797         .long   0xff0ffc00              @ Mask for ID
798         /*
799          * Some Krait processors don't indicate support for SDIV and UDIV
800          * instructions in the ARM instruction set, even though they actually
801          * do support them.
802          */
803         __v7_proc __v7_setup, hwcaps = HWCAP_IDIV
804         .size   __krait_proc_info, . - __krait_proc_info
805
806         /*
807          * Match any ARMv7 processor core.
808          */
809         .type   __v7_proc_info, #object
810 __v7_proc_info:
811         .long   0x000f0000              @ Required ID value
812         .long   0x000f0000              @ Mask for ID
813         __v7_proc __v7_setup
814         .size   __v7_proc_info, . - __v7_proc_info