010b5a4296ecaaf29434f0e342e6d38beba922e1
[linux-3.10.git] / arch / arm / mm / proc-v7.S
1 /*
2  *  linux/arch/arm/mm/proc-v7.S
3  *
4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License version 2 as
8  * published by the Free Software Foundation.
9  *
10  *  This is the "shell" of the ARMv7 processor support.
11  */
12 #include <linux/init.h>
13 #include <linux/linkage.h>
14 #include <asm/assembler.h>
15 #include <asm/asm-offsets.h>
16 #include <asm/hwcap.h>
17 #include <asm/pgtable-hwdef.h>
18 #include <asm/pgtable.h>
19
20 #include "proc-macros.S"
21
22 #ifdef CONFIG_ARM_LPAE
23 #include "proc-v7-3level.S"
24 #else
25 #include "proc-v7-2level.S"
26 #endif
27
28 ENTRY(cpu_v7_proc_init)
29         mov     pc, lr
30 ENDPROC(cpu_v7_proc_init)
31
32 ENTRY(cpu_v7_proc_fin)
33         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
34         bic     r0, r0, #0x1000                 @ ...i............
35         bic     r0, r0, #0x0006                 @ .............ca.
36         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
37         mov     pc, lr
38 ENDPROC(cpu_v7_proc_fin)
39
40 /*
41  *      cpu_v7_reset(loc)
42  *
43  *      Perform a soft reset of the system.  Put the CPU into the
44  *      same state as it would be if it had been reset, and branch
45  *      to what would be the reset vector.
46  *
47  *      - loc   - location to jump to for soft reset
48  *
49  *      This code must be executed using a flat identity mapping with
50  *      caches disabled.
51  */
52         .align  5
53         .pushsection    .idmap.text, "ax"
54 ENTRY(cpu_v7_reset)
55         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
56         bic     r1, r1, #0x1                    @ ...............m
57  THUMB( bic     r1, r1, #1 << 30 )              @ SCTLR.TE (Thumb exceptions)
58         mcr     p15, 0, r1, c1, c0, 0           @ disable MMU
59         isb
60         bx      r0
61 ENDPROC(cpu_v7_reset)
62         .popsection
63
64 /*
65  *      cpu_v7_do_idle()
66  *
67  *      Idle the processor (eg, wait for interrupt).
68  *
69  *      IRQs are already disabled.
70  */
71 ENTRY(cpu_v7_do_idle)
72         dsb                                     @ WFI may enter a low-power mode
73         wfi
74         mov     pc, lr
75 ENDPROC(cpu_v7_do_idle)
76
77 ENTRY(cpu_v7_dcache_clean_area)
78         ALT_SMP(W(nop))                 @ MP extensions imply L1 PTW
79         ALT_UP_B(1f)
80         mov     pc, lr
81 1:      dcache_line_size r2, r3
82 2:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
83         add     r0, r0, r2
84         subs    r1, r1, r2
85         bhi     2b
86         dsb
87         mov     pc, lr
88 ENDPROC(cpu_v7_dcache_clean_area)
89
90         string  cpu_v7_name, "ARMv7 Processor"
91         .align
92
93 /* Suspend/resume support: derived from arch/arm/mach-s5pv210/sleep.S */
94 .local  cpu_v7_debug_suspend_size
95 #ifdef CONFIG_ARM_SAVE_DEBUG_CONTEXT
96 /*
97  * Debug context:
98  *      8 CP14 registers
99  *      16x2 CP14 breakpoint registers (maximum)
100  *      16x2 CP14 watchpoint registers (maximum)
101  */
102 .equ    cpu_v7_debug_suspend_size, (4 * (8 + (16 * 2) + (16 * 2)))
103
104 .macro  save_brkpt cm
105         mrc     p14, 0, r4, c0, \cm, 4
106         mrc     p14, 0, r5, c0, \cm, 5
107         stmia   r0!, {r4 - r5}
108 .endm
109
110 .macro  restore_brkpt cm
111         ldmia   r0!, {r4 - r5}
112         mcr     p14, 0, r4, c0, \cm, 4
113         mcr     p14, 0, r5, c0, \cm, 5
114 .endm
115
116 .macro  save_wpt cm
117         mrc     p14, 0, r4, c0, \cm, 6
118         mrc     p14, 0, r5, c0, \cm, 7
119         stmia   r0!, {r4 - r5}
120 .endm
121
122 .macro  restore_wpt cm
123         ldmia   r0!, {r4 - r5}
124         mcr     p14, 0, r4, c0, \cm, 6
125         mcr     p14, 0, r5, c0, \cm, 7
126 .endm
127
128 #else
129 .equ    cpu_v7_debug_suspend_size, 0
130 #endif
131
132 .globl  cpu_v7_suspend_size
133 .equ    cpu_v7_suspend_size, (4 * 9) + cpu_v7_debug_suspend_size
134 #ifdef CONFIG_ARM_CPU_SUSPEND
135 ENTRY(cpu_v7_do_suspend)
136         stmfd   sp!, {r4 - r10, lr}
137         mrc     p15, 0, r4, c13, c0, 0  @ FCSE/PID
138         mrc     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
139         mrc     p15, 0, r6, c15, c0, 1  @ diag
140         stmia   r0!, {r4 - r6}
141         mrc     p15, 0, r6, c3, c0, 0   @ Domain ID
142         mrc     p15, 0, r7, c2, c0, 1   @ TTB 1
143         mrc     p15, 0, r11, c2, c0, 2  @ TTB control register
144         mrc     p15, 0, r8, c1, c0, 0   @ Control register
145         mrc     p15, 0, r9, c1, c0, 1   @ Auxiliary control register
146         mrc     p15, 0, r10, c1, c0, 2  @ Co-processor access control
147         stmia   r0!, {r6 - r11}
148
149 #ifdef CONFIG_ARM_SAVE_DEBUG_CONTEXT
150         /* Save CP14 debug controller context */
151
152         mrc     p14, 0, r4, c0, c2, 2   @ DBGDSCRext
153         mrc     p14, 0, r5, c0, c6, 0   @ DBGWFAR
154         mrc     p14, 0, r6, c0, c7, 0   @ DBGVCR
155         mrc     p14, 0, r7, c7, c9, 6   @ DBGCLAIMCLR
156         stmia   r0!, {r4-r7}
157
158         mrc     p14, 0, r4, c0, c10, 0  @ DBGDSCCR
159         mrc     p14, 0, r5, c0, c11, 0  @ DBGDSMCR
160         stmia   r0!, {r4-r5}
161
162         tst     r4, #(1 << 29)          @ DBGDSCRext.TXfull
163         mrcne   p14, 0, r4, c0, c3, 2   @ DBGDTRTXext
164         strne   r4, [r0], #4
165
166         tst     r4, #(1 << 30)          @ DBGDSCRext.RXfull
167         mrcne   p14, 0, r4, c0, c0, 2   @ DBGDTRRXext
168         strne   r4, [r0], #4
169
170         mrc     p14, 0, r8, c0, c0, 0   @ read IDR
171         mov     r3, r8, lsr #24
172         and     r3, r3, #0xf            @ r3 has the number of brkpt
173         rsb     r3, r3, #0xf
174
175         /* r3 = (15 - #of brkpt) ;
176            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
177         */
178         add     r3, r3, r3, lsl #1
179         sub     r3, r3, #1
180         add     pc, pc, r3, lsl #2
181
182         save_brkpt      c15
183         save_brkpt      c14
184         save_brkpt      c13
185         save_brkpt      c12
186         save_brkpt      c11
187         save_brkpt      c10
188         save_brkpt      c9
189         save_brkpt      c8
190         save_brkpt      c7
191         save_brkpt      c6
192         save_brkpt      c5
193         save_brkpt      c4
194         save_brkpt      c3
195         save_brkpt      c2
196         save_brkpt      c1
197         save_brkpt      c0
198
199         mov     r3, r8, lsr #28         @ r3 has the number of wpt
200         rsb     r3, r3, #0xf
201
202         /* r3 = (15 - #of wpt) ;
203            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
204         */
205         add     r3, r3, r3, lsl #1
206         sub     r3, r3, #1
207         add     pc, pc, r3, lsl #2
208
209         save_wpt        c15
210         save_wpt        c14
211         save_wpt        c13
212         save_wpt        c12
213         save_wpt        c11
214         save_wpt        c10
215         save_wpt        c9
216         save_wpt        c8
217         save_wpt        c7
218         save_wpt        c6
219         save_wpt        c5
220         save_wpt        c4
221         save_wpt        c3
222         save_wpt        c2
223         save_wpt        c1
224         save_wpt        c0
225 #endif
226         ldmfd   sp!, {r4 - r10, pc}
227 ENDPROC(cpu_v7_do_suspend)
228
229 ENTRY(cpu_v7_do_resume)
230         mov     ip, #0
231         mcr     p15, 0, ip, c8, c7, 0   @ invalidate TLBs
232         mcr     p15, 0, ip, c7, c5, 0   @ invalidate I cache
233         mcr     p15, 0, ip, c13, c0, 1  @ set reserved context ID
234         ldmia   r0!, {r4 - r6}
235         mcr     p15, 0, r4, c13, c0, 0  @ FCSE/PID
236         mcr     p15, 0, r5, c13, c0, 3  @ User r/o thread ID
237 #ifndef CONFIG_TRUSTED_FOUNDATIONS
238         mcr     p15, 0, r6, c15, c0, 1  @ diag
239 #endif
240         ldmia   r0!, {r6 - r11}
241         mcr     p15, 0, r6, c3, c0, 0   @ Domain ID
242 #ifndef CONFIG_ARM_LPAE
243         ALT_SMP(orr     r1, r1, #TTB_FLAGS_SMP)
244         ALT_UP(orr      r1, r1, #TTB_FLAGS_UP)
245 #endif
246         mcr     p15, 0, r1, c2, c0, 0   @ TTB 0
247         mcr     p15, 0, r7, c2, c0, 1   @ TTB 1
248         mcr     p15, 0, r11, c2, c0, 2  @ TTB control register
249         mrc     p15, 0, r4, c1, c0, 1   @ Read Auxiliary control register
250         teq     r4, r9                  @ Is it already set?
251         mcrne   p15, 0, r9, c1, c0, 1   @ No, so write it
252         mcr     p15, 0, r10, c1, c0, 2  @ Co-processor access control
253         ldr     r4, =PRRR               @ PRRR
254         ldr     r5, =NMRR               @ NMRR
255         mcr     p15, 0, r4, c10, c2, 0  @ write PRRR
256         mcr     p15, 0, r5, c10, c2, 1  @ write NMRR
257         isb
258
259 #ifdef CONFIG_ARM_SAVE_DEBUG_CONTEXT
260         /* Restore CP14 debug controller context */
261         ldmia   r0!, {r2 - r5}
262         mcr     p14, 0, r3, c0, c6, 0   @ DBGWFAR
263         mcr     p14, 0, r4, c0, c7, 0   @ DBGVCR
264         mcr     p14, 0, r5, c7, c8, 6   @ DBGCLAIMSET
265
266         ldmia   r0!, {r4-r5}
267         mcr     p14, 0, r4, c0, c10, 0  @ DBGDSCCR
268         mcr     p14, 0, r5, c0, c11, 0  @ DBGDSMCR
269
270         tst     r2, #(1 << 29)          @ DBGDSCRext.TXfull
271         ldrne   r4, [r0], #4
272         mcrne   p14, 0, r4, c0, c3, 2   @ DBGDTRTXext
273
274         tst     r2, #(1 << 30)          @ DBGDSCRext.RXfull
275         ldrne   r4, [r0], #4
276         mcrne   p14, 0, r4, c0, c0, 2   @ DBGDTRRXext
277
278         mrc     p14, 0, r6, c0, c0, 0   @ read IDR
279         mov     r3, r6, lsr #24
280         and     r3, r3, #0xf            @ r3 has the number of brkpt
281         rsb     r3, r3, #0xf
282
283         /*
284          * r3 = (15 - # of wpt) ;
285          * switch offset = r3*12 - 4 = (r3*3 - 1)<<2
286          */
287         add     r3, r3, r3, lsl #1
288         sub     r3, r3, #1
289         add     pc, pc, r3, lsl #2
290
291         restore_brkpt   c15
292         restore_brkpt   c14
293         restore_brkpt   c13
294         restore_brkpt   c12
295         restore_brkpt   c11
296         restore_brkpt   c10
297         restore_brkpt   c9
298         restore_brkpt   c8
299         restore_brkpt   c7
300         restore_brkpt   c6
301         restore_brkpt   c5
302         restore_brkpt   c4
303         restore_brkpt   c3
304         restore_brkpt   c2
305         restore_brkpt   c1
306         restore_brkpt   c0
307
308         mov     r3, r6, lsr #28         @ r3 has the number of wpt
309         rsb     r3, r3, #0xf
310
311         /* r3 = (15 - #of wpt) ;
312            switch offset = r3*12 - 4 = (r3*3 - 1)<<2
313         */
314         add     r3, r3, r3, lsl #1
315         sub     r3, r3, #1
316         add     pc, pc, r3, lsl #2
317
318 start_restore_wpt:
319         restore_wpt     c15
320         restore_wpt     c14
321         restore_wpt     c13
322         restore_wpt     c12
323         restore_wpt     c11
324         restore_wpt     c10
325         restore_wpt     c9
326         restore_wpt     c8
327         restore_wpt     c7
328         restore_wpt     c6
329         restore_wpt     c5
330         restore_wpt     c4
331         restore_wpt     c3
332         restore_wpt     c2
333         restore_wpt     c1
334         restore_wpt     c0
335         isb
336
337         mcr     p14, 0, r2, c0, c2, 2   @ DSCR
338         isb
339 #endif
340         dsb
341         mov     r0, r8                  @ control register
342         b       cpu_resume_mmu
343 ENDPROC(cpu_v7_do_resume)
344 #endif
345
346 #ifdef CONFIG_CPU_PJ4B
347         globl_equ       cpu_pj4b_switch_mm,     cpu_v7_switch_mm
348         globl_equ       cpu_pj4b_set_pte_ext,   cpu_v7_set_pte_ext
349         globl_equ       cpu_pj4b_proc_init,     cpu_v7_proc_init
350         globl_equ       cpu_pj4b_proc_fin,      cpu_v7_proc_fin
351         globl_equ       cpu_pj4b_reset,         cpu_v7_reset
352 #ifdef CONFIG_PJ4B_ERRATA_4742
353 ENTRY(cpu_pj4b_do_idle)
354         dsb                                     @ WFI may enter a low-power mode
355         wfi
356         dsb                                     @barrier
357         mov     pc, lr
358 ENDPROC(cpu_pj4b_do_idle)
359 #else
360         globl_equ       cpu_pj4b_do_idle,       cpu_v7_do_idle
361 #endif
362         globl_equ       cpu_pj4b_dcache_clean_area,     cpu_v7_dcache_clean_area
363         globl_equ       cpu_pj4b_do_suspend,    cpu_v7_do_suspend
364         globl_equ       cpu_pj4b_do_resume,     cpu_v7_do_resume
365         globl_equ       cpu_pj4b_suspend_size,  cpu_v7_suspend_size
366
367 #endif
368
369         __CPUINIT
370
371 /*
372  *      __v7_setup
373  *
374  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
375  *      on.  Return in r0 the new CP15 C1 control register setting.
376  *
377  *      This should be able to cover all ARMv7 cores.
378  *
379  *      It is assumed that:
380  *      - cache type register is implemented
381  */
382 __v7_ca5mp_setup:
383 __v7_ca9mp_setup:
384         mov     r10, #(1 << 0)                  @ TLB ops broadcasting
385         b       1f
386 __v7_ca7mp_setup:
387 __v7_ca15mp_setup:
388         mov     r10, #0
389 1:
390 #ifdef CONFIG_SMP
391         ALT_SMP(mrc     p15, 0, r0, c1, c0, 1)
392         ALT_UP(mov      r0, #(1 << 6))          @ fake it for UP
393         tst     r0, #(1 << 6)                   @ SMP/nAMP mode enabled?
394         orreq   r0, r0, #(1 << 6)               @ Enable SMP/nAMP mode
395         orreq   r0, r0, r10                     @ Enable CPU-specific SMP bits
396         mcreq   p15, 0, r0, c1, c0, 1
397 #endif
398         b       __v7_setup
399
400 __v7_pj4b_setup:
401 #ifdef CONFIG_CPU_PJ4B
402
403 /* Auxiliary Debug Modes Control 1 Register */
404 #define PJ4B_STATIC_BP (1 << 2) /* Enable Static BP */
405 #define PJ4B_INTER_PARITY (1 << 8) /* Disable Internal Parity Handling */
406 #define PJ4B_BCK_OFF_STREX (1 << 5) /* Enable the back off of STREX instr */
407 #define PJ4B_CLEAN_LINE (1 << 16) /* Disable data transfer for clean line */
408
409 /* Auxiliary Debug Modes Control 2 Register */
410 #define PJ4B_FAST_LDR (1 << 23) /* Disable fast LDR */
411 #define PJ4B_SNOOP_DATA (1 << 25) /* Do not interleave write and snoop data */
412 #define PJ4B_CWF (1 << 27) /* Disable Critical Word First feature */
413 #define PJ4B_OUTSDNG_NC (1 << 29) /* Disable outstanding non cacheable rqst */
414 #define PJ4B_L1_REP_RR (1 << 30) /* L1 replacement - Strict round robin */
415 #define PJ4B_AUX_DBG_CTRL2 (PJ4B_SNOOP_DATA | PJ4B_CWF |\
416                             PJ4B_OUTSDNG_NC | PJ4B_L1_REP_RR)
417
418 /* Auxiliary Functional Modes Control Register 0 */
419 #define PJ4B_SMP_CFB (1 << 1) /* Set SMP mode. Join the coherency fabric */
420 #define PJ4B_L1_PAR_CHK (1 << 2) /* Support L1 parity checking */
421 #define PJ4B_BROADCAST_CACHE (1 << 8) /* Broadcast Cache and TLB maintenance */
422
423 /* Auxiliary Debug Modes Control 0 Register */
424 #define PJ4B_WFI_WFE (1 << 22) /* WFI/WFE - serve the DVM and back to idle */
425
426         /* Auxiliary Debug Modes Control 1 Register */
427         mrc     p15, 1, r0, c15, c1, 1
428         orr     r0, r0, #PJ4B_CLEAN_LINE
429         orr     r0, r0, #PJ4B_BCK_OFF_STREX
430         orr     r0, r0, #PJ4B_INTER_PARITY
431         bic     r0, r0, #PJ4B_STATIC_BP
432         mcr     p15, 1, r0, c15, c1, 1
433
434         /* Auxiliary Debug Modes Control 2 Register */
435         mrc     p15, 1, r0, c15, c1, 2
436         bic     r0, r0, #PJ4B_FAST_LDR
437         orr     r0, r0, #PJ4B_AUX_DBG_CTRL2
438         mcr     p15, 1, r0, c15, c1, 2
439
440         /* Auxiliary Functional Modes Control Register 0 */
441         mrc     p15, 1, r0, c15, c2, 0
442 #ifdef CONFIG_SMP
443         orr     r0, r0, #PJ4B_SMP_CFB
444 #endif
445         orr     r0, r0, #PJ4B_L1_PAR_CHK
446         orr     r0, r0, #PJ4B_BROADCAST_CACHE
447         mcr     p15, 1, r0, c15, c2, 0
448
449         /* Auxiliary Debug Modes Control 0 Register */
450         mrc     p15, 1, r0, c15, c1, 0
451         orr     r0, r0, #PJ4B_WFI_WFE
452         mcr     p15, 1, r0, c15, c1, 0
453
454 #endif /* CONFIG_CPU_PJ4B */
455
456 __v7_setup:
457         adr     r12, __v7_setup_stack           @ the local stack
458         stmia   r12, {r0-r5, r7, r9, r11, lr}
459         bl      v7_flush_dcache_louis
460         ldmia   r12, {r0-r5, r7, r9, r11, lr}
461
462         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
463         and     r10, r0, #0xff000000            @ ARM?
464         teq     r10, #0x41000000
465         bne     3f
466         and     r5, r0, #0x00f00000             @ variant
467         and     r6, r0, #0x0000000f             @ revision
468         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
469         ubfx    r0, r0, #4, #12                 @ primary part number
470
471         /* Cortex-A8 Errata */
472         ldr     r10, =0x00000c08                @ Cortex-A8 primary part number
473         teq     r0, r10
474         bne     2f
475 #if defined(CONFIG_ARM_ERRATA_430973) && !defined(CONFIG_ARCH_MULTIPLATFORM)
476
477         teq     r5, #0x00100000                 @ only present in r1p*
478         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
479         orreq   r10, r10, #(1 << 6)             @ set IBE to 1
480         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
481 #endif
482 #ifdef CONFIG_ARM_ERRATA_458693
483         teq     r6, #0x20                       @ only present in r2p0
484         mrceq   p15, 0, r10, c1, c0, 1          @ read aux control register
485         orreq   r10, r10, #(1 << 5)             @ set L1NEON to 1
486         orreq   r10, r10, #(1 << 9)             @ set PLDNOP to 1
487         mcreq   p15, 0, r10, c1, c0, 1          @ write aux control register
488 #endif
489 #ifdef CONFIG_ARM_ERRATA_460075
490         teq     r6, #0x20                       @ only present in r2p0
491         mrceq   p15, 1, r10, c9, c0, 2          @ read L2 cache aux ctrl register
492         tsteq   r10, #1 << 22
493         orreq   r10, r10, #(1 << 22)            @ set the Write Allocate disable bit
494         mcreq   p15, 1, r10, c9, c0, 2          @ write the L2 cache aux ctrl register
495 #endif
496         b       3f
497
498         /* Cortex-A9 Errata */
499 2:      ldr     r10, =0x00000c09                @ Cortex-A9 primary part number
500         teq     r0, r10
501         bne     3f
502 #ifndef CONFIG_TRUSTED_FOUNDATIONS
503         cmp     r6, #0x10                       @ power ctrl reg added r1p0
504         mrcge   p15, 0, r10, c15, c0, 0         @ read power control register
505         orrge   r10, r10, #1                    @ enable dynamic clock gating
506         mcrge   p15, 0, r10, c15, c0, 0         @ write power control register
507 #ifdef CONFIG_ARM_ERRATA_716044
508         cmp     r6, #0x12                       @ present in r1p0 - r1p2
509         mrcle   p15, 0, r10, c1, c0, 0
510         orrle   r10, r10, #(1 << 14)            @ set SCTLR.RR
511         mcrle   p15, 0, r10, c1, c0, 0
512 #endif
513 #ifdef CONFIG_ARM_ERRATA_720791
514         teq     r5, #0x00100000                 @ only present in r1p*
515         mrceq   p15, 0, r10, c15, c0, 2         @ read "chicken power ctrl" reg
516         orreq   r10, r10, #0x30                 @ disable core clk gate on
517         mcreq   p15, 0, r10, c15, c0, 2         @ instr-side waits
518 #endif
519 #ifdef CONFIG_ARM_ERRATA_742230
520         cmp     r6, #0x22                       @ only present up to r2p2
521         mrcle   p15, 0, r10, c15, c0, 1         @ read diagnostic register
522         orrle   r10, r10, #1 << 4               @ set bit #4
523         mcrle   p15, 0, r10, c15, c0, 1         @ write diagnostic register
524 #endif
525 #ifdef CONFIG_ARM_ERRATA_742231
526         teq     r6, #0x20                       @ present in r2p0
527         teqne   r6, #0x21                       @ present in r2p1
528         teqne   r6, #0x22                       @ present in r2p2
529         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
530         orreq   r10, r10, #1 << 12              @ set bit #12
531         orreq   r10, r10, #1 << 22              @ set bit #22
532         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
533 #endif
534 #ifdef CONFIG_ARM_ERRATA_743622
535         teq     r5, #0x00200000                 @ only present in r2p*
536         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
537         orreq   r10, r10, #1 << 6               @ set bit #6
538         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
539 #endif
540 #if defined(CONFIG_ARM_ERRATA_751472) && defined(CONFIG_SMP)
541         ALT_SMP(cmp r6, #0x30)                  @ present prior to r3p0
542         ALT_UP_B(1f)
543         mrclt   p15, 0, r10, c15, c0, 1         @ read diagnostic register
544         orrlt   r10, r10, #1 << 11              @ set bit #11
545         mcrlt   p15, 0, r10, c15, c0, 1         @ write diagnostic register
546 1:
547 #endif
548 #ifdef CONFIG_ARM_ERRATA_752520
549         cmp     r6, #0x29                       @ present prior to r2p9
550         mrclt   p15, 0, r10, c15, c0, 1         @ read diagnostic register
551         orrlt   r10, r10, #1 << 20              @ set bit #20
552         mcrlt   p15, 0, r10, c15, c0, 1         @ write diagnostic register
553 #endif
554 #endif
555
556 3:      mov     r10, #0
557         mcr     p15, 0, r10, c7, c5, 0          @ I+BTB cache invalidate
558         dsb
559 #ifdef CONFIG_MMU
560         mcr     p15, 0, r10, c8, c7, 0          @ invalidate I + D TLBs
561         v7_ttb_setup r10, r4, r8, r5            @ TTBCR, TTBRx setup
562         ldr     r5, =PRRR                       @ PRRR
563         ldr     r6, =NMRR                       @ NMRR
564         mcr     p15, 0, r5, c10, c2, 0          @ write PRRR
565         mcr     p15, 0, r6, c10, c2, 1          @ write NMRR
566 #endif
567 #ifndef CONFIG_ARM_THUMBEE
568         mrc     p15, 0, r0, c0, c1, 0           @ read ID_PFR0 for ThumbEE
569         and     r0, r0, #(0xf << 12)            @ ThumbEE enabled field
570         teq     r0, #(1 << 12)                  @ check if ThumbEE is present
571         bne     1f
572         mov     r5, #0
573         mcr     p14, 6, r5, c1, c0, 0           @ Initialize TEEHBR to 0
574         mrc     p14, 6, r0, c0, c0, 0           @ load TEECR
575         orr     r0, r0, #1                      @ set the 1st bit in order to
576         mcr     p14, 6, r0, c0, c0, 0           @ stop userspace TEEHBR access
577 1:
578 #endif
579         adr     r5, v7_crval
580         ldmia   r5, {r5, r6}
581 #ifdef CONFIG_CPU_ENDIAN_BE8
582         orr     r6, r6, #1 << 25                @ big-endian page tables
583 #endif
584 #ifdef CONFIG_SWP_EMULATE
585         orr     r5, r5, #(1 << 10)              @ set SW bit in "clear"
586         bic     r6, r6, #(1 << 10)              @ clear it in "mmuset"
587 #endif
588         mrc     p15, 0, r0, c1, c0, 0           @ read control register
589         bic     r0, r0, r5                      @ clear bits them
590         orr     r0, r0, r6                      @ set them
591  THUMB( orr     r0, r0, #1 << 30        )       @ Thumb exceptions
592         mov     pc, lr                          @ return to head.S:__ret
593 ENDPROC(__v7_setup)
594
595         .align  2
596 __v7_setup_stack:
597         .space  4 * 11                          @ 11 registers
598
599         __INITDATA
600
601         @ define struct processor (see <asm/proc-fns.h> and proc-macros.S)
602         define_processor_functions v7, dabort=v7_early_abort, pabort=v7_pabort, suspend=1
603 #ifdef CONFIG_CPU_PJ4B
604         define_processor_functions pj4b, dabort=v7_early_abort, pabort=v7_pabort, suspend=1
605 #endif
606
607         .section ".rodata"
608
609         string  cpu_arch_name, "armv7"
610         string  cpu_elf_name, "v7"
611         .align
612
613         .section ".proc.info.init", #alloc, #execinstr
614
615         /*
616          * Standard v7 proc info content
617          */
618 .macro __v7_proc initfunc, mm_mmuflags = 0, io_mmuflags = 0, hwcaps = 0, proc_fns = v7_processor_functions
619         ALT_SMP(.long   PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
620                         PMD_SECT_AF | PMD_FLAGS_SMP | \mm_mmuflags)
621         ALT_UP(.long    PMD_TYPE_SECT | PMD_SECT_AP_WRITE | PMD_SECT_AP_READ | \
622                         PMD_SECT_AF | PMD_FLAGS_UP | \mm_mmuflags)
623         .long   PMD_TYPE_SECT | PMD_SECT_AP_WRITE | \
624                 PMD_SECT_AP_READ | PMD_SECT_AF | \io_mmuflags
625         W(b)    \initfunc
626         .long   cpu_arch_name
627         .long   cpu_elf_name
628         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB | HWCAP_FAST_MULT | \
629                 HWCAP_EDSP | HWCAP_TLS | \hwcaps
630         .long   cpu_v7_name
631         .long   \proc_fns
632         .long   v7wbi_tlb_fns
633         .long   v6_user_fns
634         .long   v7_cache_fns
635 .endm
636
637 #ifndef CONFIG_ARM_LPAE
638         /*
639          * ARM Ltd. Cortex A5 processor.
640          */
641         .type   __v7_ca5mp_proc_info, #object
642 __v7_ca5mp_proc_info:
643         .long   0x410fc050
644         .long   0xff0ffff0
645         __v7_proc __v7_ca5mp_setup
646         .size   __v7_ca5mp_proc_info, . - __v7_ca5mp_proc_info
647
648         /*
649          * ARM Ltd. Cortex A9 processor.
650          */
651         .type   __v7_ca9mp_proc_info, #object
652 __v7_ca9mp_proc_info:
653         .long   0x410fc090
654         .long   0xff0ffff0
655         __v7_proc __v7_ca9mp_setup
656         .size   __v7_ca9mp_proc_info, . - __v7_ca9mp_proc_info
657
658 #endif  /* CONFIG_ARM_LPAE */
659
660         /*
661          * Marvell PJ4B processor.
662          */
663 #ifdef CONFIG_CPU_PJ4B
664         .type   __v7_pj4b_proc_info, #object
665 __v7_pj4b_proc_info:
666         .long   0x560f5800
667         .long   0xff0fff00
668         __v7_proc __v7_pj4b_setup, proc_fns = pj4b_processor_functions
669         .size   __v7_pj4b_proc_info, . - __v7_pj4b_proc_info
670 #endif
671
672         /*
673          * ARM Ltd. Cortex A7 processor.
674          */
675         .type   __v7_ca7mp_proc_info, #object
676 __v7_ca7mp_proc_info:
677         .long   0x410fc070
678         .long   0xff0ffff0
679         __v7_proc __v7_ca7mp_setup
680         .size   __v7_ca7mp_proc_info, . - __v7_ca7mp_proc_info
681
682         /*
683          * ARM Ltd. Cortex A15 processor.
684          */
685         .type   __v7_ca15mp_proc_info, #object
686 __v7_ca15mp_proc_info:
687         .long   0x410fc0f0
688         .long   0xff0ffff0
689         __v7_proc __v7_ca15mp_setup
690         .size   __v7_ca15mp_proc_info, . - __v7_ca15mp_proc_info
691
692         /*
693          * Qualcomm Inc. Krait processors.
694          */
695         .type   __krait_proc_info, #object
696 __krait_proc_info:
697         .long   0x510f0400              @ Required ID value
698         .long   0xff0ffc00              @ Mask for ID
699         /*
700          * Some Krait processors don't indicate support for SDIV and UDIV
701          * instructions in the ARM instruction set, even though they actually
702          * do support them.
703          */
704         __v7_proc __v7_setup, hwcaps = HWCAP_IDIV
705         .size   __krait_proc_info, . - __krait_proc_info
706
707         /*
708          * Match any ARMv7 processor core.
709          */
710         .type   __v7_proc_info, #object
711 __v7_proc_info:
712         .long   0x000f0000              @ Required ID value
713         .long   0x000f0000              @ Mask for ID
714         __v7_proc __v7_setup
715         .size   __v7_proc_info, . - __v7_proc_info