arm: Add BTB invalidation on switch_mm for Cortex-A9, A12 and A17
[linux-3.10.git] / arch / arm / mm / proc-v7-3level.S
1 /*
2  * arch/arm/mm/proc-v7-3level.S
3  *
4  * Copyright (C) 2001 Deep Blue Solutions Ltd.
5  * Copyright (C) 2011 ARM Ltd.
6  * Author: Catalin Marinas <catalin.marinas@arm.com>
7  *   based on arch/arm/mm/proc-v7-2level.S
8  *
9  * This program is free software; you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License version 2 as
11  * published by the Free Software Foundation.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
21  */
22
23 #define TTB_IRGN_NC     (0 << 8)
24 #define TTB_IRGN_WBWA   (1 << 8)
25 #define TTB_IRGN_WT     (2 << 8)
26 #define TTB_IRGN_WB     (3 << 8)
27 #define TTB_RGN_NC      (0 << 10)
28 #define TTB_RGN_OC_WBWA (1 << 10)
29 #define TTB_RGN_OC_WT   (2 << 10)
30 #define TTB_RGN_OC_WB   (3 << 10)
31 #define TTB_S           (3 << 12)
32 #define TTB_EAE         (1 << 31)
33
34 /* PTWs cacheable, inner WB not shareable, outer WB not shareable */
35 #define TTB_FLAGS_UP    (TTB_IRGN_WB|TTB_RGN_OC_WB)
36 #define PMD_FLAGS_UP    (PMD_SECT_WB)
37
38 /* PTWs cacheable, inner WBWA shareable, outer WBWA not shareable */
39 #define TTB_FLAGS_SMP   (TTB_IRGN_WBWA|TTB_S|TTB_RGN_OC_WBWA)
40 #define PMD_FLAGS_SMP   (PMD_SECT_WBWA|PMD_SECT_S)
41
42 #ifndef __ARMEB__
43 #  define rpgdl r0
44 #  define rpgdh r1
45 #else
46 #  define rpgdl r1
47 #  define rpgdh r0
48 #endif
49
50 /*
51  * cpu_v7_switch_mm(pgd_phys, tsk)
52  *
53  * Set the translation table base pointer to be pgd_phys (physical address of
54  * the new TTB).
55  */
56 ENTRY(cpu_v7_icinv_switch_mm)
57 #ifdef CONFIG_MMU
58         /*
59          * Cortex-A15 requires ACTLR[0] to be set from secure in order
60          * for the icache invalidation to also invalidate the BTB.
61          */
62         mcr     p15, 0, r0, c7, c5, 0           @ ICIALLU
63         /* Fall through to switch_mm... */
64 #endif
65 ENTRY(cpu_v7_btbinv_switch_mm)
66 #ifdef CONFIG_MMU
67         mcr     p15, 0, r0, c7, c5, 6                   @ flush BTAC/BTB
68 #endif
69 ENTRY(cpu_v7_switch_mm)
70 #ifdef CONFIG_MMU
71         mmid    r2, r2                          @ get mm->context.id
72         asid    r2, r2
73         mov     r2, r2, lsl #(48 - 32)          @ ASID
74         orr     rpgdh, rpgdh, r2                @ upper 32-bits of pgd phys
75         mcrr    p15, 0, rpgdl, rpgdh, c2        @ set TTB 0
76         isb
77 #endif
78         mov     pc, lr
79 ENDPROC(cpu_v7_switch_mm)
80 ENDPROC(cpu_v7_btbinv_switch_mm)
81 ENDPROC(cpu_v7_icinv_switch_mm)
82
83 /*
84  * cpu_v7_set_pte_ext(ptep, pte)
85  *
86  * Set a level 2 translation table entry.
87  * - ptep - pointer to level 3 translation table entry
88  * - pte - PTE value to store (64-bit in r2 and r3)
89  */
90 ENTRY(cpu_v7_set_pte_ext)
91 #ifdef CONFIG_MMU
92         tst     r2, #L_PTE_VALID
93         beq     1f
94         tst     r3, #1 << (57 - 32)             @ L_PTE_NONE
95         bicne   r2, #L_PTE_VALID
96         bne     1f
97         tst     r3, #1 << (55 - 32)             @ L_PTE_DIRTY
98         orreq   r2, #L_PTE_RDONLY
99 1:      strd    r2, r3, [r0]
100         ALT_SMP(W(nop))
101         ALT_UP (mcr     p15, 0, r0, c7, c10, 1)         @ flush_pte
102 #endif
103         mov     pc, lr
104 ENDPROC(cpu_v7_set_pte_ext)
105
106         /*
107          * Memory region attributes for LPAE (defined in pgtable-3level.h):
108          *
109          *   n = AttrIndx[2:0]
110          *
111          *                      n       MAIR
112          *   UNCACHED           000     00000000
113          *   BUFFERABLE         001     01000100
114          *   DEV_WC             001     01000100
115          *   WRITETHROUGH       010     10101010
116          *   WRITEBACK          011     11101110
117          *   DEV_CACHED         011     11101110
118          *   DEV_SHARED         100     00000100
119          *   DEV_NONSHARED      100     00000100
120          *   unused             101
121          *   unused             110
122          *   WRITEALLOC         111     11111111
123          */
124 .equ    PRRR,   0xeeaa4400                      @ MAIR0
125 .equ    NMRR,   0xff000004                      @ MAIR1
126
127         /*
128          * Macro for setting up the TTBRx and TTBCR registers.
129          * - \ttbr1 updated.
130          */
131         .macro  v7_ttb_setup, zero, ttbr0, ttbr1, tmp
132         ldr     \tmp, =swapper_pg_dir           @ swapper_pg_dir virtual address
133         cmp     \ttbr1, \tmp                    @ PHYS_OFFSET > PAGE_OFFSET? (branch below)
134         mrc     p15, 0, \tmp, c2, c0, 2         @ TTB control register
135         orr     \tmp, \tmp, #TTB_EAE
136         ALT_SMP(orr     \tmp, \tmp, #TTB_FLAGS_SMP)
137         ALT_UP(orr      \tmp, \tmp, #TTB_FLAGS_UP)
138         ALT_SMP(orr     \tmp, \tmp, #TTB_FLAGS_SMP << 16)
139         ALT_UP(orr      \tmp, \tmp, #TTB_FLAGS_UP << 16)
140         /*
141          * TTBR0/TTBR1 split (PAGE_OFFSET):
142          *   0x40000000: T0SZ = 2, T1SZ = 0 (not used)
143          *   0x80000000: T0SZ = 0, T1SZ = 1
144          *   0xc0000000: T0SZ = 0, T1SZ = 2
145          *
146          * Only use this feature if PHYS_OFFSET <= PAGE_OFFSET, otherwise
147          * booting secondary CPUs would end up using TTBR1 for the identity
148          * mapping set up in TTBR0.
149          */
150         bhi     9001f                           @ PHYS_OFFSET > PAGE_OFFSET?
151         orr     \tmp, \tmp, #(((PAGE_OFFSET >> 30) - 1) << 16) @ TTBCR.T1SZ
152 #if defined CONFIG_VMSPLIT_2G
153         /* PAGE_OFFSET == 0x80000000, T1SZ == 1 */
154         add     \ttbr1, \ttbr1, #1 << 4         @ skip two L1 entries
155 #elif defined CONFIG_VMSPLIT_3G
156         /* PAGE_OFFSET == 0xc0000000, T1SZ == 2 */
157         add     \ttbr1, \ttbr1, #4096 * (1 + 3) @ only L2 used, skip pgd+3*pmd
158 #endif
159         /* CONFIG_VMSPLIT_1G does not need TTBR1 adjustment */
160 9001:   mcr     p15, 0, \tmp, c2, c0, 2         @ TTB control register
161         mcrr    p15, 1, \ttbr1, \zero, c2       @ load TTBR1
162         .endm
163
164         __CPUINIT
165
166         /*
167          *   AT
168          *  TFR   EV X F   IHD LR    S
169          * .EEE ..EE PUI. .TAT 4RVI ZWRS BLDP WCAM
170          * rxxx rrxx xxx0 0101 xxxx xxxx x111 xxxx < forced
171          *   11    0 110    1  0011 1100 .111 1101 < we want
172          */
173         .align  2
174         .type   v7_crval, #object
175 v7_crval:
176         crval   clear=0x0120c302, mmuset=0x30c23c7d, ucset=0x00c01c7c
177
178         .previous