ARM: tegra: Fix compilation warnings
[linux-3.10.git] / arch / arm / mach-tegra / timer.c
1 /*
2  * arch/arch/mach-tegra/timer.c
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (C) 2010-2012 NVIDIA Corporation.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/init.h>
23 #include <linux/err.h>
24 #include <linux/time.h>
25 #include <linux/interrupt.h>
26 #include <linux/irq.h>
27 #include <linux/clockchips.h>
28 #include <linux/clocksource.h>
29 #include <linux/clk.h>
30 #include <linux/cpu.h>
31 #include <linux/io.h>
32 #include <linux/syscore_ops.h>
33 #include <linux/cpu_pm.h>
34
35 #include <asm/mach/time.h>
36 #include <asm/arch_timer.h>
37 #include <asm/cputype.h>
38 #include <asm/delay.h>
39 #include <asm/smp_twd.h>
40 #include <asm/system.h>
41 #include <asm/sched_clock.h>
42
43 #include <mach/irqs.h>
44 #include <mach/hardware.h>
45
46 #include "board.h"
47 #include "clock.h"
48 #include "iomap.h"
49 #include "timer.h"
50 #include "fuse.h"
51
52 extern int __init arch_timer_register(struct arch_timer *at);
53
54 static void __iomem *timer_reg_base = IO_ADDRESS(TEGRA_TMR1_BASE);
55 static void __iomem *rtc_base = IO_ADDRESS(TEGRA_RTC_BASE);
56
57 static struct timespec persistent_ts;
58 static u64 persistent_ms, last_persistent_ms;
59 static u32 usec_config;
60 static u32 usec_offset;
61 static bool usec_suspended;
62
63 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
64 static u32 system_timer = (TEGRA_TMR3_BASE - TEGRA_TMR1_BASE);
65 #else
66 static u32 system_timer = 0;
67 #endif
68
69 #define timer_writel(value, reg) \
70         __raw_writel(value, timer_reg_base + (reg))
71 #define timer_readl(reg) \
72         __raw_readl(timer_reg_base + (reg))
73
74 static int tegra_timer_set_next_event(unsigned long cycles,
75                                          struct clock_event_device *evt)
76 {
77         u32 reg;
78
79         reg = 0x80000000 | ((cycles > 1) ? (cycles-1) : 0);
80         timer_writel(reg, system_timer + TIMER_PTV);
81
82         return 0;
83 }
84
85 static void tegra_timer_set_mode(enum clock_event_mode mode,
86                                     struct clock_event_device *evt)
87 {
88         u32 reg;
89
90         timer_writel(0, system_timer + TIMER_PTV);
91
92         switch (mode) {
93         case CLOCK_EVT_MODE_PERIODIC:
94                 reg = 0xC0000000 | ((1000000/HZ)-1);
95                 timer_writel(reg, system_timer + TIMER_PTV);
96                 break;
97         case CLOCK_EVT_MODE_ONESHOT:
98                 break;
99         case CLOCK_EVT_MODE_UNUSED:
100         case CLOCK_EVT_MODE_SHUTDOWN:
101         case CLOCK_EVT_MODE_RESUME:
102                 break;
103         }
104 }
105
106 static struct clock_event_device tegra_clockevent = {
107         .name           = "timer0",
108         .rating         = 300,
109         .features       = CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_PERIODIC,
110         .set_next_event = tegra_timer_set_next_event,
111         .set_mode       = tegra_timer_set_mode,
112 };
113
114 static u32 notrace tegra_read_usec(void)
115 {
116         u32 cyc = usec_offset;
117         if (!usec_suspended)
118                 cyc += timer_readl(TIMERUS_CNTR_1US);
119         return cyc;
120 }
121
122 static u32 notrace tegra_read_sched_clock(void)
123 {
124         return tegra_read_usec();
125 }
126
127 /*
128  * tegra_rtc_read - Reads the Tegra RTC registers
129  * Care must be taken that this funciton is not called while the
130  * tegra_rtc driver could be executing to avoid race conditions
131  * on the RTC shadow register
132  */
133 static u64 tegra_rtc_read_ms(void)
134 {
135         u32 ms = readl(rtc_base + RTC_MILLISECONDS);
136         u32 s = readl(rtc_base + RTC_SHADOW_SECONDS);
137         return (u64)s * MSEC_PER_SEC + ms;
138 }
139
140 /*
141  * tegra_read_persistent_clock -  Return time from a persistent clock.
142  *
143  * Reads the time from a source which isn't disabled during PM, the
144  * 32k sync timer.  Convert the cycles elapsed since last read into
145  * nsecs and adds to a monotonically increasing timespec.
146  * Care must be taken that this funciton is not called while the
147  * tegra_rtc driver could be executing to avoid race conditions
148  * on the RTC shadow register
149  */
150 static void tegra_read_persistent_clock(struct timespec *ts)
151 {
152         u64 delta;
153         struct timespec *tsp = &persistent_ts;
154
155         last_persistent_ms = persistent_ms;
156         persistent_ms = tegra_rtc_read_ms();
157         delta = persistent_ms - last_persistent_ms;
158
159         timespec_add_ns(tsp, delta * NSEC_PER_MSEC);
160         *ts = *tsp;
161 }
162
163 static irqreturn_t tegra_timer_interrupt(int irq, void *dev_id)
164 {
165         struct clock_event_device *evt = (struct clock_event_device *)dev_id;
166         timer_writel(1<<30, system_timer + TIMER_PCR);
167         evt->event_handler(evt);
168         return IRQ_HANDLED;
169 }
170
171 static struct irqaction tegra_timer_irq = {
172         .name           = "timer0",
173         .flags          = IRQF_DISABLED | IRQF_TIMER | IRQF_TRIGGER_HIGH,
174         .handler        = tegra_timer_interrupt,
175         .dev_id         = &tegra_clockevent,
176 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
177         .irq            = INT_TMR3,
178 #else
179         .irq            = INT_TMR1,
180 #endif
181 };
182
183 static int tegra_timer_suspend(void)
184 {
185         usec_config = timer_readl(TIMERUS_USEC_CFG);
186
187         usec_offset += timer_readl(TIMERUS_CNTR_1US);
188         usec_suspended = true;
189
190         return 0;
191 }
192
193 static void tegra_timer_resume(void)
194 {
195         timer_writel(usec_config, TIMERUS_USEC_CFG);
196
197         usec_offset -= timer_readl(TIMERUS_CNTR_1US);
198         usec_suspended = false;
199 }
200
201 static struct syscore_ops tegra_timer_syscore_ops = {
202         .suspend = tegra_timer_suspend,
203         .resume = tegra_timer_resume,
204 };
205
206 #ifdef CONFIG_HAVE_ARM_TWD
207 static DEFINE_TWD_LOCAL_TIMER(twd_local_timer,
208                               TEGRA_ARM_PERIF_BASE + 0x600,
209                               IRQ_LOCALTIMER);
210 static void __iomem *tegra_twd_base = IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x600);
211
212 void __init tegra_cpu_timer_init(void)
213 {
214         struct clk *cpu, *twd_clk;
215         int err;
216
217         /* The twd clock is a detached child of the CPU complex clock.
218            Force an update of the twd clock after DVFS has updated the
219            CPU clock rate. */
220
221         twd_clk = tegra_get_clock_by_name("twd");
222         BUG_ON(!twd_clk);
223         cpu = tegra_get_clock_by_name("cpu");
224         err = clk_set_rate(twd_clk, clk_get_rate(cpu));
225
226         if (err)
227                 pr_err("Failed to set twd clock rate: %d\n", err);
228         else
229                 pr_debug("TWD clock rate: %ld\n", clk_get_rate(twd_clk));
230 }
231
232 int tegra_twd_get_state(struct tegra_twd_context *context)
233 {
234         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
235         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
236         context->twd_cnt = readl(tegra_twd_base + TWD_TIMER_COUNTER);
237
238         return 0;
239 }
240
241 void tegra_twd_suspend(struct tegra_twd_context *context)
242 {
243         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
244         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
245         if ((context->twd_load == 0) &&
246             (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
247             (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
248                                   TWD_TIMER_CONTROL_IT_ENABLE))) {
249                 WARN("%s: TWD enabled but counter was 0\n", __func__);
250                 context->twd_load = 1;
251         }
252         __raw_writel(0, tegra_twd_base + TWD_TIMER_CONTROL);
253 }
254
255 void tegra_twd_resume(struct tegra_twd_context *context)
256 {
257         BUG_ON((context->twd_load == 0) &&
258                (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
259                (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
260                                      TWD_TIMER_CONTROL_IT_ENABLE)));
261         writel(context->twd_load, tegra_twd_base + TWD_TIMER_LOAD);
262         writel(context->twd_ctrl, tegra_twd_base + TWD_TIMER_CONTROL);
263 }
264
265 static void __init tegra_init_late_timer(void)
266 {
267         int err = twd_local_timer_register(&twd_local_timer);
268         if (err)
269                 pr_err("twd_timer_register failed %d\n", err);
270 }
271 #else
272 #define tegra_twd_get_state     do {} while(0)
273 #define tegra_twd_suspend       do {} while(0)
274 #define tegra_twd_resume        do {} while(0)
275 #endif
276
277 #ifdef CONFIG_ARM_ARCH_TIMER
278
279 /* Time Stamp Counter (TSC) base address */
280 static void __iomem *tsc = IO_ADDRESS(TEGRA_TSC_BASE);
281 static bool arch_timer_initialized;
282
283 #define TSC_CNTCR               0               /* TSC control registers */
284 #define TSC_CNTCR_ENABLE        (1 << 0)        /* Enable*/
285 #define TSC_CNTCR_HDBG          (1 << 1)        /* Halt on debug */
286
287 #define TSC_CNTCV0              0x8             /* TSC counter (LSW) */
288 #define TSC_CNTCV1              0xC             /* TSC counter (MSW) */
289 #define TSC_CNTFID0             0x20            /* TSC freq id 0 */
290
291 #define tsc_writel(value, reg) \
292         __raw_writel(value, tsc + (reg))
293 #define tsc_readl(reg) \
294         __raw_readl(tsc + (reg))
295
296
297 /* Is the optional system timer available? */
298 static int local_timer_is_architected(void)
299 {
300 #ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
301         /* HACK: The simulator does not yet support arch timers. */
302         return 0;
303 #else
304         return (cpu_architecture() >= CPU_ARCH_ARMv7) &&
305                ((read_cpuid_ext(CPUID_EXT_PFR1) >> 16) & 0xf) == 1;
306 #endif
307 }
308
309 void __init tegra_cpu_timer_init(void)
310 {
311         u32 tsc_ref_freq;
312         u32 reg;
313
314         if (!local_timer_is_architected())
315                 return;
316
317         tsc_ref_freq = tegra_clk_measure_input_freq();
318         if (tsc_ref_freq == 115200 || tsc_ref_freq == 230400) {
319                 /*
320                  * OSC detection function will bug out if revision is not QT and
321                  * the detected frequency is one of these two.
322                  */
323                 tsc_ref_freq = 13000000;
324                 pr_info("fake tsc_ref_req=%d in QT\n", tsc_ref_freq);
325         }
326
327         /* Set the Timer System Counter (TSC) reference frequency
328            NOTE: this is a write once register */
329         tsc_writel(tsc_ref_freq, TSC_CNTFID0);
330
331         /* Program CNTFRQ to the same value.
332            NOTE: this is a write once (per CPU reset) register. */
333         __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
334
335         /* CNTFRQ must agree with the TSC reference frequency. */
336         __asm__("mrc p15, 0, %0, c14, c0, 0\n" : "=r" (reg));
337         BUG_ON(reg != tsc_ref_freq);
338
339         /* Enable the TSC. */
340         reg = tsc_readl(TSC_CNTCR);
341         reg |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
342         tsc_writel(reg, TSC_CNTCR);
343 }
344
345 static void tegra_arch_timer_per_cpu_init(void)
346 {
347         if (arch_timer_initialized) {
348                 u32 tsc_ref_freq = tegra_clk_measure_input_freq();
349
350                 /*
351                  * OSC detection function will bug out if revision is not QT and
352                  * the detected frequency is one of these two.
353                  */
354                 if (tsc_ref_freq == 115200 || tsc_ref_freq == 230400)
355                         tsc_ref_freq = 13000000;
356
357                 /* Program CNTFRQ to the input frequency.
358                    NOTE: this is a write once (per CPU reset) register. */
359                 __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
360         }
361 }
362
363 static int arch_timer_cpu_notify(struct notifier_block *self,
364                                     unsigned long action, void *data)
365 {
366         switch (action) {
367         case CPU_STARTING:
368         case CPU_STARTING_FROZEN:
369                 tegra_arch_timer_per_cpu_init();
370                 break;
371         default:
372                 break;
373         }
374
375         return NOTIFY_OK;
376 }
377
378 static struct notifier_block arch_timer_cpu_nb = {
379         .notifier_call = arch_timer_cpu_notify,
380 };
381
382 static int arch_timer_cpu_pm_notify(struct notifier_block *self,
383                                     unsigned long action, void *data)
384 {
385         switch (action) {
386         case CPU_PM_EXIT:
387                 tegra_arch_timer_per_cpu_init();
388                 break;
389                 break;
390         }
391
392         return NOTIFY_OK;
393 }
394
395 static struct notifier_block arch_timer_cpu_pm_nb = {
396         .notifier_call = arch_timer_cpu_pm_notify,
397 };
398
399 static int __init tegra_init_arch_timer(void)
400 {
401         int err;
402
403         if (!local_timer_is_architected())
404                 return -ENODEV;
405
406         err = arch_timer_sched_clock_init();
407         if (err) {
408                 pr_err("%s: Unable to initialize arch timer sched_clock: %d\n",
409                      __func__, err);
410                 return err;
411         }
412
413         register_cpu_notifier(&arch_timer_cpu_nb);
414         cpu_pm_register_notifier(&arch_timer_cpu_pm_nb);
415         arch_timer_initialized = true;
416         return 0;
417 }
418
419 static struct arch_timer tegra_arch_timer = {
420         .res[0] = {
421                 .start  = 29,
422                 .end    = 29,
423                 .flags  = IORESOURCE_IRQ,
424         },
425         .res[1] = {
426                 .start  = 30,
427                 .end    = 30,
428                 .flags  = IORESOURCE_IRQ,
429         },
430 };
431
432 static void __init tegra_init_late_timer(void)
433 {
434         int err = -ENODEV;
435
436         if (arch_timer_initialized) {
437                 err = arch_timer_register(&tegra_arch_timer);
438                 if (err)
439                         pr_err("%s: Unable to register arch timer: %d\n",
440                              __func__, err);
441         }
442 }
443
444 #ifdef CONFIG_PM_SLEEP
445
446 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
447 static u32 tsc_suspend_start;
448 static u32 tsc_resume_start;
449
450 #define pmc_writel(value, reg) \
451                 writel(value, pmc + (reg))
452 #define pmc_readl(reg) \
453                 readl(pmc + (reg))
454
455 #define PMC_DPD_ENABLE                  0x24
456 #define PMC_DPD_ENABLE_TSC_MULT_ENABLE  (1 << 1)
457
458 #define PMC_TSC_MULT                    0x2b4
459 #define PMC_TSC_MULT_FREQ_STS           (1 << 16)
460
461 #define TSC_TIMEOUT_US                  32
462
463 void tegra_tsc_suspend(void)
464 {
465         if (arch_timer_initialized) {
466                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
467                 BUG_ON(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE);
468                 reg |= PMC_DPD_ENABLE_TSC_MULT_ENABLE;
469                 pmc_writel(reg, PMC_DPD_ENABLE);
470                 tsc_suspend_start = timer_readl(TIMERUS_CNTR_1US);
471         }
472 }
473
474 void tegra_tsc_resume(void)
475 {
476         if (arch_timer_initialized) {
477                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
478                 BUG_ON(!(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE));
479                 reg &= ~PMC_DPD_ENABLE_TSC_MULT_ENABLE;
480                 pmc_writel(reg, PMC_DPD_ENABLE);
481                 tsc_resume_start = timer_readl(TIMERUS_CNTR_1US);
482         }
483 }
484
485 void tegra_tsc_wait_for_suspend(void)
486 {
487         if (arch_timer_initialized) {
488                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_suspend_start) <
489                         TSC_TIMEOUT_US) {
490                         if (pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS)
491                                 break;
492                         cpu_relax();
493                 }
494         }
495 }
496
497 void tegra_tsc_wait_for_resume(void)
498 {
499         if (arch_timer_initialized) {
500                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_resume_start) <
501                         TSC_TIMEOUT_US) {
502                         if (!(pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS))
503                                 break;
504                         cpu_relax();
505                 }
506         }
507 }
508
509 #endif
510
511 #else
512 static inline int tegra_init_arch_timer(void) { return -ENODEV; }
513 static inline int tegra_init_late_arch_timer(void) { return -ENODEV; }
514 #endif
515
516 extern void __tegra_delay(unsigned long cycles);
517 extern void __tegra_const_udelay(unsigned long loops);
518 extern void __tegra_udelay(unsigned long usecs);
519
520 void __init tegra_init_timer(void)
521 {
522         struct clk *clk;
523         int ret;
524         unsigned long rate;
525
526         clk = clk_get_sys("timer", NULL);
527         if (IS_ERR(clk)) {
528                 pr_warn("Unable to get timer clock. Assuming 12Mhz input clock.\n");
529                 rate = 12000000;
530         } else {
531                 clk_prepare_enable(clk);
532                 rate = clk_get_rate(clk);
533         }
534
535         /*
536          * rtc registers are used by read_persistent_clock, keep the rtc clock
537          * enabled
538          */
539         clk = clk_get_sys("rtc-tegra", NULL);
540         if (IS_ERR(clk))
541                 pr_warn("Unable to get rtc-tegra clock\n");
542         else
543                 clk_prepare_enable(clk);
544
545         switch (rate) {
546         case 12000000:
547                 timer_writel(0x000b, TIMERUS_USEC_CFG);
548                 break;
549         case 13000000:
550                 timer_writel(0x000c, TIMERUS_USEC_CFG);
551                 break;
552         case 19200000:
553                 timer_writel(0x045f, TIMERUS_USEC_CFG);
554                 break;
555         case 26000000:
556                 timer_writel(0x0019, TIMERUS_USEC_CFG);
557                 break;
558 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
559         case 16800000:
560                 timer_writel(0x0453, TIMERUS_USEC_CFG);
561                 break;
562         case 38400000:
563                 timer_writel(0x04BF, TIMERUS_USEC_CFG);
564                 break;
565         case 48000000:
566                 timer_writel(0x002F, TIMERUS_USEC_CFG);
567                 break;
568 #endif
569         default:
570                 if (tegra_revision == TEGRA_REVISION_QT) {
571                         timer_writel(0x000c, TIMERUS_USEC_CFG);
572                         break;
573                 }
574                 WARN(1, "Unknown clock rate");
575         }
576
577 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
578         tegra20_init_timer();
579 #else
580         tegra30_init_timer();
581 #endif
582
583         /* Architectural timers take precedence over broadcast timers.
584            Only register a broadcast clockevent device if architectural
585            timers do not exist or cannot be initialized. */
586         if (tegra_init_arch_timer()) {
587                 /* Architectural timers do not exist or cannot be initialzied.
588                    Fall back to using the broadcast timer as the sched clock. */
589                 setup_sched_clock(tegra_read_sched_clock, 32, 1000000);
590
591                 ret = clocksource_mmio_init(timer_reg_base + TIMERUS_CNTR_1US,
592                         "timer_us", 1000000, 300, 32,
593                         clocksource_mmio_readl_up);
594                 if (ret) {
595                         pr_err("%s: Failed to register clocksource: %d\n",
596                                 __func__, ret);
597                         BUG();
598                 }
599
600                 ret = setup_irq(tegra_timer_irq.irq, &tegra_timer_irq);
601                 if (ret) {
602                         pr_err("%s: Failed to register timer IRQ: %d\n",
603                                 __func__, ret);
604                         BUG();
605                 }
606
607                 clockevents_calc_mult_shift(&tegra_clockevent, 1000000, 5);
608                 tegra_clockevent.max_delta_ns =
609                         clockevent_delta2ns(0x1fffffff, &tegra_clockevent);
610                 tegra_clockevent.min_delta_ns =
611                         clockevent_delta2ns(0x1, &tegra_clockevent);
612                 tegra_clockevent.cpumask = cpu_all_mask;
613                 tegra_clockevent.irq = tegra_timer_irq.irq;
614                 clockevents_register_device(&tegra_clockevent);
615         }
616
617         register_syscore_ops(&tegra_timer_syscore_ops);
618         late_time_init = tegra_init_late_timer;
619
620         register_persistent_clock(NULL, tegra_read_persistent_clock);
621
622         arm_delay_ops.delay             = __tegra_delay;
623         arm_delay_ops.const_udelay      = __tegra_const_udelay;
624         arm_delay_ops.udelay            = __tegra_udelay;
625 }