ARM: tegra: Add CPU notifier for per CPU arch timer initialization
[linux-3.10.git] / arch / arm / mach-tegra / timer.c
1 /*
2  * arch/arch/mach-tegra/timer.c
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (C) 2010-2012 NVIDIA Corporation.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/init.h>
23 #include <linux/err.h>
24 #include <linux/time.h>
25 #include <linux/interrupt.h>
26 #include <linux/irq.h>
27 #include <linux/clockchips.h>
28 #include <linux/clocksource.h>
29 #include <linux/clk.h>
30 #include <linux/cpu.h>
31 #include <linux/io.h>
32 #include <linux/syscore_ops.h>
33
34 #include <asm/mach/time.h>
35 #include <asm/arch_timer.h>
36 #include <asm/cputype.h>
37 #include <asm/delay.h>
38 #include <asm/smp_twd.h>
39 #include <asm/system.h>
40 #include <asm/sched_clock.h>
41
42 #include <mach/irqs.h>
43
44 #include "board.h"
45 #include "clock.h"
46 #include "iomap.h"
47 #include "timer.h"
48
49 static void __iomem *timer_reg_base = IO_ADDRESS(TEGRA_TMR1_BASE);
50 static void __iomem *rtc_base = IO_ADDRESS(TEGRA_RTC_BASE);
51
52 static struct timespec persistent_ts;
53 static u64 persistent_ms, last_persistent_ms;
54 static u32 usec_config;
55 static u32 usec_offset;
56 static bool usec_suspended;
57
58 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
59 static u32 system_timer = (TEGRA_TMR3_BASE - TEGRA_TMR1_BASE);
60 #else
61 static u32 system_timer = 0;
62 #endif
63
64 #define timer_writel(value, reg) \
65         __raw_writel(value, timer_reg_base + (reg))
66 #define timer_readl(reg) \
67         __raw_readl(timer_reg_base + (reg))
68
69 static int tegra_timer_set_next_event(unsigned long cycles,
70                                          struct clock_event_device *evt)
71 {
72         u32 reg;
73
74         reg = 0x80000000 | ((cycles > 1) ? (cycles-1) : 0);
75         timer_writel(reg, system_timer + TIMER_PTV);
76
77         return 0;
78 }
79
80 static void tegra_timer_set_mode(enum clock_event_mode mode,
81                                     struct clock_event_device *evt)
82 {
83         u32 reg;
84
85         timer_writel(0, system_timer + TIMER_PTV);
86
87         switch (mode) {
88         case CLOCK_EVT_MODE_PERIODIC:
89                 reg = 0xC0000000 | ((1000000/HZ)-1);
90                 timer_writel(reg, system_timer + TIMER_PTV);
91                 break;
92         case CLOCK_EVT_MODE_ONESHOT:
93                 break;
94         case CLOCK_EVT_MODE_UNUSED:
95         case CLOCK_EVT_MODE_SHUTDOWN:
96         case CLOCK_EVT_MODE_RESUME:
97                 break;
98         }
99 }
100
101 static struct clock_event_device tegra_clockevent = {
102         .name           = "timer0",
103         .rating         = 425,  /* Must be > dummy_timer and < local_timer */
104         .features       = CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_PERIODIC,
105         .set_next_event = tegra_timer_set_next_event,
106         .set_mode       = tegra_timer_set_mode,
107 };
108
109 static u32 notrace tegra_read_usec(void)
110 {
111         u32 cyc = usec_offset;
112         if (!usec_suspended)
113                 cyc += timer_readl(TIMERUS_CNTR_1US);
114         return cyc;
115 }
116
117 static u32 notrace tegra_read_sched_clock(void)
118 {
119         return tegra_read_usec();
120 }
121
122 /*
123  * tegra_rtc_read - Reads the Tegra RTC registers
124  * Care must be taken that this funciton is not called while the
125  * tegra_rtc driver could be executing to avoid race conditions
126  * on the RTC shadow register
127  */
128 static u64 tegra_rtc_read_ms(void)
129 {
130         u32 ms = readl(rtc_base + RTC_MILLISECONDS);
131         u32 s = readl(rtc_base + RTC_SHADOW_SECONDS);
132         return (u64)s * MSEC_PER_SEC + ms;
133 }
134
135 /*
136  * tegra_read_persistent_clock -  Return time from a persistent clock.
137  *
138  * Reads the time from a source which isn't disabled during PM, the
139  * 32k sync timer.  Convert the cycles elapsed since last read into
140  * nsecs and adds to a monotonically increasing timespec.
141  * Care must be taken that this funciton is not called while the
142  * tegra_rtc driver could be executing to avoid race conditions
143  * on the RTC shadow register
144  */
145 static void tegra_read_persistent_clock(struct timespec *ts)
146 {
147         u64 delta;
148         struct timespec *tsp = &persistent_ts;
149
150         last_persistent_ms = persistent_ms;
151         persistent_ms = tegra_rtc_read_ms();
152         delta = persistent_ms - last_persistent_ms;
153
154         timespec_add_ns(tsp, delta * NSEC_PER_MSEC);
155         *ts = *tsp;
156 }
157
158 static irqreturn_t tegra_timer_interrupt(int irq, void *dev_id)
159 {
160         struct clock_event_device *evt = (struct clock_event_device *)dev_id;
161         timer_writel(1<<30, system_timer + TIMER_PCR);
162         evt->event_handler(evt);
163         return IRQ_HANDLED;
164 }
165
166 static struct irqaction tegra_timer_irq = {
167         .name           = "timer0",
168         .flags          = IRQF_DISABLED | IRQF_TIMER | IRQF_TRIGGER_HIGH,
169         .handler        = tegra_timer_interrupt,
170         .dev_id         = &tegra_clockevent,
171 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
172         .irq            = INT_TMR3,
173 #else
174         .irq            = INT_TMR1,
175 #endif
176 };
177
178 static int tegra_timer_suspend(void)
179 {
180         usec_config = timer_readl(TIMERUS_USEC_CFG);
181
182         usec_offset += timer_readl(TIMERUS_CNTR_1US);
183         usec_suspended = true;
184
185         return 0;
186 }
187
188 static void tegra_timer_resume(void)
189 {
190         timer_writel(usec_config, TIMERUS_USEC_CFG);
191
192         usec_offset -= timer_readl(TIMERUS_CNTR_1US);
193         usec_suspended = false;
194 }
195
196 static struct syscore_ops tegra_timer_syscore_ops = {
197         .suspend = tegra_timer_suspend,
198         .resume = tegra_timer_resume,
199 };
200
201 #ifdef CONFIG_HAVE_ARM_TWD
202 static DEFINE_TWD_LOCAL_TIMER(twd_local_timer,
203                               TEGRA_ARM_PERIF_BASE + 0x600,
204                               IRQ_LOCALTIMER);
205 static void __iomem *tegra_twd_base = IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x600);
206
207 void __init tegra_twd_init(void)
208 {
209         struct clk *cpu, *twd_clk;
210         int ret;
211         int err;
212
213         /* The twd clock is a detached child of the CPU complex clock.
214            Force an update of the twd clock after DVFS has updated the
215            CPU clock rate. */
216
217         twd_clk = tegra_get_clock_by_name("twd");
218         BUG_ON(!twd_clk);
219         cpu = tegra_get_clock_by_name("cpu");
220         ret = clk_set_rate(twd_clk, clk_get_rate(cpu));
221
222         if (ret)
223                 pr_err("Failed to set twd clock rate: %d\n", ret);
224         else
225                 pr_debug("TWD clock rate: %ld\n", clk_get_rate(twd_clk));
226
227         err = twd_local_timer_register(&twd_local_timer);
228         if (err)
229                 pr_err("twd_local_timer_register failed %d\n", err);
230 }
231
232 int tegra_twd_get_state(struct tegra_twd_context *context)
233 {
234         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
235         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
236         context->twd_cnt = readl(tegra_twd_base + TWD_TIMER_COUNTER);
237
238         return 0;
239 }
240
241 void tegra_twd_suspend(struct tegra_twd_context *context)
242 {
243         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
244         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
245         if ((context->twd_load == 0) &&
246             (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
247             (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
248                                   TWD_TIMER_CONTROL_IT_ENABLE))) {
249                 WARN("%s: TWD enabled but counter was 0\n", __func__);
250                 context->twd_load = 1;
251         }
252         __raw_writel(0, tegra_twd_base + TWD_TIMER_CONTROL);
253 }
254
255 void tegra_twd_resume(struct tegra_twd_context *context)
256 {
257         BUG_ON((context->twd_load == 0) &&
258                (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
259                (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
260                                      TWD_TIMER_CONTROL_IT_ENABLE)));
261         writel(context->twd_load, tegra_twd_base + TWD_TIMER_LOAD);
262         writel(context->twd_ctrl, tegra_twd_base + TWD_TIMER_CONTROL);
263 }
264
265 static void __init tegra_init_late_twd(void)
266 {
267         int err = twd_local_timer_register(&twd_local_timer);
268         if (err)
269                 pr_err("twd_timer_register failed %d\n", err);
270 }
271 #else
272 #define tegra_twd_init()        do {} while(0)
273 static inline void tegra_init_late_twd(void) {}
274 #define tegra_twd_get_state     do {} while(0)
275 #define tegra_twd_suspend       do {} while(0)
276 #define tegra_twd_resume        do {} while(0)
277 #endif
278
279 #ifdef CONFIG_ARM_ARCH_TIMER
280
281 /* Time Stamp Counter (TSC) base address */
282 static void __iomem *tsc = IO_ADDRESS(TEGRA_TSC_BASE);
283 static bool arch_timer_initialized;
284
285 #define TSC_CNTCR               0               /* TSC control registers */
286 #define TSC_CNTCR_ENABLE        (1 << 0)        /* Enable*/
287 #define TSC_CNTCR_HDBG          (1 << 1)        /* Halt on debug */
288
289 #define TSC_CNTCV0              0x8             /* TSC counter (LSW) */
290 #define TSC_CNTCV1              0xC             /* TSC counter (MSW) */
291 #define TSC_CNTFID0             0x20            /* TSC freq id 0 */
292
293 #define tsc_writel(value, reg) \
294         __raw_writel(value, tsc + (reg))
295 #define tsc_readl(reg) \
296         __raw_readl(tsc + (reg))
297
298
299 /* Is the optional system timer available? */
300 static int local_timer_is_architected(void)
301 {
302 #ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
303         /* HACK: The simulator does not yet support arch timers. */
304         return 0;
305 #else
306         return (cpu_architecture() >= CPU_ARCH_ARMv7) &&
307                ((read_cpuid_ext(CPUID_EXT_PFR1) >> 16) & 0xf) == 1;
308 #endif
309 }
310
311 static int __init tegra_init_early_arch_timer(void)
312 {
313         u32 tsc_ref_freq;
314         u32 reg;
315
316         if (!local_timer_is_architected())
317                 return -ENODEV;
318
319         tsc_ref_freq = tegra_clk_measure_input_freq();
320
321         /* Set the Timer System Counter (TSC) reference frequency
322            NOTE: this is a write once register */
323         tsc_writel(tsc_ref_freq, TSC_CNTFID0);
324
325         /* Program CNTFRQ to the same value.
326            NOTE: this is a write once (per CPU reset) register. */
327         __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
328
329         /* CNTFRQ must agree with the TSC reference frequency. */
330         __asm__("mrc p15, 0, %0, c14, c0, 0\n" : "=r" (reg));
331         BUG_ON(reg != tsc_ref_freq);
332
333         /* Enable the TSC. */
334         reg = tsc_readl(TSC_CNTCR);
335         reg |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
336         tsc_writel(reg, TSC_CNTCR);
337         return 0;
338 }
339
340 static void tegra_arch_timer_per_cpu_init(void)
341 {
342         if (arch_timer_initialized) {
343                 u32 tsc_ref_freq = tegra_clk_measure_input_freq();
344
345                 /* Program CNTFRQ to the input frequency.
346                    NOTE: this is a write once (per CPU reset) register. */
347                 __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
348         }
349 }
350
351 static int arch_timer_cpu_notify(struct notifier_block *self,
352                                     unsigned long action, void *data)
353 {
354         switch (action) {
355         case CPU_STARTING:
356         case CPU_STARTING_FROZEN:
357                 tegra_arch_timer_per_cpu_init();
358                 break;
359         default:
360                 break;
361         }
362
363         return NOTIFY_OK;
364 }
365
366 static struct notifier_block arch_timer_cpu_nb = {
367         .notifier_call = arch_timer_cpu_notify,
368 };
369
370 static int __init tegra_init_arch_timer(void)
371 {
372         int err;
373
374         if (!local_timer_is_architected())
375                 return -ENODEV;
376
377         err = arch_timer_sched_clock_init();
378         if (err) {
379                 pr_err("%s: Unable to initialize arch timer sched_clock: %d\n",
380                      __func__, err);
381                 return err;
382         }
383
384         register_cpu_notifier(&arch_timer_cpu_nb);
385         arch_timer_initialized = true;
386         return 0;
387 }
388
389 static struct resource arch_timer_resources[] __initdata = {
390         {
391                 .start  = 29,
392                 .end    = 29,
393                 .flags  = IORESOURCE_IRQ,
394         },
395         {
396                 .start  = 30,
397                 .end    = 30,
398                 .flags  = IORESOURCE_IRQ,
399         },
400 };
401
402 static int __init tegra_init_late_arch_timer(void)
403 {
404         int err = -ENODEV;
405
406         if (arch_timer_initialized) {
407                 err = arch_timer_register(arch_timer_resources,
408                         ARRAY_SIZE(arch_timer_resources));
409                 if (err)
410                         pr_err("%s: Unable to register arch timer: %d\n",
411                              __func__, err);
412         }
413         return err;
414 }
415
416 #ifdef CONFIG_PM_SLEEP
417
418 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
419 static u32 tsc_suspend_start;
420 static u32 tsc_resume_start;
421
422 #define pmc_writel(value, reg) \
423                 writel(value, pmc + (reg))
424 #define pmc_readl(reg) \
425                 readl(pmc + (reg))
426
427 #define PMC_DPD_ENABLE                  0x24
428 #define PMC_DPD_ENABLE_TSC_MULT_ENABLE  (1 << 1)
429
430 #define PMC_TSC_MULT                    0x2b4
431 #define PMC_TSC_MULT_FREQ_STS           (1 << 16)
432
433 #define TSC_TIMEOUT_US                  32
434
435 void tegra_tsc_suspend(void)
436 {
437         if (arch_timer_initialized) {
438                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
439                 BUG_ON(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE);
440                 reg |= PMC_DPD_ENABLE_TSC_MULT_ENABLE;
441                 pmc_writel(reg, PMC_DPD_ENABLE);
442                 tsc_suspend_start = timer_readl(TIMERUS_CNTR_1US);
443         }
444 }
445
446 void tegra_tsc_resume(void)
447 {
448         if (arch_timer_initialized) {
449                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
450                 BUG_ON(!(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE));
451                 reg &= ~PMC_DPD_ENABLE_TSC_MULT_ENABLE;
452                 pmc_writel(reg, PMC_DPD_ENABLE);
453                 tsc_resume_start = timer_readl(TIMERUS_CNTR_1US);
454         }
455 }
456
457 void tegra_tsc_wait_for_suspend(void)
458 {
459         if (arch_timer_initialized) {
460                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_suspend_start) <
461                         TSC_TIMEOUT_US) {
462                         if (pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS)
463                                 break;
464                         cpu_relax();
465                 }
466         }
467 }
468
469 void tegra_tsc_wait_for_resume(void)
470 {
471         if (arch_timer_initialized) {
472                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_resume_start) <
473                         TSC_TIMEOUT_US) {
474                         if (!(pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS))
475                                 break;
476                         cpu_relax();
477                 }
478         }
479 }
480
481 #endif
482
483 #else
484 static inline int tegra_init_early_arch_timer(void) { return -ENODEV; }
485 static inline int tegra_init_arch_timer(void) { return -ENODEV; }
486 static inline int tegra_init_late_arch_timer(void) { return -ENODEV; }
487 #endif
488
489 void __init tegra_init_early_timer(void)
490 {
491         if (tegra_init_early_arch_timer())
492                 tegra_twd_init();
493 }
494
495 static void __init tegra_init_late_timer(void)
496 {
497         if (tegra_init_late_arch_timer())
498                 tegra_init_late_twd();
499 }
500
501 extern void __tegra_delay(unsigned long cycles);
502 extern void __tegra_const_udelay(unsigned long loops);
503 extern void __tegra_udelay(unsigned long usecs);
504
505 void __init tegra_init_timer(void)
506 {
507         struct clk *clk;
508         int ret;
509         unsigned long rate;
510
511         clk = clk_get_sys("timer", NULL);
512         if (IS_ERR(clk)) {
513                 pr_warn("Unable to get timer clock. Assuming 12Mhz input clock.\n");
514                 rate = 12000000;
515         } else {
516                 clk_prepare_enable(clk);
517                 rate = clk_get_rate(clk);
518         }
519
520         /*
521          * rtc registers are used by read_persistent_clock, keep the rtc clock
522          * enabled
523          */
524         clk = clk_get_sys("rtc-tegra", NULL);
525         if (IS_ERR(clk))
526                 pr_warn("Unable to get rtc-tegra clock\n");
527         else
528                 clk_prepare_enable(clk);
529
530         switch (rate) {
531         case 12000000:
532                 timer_writel(0x000b, TIMERUS_USEC_CFG);
533                 break;
534         case 13000000:
535                 timer_writel(0x000c, TIMERUS_USEC_CFG);
536                 break;
537         case 19200000:
538                 timer_writel(0x045f, TIMERUS_USEC_CFG);
539                 break;
540         case 26000000:
541                 timer_writel(0x0019, TIMERUS_USEC_CFG);
542                 break;
543 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
544         case 16800000:
545                 timer_writel(0x0453, TIMERUS_USEC_CFG);
546                 break;
547         case 38400000:
548                 timer_writel(0x04BF, TIMERUS_USEC_CFG);
549                 break;
550         case 48000000:
551                 timer_writel(0x002F, TIMERUS_USEC_CFG);
552                 break;
553 #endif
554         default:
555                 WARN(1, "Unknown clock rate");
556         }
557
558 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
559         tegra20_init_timer();
560 #else
561         tegra30_init_timer();
562 #endif
563
564         /* Architectural timers take precedence over broadcast timers.
565            Only register a broadcast clockevent device if architectural
566            timers do not exist or cannot be initialized. */
567         if (tegra_init_arch_timer()) {
568                 /* Architectural timers do not exist or cannot be initialzied.
569                    Fall back to using the broadcast timer as the sched clock. */
570                 setup_sched_clock(tegra_read_sched_clock, 32, 1000000);
571
572                 ret = clocksource_mmio_init(timer_reg_base + TIMERUS_CNTR_1US,
573                         "timer_us", 1000000, 300, 32,
574                         clocksource_mmio_readl_up);
575                 if (ret) {
576                         pr_err("%s: Failed to register clocksource: %d\n",
577                                 __func__, ret);
578                         BUG();
579                 }
580
581                 ret = setup_irq(tegra_timer_irq.irq, &tegra_timer_irq);
582                 if (ret) {
583                         pr_err("%s: Failed to register timer IRQ: %d\n",
584                                 __func__, ret);
585                         BUG();
586                 }
587
588                 clockevents_calc_mult_shift(&tegra_clockevent, 1000000, 5);
589                 tegra_clockevent.max_delta_ns =
590                         clockevent_delta2ns(0x1fffffff, &tegra_clockevent);
591                 tegra_clockevent.min_delta_ns =
592                         clockevent_delta2ns(0x1, &tegra_clockevent);
593                 tegra_clockevent.cpumask = cpu_all_mask;
594                 tegra_clockevent.irq = tegra_timer_irq.irq;
595                 clockevents_register_device(&tegra_clockevent);
596         }
597
598         register_syscore_ops(&tegra_timer_syscore_ops);
599         late_time_init = tegra_init_late_timer;
600
601         register_persistent_clock(NULL, tegra_read_persistent_clock);
602
603         arm_delay_ops.delay             = __tegra_delay;
604         arm_delay_ops.const_udelay      = __tegra_const_udelay;
605         arm_delay_ops.udelay            = __tegra_udelay;
606 }