ARM: Tegra: Tegra specific traces to own module
[linux-3.10.git] / arch / arm / mach-tegra / timer.c
1 /*
2  * arch/arch/mach-tegra/timer.c
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (C) 2010-2012 NVIDIA Corporation.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/init.h>
23 #include <linux/err.h>
24 #include <linux/time.h>
25 #include <linux/interrupt.h>
26 #include <linux/irq.h>
27 #include <linux/clockchips.h>
28 #include <linux/clocksource.h>
29 #include <linux/clk.h>
30 #include <linux/cpu.h>
31 #include <linux/io.h>
32 #include <linux/syscore_ops.h>
33 #include <linux/cpu_pm.h>
34
35 #include <asm/mach/time.h>
36 #include <asm/arch_timer.h>
37 #include <asm/cputype.h>
38 #include <asm/delay.h>
39 #include <asm/smp_twd.h>
40 #include <asm/system.h>
41 #include <asm/sched_clock.h>
42
43 #include <mach/irqs.h>
44 #include <mach/hardware.h>
45
46 #include "board.h"
47 #include "clock.h"
48 #include "iomap.h"
49 #include "timer.h"
50 #include "fuse.h"
51
52 extern int __init arch_timer_register(struct arch_timer *at);
53
54 static void __iomem *timer_reg_base = IO_ADDRESS(TEGRA_TMR1_BASE);
55 static void __iomem *rtc_base = IO_ADDRESS(TEGRA_RTC_BASE);
56
57 static struct timespec persistent_ts;
58 static u64 persistent_ms, last_persistent_ms;
59 static u32 usec_config;
60 static u32 usec_offset;
61 static bool usec_suspended;
62
63 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
64 static u32 system_timer = (TEGRA_TMR3_BASE - TEGRA_TMR1_BASE);
65 #else
66 static u32 system_timer = 0;
67 #endif
68
69 #define timer_writel(value, reg) \
70         __raw_writel(value, timer_reg_base + (reg))
71 #define timer_readl(reg) \
72         __raw_readl(timer_reg_base + (reg))
73
74 static int tegra_timer_set_next_event(unsigned long cycles,
75                                          struct clock_event_device *evt)
76 {
77         u32 reg;
78
79         reg = 0x80000000 | ((cycles > 1) ? (cycles-1) : 0);
80         timer_writel(reg, system_timer + TIMER_PTV);
81
82         return 0;
83 }
84
85 static void tegra_timer_set_mode(enum clock_event_mode mode,
86                                     struct clock_event_device *evt)
87 {
88         u32 reg;
89
90         timer_writel(0, system_timer + TIMER_PTV);
91
92         switch (mode) {
93         case CLOCK_EVT_MODE_PERIODIC:
94                 reg = 0xC0000000 | ((1000000/HZ)-1);
95                 timer_writel(reg, system_timer + TIMER_PTV);
96                 break;
97         case CLOCK_EVT_MODE_ONESHOT:
98                 break;
99         case CLOCK_EVT_MODE_UNUSED:
100         case CLOCK_EVT_MODE_SHUTDOWN:
101         case CLOCK_EVT_MODE_RESUME:
102                 break;
103         }
104 }
105
106 static struct clock_event_device tegra_clockevent = {
107         .name           = "timer0",
108         .rating         = 300,
109         .features       = CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_PERIODIC,
110         .set_next_event = tegra_timer_set_next_event,
111         .set_mode       = tegra_timer_set_mode,
112 };
113
114 static u32 notrace tegra_read_usec(void)
115 {
116         u32 cyc = usec_offset;
117         if (!usec_suspended)
118                 cyc += timer_readl(TIMERUS_CNTR_1US);
119         return cyc;
120 }
121
122 u32 notrace tegra_read_usec_raw(void)
123 {
124         return timer_readl(TIMERUS_CNTR_1US);
125 }
126
127 static u32 notrace tegra_read_sched_clock(void)
128 {
129         return tegra_read_usec();
130 }
131
132 /*
133  * tegra_rtc_read - Reads the Tegra RTC registers
134  * Care must be taken that this funciton is not called while the
135  * tegra_rtc driver could be executing to avoid race conditions
136  * on the RTC shadow register
137  */
138 u64 tegra_rtc_read_ms(void)
139 {
140         u32 ms = readl(rtc_base + RTC_MILLISECONDS);
141         u32 s = readl(rtc_base + RTC_SHADOW_SECONDS);
142         return (u64)s * MSEC_PER_SEC + ms;
143 }
144
145 /*
146  * tegra_read_persistent_clock -  Return time from a persistent clock.
147  *
148  * Reads the time from a source which isn't disabled during PM, the
149  * 32k sync timer.  Convert the cycles elapsed since last read into
150  * nsecs and adds to a monotonically increasing timespec.
151  * Care must be taken that this funciton is not called while the
152  * tegra_rtc driver could be executing to avoid race conditions
153  * on the RTC shadow register
154  */
155 static void tegra_read_persistent_clock(struct timespec *ts)
156 {
157         u64 delta;
158         struct timespec *tsp = &persistent_ts;
159
160         last_persistent_ms = persistent_ms;
161         persistent_ms = tegra_rtc_read_ms();
162         delta = persistent_ms - last_persistent_ms;
163
164         timespec_add_ns(tsp, delta * NSEC_PER_MSEC);
165         *ts = *tsp;
166 }
167
168 static irqreturn_t tegra_timer_interrupt(int irq, void *dev_id)
169 {
170         struct clock_event_device *evt = (struct clock_event_device *)dev_id;
171         timer_writel(1<<30, system_timer + TIMER_PCR);
172         evt->event_handler(evt);
173         return IRQ_HANDLED;
174 }
175
176 static struct irqaction tegra_timer_irq = {
177         .name           = "timer0",
178         .flags          = IRQF_DISABLED | IRQF_TIMER | IRQF_TRIGGER_HIGH,
179         .handler        = tegra_timer_interrupt,
180         .dev_id         = &tegra_clockevent,
181 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
182         .irq            = INT_TMR3,
183 #else
184         .irq            = INT_TMR1,
185 #endif
186 };
187
188 static int tegra_timer_suspend(void)
189 {
190         usec_config = timer_readl(TIMERUS_USEC_CFG);
191
192         usec_offset += timer_readl(TIMERUS_CNTR_1US);
193         usec_suspended = true;
194
195         return 0;
196 }
197
198 static void tegra_timer_resume(void)
199 {
200         timer_writel(usec_config, TIMERUS_USEC_CFG);
201
202         usec_offset -= timer_readl(TIMERUS_CNTR_1US);
203         usec_suspended = false;
204 }
205
206 static struct syscore_ops tegra_timer_syscore_ops = {
207         .suspend = tegra_timer_suspend,
208         .resume = tegra_timer_resume,
209 };
210
211 #ifdef CONFIG_HAVE_ARM_TWD
212 static DEFINE_TWD_LOCAL_TIMER(twd_local_timer,
213                               TEGRA_ARM_PERIF_BASE + 0x600,
214                               IRQ_LOCALTIMER);
215 static void __iomem *tegra_twd_base = IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x600);
216
217 void __init tegra_cpu_timer_init(void)
218 {
219         struct clk *cpu, *twd_clk;
220         int err;
221
222         /* The twd clock is a detached child of the CPU complex clock.
223            Force an update of the twd clock after DVFS has updated the
224            CPU clock rate. */
225
226         twd_clk = tegra_get_clock_by_name("twd");
227         BUG_ON(!twd_clk);
228         cpu = tegra_get_clock_by_name("cpu");
229         err = clk_set_rate(twd_clk, clk_get_rate(cpu));
230
231         if (err)
232                 pr_err("Failed to set twd clock rate: %d\n", err);
233         else
234                 pr_debug("TWD clock rate: %ld\n", clk_get_rate(twd_clk));
235 }
236
237 int tegra_twd_get_state(struct tegra_twd_context *context)
238 {
239         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
240         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
241         context->twd_cnt = readl(tegra_twd_base + TWD_TIMER_COUNTER);
242
243         return 0;
244 }
245
246 void tegra_twd_suspend(struct tegra_twd_context *context)
247 {
248         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
249         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
250         if ((context->twd_load == 0) &&
251             (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
252             (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
253                                   TWD_TIMER_CONTROL_IT_ENABLE))) {
254                 WARN("%s: TWD enabled but counter was 0\n", __func__);
255                 context->twd_load = 1;
256         }
257         __raw_writel(0, tegra_twd_base + TWD_TIMER_CONTROL);
258 }
259
260 void tegra_twd_resume(struct tegra_twd_context *context)
261 {
262         BUG_ON((context->twd_load == 0) &&
263                (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
264                (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
265                                      TWD_TIMER_CONTROL_IT_ENABLE)));
266         writel(context->twd_load, tegra_twd_base + TWD_TIMER_LOAD);
267         writel(context->twd_ctrl, tegra_twd_base + TWD_TIMER_CONTROL);
268 }
269
270 static void __init tegra_init_late_timer(void)
271 {
272         int err = twd_local_timer_register(&twd_local_timer);
273         if (err)
274                 pr_err("twd_timer_register failed %d\n", err);
275 }
276 #else
277 #define tegra_twd_get_state     do {} while(0)
278 #define tegra_twd_suspend       do {} while(0)
279 #define tegra_twd_resume        do {} while(0)
280 #endif
281
282 #ifdef CONFIG_ARM_ARCH_TIMER
283 int arch_timer_get_state(struct arch_timer_context *context)
284 {
285         s32 val;
286
287         asm volatile("mrc p15, 0, %0, c14, c2, 0" : "=r" (val));
288         context->cntp_tval = val;
289         asm volatile("mrc p15, 0, %0, c14, c2, 1" : "=r" (val));
290         context->cntp_ctl = val;
291         asm volatile("mrc p15, 0, %0, c14, c0, 0" : "=r" (val));
292         context->cntfrq = val;
293         return 0;
294 }
295
296 void arch_timer_suspend(struct arch_timer_context *context)
297 {
298         s32 val;
299
300         asm volatile("mrc p15, 0, %0, c14, c2, 0" : "=r" (val));
301         context->cntp_tval = val;
302         asm volatile("mrc p15, 0, %0, c14, c2, 1" : "=r" (val));
303         context->cntp_ctl = val;
304 }
305
306 void arch_timer_resume(struct arch_timer_context *context)
307 {
308         s32 val;
309
310         val = context->cntp_tval;
311         asm volatile("mcr p15, 0, %0, c14, c2, 0" : : "r"(val));
312         val = context->cntp_ctl;
313         asm volatile("mcr p15, 0, %0, c14, c2, 1" : : "r"(val));
314 }
315 #else
316 #define arch_timer_get_state do {} while(0)
317 #define arch_timer_suspend do {} while(0)
318 #define arch_timer_resume do {} while(0)
319 #endif
320
321 #ifdef CONFIG_ARM_ARCH_TIMER
322
323 #ifndef CONFIG_TRUSTED_FOUNDATIONS
324 /* Time Stamp Counter (TSC) base address */
325 static void __iomem *tsc = IO_ADDRESS(TEGRA_TSC_BASE);
326 #endif
327 static bool arch_timer_initialized;
328
329 #define TSC_CNTCR               0               /* TSC control registers */
330 #define TSC_CNTCR_ENABLE        (1 << 0)        /* Enable*/
331 #define TSC_CNTCR_HDBG          (1 << 1)        /* Halt on debug */
332
333 #define TSC_CNTCV0              0x8             /* TSC counter (LSW) */
334 #define TSC_CNTCV1              0xC             /* TSC counter (MSW) */
335 #define TSC_CNTFID0             0x20            /* TSC freq id 0 */
336
337 #define tsc_writel(value, reg) \
338         __raw_writel(value, tsc + (reg))
339 #define tsc_readl(reg) \
340         __raw_readl(tsc + (reg))
341
342
343 /* Is the optional system timer available? */
344 static int local_timer_is_architected(void)
345 {
346         return (cpu_architecture() >= CPU_ARCH_ARMv7) &&
347                ((read_cpuid_ext(CPUID_EXT_PFR1) >> 16) & 0xf) == 1;
348 }
349
350 void __init tegra_cpu_timer_init(void)
351 {
352 #ifdef CONFIG_TRUSTED_FOUNDATIONS
353         return;
354 #else
355         u32 tsc_ref_freq;
356         u32 reg;
357
358         if (!local_timer_is_architected())
359                 return;
360
361         tsc_ref_freq = tegra_clk_measure_input_freq();
362         if (tsc_ref_freq == 115200 || tsc_ref_freq == 230400) {
363                 /*
364                  * OSC detection function will bug out if revision is not QT and
365                  * the detected frequency is one of these two.
366                  */
367                 tsc_ref_freq = 13000000;
368                 pr_info("fake tsc_ref_req=%d in QT\n", tsc_ref_freq);
369         }
370
371         /* Set the Timer System Counter (TSC) reference frequency
372            NOTE: this is a write once register */
373         tsc_writel(tsc_ref_freq, TSC_CNTFID0);
374
375         /* Program CNTFRQ to the same value.
376            NOTE: this is a write once (per CPU reset) register. */
377         __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
378
379         /* CNTFRQ must agree with the TSC reference frequency. */
380         __asm__("mrc p15, 0, %0, c14, c0, 0\n" : "=r" (reg));
381         BUG_ON(reg != tsc_ref_freq);
382
383         /* Enable the TSC. */
384         reg = tsc_readl(TSC_CNTCR);
385         reg |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
386         tsc_writel(reg, TSC_CNTCR);
387 #endif
388 }
389
390 static void tegra_arch_timer_per_cpu_init(void)
391 {
392 #ifdef CONFIG_TRUSTED_FOUNDATIONS
393         return;
394 #else
395         if (arch_timer_initialized) {
396                 u32 tsc_ref_freq = tegra_clk_measure_input_freq();
397
398                 /*
399                  * OSC detection function will bug out if revision is not QT and
400                  * the detected frequency is one of these two.
401                  */
402                 if (tsc_ref_freq == 115200 || tsc_ref_freq == 230400)
403                         tsc_ref_freq = 13000000;
404
405                 /* Program CNTFRQ to the input frequency.
406                    NOTE: this is a write once (per CPU reset) register. */
407                 __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
408         }
409 #endif
410 }
411
412 static int arch_timer_cpu_notify(struct notifier_block *self,
413                                     unsigned long action, void *data)
414 {
415         switch (action) {
416         case CPU_STARTING:
417         case CPU_STARTING_FROZEN:
418                 tegra_arch_timer_per_cpu_init();
419                 break;
420         default:
421                 break;
422         }
423
424         return NOTIFY_OK;
425 }
426
427 static struct notifier_block arch_timer_cpu_nb = {
428         .notifier_call = arch_timer_cpu_notify,
429 };
430
431 static int arch_timer_cpu_pm_notify(struct notifier_block *self,
432                                     unsigned long action, void *data)
433 {
434         switch (action) {
435         case CPU_PM_EXIT:
436                 tegra_arch_timer_per_cpu_init();
437                 break;
438         }
439
440         return NOTIFY_OK;
441 }
442
443 static struct notifier_block arch_timer_cpu_pm_nb = {
444         .notifier_call = arch_timer_cpu_pm_notify,
445 };
446
447 static int __init tegra_init_arch_timer(void)
448 {
449         int err;
450
451         if (!local_timer_is_architected())
452                 return -ENODEV;
453
454         err = arch_timer_sched_clock_init();
455         if (err) {
456                 pr_err("%s: Unable to initialize arch timer sched_clock: %d\n",
457                      __func__, err);
458                 return err;
459         }
460
461         register_cpu_notifier(&arch_timer_cpu_nb);
462         cpu_pm_register_notifier(&arch_timer_cpu_pm_nb);
463         arch_timer_initialized = true;
464         return 0;
465 }
466
467 static struct arch_timer tegra_arch_timer = {
468         .res[0] = {
469                 .start  = 29,
470                 .end    = 29,
471                 .flags  = IORESOURCE_IRQ,
472         },
473         .res[1] = {
474                 .start  = 30,
475                 .end    = 30,
476                 .flags  = IORESOURCE_IRQ,
477         },
478 };
479
480 static void __init tegra_init_late_timer(void)
481 {
482         int err = -ENODEV;
483
484         if (arch_timer_initialized) {
485                 err = arch_timer_register(&tegra_arch_timer);
486                 if (err)
487                         pr_err("%s: Unable to register arch timer: %d\n",
488                              __func__, err);
489         }
490 }
491
492 #ifdef CONFIG_PM_SLEEP
493
494 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
495 static u32 tsc_suspend_start;
496 static u32 tsc_resume_start;
497
498 #define pmc_writel(value, reg) \
499                 writel(value, pmc + (reg))
500 #define pmc_readl(reg) \
501                 readl(pmc + (reg))
502
503 #define PMC_DPD_ENABLE                  0x24
504 #define PMC_DPD_ENABLE_TSC_MULT_ENABLE  (1 << 1)
505
506 #define PMC_TSC_MULT                    0x2b4
507 #define PMC_TSC_MULT_FREQ_STS           (1 << 16)
508
509 #define TSC_TIMEOUT_US                  32
510
511 void tegra_tsc_suspend(void)
512 {
513         if (arch_timer_initialized) {
514                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
515                 BUG_ON(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE);
516                 reg |= PMC_DPD_ENABLE_TSC_MULT_ENABLE;
517                 pmc_writel(reg, PMC_DPD_ENABLE);
518                 tsc_suspend_start = timer_readl(TIMERUS_CNTR_1US);
519         }
520 }
521
522 void tegra_tsc_resume(void)
523 {
524         if (arch_timer_initialized) {
525                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
526                 BUG_ON(!(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE));
527                 reg &= ~PMC_DPD_ENABLE_TSC_MULT_ENABLE;
528                 pmc_writel(reg, PMC_DPD_ENABLE);
529                 tsc_resume_start = timer_readl(TIMERUS_CNTR_1US);
530         }
531 }
532
533 void tegra_tsc_wait_for_suspend(void)
534 {
535         if (arch_timer_initialized) {
536                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_suspend_start) <
537                         TSC_TIMEOUT_US) {
538                         if (pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS)
539                                 break;
540                         cpu_relax();
541                 }
542         }
543 }
544
545 void tegra_tsc_wait_for_resume(void)
546 {
547         if (arch_timer_initialized) {
548                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_resume_start) <
549                         TSC_TIMEOUT_US) {
550                         if (!(pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS))
551                                 break;
552                         cpu_relax();
553                 }
554         }
555 }
556
557 #endif
558
559 #else
560 static inline int tegra_init_arch_timer(void) { return -ENODEV; }
561 static inline int tegra_init_late_arch_timer(void) { return -ENODEV; }
562 #endif
563
564 extern void __tegra_delay(unsigned long cycles);
565 extern void __tegra_const_udelay(unsigned long loops);
566 extern void __tegra_udelay(unsigned long usecs);
567
568 void __init tegra_init_timer(void)
569 {
570         struct clk *clk;
571         int ret;
572         unsigned long rate;
573
574         clk = clk_get_sys("timer", NULL);
575         if (IS_ERR(clk)) {
576                 pr_warn("Unable to get timer clock. Assuming 12Mhz input clock.\n");
577                 rate = 12000000;
578         } else {
579                 tegra_clk_prepare_enable(clk);
580                 rate = clk_get_rate(clk);
581         }
582
583         /*
584          * rtc registers are used by read_persistent_clock, keep the rtc clock
585          * enabled
586          */
587         clk = clk_get_sys("rtc-tegra", NULL);
588         if (IS_ERR(clk))
589                 pr_warn("Unable to get rtc-tegra clock\n");
590         else
591                 tegra_clk_prepare_enable(clk);
592
593         switch (rate) {
594         case 12000000:
595                 timer_writel(0x000b, TIMERUS_USEC_CFG);
596                 break;
597         case 13000000:
598                 timer_writel(0x000c, TIMERUS_USEC_CFG);
599                 break;
600         case 19200000:
601                 timer_writel(0x045f, TIMERUS_USEC_CFG);
602                 break;
603         case 26000000:
604                 timer_writel(0x0019, TIMERUS_USEC_CFG);
605                 break;
606 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
607         case 16800000:
608                 timer_writel(0x0453, TIMERUS_USEC_CFG);
609                 break;
610         case 38400000:
611                 timer_writel(0x04BF, TIMERUS_USEC_CFG);
612                 break;
613         case 48000000:
614                 timer_writel(0x002F, TIMERUS_USEC_CFG);
615                 break;
616 #endif
617         default:
618                 if (tegra_revision == TEGRA_REVISION_QT) {
619                         timer_writel(0x000c, TIMERUS_USEC_CFG);
620                         break;
621                 }
622                 WARN(1, "Unknown clock rate");
623         }
624
625 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
626         tegra20_init_timer();
627 #else
628         tegra30_init_timer();
629 #endif
630
631         /* Architectural timers take precedence over broadcast timers.
632            Only register a broadcast clockevent device if architectural
633            timers do not exist or cannot be initialized. */
634         if (tegra_init_arch_timer())
635                 /* Architectural timers do not exist or cannot be initialzied.
636                    Fall back to using the broadcast timer as the sched clock. */
637                 setup_sched_clock(tegra_read_sched_clock, 32, 1000000);
638
639         ret = clocksource_mmio_init(timer_reg_base + TIMERUS_CNTR_1US,
640                 "timer_us", 1000000, 300, 32,
641                 clocksource_mmio_readl_up);
642         if (ret) {
643                 pr_err("%s: Failed to register clocksource: %d\n",
644                         __func__, ret);
645                 BUG();
646         }
647
648         ret = setup_irq(tegra_timer_irq.irq, &tegra_timer_irq);
649         if (ret) {
650                 pr_err("%s: Failed to register timer IRQ: %d\n",
651                         __func__, ret);
652                 BUG();
653         }
654
655         clockevents_calc_mult_shift(&tegra_clockevent, 1000000, 5);
656         tegra_clockevent.max_delta_ns =
657                 clockevent_delta2ns(0x1fffffff, &tegra_clockevent);
658         tegra_clockevent.min_delta_ns =
659                 clockevent_delta2ns(0x1, &tegra_clockevent);
660         tegra_clockevent.cpumask = cpu_all_mask;
661         tegra_clockevent.irq = tegra_timer_irq.irq;
662         clockevents_register_device(&tegra_clockevent);
663
664         register_syscore_ops(&tegra_timer_syscore_ops);
665         late_time_init = tegra_init_late_timer;
666
667         register_persistent_clock(NULL, tegra_read_persistent_clock);
668
669         arm_delay_ops.delay             = __tegra_delay;
670         arm_delay_ops.const_udelay      = __tegra_const_udelay;
671         arm_delay_ops.udelay            = __tegra_udelay;
672 }