HACK! ARM: tegra: Disable arch timers on the simulator
[linux-3.10.git] / arch / arm / mach-tegra / timer.c
1 /*
2  * arch/arch/mach-tegra/timer.c
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (C) 2010-2012 NVIDIA Corporation.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/init.h>
23 #include <linux/err.h>
24 #include <linux/time.h>
25 #include <linux/interrupt.h>
26 #include <linux/irq.h>
27 #include <linux/clockchips.h>
28 #include <linux/clocksource.h>
29 #include <linux/clk.h>
30 #include <linux/io.h>
31 #include <linux/syscore_ops.h>
32
33 #include <asm/mach/time.h>
34 #include <asm/arch_timer.h>
35 #include <asm/cputype.h>
36 #include <asm/delay.h>
37 #include <asm/smp_twd.h>
38 #include <asm/system.h>
39 #include <asm/sched_clock.h>
40
41 #include <mach/irqs.h>
42
43 #include "board.h"
44 #include "clock.h"
45 #include "iomap.h"
46 #include "timer.h"
47
48 static void __iomem *timer_reg_base = IO_ADDRESS(TEGRA_TMR1_BASE);
49 static void __iomem *rtc_base = IO_ADDRESS(TEGRA_RTC_BASE);
50
51 static struct timespec persistent_ts;
52 static u64 persistent_ms, last_persistent_ms;
53 static u32 usec_config;
54 static u32 usec_offset;
55 static bool usec_suspended;
56
57 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
58 static u32 system_timer = (TEGRA_TMR3_BASE - TEGRA_TMR1_BASE);
59 #else
60 static u32 system_timer = 0;
61 #endif
62
63 #define timer_writel(value, reg) \
64         __raw_writel(value, timer_reg_base + (reg))
65 #define timer_readl(reg) \
66         __raw_readl(timer_reg_base + (reg))
67
68 static int tegra_timer_set_next_event(unsigned long cycles,
69                                          struct clock_event_device *evt)
70 {
71         u32 reg;
72
73         reg = 0x80000000 | ((cycles > 1) ? (cycles-1) : 0);
74         timer_writel(reg, system_timer + TIMER_PTV);
75
76         return 0;
77 }
78
79 static void tegra_timer_set_mode(enum clock_event_mode mode,
80                                     struct clock_event_device *evt)
81 {
82         u32 reg;
83
84         timer_writel(0, system_timer + TIMER_PTV);
85
86         switch (mode) {
87         case CLOCK_EVT_MODE_PERIODIC:
88                 reg = 0xC0000000 | ((1000000/HZ)-1);
89                 timer_writel(reg, system_timer + TIMER_PTV);
90                 break;
91         case CLOCK_EVT_MODE_ONESHOT:
92                 break;
93         case CLOCK_EVT_MODE_UNUSED:
94         case CLOCK_EVT_MODE_SHUTDOWN:
95         case CLOCK_EVT_MODE_RESUME:
96                 break;
97         }
98 }
99
100 static struct clock_event_device tegra_clockevent = {
101         .name           = "timer0",
102         .rating         = 425,  /* Must be > dummy_timer and < local_timer */
103         .features       = CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_PERIODIC,
104         .set_next_event = tegra_timer_set_next_event,
105         .set_mode       = tegra_timer_set_mode,
106 };
107
108 static u32 notrace tegra_read_usec(void)
109 {
110         u32 cyc = usec_offset;
111         if (!usec_suspended)
112                 cyc += timer_readl(TIMERUS_CNTR_1US);
113         return cyc;
114 }
115
116 static u32 notrace tegra_read_sched_clock(void)
117 {
118         return tegra_read_usec();
119 }
120
121 /*
122  * tegra_rtc_read - Reads the Tegra RTC registers
123  * Care must be taken that this funciton is not called while the
124  * tegra_rtc driver could be executing to avoid race conditions
125  * on the RTC shadow register
126  */
127 static u64 tegra_rtc_read_ms(void)
128 {
129         u32 ms = readl(rtc_base + RTC_MILLISECONDS);
130         u32 s = readl(rtc_base + RTC_SHADOW_SECONDS);
131         return (u64)s * MSEC_PER_SEC + ms;
132 }
133
134 /*
135  * tegra_read_persistent_clock -  Return time from a persistent clock.
136  *
137  * Reads the time from a source which isn't disabled during PM, the
138  * 32k sync timer.  Convert the cycles elapsed since last read into
139  * nsecs and adds to a monotonically increasing timespec.
140  * Care must be taken that this funciton is not called while the
141  * tegra_rtc driver could be executing to avoid race conditions
142  * on the RTC shadow register
143  */
144 static void tegra_read_persistent_clock(struct timespec *ts)
145 {
146         u64 delta;
147         struct timespec *tsp = &persistent_ts;
148
149         last_persistent_ms = persistent_ms;
150         persistent_ms = tegra_rtc_read_ms();
151         delta = persistent_ms - last_persistent_ms;
152
153         timespec_add_ns(tsp, delta * NSEC_PER_MSEC);
154         *ts = *tsp;
155 }
156
157 static irqreturn_t tegra_timer_interrupt(int irq, void *dev_id)
158 {
159         struct clock_event_device *evt = (struct clock_event_device *)dev_id;
160         timer_writel(1<<30, system_timer + TIMER_PCR);
161         evt->event_handler(evt);
162         return IRQ_HANDLED;
163 }
164
165 static struct irqaction tegra_timer_irq = {
166         .name           = "timer0",
167         .flags          = IRQF_DISABLED | IRQF_TIMER | IRQF_TRIGGER_HIGH,
168         .handler        = tegra_timer_interrupt,
169         .dev_id         = &tegra_clockevent,
170 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
171         .irq            = INT_TMR3,
172 #else
173         .irq            = INT_TMR1,
174 #endif
175 };
176
177 static int tegra_timer_suspend(void)
178 {
179         usec_config = timer_readl(TIMERUS_USEC_CFG);
180
181         usec_offset += timer_readl(TIMERUS_CNTR_1US);
182         usec_suspended = true;
183
184         return 0;
185 }
186
187 static void tegra_timer_resume(void)
188 {
189         timer_writel(usec_config, TIMERUS_USEC_CFG);
190
191         usec_offset -= timer_readl(TIMERUS_CNTR_1US);
192         usec_suspended = false;
193 }
194
195 static struct syscore_ops tegra_timer_syscore_ops = {
196         .suspend = tegra_timer_suspend,
197         .resume = tegra_timer_resume,
198 };
199
200 #ifdef CONFIG_HAVE_ARM_TWD
201 static DEFINE_TWD_LOCAL_TIMER(twd_local_timer,
202                               TEGRA_ARM_PERIF_BASE + 0x600,
203                               IRQ_LOCALTIMER);
204 static void __iomem *tegra_twd_base = IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x600);
205
206 void __init tegra_twd_init(void)
207 {
208         struct clk *cpu, *twd_clk;
209         int ret;
210         int err;
211
212         /* The twd clock is a detached child of the CPU complex clock.
213            Force an update of the twd clock after DVFS has updated the
214            CPU clock rate. */
215
216         twd_clk = tegra_get_clock_by_name("twd");
217         BUG_ON(!twd_clk);
218         cpu = tegra_get_clock_by_name("cpu");
219         ret = clk_set_rate(twd_clk, clk_get_rate(cpu));
220
221         if (ret)
222                 pr_err("Failed to set twd clock rate: %d\n", ret);
223         else
224                 pr_debug("TWD clock rate: %ld\n", clk_get_rate(twd_clk));
225
226         err = twd_local_timer_register(&twd_local_timer);
227         if (err)
228                 pr_err("twd_local_timer_register failed %d\n", err);
229 }
230
231 int tegra_twd_get_state(struct tegra_twd_context *context)
232 {
233         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
234         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
235         context->twd_cnt = readl(tegra_twd_base + TWD_TIMER_COUNTER);
236
237         return 0;
238 }
239
240 void tegra_twd_suspend(struct tegra_twd_context *context)
241 {
242         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
243         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
244         if ((context->twd_load == 0) &&
245             (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
246             (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
247                                   TWD_TIMER_CONTROL_IT_ENABLE))) {
248                 WARN("%s: TWD enabled but counter was 0\n", __func__);
249                 context->twd_load = 1;
250         }
251         __raw_writel(0, tegra_twd_base + TWD_TIMER_CONTROL);
252 }
253
254 void tegra_twd_resume(struct tegra_twd_context *context)
255 {
256         BUG_ON((context->twd_load == 0) &&
257                (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
258                (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
259                                      TWD_TIMER_CONTROL_IT_ENABLE)));
260         writel(context->twd_load, tegra_twd_base + TWD_TIMER_LOAD);
261         writel(context->twd_ctrl, tegra_twd_base + TWD_TIMER_CONTROL);
262 }
263
264 static void __init tegra_init_late_twd(void)
265 {
266         int err = twd_local_timer_register(&twd_local_timer);
267         if (err)
268                 pr_err("twd_timer_register failed %d\n", err);
269 }
270 #else
271 #define tegra_twd_init()        do {} while(0)
272 static inline void tegra_init_late_twd(void) {}
273 #define tegra_twd_get_state     do {} while(0)
274 #define tegra_twd_suspend       do {} while(0)
275 #define tegra_twd_resume        do {} while(0)
276 #endif
277
278 #ifdef CONFIG_ARM_ARCH_TIMER
279
280 /* Time Stamp Counter (TSC) base address */
281 static void __iomem *tsc = IO_ADDRESS(TEGRA_TSC_BASE);
282 static bool arch_timer_initialized;
283
284 #define TSC_CNTCR               0               /* TSC control registers */
285 #define TSC_CNTCR_ENABLE        (1 << 0)        /* Enable*/
286 #define TSC_CNTCR_HDBG          (1 << 1)        /* Halt on debug */
287
288 #define TSC_CNTCV0              0x8             /* TSC counter (LSW) */
289 #define TSC_CNTCV1              0xC             /* TSC counter (MSW) */
290 #define TSC_CNTFID0             0x20            /* TSC freq id 0 */
291
292 #define tsc_writel(value, reg) \
293         __raw_writel(value, tsc + (reg))
294 #define tsc_readl(reg) \
295         __raw_readl(tsc + (reg))
296
297
298 /* Is the optional system timer available? */
299 static int local_timer_is_architected(void)
300 {
301 #ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
302         /* HACK: The simulator does not yet support arch timers. */
303         return 0;
304 #else
305         return (cpu_architecture() >= CPU_ARCH_ARMv7) &&
306                ((read_cpuid_ext(CPUID_EXT_PFR1) >> 16) & 0xf) == 1;
307 #endif
308 }
309
310 static int __init tegra_init_early_arch_timer(void)
311 {
312         u32 tsc_ref_freq;
313         u32 reg;
314
315         if (!local_timer_is_architected())
316                 return -ENODEV;
317
318         tsc_ref_freq = tegra_clk_measure_input_freq();
319
320         /* Set the Timer System Counter (TSC) reference frequency
321            NOTE: this is a write once register */
322         tsc_writel(tsc_ref_freq, TSC_CNTFID0);
323
324         /* Program CNTFRQ to the same value.
325            NOTE: this is a write once register */
326         __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
327
328         /* CNTREQ must agree with the TSC reference frequency. */
329         __asm__("mrc p15, 0, %0, c14, c0, 0\n" : "=r" (reg));
330         BUG_ON(reg != tsc_ref_freq);
331
332         /* Enable the TSC. */
333         reg = tsc_readl(TSC_CNTCR);
334         reg |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
335         tsc_writel(reg, TSC_CNTCR);
336         return 0;
337 }
338
339 static int __init tegra_init_arch_timer(void)
340 {
341         int err = arch_timer_sched_clock_init();
342         if (!err)
343                 arch_timer_initialized = true;
344         else
345                 pr_err("%s: Unable to initialize arch timer sched_clock: %d\n",
346                      __func__, err);
347         return err;
348 }
349
350 static struct resource arch_timer_resources[] __initdata = {
351         {
352                 .start  = 29,
353                 .end    = 29,
354                 .flags  = IORESOURCE_IRQ,
355         },
356         {
357                 .start  = 30,
358                 .end    = 30,
359                 .flags  = IORESOURCE_IRQ,
360         },
361 };
362
363 static int __init tegra_init_late_arch_timer(void)
364 {
365         int err = -ENODEV;
366
367         if (arch_timer_initialized) {
368                 err = arch_timer_register(arch_timer_resources,
369                         ARRAY_SIZE(arch_timer_resources));
370                 if (err)
371                         pr_err("%s: Unable to register arch timer: %d\n",
372                              __func__, err);
373         }
374         return err;
375 }
376
377 #ifdef CONFIG_PM_SLEEP
378
379 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
380 static u32 tsc_suspend_start;
381 static u32 tsc_resume_start;
382
383 #define pmc_writel(value, reg) \
384                 writel(value, pmc + (reg))
385 #define pmc_readl(reg) \
386                 readl(pmc + (reg))
387
388 #define PMC_DPD_ENABLE                  0x24
389 #define PMC_DPD_ENABLE_TSC_MULT_ENABLE  (1 << 1)
390
391 #define PMC_TSC_MULT                    0x2b4
392 #define PMC_TSC_MULT_FREQ_STS           (1 << 16)
393
394 #define TSC_TIMEOUT_US                  32
395
396 void tegra_arch_timer_suspend(void)
397 {
398         if (arch_timer_initialized) {
399                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
400                 BUG_ON(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE);
401                 reg |= PMC_DPD_ENABLE_TSC_MULT_ENABLE;
402                 pmc_writel(reg, PMC_DPD_ENABLE);
403                 tsc_suspend_start = timer_readl(TIMERUS_CNTR_1US);
404         }
405 }
406
407 void tegra_arch_timer_resume(void)
408 {
409         if (arch_timer_initialized) {
410                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
411                 BUG_ON(!(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE));
412                 reg &= ~PMC_DPD_ENABLE_TSC_MULT_ENABLE;
413                 pmc_writel(reg, PMC_DPD_ENABLE);
414                 tsc_resume_start = timer_readl(TIMERUS_CNTR_1US);
415         }
416 }
417
418 void tegra_arch_timer_wait_for_suspend(void)
419 {
420         if (arch_timer_initialized) {
421                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_suspend_start) <
422                         TSC_TIMEOUT_US) {
423                         if (pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS)
424                                 break;
425                         cpu_relax();
426                 }
427         }
428 }
429
430 void tegra_arch_timer_wait_for_resume(void)
431 {
432         if (arch_timer_initialized) {
433                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_resume_start) <
434                         TSC_TIMEOUT_US) {
435                         if (!(pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS))
436                                 break;
437                         cpu_relax();
438                 }
439         }
440 }
441
442 #endif
443
444 #else
445 static inline int tegra_init_early_arch_timer(void) { return -ENODEV; }
446 static inline int tegra_init_arch_timer(void) { return -ENODEV; }
447 static inline int tegra_init_late_arch_timer(void) { return -ENODEV; }
448 #endif
449
450 void __init tegra_init_early_timer(void)
451 {
452         if (tegra_init_early_arch_timer())
453                 tegra_twd_init();
454 }
455
456 static void __init tegra_init_late_timer(void)
457 {
458         if (tegra_init_late_arch_timer())
459                 tegra_init_late_twd();
460 }
461
462 extern void __tegra_delay(unsigned long cycles);
463 extern void __tegra_const_udelay(unsigned long loops);
464 extern void __tegra_udelay(unsigned long usecs);
465
466 void __init tegra_init_timer(void)
467 {
468         struct clk *clk;
469         int ret;
470         unsigned long rate;
471
472         clk = clk_get_sys("timer", NULL);
473         if (IS_ERR(clk)) {
474                 pr_warn("Unable to get timer clock. Assuming 12Mhz input clock.\n");
475                 rate = 12000000;
476         } else {
477                 clk_prepare_enable(clk);
478                 rate = clk_get_rate(clk);
479         }
480
481         /*
482          * rtc registers are used by read_persistent_clock, keep the rtc clock
483          * enabled
484          */
485         clk = clk_get_sys("rtc-tegra", NULL);
486         if (IS_ERR(clk))
487                 pr_warn("Unable to get rtc-tegra clock\n");
488         else
489                 clk_prepare_enable(clk);
490
491         switch (rate) {
492         case 12000000:
493                 timer_writel(0x000b, TIMERUS_USEC_CFG);
494                 break;
495         case 13000000:
496                 timer_writel(0x000c, TIMERUS_USEC_CFG);
497                 break;
498         case 19200000:
499                 timer_writel(0x045f, TIMERUS_USEC_CFG);
500                 break;
501         case 26000000:
502                 timer_writel(0x0019, TIMERUS_USEC_CFG);
503                 break;
504 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
505         case 16800000:
506                 timer_writel(0x0453, TIMERUS_USEC_CFG);
507                 break;
508         case 38400000:
509                 timer_writel(0x04BF, TIMERUS_USEC_CFG);
510                 break;
511         case 48000000:
512                 timer_writel(0x002F, TIMERUS_USEC_CFG);
513                 break;
514 #endif
515         default:
516                 WARN(1, "Unknown clock rate");
517         }
518
519 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
520         tegra20_init_timer();
521 #else
522         tegra30_init_timer();
523 #endif
524
525         /* Architectural timers take precedence over broadcast timers.
526            Only register a broadcast clockevent device if architectural
527            timers do not exist or cannot be initialized. */
528         if (tegra_init_arch_timer()) {
529                 /* Architectural timers do not exist or cannot be initialzied.
530                    Fall back to using the broadcast timer as the sched clock. */
531                 setup_sched_clock(tegra_read_sched_clock, 32, 1000000);
532
533                 ret = clocksource_mmio_init(timer_reg_base + TIMERUS_CNTR_1US,
534                         "timer_us", 1000000, 300, 32,
535                         clocksource_mmio_readl_up);
536                 if (ret) {
537                         pr_err("%s: Failed to register clocksource: %d\n",
538                                 __func__, ret);
539                         BUG();
540                 }
541
542                 ret = setup_irq(tegra_timer_irq.irq, &tegra_timer_irq);
543                 if (ret) {
544                         pr_err("%s: Failed to register timer IRQ: %d\n",
545                                 __func__, ret);
546                         BUG();
547                 }
548
549                 clockevents_calc_mult_shift(&tegra_clockevent, 1000000, 5);
550                 tegra_clockevent.max_delta_ns =
551                         clockevent_delta2ns(0x1fffffff, &tegra_clockevent);
552                 tegra_clockevent.min_delta_ns =
553                         clockevent_delta2ns(0x1, &tegra_clockevent);
554                 tegra_clockevent.cpumask = cpu_all_mask;
555                 tegra_clockevent.irq = tegra_timer_irq.irq;
556                 clockevents_register_device(&tegra_clockevent);
557         }
558
559         register_syscore_ops(&tegra_timer_syscore_ops);
560         late_time_init = tegra_init_late_timer;
561
562         register_persistent_clock(NULL, tegra_read_persistent_clock);
563
564         arm_delay_ops.delay             = __tegra_delay;
565         arm_delay_ops.const_udelay      = __tegra_const_udelay;
566         arm_delay_ops.udelay            = __tegra_udelay;
567 }