ARM: Tegra: fix arch timer registration sequence
[linux-3.10.git] / arch / arm / mach-tegra / timer.c
1 /*
2  * arch/arch/mach-tegra/timer.c
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (C) 2010-2012 NVIDIA Corporation.
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #include <linux/init.h>
23 #include <linux/err.h>
24 #include <linux/time.h>
25 #include <linux/interrupt.h>
26 #include <linux/irq.h>
27 #include <linux/clockchips.h>
28 #include <linux/clocksource.h>
29 #include <linux/clk.h>
30 #include <linux/cpu.h>
31 #include <linux/io.h>
32 #include <linux/syscore_ops.h>
33 #include <linux/cpu_pm.h>
34
35 #include <asm/mach/time.h>
36 #include <asm/arch_timer.h>
37 #include <asm/cputype.h>
38 #include <asm/delay.h>
39 #include <asm/smp_twd.h>
40 #include <asm/system.h>
41 #include <asm/sched_clock.h>
42
43 #include <mach/irqs.h>
44 #include <mach/hardware.h>
45
46 #include "board.h"
47 #include "clock.h"
48 #include "iomap.h"
49 #include "timer.h"
50 #include "fuse.h"
51
52 extern int __init arch_timer_register(struct arch_timer *at);
53
54 static void __iomem *timer_reg_base = IO_ADDRESS(TEGRA_TMR1_BASE);
55 static void __iomem *rtc_base = IO_ADDRESS(TEGRA_RTC_BASE);
56
57 static struct timespec persistent_ts;
58 static u64 persistent_ms, last_persistent_ms;
59 static u32 usec_config;
60 static u32 usec_offset;
61 static bool usec_suspended;
62
63 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
64 static u32 system_timer = (TEGRA_TMR3_BASE - TEGRA_TMR1_BASE);
65 #else
66 static u32 system_timer = 0;
67 #endif
68
69 #define timer_writel(value, reg) \
70         __raw_writel(value, timer_reg_base + (reg))
71 #define timer_readl(reg) \
72         __raw_readl(timer_reg_base + (reg))
73
74 static int tegra_timer_set_next_event(unsigned long cycles,
75                                          struct clock_event_device *evt)
76 {
77         u32 reg;
78
79         reg = 0x80000000 | ((cycles > 1) ? (cycles-1) : 0);
80         timer_writel(reg, system_timer + TIMER_PTV);
81
82         return 0;
83 }
84
85 static void tegra_timer_set_mode(enum clock_event_mode mode,
86                                     struct clock_event_device *evt)
87 {
88         u32 reg;
89
90         timer_writel(0, system_timer + TIMER_PTV);
91
92         switch (mode) {
93         case CLOCK_EVT_MODE_PERIODIC:
94                 reg = 0xC0000000 | ((1000000/HZ)-1);
95                 timer_writel(reg, system_timer + TIMER_PTV);
96                 break;
97         case CLOCK_EVT_MODE_ONESHOT:
98                 break;
99         case CLOCK_EVT_MODE_UNUSED:
100         case CLOCK_EVT_MODE_SHUTDOWN:
101         case CLOCK_EVT_MODE_RESUME:
102                 break;
103         }
104 }
105
106 static struct clock_event_device tegra_clockevent = {
107         .name           = "timer0",
108         .rating         = 300,
109         .features       = CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_PERIODIC,
110         .set_next_event = tegra_timer_set_next_event,
111         .set_mode       = tegra_timer_set_mode,
112 };
113
114 static u32 notrace tegra_read_usec(void)
115 {
116         u32 cyc = usec_offset;
117         if (!usec_suspended)
118                 cyc += timer_readl(TIMERUS_CNTR_1US);
119         return cyc;
120 }
121
122 static u32 notrace tegra_read_sched_clock(void)
123 {
124         return tegra_read_usec();
125 }
126
127 /*
128  * tegra_rtc_read - Reads the Tegra RTC registers
129  * Care must be taken that this funciton is not called while the
130  * tegra_rtc driver could be executing to avoid race conditions
131  * on the RTC shadow register
132  */
133 static u64 tegra_rtc_read_ms(void)
134 {
135         u32 ms = readl(rtc_base + RTC_MILLISECONDS);
136         u32 s = readl(rtc_base + RTC_SHADOW_SECONDS);
137         return (u64)s * MSEC_PER_SEC + ms;
138 }
139
140 /*
141  * tegra_read_persistent_clock -  Return time from a persistent clock.
142  *
143  * Reads the time from a source which isn't disabled during PM, the
144  * 32k sync timer.  Convert the cycles elapsed since last read into
145  * nsecs and adds to a monotonically increasing timespec.
146  * Care must be taken that this funciton is not called while the
147  * tegra_rtc driver could be executing to avoid race conditions
148  * on the RTC shadow register
149  */
150 static void tegra_read_persistent_clock(struct timespec *ts)
151 {
152         u64 delta;
153         struct timespec *tsp = &persistent_ts;
154
155         last_persistent_ms = persistent_ms;
156         persistent_ms = tegra_rtc_read_ms();
157         delta = persistent_ms - last_persistent_ms;
158
159         timespec_add_ns(tsp, delta * NSEC_PER_MSEC);
160         *ts = *tsp;
161 }
162
163 static irqreturn_t tegra_timer_interrupt(int irq, void *dev_id)
164 {
165         struct clock_event_device *evt = (struct clock_event_device *)dev_id;
166         timer_writel(1<<30, system_timer + TIMER_PCR);
167         evt->event_handler(evt);
168         return IRQ_HANDLED;
169 }
170
171 static struct irqaction tegra_timer_irq = {
172         .name           = "timer0",
173         .flags          = IRQF_DISABLED | IRQF_TIMER | IRQF_TRIGGER_HIGH,
174         .handler        = tegra_timer_interrupt,
175         .dev_id         = &tegra_clockevent,
176 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
177         .irq            = INT_TMR3,
178 #else
179         .irq            = INT_TMR1,
180 #endif
181 };
182
183 static int tegra_timer_suspend(void)
184 {
185         usec_config = timer_readl(TIMERUS_USEC_CFG);
186
187         usec_offset += timer_readl(TIMERUS_CNTR_1US);
188         usec_suspended = true;
189
190         return 0;
191 }
192
193 static void tegra_timer_resume(void)
194 {
195         timer_writel(usec_config, TIMERUS_USEC_CFG);
196
197         usec_offset -= timer_readl(TIMERUS_CNTR_1US);
198         usec_suspended = false;
199 }
200
201 static struct syscore_ops tegra_timer_syscore_ops = {
202         .suspend = tegra_timer_suspend,
203         .resume = tegra_timer_resume,
204 };
205
206 #ifdef CONFIG_HAVE_ARM_TWD
207 static DEFINE_TWD_LOCAL_TIMER(twd_local_timer,
208                               TEGRA_ARM_PERIF_BASE + 0x600,
209                               IRQ_LOCALTIMER);
210 static void __iomem *tegra_twd_base = IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x600);
211
212 void __init tegra_cpu_timer_init(void)
213 {
214         struct clk *cpu, *twd_clk;
215         int ret;
216         int err;
217
218         /* The twd clock is a detached child of the CPU complex clock.
219            Force an update of the twd clock after DVFS has updated the
220            CPU clock rate. */
221
222         twd_clk = tegra_get_clock_by_name("twd");
223         BUG_ON(!twd_clk);
224         cpu = tegra_get_clock_by_name("cpu");
225         ret = clk_set_rate(twd_clk, clk_get_rate(cpu));
226
227         if (ret)
228                 pr_err("Failed to set twd clock rate: %d\n", ret);
229         else
230                 pr_debug("TWD clock rate: %ld\n", clk_get_rate(twd_clk));
231
232         err = twd_local_timer_register(&twd_local_timer);
233         if (err)
234                 pr_err("twd_local_timer_register failed %d\n", err);
235 }
236
237 int tegra_twd_get_state(struct tegra_twd_context *context)
238 {
239         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
240         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
241         context->twd_cnt = readl(tegra_twd_base + TWD_TIMER_COUNTER);
242
243         return 0;
244 }
245
246 void tegra_twd_suspend(struct tegra_twd_context *context)
247 {
248         context->twd_ctrl = readl(tegra_twd_base + TWD_TIMER_CONTROL);
249         context->twd_load = readl(tegra_twd_base + TWD_TIMER_LOAD);
250         if ((context->twd_load == 0) &&
251             (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
252             (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
253                                   TWD_TIMER_CONTROL_IT_ENABLE))) {
254                 WARN("%s: TWD enabled but counter was 0\n", __func__);
255                 context->twd_load = 1;
256         }
257         __raw_writel(0, tegra_twd_base + TWD_TIMER_CONTROL);
258 }
259
260 void tegra_twd_resume(struct tegra_twd_context *context)
261 {
262         BUG_ON((context->twd_load == 0) &&
263                (context->twd_ctrl & TWD_TIMER_CONTROL_PERIODIC) &&
264                (context->twd_ctrl & (TWD_TIMER_CONTROL_ENABLE |
265                                      TWD_TIMER_CONTROL_IT_ENABLE)));
266         writel(context->twd_load, tegra_twd_base + TWD_TIMER_LOAD);
267         writel(context->twd_ctrl, tegra_twd_base + TWD_TIMER_CONTROL);
268 }
269
270 static void __init tegra_init_late_timer(void)
271 {
272         int err = twd_local_timer_register(&twd_local_timer);
273         if (err)
274                 pr_err("twd_timer_register failed %d\n", err);
275 }
276 #else
277 #define tegra_twd_get_state     do {} while(0)
278 #define tegra_twd_suspend       do {} while(0)
279 #define tegra_twd_resume        do {} while(0)
280 #endif
281
282 #ifdef CONFIG_ARM_ARCH_TIMER
283
284 /* Time Stamp Counter (TSC) base address */
285 static void __iomem *tsc = IO_ADDRESS(TEGRA_TSC_BASE);
286 static bool arch_timer_initialized;
287
288 #define TSC_CNTCR               0               /* TSC control registers */
289 #define TSC_CNTCR_ENABLE        (1 << 0)        /* Enable*/
290 #define TSC_CNTCR_HDBG          (1 << 1)        /* Halt on debug */
291
292 #define TSC_CNTCV0              0x8             /* TSC counter (LSW) */
293 #define TSC_CNTCV1              0xC             /* TSC counter (MSW) */
294 #define TSC_CNTFID0             0x20            /* TSC freq id 0 */
295
296 #define tsc_writel(value, reg) \
297         __raw_writel(value, tsc + (reg))
298 #define tsc_readl(reg) \
299         __raw_readl(tsc + (reg))
300
301
302 /* Is the optional system timer available? */
303 static int local_timer_is_architected(void)
304 {
305 #ifdef CONFIG_TEGRA_SIMULATION_PLATFORM
306         /* HACK: The simulator does not yet support arch timers. */
307         return 0;
308 #else
309         return (cpu_architecture() >= CPU_ARCH_ARMv7) &&
310                ((read_cpuid_ext(CPUID_EXT_PFR1) >> 16) & 0xf) == 1;
311 #endif
312 }
313
314 void __init tegra_cpu_timer_init(void)
315 {
316         u32 tsc_ref_freq;
317         u32 reg;
318
319         if (!local_timer_is_architected())
320                 return;
321
322         tsc_ref_freq = tegra_clk_measure_input_freq();
323         if (tsc_ref_freq == 115200 || tsc_ref_freq == 230400) {
324                 /*
325                  * OSC detection function will bug out if revision is not QT and
326                  * the detected frequency is one of these two.
327                  */
328                 tsc_ref_freq = 13000000;
329                 pr_info("fake tsc_ref_req=%d in QT\n", tsc_ref_freq);
330         }
331
332         /* Set the Timer System Counter (TSC) reference frequency
333            NOTE: this is a write once register */
334         tsc_writel(tsc_ref_freq, TSC_CNTFID0);
335
336         /* Program CNTFRQ to the same value.
337            NOTE: this is a write once (per CPU reset) register. */
338         __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
339
340         /* CNTFRQ must agree with the TSC reference frequency. */
341         __asm__("mrc p15, 0, %0, c14, c0, 0\n" : "=r" (reg));
342         BUG_ON(reg != tsc_ref_freq);
343
344         /* Enable the TSC. */
345         reg = tsc_readl(TSC_CNTCR);
346         reg |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
347         tsc_writel(reg, TSC_CNTCR);
348 }
349
350 static void tegra_arch_timer_per_cpu_init(void)
351 {
352         if (arch_timer_initialized) {
353                 u32 tsc_ref_freq = tegra_clk_measure_input_freq();
354
355                 /*
356                  * OSC detection function will bug out if revision is not QT and
357                  * the detected frequency is one of these two.
358                  */
359                 if (tsc_ref_freq == 115200 || tsc_ref_freq == 230400)
360                         tsc_ref_freq = 13000000;
361
362                 /* Program CNTFRQ to the input frequency.
363                    NOTE: this is a write once (per CPU reset) register. */
364                 __asm__("mcr p15, 0, %0, c14, c0, 0\n" : : "r" (tsc_ref_freq));
365         }
366 }
367
368 static int arch_timer_cpu_notify(struct notifier_block *self,
369                                     unsigned long action, void *data)
370 {
371         switch (action) {
372         case CPU_STARTING:
373         case CPU_STARTING_FROZEN:
374                 tegra_arch_timer_per_cpu_init();
375                 break;
376         default:
377                 break;
378         }
379
380         return NOTIFY_OK;
381 }
382
383 static struct notifier_block arch_timer_cpu_nb = {
384         .notifier_call = arch_timer_cpu_notify,
385 };
386
387 static int arch_timer_cpu_pm_notify(struct notifier_block *self,
388                                     unsigned long action, void *data)
389 {
390         switch (action) {
391         case CPU_PM_EXIT:
392                 tegra_arch_timer_per_cpu_init();
393                 break;
394                 break;
395         }
396
397         return NOTIFY_OK;
398 }
399
400 static struct notifier_block arch_timer_cpu_pm_nb = {
401         .notifier_call = arch_timer_cpu_pm_notify,
402 };
403
404 static int __init tegra_init_arch_timer(void)
405 {
406         int err;
407
408         if (!local_timer_is_architected())
409                 return -ENODEV;
410
411         err = arch_timer_sched_clock_init();
412         if (err) {
413                 pr_err("%s: Unable to initialize arch timer sched_clock: %d\n",
414                      __func__, err);
415                 return err;
416         }
417
418         register_cpu_notifier(&arch_timer_cpu_nb);
419         cpu_pm_register_notifier(&arch_timer_cpu_pm_nb);
420         arch_timer_initialized = true;
421         return 0;
422 }
423
424 static struct arch_timer tegra_arch_timer = {
425         .res[0] = {
426                 .start  = 29,
427                 .end    = 29,
428                 .flags  = IORESOURCE_IRQ,
429         },
430         .res[1] = {
431                 .start  = 30,
432                 .end    = 30,
433                 .flags  = IORESOURCE_IRQ,
434         },
435 };
436
437 static void __init tegra_init_late_timer(void)
438 {
439         int err = -ENODEV;
440
441         if (arch_timer_initialized) {
442                 err = arch_timer_register(&tegra_arch_timer);
443                 if (err)
444                         pr_err("%s: Unable to register arch timer: %d\n",
445                              __func__, err);
446         }
447 }
448
449 #ifdef CONFIG_PM_SLEEP
450
451 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
452 static u32 tsc_suspend_start;
453 static u32 tsc_resume_start;
454
455 #define pmc_writel(value, reg) \
456                 writel(value, pmc + (reg))
457 #define pmc_readl(reg) \
458                 readl(pmc + (reg))
459
460 #define PMC_DPD_ENABLE                  0x24
461 #define PMC_DPD_ENABLE_TSC_MULT_ENABLE  (1 << 1)
462
463 #define PMC_TSC_MULT                    0x2b4
464 #define PMC_TSC_MULT_FREQ_STS           (1 << 16)
465
466 #define TSC_TIMEOUT_US                  32
467
468 void tegra_tsc_suspend(void)
469 {
470         if (arch_timer_initialized) {
471                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
472                 BUG_ON(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE);
473                 reg |= PMC_DPD_ENABLE_TSC_MULT_ENABLE;
474                 pmc_writel(reg, PMC_DPD_ENABLE);
475                 tsc_suspend_start = timer_readl(TIMERUS_CNTR_1US);
476         }
477 }
478
479 void tegra_tsc_resume(void)
480 {
481         if (arch_timer_initialized) {
482                 u32 reg = pmc_readl(PMC_DPD_ENABLE);
483                 BUG_ON(!(reg & PMC_DPD_ENABLE_TSC_MULT_ENABLE));
484                 reg &= ~PMC_DPD_ENABLE_TSC_MULT_ENABLE;
485                 pmc_writel(reg, PMC_DPD_ENABLE);
486                 tsc_resume_start = timer_readl(TIMERUS_CNTR_1US);
487         }
488 }
489
490 void tegra_tsc_wait_for_suspend(void)
491 {
492         if (arch_timer_initialized) {
493                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_suspend_start) <
494                         TSC_TIMEOUT_US) {
495                         if (pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS)
496                                 break;
497                         cpu_relax();
498                 }
499         }
500 }
501
502 void tegra_tsc_wait_for_resume(void)
503 {
504         if (arch_timer_initialized) {
505                 while ((timer_readl(TIMERUS_CNTR_1US) - tsc_resume_start) <
506                         TSC_TIMEOUT_US) {
507                         if (!(pmc_readl(PMC_TSC_MULT) & PMC_TSC_MULT_FREQ_STS))
508                                 break;
509                         cpu_relax();
510                 }
511         }
512 }
513
514 #endif
515
516 #else
517 static inline int tegra_init_arch_timer(void) { return -ENODEV; }
518 static inline int tegra_init_late_arch_timer(void) { return -ENODEV; }
519 #endif
520
521 extern void __tegra_delay(unsigned long cycles);
522 extern void __tegra_const_udelay(unsigned long loops);
523 extern void __tegra_udelay(unsigned long usecs);
524
525 void __init tegra_init_timer(void)
526 {
527         struct clk *clk;
528         int ret;
529         unsigned long rate;
530
531         clk = clk_get_sys("timer", NULL);
532         if (IS_ERR(clk)) {
533                 pr_warn("Unable to get timer clock. Assuming 12Mhz input clock.\n");
534                 rate = 12000000;
535         } else {
536                 clk_prepare_enable(clk);
537                 rate = clk_get_rate(clk);
538         }
539
540         /*
541          * rtc registers are used by read_persistent_clock, keep the rtc clock
542          * enabled
543          */
544         clk = clk_get_sys("rtc-tegra", NULL);
545         if (IS_ERR(clk))
546                 pr_warn("Unable to get rtc-tegra clock\n");
547         else
548                 clk_prepare_enable(clk);
549
550         switch (rate) {
551         case 12000000:
552                 timer_writel(0x000b, TIMERUS_USEC_CFG);
553                 break;
554         case 13000000:
555                 timer_writel(0x000c, TIMERUS_USEC_CFG);
556                 break;
557         case 19200000:
558                 timer_writel(0x045f, TIMERUS_USEC_CFG);
559                 break;
560         case 26000000:
561                 timer_writel(0x0019, TIMERUS_USEC_CFG);
562                 break;
563 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
564         case 16800000:
565                 timer_writel(0x0453, TIMERUS_USEC_CFG);
566                 break;
567         case 38400000:
568                 timer_writel(0x04BF, TIMERUS_USEC_CFG);
569                 break;
570         case 48000000:
571                 timer_writel(0x002F, TIMERUS_USEC_CFG);
572                 break;
573 #endif
574         default:
575                 if (tegra_revision == TEGRA_REVISION_QT) {
576                         timer_writel(0x000c, TIMERUS_USEC_CFG);
577                         break;
578                 }
579                 WARN(1, "Unknown clock rate");
580         }
581
582 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
583         tegra20_init_timer();
584 #else
585         tegra30_init_timer();
586 #endif
587
588         /* Architectural timers take precedence over broadcast timers.
589            Only register a broadcast clockevent device if architectural
590            timers do not exist or cannot be initialized. */
591         if (tegra_init_arch_timer()) {
592                 /* Architectural timers do not exist or cannot be initialzied.
593                    Fall back to using the broadcast timer as the sched clock. */
594                 setup_sched_clock(tegra_read_sched_clock, 32, 1000000);
595
596                 ret = clocksource_mmio_init(timer_reg_base + TIMERUS_CNTR_1US,
597                         "timer_us", 1000000, 300, 32,
598                         clocksource_mmio_readl_up);
599                 if (ret) {
600                         pr_err("%s: Failed to register clocksource: %d\n",
601                                 __func__, ret);
602                         BUG();
603                 }
604
605                 ret = setup_irq(tegra_timer_irq.irq, &tegra_timer_irq);
606                 if (ret) {
607                         pr_err("%s: Failed to register timer IRQ: %d\n",
608                                 __func__, ret);
609                         BUG();
610                 }
611
612                 clockevents_calc_mult_shift(&tegra_clockevent, 1000000, 5);
613                 tegra_clockevent.max_delta_ns =
614                         clockevent_delta2ns(0x1fffffff, &tegra_clockevent);
615                 tegra_clockevent.min_delta_ns =
616                         clockevent_delta2ns(0x1, &tegra_clockevent);
617                 tegra_clockevent.cpumask = cpu_all_mask;
618                 tegra_clockevent.irq = tegra_timer_irq.irq;
619                 clockevents_register_device(&tegra_clockevent);
620         }
621
622         register_syscore_ops(&tegra_timer_syscore_ops);
623         late_time_init = tegra_init_late_timer;
624
625         register_persistent_clock(NULL, tegra_read_persistent_clock);
626
627         arm_delay_ops.delay             = __tegra_delay;
628         arm_delay_ops.const_udelay      = __tegra_const_udelay;
629         arm_delay_ops.udelay            = __tegra_udelay;
630 }