ARM: tegra12: dvfs: update dvfs code from tegra11
[linux-3.10.git] / arch / arm / mach-tegra / tegra12_dvfs.c
1 /*
2  * arch/arm/mach-tegra/tegra12_dvfs.c
3  *
4  * Copyright (c) 2012-2013 NVIDIA CORPORATION. All rights reserved.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/kernel.h>
18 #include <linux/init.h>
19 #include <linux/string.h>
20 #include <linux/module.h>
21 #include <linux/clk.h>
22 #include <linux/kobject.h>
23 #include <linux/err.h>
24
25 #include "clock.h"
26 #include "dvfs.h"
27 #include "fuse.h"
28 #include "board.h"
29 #include "tegra_cl_dvfs.h"
30
31 static bool tegra_dvfs_cpu_disabled;
32 static bool tegra_dvfs_core_disabled;
33 static bool tegra_dvfs_gpu_disabled;
34
35 #define KHZ 1000
36 #define MHZ 1000000
37
38 /* FIXME: need tegra12 step */
39 #define VDD_SAFE_STEP                   100
40
41 static int vdd_core_therm_trips_table[MAX_THERMAL_FLOORS] = { 20, };
42 static int vdd_core_therm_floors_table[MAX_THERMAL_FLOORS] = { 950, };
43
44 static struct tegra_cooling_device cpu_cdev = {
45         .cdev_type = "cpu_cold",
46 };
47
48 static struct tegra_cooling_device core_cdev = {
49         .cdev_type = "core_cold",
50 };
51
52 static struct dvfs_rail tegra12_dvfs_rail_vdd_cpu = {
53         .reg_id = "vdd_cpu",
54         .max_millivolts = 1400,
55         .min_millivolts = 800,
56         .step = VDD_SAFE_STEP,
57         .jmp_to_zero = true,
58         .pll_mode_cdev = &cpu_cdev,
59 };
60
61 static struct dvfs_rail tegra12_dvfs_rail_vdd_core = {
62         .reg_id = "vdd_core",
63         .max_millivolts = 1400,
64         .min_millivolts = 800,
65         .step = VDD_SAFE_STEP,
66         .pll_mode_cdev = &core_cdev,
67 };
68
69 /* TBD: fill in actual hw number */
70 static struct dvfs_rail tegra12_dvfs_rail_vdd_gpu = {
71         .reg_id = "vdd_gpu",
72         .max_millivolts = 1350,
73         .min_millivolts = 850,
74         .step = VDD_SAFE_STEP,
75 };
76
77 static struct dvfs_rail *tegra12_dvfs_rails[] = {
78         &tegra12_dvfs_rail_vdd_cpu,
79         &tegra12_dvfs_rail_vdd_core,
80         &tegra12_dvfs_rail_vdd_gpu,
81 };
82
83 /* default cvb alignment on Tegra11 - 10mV */
84 int __attribute__((weak)) tegra_get_cvb_alignment_uV(void)
85 {
86         return 10000;
87 }
88
89 /* CPU DVFS tables */
90 static struct cpu_cvb_dvfs cpu_cvb_dvfs_table[] = {
91         {
92                 .speedo_id = 0,
93                 .process_id = -1,
94                 .dfll_tune_data  = {
95                         .tune0          = 0x00b0019d,
96                         .tune0_high_mv  = 0x00b0019d,
97                         .tune1          = 0x0000001f,
98                         .droop_rate_min = 1000000,
99                         .min_millivolts = 1000,
100                 },
101                 .max_mv = 1250,
102                 .freqs_mult = KHZ,
103                 .speedo_scale = 100,
104                 .voltage_scale = 100,
105                 .cvb_table = {
106                         /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
107                         { 306000, { 107330,  -1569,   0}, {  90000,    0,    0} },
108                         { 408000, { 111250,  -1666,   0}, {  90000,    0,    0} },
109                         { 510000, { 110000,  -1460,   0}, {  94000,    0,    0} },
110                         { 612000, { 117290,  -1745,   0}, {  94000,    0,    0} },
111                         { 714000, { 122700,  -1910,   0}, {  99000,    0,    0} },
112                         { 816000, { 125620,  -1945,   0}, {  99000,    0,    0} },
113                         { 918000, { 130560,  -2076,   0}, { 103000,    0,    0} },
114                         {1020000, { 137280,  -2303,   0}, { 103000,    0,    0} },
115                         {1122000, { 146440,  -2660,   0}, { 109000,    0,    0} },
116                         {1224000, { 152190,  -2825,   0}, { 109000,    0,    0} },
117                         {1326000, { 157520,  -2953,   0}, { 112000,    0,    0} },
118                         {1428000, { 166100,  -3261,   0}, { 140000,    0,    0} },
119                         {1530000, { 176410,  -3647,   0}, { 140000,    0,    0} },
120                         {1632000, { 189620,  -4186,   0}, { 140000,    0,    0} },
121                         {1734000, { 203190,  -4725,   0}, { 140000,    0,    0} },
122                         {1836000, { 222670,  -5573,   0}, { 140000,    0,    0} },
123                         {1938000, { 256210,  -7165,   0}, { 140000,    0,    0} },
124                         {2040000, { 250050,  -6544,   0}, { 140000,    0,    0} },
125                         {      0, {      0,      0,   0}, {      0,    0,    0} },
126                 },
127                 .therm_trips_table = { 20, },
128                 .therm_floors_table = { 1000, },
129         },
130         {
131                 .speedo_id = 1,
132                 .process_id = 0,
133                 .dfll_tune_data  = {
134                         .tune0          = 0x00b0039d,
135                         .tune0_high_mv  = 0x00b0009d,
136                         .tune1          = 0x0000001f,
137                         .droop_rate_min = 1000000,
138                         .tune_high_min_millivolts = 1000,
139                         .min_millivolts = 900,
140                 },
141                 .max_mv = 1350,
142                 .freqs_mult = KHZ,
143                 .speedo_scale = 100,
144                 .voltage_scale = 1000,
145                 .cvb_table = {
146                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
147                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
148                         { 408000, { 2250968, -144331, 3576}, {  900000,    0,    0} },
149                         { 510000, { 2313333, -146811, 3576}, {  940000,    0,    0} },
150                         { 612000, { 2377738, -149291, 3576}, {  940000,    0,    0} },
151                         { 714000, { 2444183, -151771, 3576}, {  990000,    0,    0} },
152                         { 816000, { 2512669, -154251, 3576}, {  990000,    0,    0} },
153                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
154                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
155                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
156                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
157                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
158                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
159                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
160                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
161                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
162                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
163                         {      0, {       0,       0,    0}, {       0,    0,    0} },
164                 },
165                 .therm_trips_table = { 20, },
166                 .therm_floors_table = { 1000, },
167         },
168         {
169                 .speedo_id = 1,
170                 .process_id = 1,
171                 .dfll_tune_data  = {
172                         .tune0          = 0x00b0039d,
173                         .tune0_high_mv  = 0x00b0009d,
174                         .tune1          = 0x0000001f,
175                         .droop_rate_min = 1000000,
176                         .tune_high_min_millivolts = 1000,
177                         .min_millivolts = 900,
178                 },
179                 .max_mv = 1350,
180                 .freqs_mult = KHZ,
181                 .speedo_scale = 100,
182                 .voltage_scale = 1000,
183                 .cvb_table = {
184                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
185                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
186                         { 408000, { 2250968, -144331, 3576}, {  900000,    0,    0} },
187                         { 510000, { 2313333, -146811, 3576}, {  940000,    0,    0} },
188                         { 612000, { 2377738, -149291, 3576}, {  940000,    0,    0} },
189                         { 714000, { 2444183, -151771, 3576}, {  990000,    0,    0} },
190                         { 816000, { 2512669, -154251, 3576}, {  990000,    0,    0} },
191                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
192                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
193                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
194                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
195                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
196                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
197                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
198                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
199                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
200                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
201                         {      0, {       0,       0,    0}, {       0,    0,    0} },
202                 },
203                 .therm_trips_table = { 20, },
204                 .therm_floors_table = { 1000, },
205         },
206         {
207                 .speedo_id = 2,
208                 .process_id = -1,
209                 .dfll_tune_data  = {
210                         .tune0          = 0x00b0039d,
211                         .tune0_high_mv  = 0x00b0009d,
212                         .tune1          = 0x0000001f,
213                         .droop_rate_min = 1000000,
214                         .tune_high_min_millivolts = 1000,
215                         .min_millivolts = 900,
216                 },
217                 .max_mv = 1350,
218                 .freqs_mult = KHZ,
219                 .speedo_scale = 100,
220                 .voltage_scale = 1000,
221                 .cvb_table = {
222                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
223                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
224                         { 408000, { 2250968, -144331, 3576}, {  900000,    0,    0} },
225                         { 510000, { 2313333, -146811, 3576}, {  940000,    0,    0} },
226                         { 612000, { 2377738, -149291, 3576}, {  940000,    0,    0} },
227                         { 714000, { 2444183, -151771, 3576}, {  990000,    0,    0} },
228                         { 816000, { 2512669, -154251, 3576}, {  990000,    0,    0} },
229                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
230                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
231                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
232                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
233                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
234                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
235                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
236                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
237                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
238                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
239                         {1912500, { 3395401, -181606, 3576}, { 1400000,    0,    0} },
240                         {      0, {       0,       0,    0}, {       0,    0,    0} },
241                 },
242                 .therm_trips_table = { 20, },
243                 .therm_floors_table = { 1000, },
244         },
245 };
246
247 static int cpu_millivolts[MAX_DVFS_FREQS];
248 static int cpu_dfll_millivolts[MAX_DVFS_FREQS];
249
250 static struct dvfs cpu_dvfs = {
251         .clk_name       = "cpu_g",
252         .millivolts     = cpu_millivolts,
253         .dfll_millivolts = cpu_dfll_millivolts,
254         .auto_dvfs      = true,
255         .dvfs_rail      = &tegra12_dvfs_rail_vdd_cpu,
256 };
257
258 /* Core DVFS tables */
259 /* FIXME: real data */
260 static const int core_millivolts[MAX_DVFS_FREQS] = {
261         900, 950, 1000, 1050, 1100, 1120, 1170, 1200, 1250};
262
263 #define CORE_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
264         {                                                       \
265                 .clk_name       = _clk_name,                    \
266                 .speedo_id      = _speedo_id,                   \
267                 .process_id     = _process_id,                  \
268                 .freqs          = {_freqs},                     \
269                 .freqs_mult     = _mult,                        \
270                 .millivolts     = core_millivolts,              \
271                 .auto_dvfs      = _auto,                        \
272                 .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
273         }
274
275 static struct dvfs core_dvfs_table[] = {
276         /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250 */
277         /* Clock limits for internal blocks, PLLs */
278 #ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
279         CORE_DVFS("emc",    -1, -1, 1, KHZ,        1,      1,      1,      1,  800000,  800000,  933000,  933000, 1066000),
280
281         CORE_DVFS("cpu_lp",  0,  0, 1, KHZ,   228000, 306000, 396000, 528000,  648000,  696000,  696000,  696000,  696000),
282         CORE_DVFS("cpu_lp",  0,  1, 1, KHZ,   324000, 432000, 528000, 612000,  696000,  696000,  696000,  696000,  696000),
283         CORE_DVFS("cpu_lp",  1,  1, 1, KHZ,   324000, 432000, 528000, 612000,  792000,  816000,  816000,  816000,  816000),
284
285         CORE_DVFS("sbus",    0,  0, 1, KHZ,   132000, 188000, 240000, 276000,  324000,  336000,  336000,  336000,  336000),
286         CORE_DVFS("sbus",    0,  1, 1, KHZ,   180000, 228000, 300000, 336000,  336000,  336000,  336000,  336000,  336000),
287         CORE_DVFS("sbus",    1,  1, 1, KHZ,   180000, 228000, 300000, 336000,  372000,  384000,  384000,  384000,  384000),
288
289         CORE_DVFS("vi",     -1,  0, 1, KHZ,   144000, 216000, 240000, 312000,  372000,  408000,  408000,  408000,  408000),
290         CORE_DVFS("vi",     -1,  1, 1, KHZ,   144000, 216000, 240000, 408000,  408000,  408000,  408000,  408000,  408000),
291
292         CORE_DVFS("vic03",  -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000),
293         CORE_DVFS("vic03",  -1,  1, 1, KHZ,   240000, 324000, 408000, 492000,  528000,  564000,  600000,  636000,  672000),
294
295         CORE_DVFS("msenc",   0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
296         CORE_DVFS("se",      0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
297         CORE_DVFS("tsec",    0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
298         CORE_DVFS("vde",     0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
299
300         CORE_DVFS("msenc",   0,  1, 1, KHZ,   228000, 264000, 348000, 408000,  408000,  408000,  408000,  408000,  408000),
301         CORE_DVFS("se",      0,  1, 1, KHZ,   228000, 264000, 348000, 408000,  408000,  408000,  408000,  408000,  408000),
302         CORE_DVFS("tsec",    0,  1, 1, KHZ,   228000, 264000, 348000, 408000,  408000,  408000,  408000,  408000,  408000),
303         CORE_DVFS("vde",     0,  1, 1, KHZ,   228000, 264000, 348000, 408000,  408000,  408000,  408000,  408000,  408000),
304
305         CORE_DVFS("msenc",   1,  1, 1, KHZ,   228000, 264000, 348000, 420000,  468000,  480000,  480000,  480000,  480000),
306         CORE_DVFS("se",      1,  1, 1, KHZ,   228000, 264000, 348000, 420000,  468000,  480000,  480000,  480000,  480000),
307         CORE_DVFS("tsec",    1,  1, 1, KHZ,   228000, 264000, 348000, 420000,  468000,  480000,  480000,  480000,  480000),
308         CORE_DVFS("vde",     1,  1, 1, KHZ,   228000, 264000, 348000, 420000,  468000,  480000,  480000,  480000,  480000),
309
310         CORE_DVFS("host1x",  0,  0, 1, KHZ,   144000, 188000, 240000, 276000,  324000,  336000,  336000,  336000,  336000),
311         CORE_DVFS("host1x",  0,  1, 1, KHZ,   180000, 228000, 300000, 336000,  336000,  336000,  336000,  336000,  336000),
312         CORE_DVFS("host1x",  1,  1, 1, KHZ,   180000, 228000, 300000, 336000,  372000,  384000,  384000,  384000,  384000),
313
314 #ifdef CONFIG_TEGRA_DUAL_CBUS
315         CORE_DVFS("c2bus",  -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000),
316         CORE_DVFS("c2bus",  -1,  1, 1, KHZ,   240000, 324000, 408000, 492000,  528000,  564000,  600000,  636000,  672000),
317         CORE_DVFS("c3bus",   0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
318         CORE_DVFS("c3bus",   0,  1, 1, KHZ,   228000, 264000, 348000, 408000,  408000,  408000,  408000,  408000,  408000),
319         CORE_DVFS("c3bus",   1,  1, 1, KHZ,   228000, 264000, 348000, 420000,  468000,  480000,  480000,  480000,  480000),
320 #else
321         CORE_DVFS("cbus",    0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
322         CORE_DVFS("cbus",    0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
323         CORE_DVFS("cbus",    1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
324 #endif
325
326         CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
327         CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
328         CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
329         CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
330
331         /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250 */
332         /* Clock limits for I/O peripherals */
333         CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
334         CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
335         CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
336         CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
337         CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
338         CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
339
340         CORE_DVFS("sdmmc1", -1, -1, 1, KHZ,        1,  81600,  81600,  81600,  156000,  156000,  156000,  156000,  156000),
341         CORE_DVFS("sdmmc3", -1, -1, 1, KHZ,        1,  81600,  81600,  81600,  156000,  156000,  156000,  156000,  156000),
342         CORE_DVFS("sdmmc4", -1, -1, 1, KHZ,   102000, 102000, 102000, 102000,  156000,  156000,  156000,  156000,  156000),
343
344         CORE_DVFS("hdmi",   -1, -1, 1, KHZ,   148500, 148500, 148500, 297000,  297000,  297000,  297000,  297000,  297000),
345
346         /*
347          * The clock rate for the display controllers that determines the
348          * necessary core voltage depends on a divider that is internal
349          * to the display block.  Disable auto-dvfs on the display clocks,
350          * and let the display driver call tegra_dvfs_set_rate manually
351          */
352         CORE_DVFS("disp1",  -1, -1, 0, KHZ,   166000, 166000, 166000, 297000,  297000,  297000,  297000,  297000,  297000),
353         CORE_DVFS("disp2",  -1, -1, 0, KHZ,   166000, 166000, 166000, 297000,  297000,  297000,  297000,  297000,  297000),
354
355         /* xusb clocks */
356         CORE_DVFS("xusb_falcon_src", -1, -1, 1, KHZ,  1, 336000, 336000, 336000,  336000,  336000,  336000,  336000,  336000),
357         CORE_DVFS("xusb_host_src",   -1, -1, 1, KHZ,  1, 112000, 112000, 112000,  112000,  112000,  112000,  112000,  112000),
358         CORE_DVFS("xusb_dev_src",    -1, -1, 1, KHZ,  1,  58300,  58300, 112000,  112000,  112000,  112000,  112000,  112000),
359         CORE_DVFS("xusb_ss_src",     -1, -1, 1, KHZ,  1, 120000, 120000, 120000,  120000,  120000,  120000,  120000,  120000),
360         CORE_DVFS("xusb_fs_src",     -1, -1, 1, KHZ,  1,  48000,  48000,  48000,   48000,   48000,   48000,   48000,   48000),
361         CORE_DVFS("xusb_hs_src",     -1, -1, 1, KHZ,  1,  60000,  60000,  60000,   60000,   60000,   60000,   60000,   60000),
362 #endif
363 };
364
365 /* TBD: fill in actual hw numbers */
366 static const int gpu_millivolts[MAX_DVFS_FREQS] = {
367         850,  900,  950, 1000, 1050, 1100, 1125};
368
369 #define GPU_DVFS(_clk_name, _speedo_id, _auto, _mult, _freqs...)        \
370         {                                                       \
371                 .clk_name       = _clk_name,                    \
372                 .speedo_id      = _speedo_id,                   \
373                 .process_id     = -1,                           \
374                 .freqs          = {_freqs},                     \
375                 .freqs_mult     = _mult,                        \
376                 .millivolts     = gpu_millivolts,               \
377                 .auto_dvfs      = _auto,                        \
378                 .dvfs_rail      = &tegra12_dvfs_rail_vdd_gpu,   \
379         }
380
381 /* TBD: fill in actual hw numbers */
382 static struct dvfs gpu_dvfs_table[] = {
383         /* Gpu voltages (mV):               837,    900,    950,   1000,   1050,    1100,    1125 */
384         /* Clock limits for internal blocks, PLLs */
385         GPU_DVFS("gpu",     -1, 1, KHZ,    403000, 650000,  676000, 702000, 728000, 806000,  810000),
386 };
387
388 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)
389 {
390         int ret;
391
392         ret = param_set_bool(arg, kp);
393         if (ret)
394                 return ret;
395
396         if (tegra_dvfs_core_disabled)
397                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_core);
398         else
399                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_core);
400
401         return 0;
402 }
403
404 int tegra_dvfs_disable_cpu_set(const char *arg, const struct kernel_param *kp)
405 {
406         int ret;
407
408         ret = param_set_bool(arg, kp);
409         if (ret)
410                 return ret;
411
412         if (tegra_dvfs_cpu_disabled)
413                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_cpu);
414         else
415                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_cpu);
416
417         return 0;
418 }
419
420 int tegra_dvfs_disable_gpu_set(const char *arg, const struct kernel_param *kp)
421 {
422         int ret;
423
424         ret = param_set_bool(arg, kp);
425         if (ret)
426                 return ret;
427
428         if (tegra_dvfs_gpu_disabled)
429                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_gpu);
430         else
431                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_gpu);
432
433         return 0;
434 }
435
436 int tegra_dvfs_disable_get(char *buffer, const struct kernel_param *kp)
437 {
438         return param_get_bool(buffer, kp);
439 }
440
441 static struct kernel_param_ops tegra_dvfs_disable_core_ops = {
442         .set = tegra_dvfs_disable_core_set,
443         .get = tegra_dvfs_disable_get,
444 };
445
446 static struct kernel_param_ops tegra_dvfs_disable_cpu_ops = {
447         .set = tegra_dvfs_disable_cpu_set,
448         .get = tegra_dvfs_disable_get,
449 };
450
451 static struct kernel_param_ops tegra_dvfs_disable_gpu_ops = {
452         .set = tegra_dvfs_disable_gpu_set,
453         .get = tegra_dvfs_disable_get,
454 };
455
456 module_param_cb(disable_core, &tegra_dvfs_disable_core_ops,
457         &tegra_dvfs_core_disabled, 0644);
458 module_param_cb(disable_cpu, &tegra_dvfs_disable_cpu_ops,
459         &tegra_dvfs_cpu_disabled, 0644);
460 module_param_cb(disable_gpu, &tegra_dvfs_disable_gpu_ops,
461         &tegra_dvfs_gpu_disabled, 0644);
462
463 /*
464  * Install rail thermal profile provided:
465  * - voltage floors are descending with temperature increasing
466  * - and the lowest floor is above rail minimum voltage in pll and
467  *   in dfll mode (if applicable)
468  */
469 static void __init init_rail_thermal_profile(
470         int *therm_trips_table, int *therm_floors_table,
471         struct dvfs_rail *rail, struct dvfs_dfll_data *d)
472 {
473         int i, min_mv;
474
475         for (i = 0; i < MAX_THERMAL_FLOORS - 1; i++) {
476                 if (!therm_floors_table[i+1])
477                         break;
478
479                 if ((therm_trips_table[i] >= therm_trips_table[i+1]) ||
480                     (therm_floors_table[i] < therm_floors_table[i+1])) {
481                         WARN(1, "%s: invalid thermal floors\n", rail->reg_id);
482                         return;
483                 }
484         }
485
486         min_mv = max(rail->min_millivolts, d ? d->min_millivolts : 0);
487         if (therm_floors_table[i] < min_mv) {
488                 WARN(1, "%s: thermal floor below Vmin\n", rail->reg_id);
489                 return;
490         }
491
492         /* Install validated thermal floors */
493         rail->therm_mv_floors = therm_floors_table;
494         rail->therm_mv_floors_num = i + 1;
495
496         /* Setup trip-points, use the same trips in dfll mode (if applicable) */
497         if (rail->pll_mode_cdev) {
498                 rail->pll_mode_cdev->trip_temperatures_num = i + 1;
499                 rail->pll_mode_cdev->trip_temperatures = therm_trips_table;
500                 if (d)
501                         rail->dfll_mode_cdev = rail->pll_mode_cdev;
502         }
503 }
504
505 static bool __init can_update_max_rate(struct clk *c, struct dvfs *d)
506 {
507         /* Don't update manual dvfs clocks */
508         if (!d->auto_dvfs)
509                 return false;
510
511         /*
512          * Don't update EMC shared bus, since EMC dvfs is board dependent: max
513          * rate and EMC scaling frequencies are determined by tegra BCT (flashed
514          * together with the image) and board specific EMC DFS table; we will
515          * check the scaling ladder against nominal core voltage when the table
516          * is loaded (and if on particular board the table is not loaded, EMC
517          * scaling is disabled).
518          */
519         if (c->ops->shared_bus_update && (c->flags & PERIPH_EMC_ENB))
520                 return false;
521
522         /*
523          * Don't update shared cbus, and don't propagate common cbus dvfs
524          * limit down to shared users, but set maximum rate for each user
525          * equal to the respective client limit.
526          */
527         if (c->ops->shared_bus_update && (c->flags & PERIPH_ON_CBUS)) {
528                 struct clk *user;
529                 unsigned long rate;
530
531                 list_for_each_entry(
532                         user, &c->shared_bus_list, u.shared_bus_user.node) {
533                         if (user->u.shared_bus_user.client) {
534                                 rate = user->u.shared_bus_user.client->max_rate;
535                                 user->max_rate = rate;
536                                 user->u.shared_bus_user.rate = rate;
537                         }
538                 }
539                 return false;
540         }
541
542         /* Other, than EMC and cbus, auto-dvfs clocks can be updated */
543         return true;
544 }
545
546 static void __init init_dvfs_one(struct dvfs *d, int max_freq_index)
547 {
548         int ret;
549         struct clk *c = tegra_get_clock_by_name(d->clk_name);
550
551         if (!c) {
552                 pr_debug("tegra12_dvfs: no clock found for %s\n",
553                         d->clk_name);
554                 return;
555         }
556
557         /* Update max rate for auto-dvfs clocks, with shared bus exceptions */
558         if (can_update_max_rate(c, d)) {
559                 BUG_ON(!d->freqs[max_freq_index]);
560                 tegra_init_max_rate(
561                         c, d->freqs[max_freq_index] * d->freqs_mult);
562         }
563         d->max_millivolts = d->dvfs_rail->nominal_millivolts;
564
565         ret = tegra_enable_dvfs_on_clk(c, d);
566         if (ret)
567                 pr_err("tegra12_dvfs: failed to enable dvfs on %s\n", c->name);
568 }
569
570 static bool __init match_dvfs_one(struct dvfs *d, int speedo_id, int process_id)
571 {
572         if ((d->process_id != -1 && d->process_id != process_id) ||
573                 (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
574                 pr_debug("tegra12_dvfs: rejected %s speedo %d,"
575                         " process %d\n", d->clk_name, d->speedo_id,
576                         d->process_id);
577                 return false;
578         }
579         return true;
580 }
581
582 static bool __init match_cpu_cvb_one(struct cpu_cvb_dvfs *d,
583                                      int speedo_id, int process_id)
584 {
585         if ((d->process_id != -1 && d->process_id != process_id) ||
586                 (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
587                 pr_debug("tegra12_dvfs: rejected cpu cvb speedo %d,"
588                         " process %d\n", d->speedo_id, d->process_id);
589                 return false;
590         }
591         return true;
592 }
593
594 /* cvb_mv = ((c2 * speedo / s_scale + c1) * speedo / s_scale + c0) / v_scale */
595 static inline int get_cvb_voltage(int speedo, int s_scale,
596                                   struct cpu_cvb_dvfs_parameters *cvb)
597 {
598         /* apply only speedo scale: output mv = cvb_mv * v_scale */
599         int mv;
600         mv = DIV_ROUND_CLOSEST(cvb->c2 * speedo, s_scale);
601         mv = DIV_ROUND_CLOSEST((mv + cvb->c1) * speedo, s_scale) + cvb->c0;
602         return mv;
603 }
604
605 static inline int round_cvb_voltage(int mv, int v_scale)
606 {
607         /* combined: apply voltage scale and round to cvb alignment step */
608         int cvb_align_step_uv = tegra_get_cvb_alignment_uV();
609
610         return DIV_ROUND_UP(mv * 1000, v_scale * cvb_align_step_uv) *
611                 cvb_align_step_uv / 1000;
612 }
613
614 static int __init set_cpu_dvfs_data(
615         struct cpu_cvb_dvfs *d, struct dvfs *cpu_dvfs, int *max_freq_index)
616 {
617         int i, j, mv, dfll_mv, min_dfll_mv;
618         unsigned long fmax_at_vmin = 0;
619         unsigned long fmax_pll_mode = 0;
620         unsigned long fmin_use_dfll = 0;
621         struct cpu_cvb_dvfs_table *table = NULL;
622         int speedo = tegra_cpu_speedo_value();
623
624         min_dfll_mv = d->dfll_tune_data.min_millivolts;
625         BUG_ON(min_dfll_mv < tegra12_dvfs_rail_vdd_cpu.min_millivolts);
626
627         /*
628          * Use CVB table to fill in CPU dvfs frequencies and voltages. Each
629          * CVB entry specifies CPU frequency and CVB coefficients to calculate
630          * the respective voltage when either DFLL or PLL is used as CPU clock
631          * source.
632          *
633          * Minimum voltage limit is applied only to DFLL source. For PLL source
634          * voltage can go as low as table specifies. Maximum voltage limit is
635          * applied to both sources, but differently: directly clip voltage for
636          * DFLL, and limit maximum frequency for PLL.
637          */
638         for (i = 0, j = 0; i < MAX_DVFS_FREQS; i++) {
639                 table = &d->cvb_table[i];
640                 if (!table->freq)
641                         break;
642
643                 dfll_mv = get_cvb_voltage(
644                         speedo, d->speedo_scale, &table->cvb_dfll_param);
645                 dfll_mv = round_cvb_voltage(dfll_mv, d->voltage_scale);
646
647                 mv = get_cvb_voltage(
648                         speedo, d->speedo_scale, &table->cvb_pll_param);
649                 mv = round_cvb_voltage(mv, d->voltage_scale);
650
651                 /* Check maximum frequency at minimum voltage for dfll source */
652                 dfll_mv = max(dfll_mv, min_dfll_mv);
653                 if (dfll_mv > min_dfll_mv) {
654                         if (!j)
655                                 break;  /* 1st entry already above Vmin */
656                         if (!fmax_at_vmin)
657                                 fmax_at_vmin = cpu_dvfs->freqs[j - 1];
658                 }
659
660                 /* Clip maximum frequency at maximum voltage for pll source */
661                 if (mv > d->max_mv) {
662                         if (!j)
663                                 break;  /* 1st entry already above Vmax */
664                         if (!fmax_pll_mode)
665                                 fmax_pll_mode = cpu_dvfs->freqs[j - 1];
666                 }
667
668                 /* Minimum rate with pll source voltage above dfll Vmin */
669                 if ((mv >= min_dfll_mv) && (!fmin_use_dfll))
670                         fmin_use_dfll = table->freq;
671
672                 /* fill in dvfs tables */
673                 cpu_dvfs->freqs[j] = table->freq;
674                 cpu_dfll_millivolts[j] = min(dfll_mv, d->max_mv);
675                 cpu_millivolts[j] = mv;
676                 j++;
677
678                 /*
679                  * "Round-up" frequency list cut-off (keep first entry that
680                  *  exceeds max voltage - the voltage limit will be enforced
681                  *  anyway, so when requested this frequency dfll will settle
682                  *  at whatever high frequency it can on the particular chip)
683                  */
684                 if (dfll_mv > d->max_mv)
685                         break;
686         }
687         /* Table must not be empty and must have and at least one entry below,
688            and one entry above Vmin */
689         if (!i || !j || !fmax_at_vmin) {
690                 pr_err("tegra12_dvfs: invalid cpu dvfs table\n");
691                 return -ENOENT;
692         }
693
694         /* Must have crossover between dfll and pll operating ranges */
695         if (!fmin_use_dfll || (fmin_use_dfll > fmax_at_vmin)) {
696                 pr_err("tegra12_dvfs: no crossover of dfll and pll voltages\n");
697                 return -EINVAL;
698         }
699
700         /* dvfs tables are successfully populated - fill in the rest */
701         cpu_dvfs->speedo_id = d->speedo_id;
702         cpu_dvfs->process_id = d->process_id;
703         cpu_dvfs->freqs_mult = d->freqs_mult;
704         cpu_dvfs->dvfs_rail->nominal_millivolts = min(d->max_mv,
705                 max(cpu_millivolts[j - 1], cpu_dfll_millivolts[j - 1]));
706         *max_freq_index = j - 1;
707
708         cpu_dvfs->dfll_data = d->dfll_tune_data;
709         cpu_dvfs->dfll_data.max_rate_boost = fmax_pll_mode ?
710                 (cpu_dvfs->freqs[j - 1] - fmax_pll_mode) * d->freqs_mult : 0;
711         cpu_dvfs->dfll_data.out_rate_min = fmax_at_vmin * d->freqs_mult;
712         cpu_dvfs->dfll_data.use_dfll_rate_min = fmin_use_dfll * d->freqs_mult;
713         cpu_dvfs->dfll_data.min_millivolts = min_dfll_mv;
714
715         return 0;
716 }
717
718 static int __init get_core_nominal_mv_index(int speedo_id)
719 {
720         int i;
721         int mv = tegra_core_speedo_mv();
722         int core_edp_voltage = get_core_edp();
723
724         /*
725          * Start with nominal level for the chips with this speedo_id. Then,
726          * make sure core nominal voltage is below edp limit for the board
727          * (if edp limit is set).
728          */
729         if (!core_edp_voltage)
730                 core_edp_voltage = 1100;        /* default 1.1V EDP limit */
731
732         mv = min(mv, core_edp_voltage);
733
734         /* Round nominal level down to the nearest core scaling step */
735         for (i = 0; i < MAX_DVFS_FREQS; i++) {
736                 if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
737                         break;
738         }
739
740         if (i == 0) {
741                 pr_err("tegra12_dvfs: unable to adjust core dvfs table to"
742                        " nominal voltage %d\n", mv);
743                 return -ENOSYS;
744         }
745         return i - 1;
746 }
747
748 static int __init get_gpu_nominal_mv_index(int speedo_id)
749 {
750         int i;
751         int mv = tegra_gpu_speedo_mv();
752         /* TBD: fill in actual number */
753         int gpu_edp_voltage = 0;
754
755         /*
756          * Start with nominal level for the chips with this speedo_id. Then,
757          * make sure core nominal voltage is below edp limit for the board
758          * (if edp limit is set).
759          */
760         if (!gpu_edp_voltage)
761                 gpu_edp_voltage = 1100; /* default 1.1V EDP limit */
762
763         mv = min(mv, gpu_edp_voltage);
764
765         /* Round nominal level down to the nearest core scaling step */
766         for (i = 0; i < MAX_DVFS_FREQS; i++) {
767                 if ((gpu_millivolts[i] == 0) || (mv < gpu_millivolts[i]))
768                         break;
769         }
770
771         if (i == 0) {
772                 pr_err("tegra12_dvfs: unable to adjust gpu dvfs table to"
773                        " nominal voltage %d\n", mv);
774                 return -ENOSYS;
775         }
776         return i - 1;
777 }
778
779 int tegra_cpu_dvfs_alter(int edp_thermal_index, const cpumask_t *cpus,
780                          bool before_clk_update, int cpu_event)
781 {
782         /* empty definition for tegra12 */
783         return 0;
784 }
785
786 void __init tegra12x_init_dvfs(void)
787 {
788         int cpu_speedo_id = tegra_cpu_speedo_id();
789         int cpu_process_id = tegra_cpu_process_id();
790         int soc_speedo_id = tegra_soc_speedo_id();
791         int core_process_id = tegra_core_process_id();
792         int gpu_speedo_id = tegra_gpu_speedo_id();
793         int gpu_process_id = tegra_gpu_process_id();
794
795         int i, ret;
796         int core_nominal_mv_index;
797         int gpu_nominal_mv_index;
798         int cpu_max_freq_index = 0;
799
800 #ifndef CONFIG_TEGRA_CORE_DVFS
801         tegra_dvfs_core_disabled = true;
802 #endif
803 #ifndef CONFIG_TEGRA_CPU_DVFS
804         tegra_dvfs_cpu_disabled = true;
805 #endif
806 #ifndef CONFIG_TEGRA_GPU_DVFS
807         tegra_dvfs_gpu_disabled = true;
808 #endif
809         /* Setup rail bins */
810         tegra12_dvfs_rail_vdd_cpu.stats.bin_uV = tegra_get_cvb_alignment_uV();
811         tegra12_dvfs_rail_vdd_core.stats.bin_uV = tegra_get_cvb_alignment_uV();
812
813         /*
814          * Find nominal voltages for core (1st) and cpu rails before rail
815          * init. Nominal voltage index in core scaling ladder can also be
816          * used to determine max dvfs frequencies for all core clocks. In
817          * case of error disable core scaling and set index to 0, so that
818          * core clocks would not exceed rates allowed at minimum voltage.
819          */
820         core_nominal_mv_index = get_core_nominal_mv_index(soc_speedo_id);
821         if (core_nominal_mv_index < 0) {
822                 tegra12_dvfs_rail_vdd_core.disabled = true;
823                 tegra_dvfs_core_disabled = true;
824                 core_nominal_mv_index = 0;
825         }
826         tegra12_dvfs_rail_vdd_core.nominal_millivolts =
827                 core_millivolts[core_nominal_mv_index];
828
829         /*
830          * Find nominal voltages for gpu rail
831          */
832         gpu_nominal_mv_index = get_gpu_nominal_mv_index(gpu_speedo_id);
833         if (gpu_nominal_mv_index < 0) {
834                 tegra12_dvfs_rail_vdd_gpu.disabled = true;
835                 tegra_dvfs_gpu_disabled = true;
836                 gpu_nominal_mv_index = 0;
837         }
838         tegra12_dvfs_rail_vdd_gpu.nominal_millivolts =
839                 gpu_millivolts[gpu_nominal_mv_index];
840
841         /*
842          * Setup cpu dvfs and dfll tables from cvb data, determine nominal
843          * voltage for cpu rail, and cpu maximum frequency. Note that entire
844          * frequency range is guaranteed only when dfll is used as cpu clock
845          * source. Reaching maximum frequency with pll as cpu clock source
846          * may not be possible within nominal voltage range (dvfs mechanism
847          * would automatically fail frequency request in this case, so that
848          * voltage limit is not violated). Error when cpu dvfs table can not
849          * be constructed must never happen.
850          */
851         for (ret = 0, i = 0; i <  ARRAY_SIZE(cpu_cvb_dvfs_table); i++) {
852                 struct cpu_cvb_dvfs *d = &cpu_cvb_dvfs_table[i];
853                 if (match_cpu_cvb_one(d, cpu_speedo_id, cpu_process_id)) {
854                         ret = set_cpu_dvfs_data(
855                                 d, &cpu_dvfs, &cpu_max_freq_index);
856                         break;
857                 }
858         }
859         BUG_ON((i == ARRAY_SIZE(cpu_cvb_dvfs_table)) || ret);
860
861         /* Init thermal floors */
862         init_rail_thermal_profile(cpu_cvb_dvfs_table[i].therm_trips_table,
863                 cpu_cvb_dvfs_table[i].therm_floors_table,
864                 &tegra12_dvfs_rail_vdd_cpu, &cpu_dvfs.dfll_data);
865         init_rail_thermal_profile(vdd_core_therm_trips_table,
866                 vdd_core_therm_floors_table, &tegra12_dvfs_rail_vdd_core, NULL);
867
868         /* Init rail structures and dependencies */
869         tegra_dvfs_init_rails(tegra12_dvfs_rails,
870                 ARRAY_SIZE(tegra12_dvfs_rails));
871
872         /* Search core dvfs table for speedo/process matching entries and
873            initialize dvfs-ed clocks */
874         for (i = 0; i <  ARRAY_SIZE(core_dvfs_table); i++) {
875                 struct dvfs *d = &core_dvfs_table[i];
876                 if (!match_dvfs_one(d, soc_speedo_id, core_process_id))
877                         continue;
878                 init_dvfs_one(d, core_nominal_mv_index);
879         }
880
881         /* Search gpu dvfs table for speedo/process matching entries and
882            initialize dvfs-ed clocks */
883         for (i = 0; i <  ARRAY_SIZE(gpu_dvfs_table); i++) {
884                 struct dvfs *d = &gpu_dvfs_table[i];
885                 if (!match_dvfs_one(d, gpu_speedo_id, gpu_process_id))
886                         continue;
887                 init_dvfs_one(d, gpu_nominal_mv_index);
888         }
889
890         /* Initialize matching cpu dvfs entry already found when nominal
891            voltage was determined */
892         init_dvfs_one(&cpu_dvfs, cpu_max_freq_index);
893
894         /* Finally disable dvfs on rails if necessary */
895         if (tegra_dvfs_core_disabled)
896                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_core);
897         if (tegra_dvfs_cpu_disabled)
898                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_cpu);
899         if (tegra_dvfs_gpu_disabled)
900                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_gpu);
901
902         pr_info("tegra dvfs: VDD_CPU nominal %dmV, scaling %s\n",
903                 tegra12_dvfs_rail_vdd_cpu.nominal_millivolts,
904                 tegra_dvfs_cpu_disabled ? "disabled" : "enabled");
905         pr_info("tegra dvfs: VDD_CORE nominal %dmV, scaling %s\n",
906                 tegra12_dvfs_rail_vdd_core.nominal_millivolts,
907                 tegra_dvfs_core_disabled ? "disabled" : "enabled");
908         pr_info("tegra dvfs: VDD_GPU nominal %dmV, scaling %s\n",
909                 tegra12_dvfs_rail_vdd_gpu.nominal_millivolts,
910                 tegra_dvfs_gpu_disabled ? "disabled" : "enabled");
911 }
912
913 int tegra_dvfs_rail_disable_prepare(struct dvfs_rail *rail)
914 {
915         return 0;
916 }
917
918 int tegra_dvfs_rail_post_enable(struct dvfs_rail *rail)
919 {
920         return 0;
921 }
922
923 /* Core voltage and bus cap object and tables */
924 static struct kobject *cap_kobj;
925
926 static struct core_dvfs_cap_table tegra12_core_cap_table[] = {
927 #ifdef CONFIG_TEGRA_DUAL_CBUS
928         { .cap_name = "cap.c2bus" },
929         { .cap_name = "cap.c3bus" },
930 #else
931         { .cap_name = "cap.cbus" },
932 #endif
933         { .cap_name = "cap.sclk" },
934         { .cap_name = "cap.emc" },
935 };
936
937 /*
938  * Keep sys file names the same for dual and single cbus configurations to
939  * avoid changes in user space GPU capping interface.
940  */
941 static struct core_bus_cap_table tegra12_bus_cap_table[] = {
942 #ifdef CONFIG_TEGRA_DUAL_CBUS
943         { .cap_name = "cap.profile.c2bus",
944           .refcnt_attr = {.attr = {.name = "cbus_cap_state", .mode = 0644} },
945           .level_attr  = {.attr = {.name = "cbus_cap_level", .mode = 0644} },
946         },
947 #else
948         { .cap_name = "cap.profile.cbus",
949           .refcnt_attr = {.attr = {.name = "cbus_cap_state", .mode = 0644} },
950           .level_attr  = {.attr = {.name = "cbus_cap_level", .mode = 0644} },
951         },
952 #endif
953 };
954
955 static int __init tegra12_dvfs_init_core_cap(void)
956 {
957         int ret;
958
959         cap_kobj = kobject_create_and_add("tegra_cap", kernel_kobj);
960         if (!cap_kobj) {
961                 pr_err("tegra12_dvfs: failed to create sysfs cap object\n");
962                 return 0;
963         }
964
965         ret = tegra_init_shared_bus_cap(
966                 tegra12_bus_cap_table, ARRAY_SIZE(tegra12_bus_cap_table),
967                 cap_kobj);
968         if (ret) {
969                 pr_err("tegra12_dvfs: failed to init bus cap interface (%d)\n",
970                        ret);
971                 kobject_del(cap_kobj);
972                 return 0;
973         }
974
975         ret = tegra_init_core_cap(
976                 tegra12_core_cap_table, ARRAY_SIZE(tegra12_core_cap_table),
977                 core_millivolts, ARRAY_SIZE(core_millivolts), cap_kobj);
978
979         if (ret) {
980                 pr_err("tegra12_dvfs: failed to init core cap interface (%d)\n",
981                        ret);
982                 kobject_del(cap_kobj);
983                 return 0;
984         }
985         pr_info("tegra dvfs: tegra sysfs cap interface is initialized\n");
986
987         return 0;
988 }
989 late_initcall(tegra12_dvfs_init_core_cap);