ARM: tegra: dvfs: Rename cvb dvfs thermal trips field
[linux-3.10.git] / arch / arm / mach-tegra / tegra12_dvfs.c
1 /*
2  * arch/arm/mach-tegra/tegra12_dvfs.c
3  *
4  * Copyright (c) 2012-2013 NVIDIA CORPORATION. All rights reserved.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/kernel.h>
18 #include <linux/init.h>
19 #include <linux/string.h>
20 #include <linux/module.h>
21 #include <linux/clk.h>
22 #include <linux/kobject.h>
23 #include <linux/err.h>
24 #include <linux/pm_qos.h>
25
26 #include "clock.h"
27 #include "dvfs.h"
28 #include "fuse.h"
29 #include "board.h"
30 #include "tegra_cl_dvfs.h"
31 #include "tegra_core_sysfs_limits.h"
32
33 static bool tegra_dvfs_cpu_disabled;
34 static bool tegra_dvfs_core_disabled;
35 static bool tegra_dvfs_gpu_disabled;
36
37 #define KHZ 1000
38 #define MHZ 1000000
39
40 /* FIXME: need tegra12 step */
41 #define VDD_SAFE_STEP                   100
42
43 static int vdd_core_therm_trips_table[MAX_THERMAL_LIMITS] = { 20, };
44 static int vdd_core_therm_floors_table[MAX_THERMAL_LIMITS] = { 950, };
45
46 static int vdd_gpu_therm_trips_table[MAX_THERMAL_LIMITS] = { 20, };
47 static int vdd_gpu_therm_floors_table[MAX_THERMAL_LIMITS] = { 900, };
48
49 static struct tegra_cooling_device cpu_cdev = {
50         .cdev_type = "cpu_cold",
51 };
52
53 static struct tegra_cooling_device core_cdev = {
54         .cdev_type = "core_cold",
55 };
56
57 static struct tegra_cooling_device gpu_cdev = {
58         .cdev_type = "gpu_cold",
59 };
60
61 static struct dvfs_rail tegra12_dvfs_rail_vdd_cpu = {
62         .reg_id = "vdd_cpu",
63         .max_millivolts = 1400,
64         .min_millivolts = 800,
65         .step = VDD_SAFE_STEP,
66         .jmp_to_zero = true,
67         .vmin_cdev = &cpu_cdev,
68         .alignment = {
69                 .step_uv = 10000, /* 10mV */
70         },
71         .stats = {
72                 .bin_uV = 10000, /* 10mV */
73         }
74 };
75
76 static struct dvfs_rail tegra12_dvfs_rail_vdd_core = {
77         .reg_id = "vdd_core",
78         .max_millivolts = 1400,
79         .min_millivolts = 800,
80         .step = VDD_SAFE_STEP,
81         .vmin_cdev = &core_cdev,
82 };
83
84 /* TBD: fill in actual hw number */
85 static struct dvfs_rail tegra12_dvfs_rail_vdd_gpu = {
86         .reg_id = "vdd_gpu",
87         .max_millivolts = 1350,
88         .min_millivolts = 700,
89         .step = VDD_SAFE_STEP,
90         .vmin_cdev = &gpu_cdev,
91         .alignment = {
92                 .step_uv = 10000, /* 10mV */
93         },
94         .stats = {
95                 .bin_uV = 10000, /* 10mV */
96         }
97 };
98
99 static struct dvfs_rail *tegra12_dvfs_rails[] = {
100         &tegra12_dvfs_rail_vdd_cpu,
101         &tegra12_dvfs_rail_vdd_core,
102         &tegra12_dvfs_rail_vdd_gpu,
103 };
104
105 void __init tegra12x_vdd_cpu_align(int step_uv, int offset_uv)
106 {
107         tegra12_dvfs_rail_vdd_cpu.alignment.step_uv = step_uv;
108         tegra12_dvfs_rail_vdd_cpu.alignment.offset_uv = offset_uv;
109 }
110
111 /* CPU DVFS tables */
112 static struct cpu_cvb_dvfs cpu_cvb_dvfs_table[] = {
113         {
114                 .speedo_id = 0,
115                 .process_id = -1,
116                 .dfll_tune_data  = {
117                         .tune0          = 0x00662FFF,
118                         .tune0_high_mv  = 0x006640FF,
119                         .tune1          = 0x0000006E,
120                         .droop_rate_min = 1000000,
121                         .tune_high_min_millivolts = 900,
122                         .min_millivolts = 800,
123                 },
124                 .max_mv = 1260,
125                 .freqs_mult = KHZ,
126                 .speedo_scale = 100,
127                 .voltage_scale = 1000,
128                 .cvb_table = {
129                         /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
130                         {306000  , {1141577,  -30185,  454}, { 777000   , 0, 0}},
131                         {408000  , {1180454,  -31625,  454}, { 787500   , 0, 0}},
132                         {510000  , {1221370,  -33065,  454}, { 798000   , 0, 0}},
133                         {612000  , {1264325,  -34505,  454}, { 819000   , 0, 0}},
134                         {714000  , {1309319,  -35945,  454}, { 840000   , 0, 0}},
135                         {816000  , {1356353,  -37385,  454}, { 850500   , 0, 0}},
136                         {918000  , {1405425,  -38825,  454}, { 882000   , 0, 0}},
137                         {1020000 , {1456537,  -40265,  454}, { 903000   , 0, 0}},
138                         {1122000 , {1509687,  -41705,  454}, { 934500   , 0, 0}},
139                         {1224000 , {1564877,  -43145,  454}, { 955500   , 0, 0}},
140                         {1326000 , {1622106,  -44585,  454}, { 987000   , 0, 0}},
141                         {1428000 , {1681374,  -46025,  454}, { 1029000  , 0, 0}},
142                         {1530000 , {1742681,  -47465,  454}, { 1060500  , 0, 0}},
143                         {1632000 , {1806027,  -48915,  454}, { 1102500  , 0, 0}},
144                         {1734000 , {1871412,  -50355,  454}, { 1134000  , 0, 0}},
145                         {1836000 , {1938836,  -51795,  454}, { 1176000  , 0, 0}},
146                         {1938000 , {2008300,  -53235,  454}, { 1228500  , 0, 0}},
147                         {2014500 , {2061382,  -54305,  454}, { 1260000  , 0, 0}},
148                         {      0 , {      0,       0,    0}, {       0  , 0, 0}},
149                 },
150                 .vmin_trips_table = { 20, },
151                 .therm_floors_table = { 900, },
152         },
153         {
154                 .speedo_id = 1,
155                 .process_id = -1,
156                 .dfll_tune_data  = {
157                         .tune0          = 0x00662FFF,
158                         .tune0_high_mv  = 0x006640FF,
159                         .tune1          = 0x0000006E,
160                         .droop_rate_min = 1000000,
161                         .tune_high_min_millivolts = 900,
162                         .min_millivolts = 800,
163                 },
164                 .max_mv = 1260,
165                 .freqs_mult = KHZ,
166                 .speedo_scale = 100,
167                 .voltage_scale = 1000,
168                 .cvb_table = {
169                         /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
170                         {306000  , {1141577,  -30185,  454}, { 735000   , 0, 0}},
171                         {408000  , {1180454,  -31625,  454}, { 745500   , 0, 0}},
172                         {510000  , {1221370,  -33065,  454}, { 756000   , 0, 0}},
173                         {612000  , {1264325,  -34505,  454}, { 766500   , 0, 0}},
174                         {714000  , {1309319,  -35945,  454}, { 777000   , 0, 0}},
175                         {816000  , {1356353,  -37385,  454}, { 798000   , 0, 0}},
176                         {918000  , {1405425,  -38825,  454}, { 819000   , 0, 0}},
177                         {1020000 , {1456537,  -40265,  454}, { 840000   , 0, 0}},
178                         {1122000 , {1509687,  -41705,  454}, { 861000   , 0, 0}},
179                         {1224000 , {1564877,  -43145,  454}, { 882000   , 0, 0}},
180                         {1326000 , {1622106,  -44585,  454}, { 913500   , 0, 0}},
181                         {1428000 , {1681374,  -46025,  454}, { 945000   , 0, 0}},
182                         {1530000 , {1742681,  -47465,  454}, { 976500   , 0, 0}},
183                         {1632000 , {1806027,  -48915,  454}, { 1008000  , 0, 0}},
184                         {1734000 , {1871412,  -50355,  454}, { 1039500  , 0, 0}},
185                         {1836000 , {1938836,  -51795,  454}, { 1081500  , 0, 0}},
186                         {1938000 , {2008300,  -53235,  454}, { 1123500  , 0, 0}},
187                         {2014500 , {2061382,  -54305,  454}, { 1144500  , 0, 0}},
188                         {2116500 , {2134404,  -55745,  454}, { 1197000  , 0, 0}},
189                         {2218500 , {2209465,  -57185,  454}, { 1239000  , 0, 0}},
190                         {2320500 , {2286565,  -58625,  454}, { 1291500  , 0, 0}},
191                         {      0 , {      0,       0,    0}, {       0  , 0, 0}},
192                 },
193                 .vmin_trips_table = { 20, },
194                 .therm_floors_table = { 900, },
195         },
196 };
197
198 static int cpu_millivolts[MAX_DVFS_FREQS];
199 static int cpu_dfll_millivolts[MAX_DVFS_FREQS];
200
201 static struct dvfs cpu_dvfs = {
202         .clk_name       = "cpu_g",
203         .millivolts     = cpu_millivolts,
204         .dfll_millivolts = cpu_dfll_millivolts,
205         .auto_dvfs      = true,
206         .dvfs_rail      = &tegra12_dvfs_rail_vdd_cpu,
207 };
208
209 /* Core DVFS tables */
210 /* FIXME: real data */
211 static const int core_millivolts[MAX_DVFS_FREQS] = {
212         810, 860, 900, 1000, 1100};
213
214 #define CORE_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
215         {                                                       \
216                 .clk_name       = _clk_name,                    \
217                 .speedo_id      = _speedo_id,                   \
218                 .process_id     = _process_id,                  \
219                 .freqs          = {_freqs},                     \
220                 .freqs_mult     = _mult,                        \
221                 .millivolts     = core_millivolts,              \
222                 .auto_dvfs      = _auto,                        \
223                 .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
224         }
225
226 static struct dvfs core_dvfs_table[] = {
227         /* Core voltages (mV):                   810,    860,    900,    1000,    1100*/
228         /* Clock limits for internal blocks, PLLs */
229         CORE_DVFS("emc",    -1, -1, 1, KHZ,   264000, 348000, 384000, 528000,  924000),
230
231         CORE_DVFS("cpu_lp", -1, -1, 1, KHZ,   144000, 252000, 288000, 444000,  624000),
232
233         CORE_DVFS("sbus",   -1, -1, 1, KHZ,    81600, 102000, 136000, 204000,  204000),
234
235         CORE_DVFS("vic03",  -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
236         CORE_DVFS("tsec",   -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
237
238         CORE_DVFS("msenc",  -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
239         CORE_DVFS("se",     -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
240         CORE_DVFS("vde",    -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
241
242         CORE_DVFS("host1x", -1, -1, 1, KHZ,    81600, 102000, 136000, 163000,  204000),
243
244         CORE_DVFS("vi",     -1, -1, 1, KHZ,   120000, 156000, 182000, 312000,  444000),
245         CORE_DVFS("isp",    -1, -1, 1, KHZ,   120000, 156000, 182000, 312000,  444000),
246
247 #ifdef CONFIG_TEGRA_DUAL_CBUS
248         CORE_DVFS("c2bus",  -1, -1, 1, KHZ,    72000,  84000, 102000, 180000,  252000),
249         CORE_DVFS("c3bus",  -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
250 #else
251         CORE_DVFS("cbus",   -1, -1, 1, KHZ,   120000, 144000, 168000, 216000,  372000),
252 #endif
253         CORE_DVFS("c4bus",  -1, -1, 1, KHZ,   120000, 156000, 182000, 312000,  444000),
254
255         CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
256         CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
257         CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
258         CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000),
259
260         /* Core voltages (mV):                   810,    860,    900,    990,    1080*/
261         /* Clock limits for I/O peripherals */
262         CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
263         CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
264         CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
265         CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
266         CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
267         CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    24000,  24000,  48000,  48000,   48000),
268
269         CORE_DVFS("sdmmc1", -1, -1, 1, KHZ,   102000, 102000, 163200, 163200,  163200),
270         CORE_DVFS("sdmmc3", -1, -1, 1, KHZ,   102000, 102000, 163200, 163200,  163200),
271         CORE_DVFS("sdmmc4", -1, -1, 1, KHZ,   102000, 102000, 178200, 178200,  178200),
272
273         CORE_DVFS("hdmi",   -1, -1, 1, KHZ,    99000, 118800, 148500, 198000,  198000),
274         /* FIXME: Finalize these values for NOR after qual */
275         CORE_DVFS("nor",    -1, -1, 1, KHZ,   102000, 102000, 102000, 102000,  102000),
276
277         /*
278          * The clock rate for the display controllers that determines the
279          * necessary core voltage depends on a divider that is internal
280          * to the display block.  Disable auto-dvfs on the display clocks,
281          * and let the display driver call tegra_dvfs_set_rate manually
282          */
283         CORE_DVFS("disp1",  -1, -1, 0, KHZ,   108000, 120000, 144000, 297000,  474000),
284         CORE_DVFS("disp2",  -1, -1, 0, KHZ,   108000, 120000, 144000, 297000,  474000),
285
286         /* xusb clocks */
287         CORE_DVFS("xusb_falcon_src", -1, -1, 1, KHZ,  204000, 204000, 204000, 336000, 336000),
288         CORE_DVFS("xusb_host_src",   -1, -1, 1, KHZ,   58300,  58300,  58300, 112000, 112000),
289         CORE_DVFS("xusb_dev_src",    -1, -1, 1, KHZ,   58300,  58300,  58300, 112000, 112000),
290         CORE_DVFS("xusb_ss_src",     -1, -1, 1, KHZ,   60000,  60000,  60000, 120000, 120000),
291         CORE_DVFS("xusb_fs_src",     -1, -1, 1, KHZ,       0,  48000,  48000,  48000,  48000),
292         CORE_DVFS("xusb_hs_src",     -1, -1, 1, KHZ,       0,  60000,  60000,  60000,  60000),
293 };
294
295 /* TBD: fill in actual hw numbers */
296 static struct gpu_cvb_dvfs gpu_cvb_dvfs_table[] = {
297         {
298                 .speedo_id =   0,
299                 .process_id = -1,
300                 .max_mv = 1200,
301                 .min_mv = 800,
302                 .freqs_mult = KHZ,
303                 .speedo_scale = 100,
304                 .voltage_scale = 1000,
305                 .cvb_table = {
306                         /*f        dfll  pll:   c0,     c1,   c2 */
307                         {   72000, {  }, {  975248, -10755,  -56}, },
308                         {  108000, {  }, {  995948, -11645,  -56}, },
309                         {  180000, {  }, { 1041350, -13415,  -56}, },
310                         {  252000, {  }, { 1092088, -15195,  -56}, },
311                         {  324000, {  }, { 1148163, -16975,  -56}, },
312                         {  396000, {  }, { 1209574, -18745,  -56}, },
313                         {  468000, {  }, { 1276322, -20525,  -56}, },
314                         {  540000, {  }, { 1348406, -22295,  -56}, },
315                         {  612000, {  }, { 1425827, -24075,  -56}, },
316                         {  648000, {  }, { 1466538, -24965,  -56}, },
317                         {       0, {  }, {       0,      0,   0}, },
318                 },
319         },
320         {
321                 .speedo_id =   1,
322                 .process_id = -1,
323                 .max_mv = 1200,
324                 .min_mv = 800,
325                 .freqs_mult = KHZ,
326                 .speedo_scale = 100,
327                 .voltage_scale = 1000,
328                 .cvb_table = {
329                         /*f        dfll  pll:   c0,     c1,   c2 */
330                         {   72000, {  }, {  975248, -10755,  -56}, },
331                         {  108000, {  }, {  995948, -11645,  -56}, },
332                         {  180000, {  }, { 1041350, -13415,  -56}, },
333                         {  252000, {  }, { 1092088, -15195,  -56}, },
334                         {  324000, {  }, { 1148163, -16975,  -56}, },
335                         {  396000, {  }, { 1209574, -18745,  -56}, },
336                         {  468000, {  }, { 1276322, -20525,  -56}, },
337                         {  540000, {  }, { 1348406, -22295,  -56}, },
338                         {  612000, {  }, { 1425827, -24075,  -56}, },
339                         {  648000, {  }, { 1466538, -24965,  -56}, },
340                         {  684000, {  }, { 1508583, -25855,  -56}, },
341                         {  708000, {  }, { 1537355, -26445,  -56}, },
342                         {  756000, {  }, { 1596677, -27625,  -56}, },
343                         {  804000, {  }, { 1658370, -28815,  -56}, },
344                         {       0, {  }, {       0,      0,   0}, },
345                 },
346         }
347 };
348
349 static int gpu_millivolts[MAX_DVFS_FREQS];
350 static struct dvfs gpu_dvfs = {
351         .clk_name       = "gbus",
352         .millivolts     = gpu_millivolts,
353         .auto_dvfs      = true,
354         .dvfs_rail      = &tegra12_dvfs_rail_vdd_gpu,
355 };
356
357 int read_gpu_dvfs_table(int **millivolts, unsigned long **freqs)
358 {
359         *millivolts = gpu_dvfs.millivolts;
360         *freqs = gpu_dvfs.freqs;
361
362         return 0;
363 }
364 EXPORT_SYMBOL(read_gpu_dvfs_table);
365
366 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)
367 {
368         int ret;
369
370         ret = param_set_bool(arg, kp);
371         if (ret)
372                 return ret;
373
374         if (tegra_dvfs_core_disabled)
375                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_core);
376         else
377                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_core);
378
379         return 0;
380 }
381
382 int tegra_dvfs_disable_cpu_set(const char *arg, const struct kernel_param *kp)
383 {
384         int ret;
385
386         ret = param_set_bool(arg, kp);
387         if (ret)
388                 return ret;
389
390         if (tegra_dvfs_cpu_disabled)
391                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_cpu);
392         else
393                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_cpu);
394
395         return 0;
396 }
397
398 int tegra_dvfs_disable_gpu_set(const char *arg, const struct kernel_param *kp)
399 {
400         int ret;
401
402         ret = param_set_bool(arg, kp);
403         if (ret)
404                 return ret;
405
406         if (tegra_dvfs_gpu_disabled)
407                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_gpu);
408         else
409                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_gpu);
410
411         return 0;
412 }
413
414 int tegra_dvfs_disable_get(char *buffer, const struct kernel_param *kp)
415 {
416         return param_get_bool(buffer, kp);
417 }
418
419 static struct kernel_param_ops tegra_dvfs_disable_core_ops = {
420         .set = tegra_dvfs_disable_core_set,
421         .get = tegra_dvfs_disable_get,
422 };
423
424 static struct kernel_param_ops tegra_dvfs_disable_cpu_ops = {
425         .set = tegra_dvfs_disable_cpu_set,
426         .get = tegra_dvfs_disable_get,
427 };
428
429 static struct kernel_param_ops tegra_dvfs_disable_gpu_ops = {
430         .set = tegra_dvfs_disable_gpu_set,
431         .get = tegra_dvfs_disable_get,
432 };
433
434 module_param_cb(disable_core, &tegra_dvfs_disable_core_ops,
435         &tegra_dvfs_core_disabled, 0644);
436 module_param_cb(disable_cpu, &tegra_dvfs_disable_cpu_ops,
437         &tegra_dvfs_cpu_disabled, 0644);
438 module_param_cb(disable_gpu, &tegra_dvfs_disable_gpu_ops,
439         &tegra_dvfs_gpu_disabled, 0644);
440
441 static bool __init can_update_max_rate(struct clk *c, struct dvfs *d)
442 {
443         /* Don't update manual dvfs clocks */
444         if (!d->auto_dvfs)
445                 return false;
446
447         /*
448          * Don't update EMC shared bus, since EMC dvfs is board dependent: max
449          * rate and EMC scaling frequencies are determined by tegra BCT (flashed
450          * together with the image) and board specific EMC DFS table; we will
451          * check the scaling ladder against nominal core voltage when the table
452          * is loaded (and if on particular board the table is not loaded, EMC
453          * scaling is disabled).
454          */
455         if (c->ops->shared_bus_update && (c->flags & PERIPH_EMC_ENB))
456                 return false;
457
458         /*
459          * Don't update shared cbus, and don't propagate common cbus dvfs
460          * limit down to shared users, but set maximum rate for each user
461          * equal to the respective client limit.
462          */
463         if (c->ops->shared_bus_update && (c->flags & PERIPH_ON_CBUS)) {
464                 struct clk *user;
465                 unsigned long rate;
466
467                 list_for_each_entry(
468                         user, &c->shared_bus_list, u.shared_bus_user.node) {
469                         if (user->u.shared_bus_user.client) {
470                                 rate = user->u.shared_bus_user.client->max_rate;
471                                 user->max_rate = rate;
472                                 user->u.shared_bus_user.rate = rate;
473                         }
474                 }
475                 return false;
476         }
477
478         /* Other, than EMC and cbus, auto-dvfs clocks can be updated */
479         return true;
480 }
481
482 static void __init init_dvfs_one(struct dvfs *d, int max_freq_index)
483 {
484         int ret;
485         struct clk *c = tegra_get_clock_by_name(d->clk_name);
486
487         if (!c) {
488                 pr_debug("tegra12_dvfs: no clock found for %s\n",
489                         d->clk_name);
490                 return;
491         }
492
493         /* Update max rate for auto-dvfs clocks, with shared bus exceptions */
494         if (can_update_max_rate(c, d)) {
495                 BUG_ON(!d->freqs[max_freq_index]);
496                 tegra_init_max_rate(
497                         c, d->freqs[max_freq_index] * d->freqs_mult);
498         }
499         d->max_millivolts = d->dvfs_rail->nominal_millivolts;
500
501         ret = tegra_enable_dvfs_on_clk(c, d);
502         if (ret)
503                 pr_err("tegra12_dvfs: failed to enable dvfs on %s\n", c->name);
504 }
505
506 static bool __init match_dvfs_one(const char *name,
507         int dvfs_speedo_id, int dvfs_process_id,
508         int speedo_id, int process_id)
509 {
510         if ((dvfs_process_id != -1 && dvfs_process_id != process_id) ||
511                 (dvfs_speedo_id != -1 && dvfs_speedo_id != speedo_id)) {
512                 pr_debug("tegra12_dvfs: rejected %s speedo %d, process %d\n",
513                          name, dvfs_speedo_id, dvfs_process_id);
514                 return false;
515         }
516         return true;
517 }
518
519 /* cvb_mv = ((c2 * speedo / s_scale + c1) * speedo / s_scale + c0) / v_scale */
520 static inline int get_cvb_voltage(int speedo, int s_scale,
521                                   struct cvb_dvfs_parameters *cvb)
522 {
523         /* apply only speedo scale: output mv = cvb_mv * v_scale */
524         int mv;
525         mv = DIV_ROUND_CLOSEST(cvb->c2 * speedo, s_scale);
526         mv = DIV_ROUND_CLOSEST((mv + cvb->c1) * speedo, s_scale) + cvb->c0;
527         return mv;
528 }
529
530 static int round_cvb_voltage(int mv, int v_scale, struct rail_alignment *align)
531 {
532         /* combined: apply voltage scale and round to cvb alignment step */
533         int uv;
534         int step = (align->step_uv ? : 1000) * v_scale;
535         int offset = align->offset_uv * v_scale;
536
537         uv = max(mv * 1000, offset) - offset;
538         uv = DIV_ROUND_UP(uv, step) * align->step_uv + align->offset_uv;
539         return uv / 1000;
540 }
541
542 static int __init set_cpu_dvfs_data(
543         struct cpu_cvb_dvfs *d, struct dvfs *cpu_dvfs, int *max_freq_index)
544 {
545         int i, j, mv, dfll_mv, min_dfll_mv;
546         unsigned long fmax_at_vmin = 0;
547         unsigned long fmax_pll_mode = 0;
548         unsigned long fmin_use_dfll = 0;
549         struct cvb_dvfs_table *table = NULL;
550         int speedo = tegra_cpu_speedo_value();
551         struct rail_alignment *align = &tegra12_dvfs_rail_vdd_cpu.alignment;
552
553         min_dfll_mv = d->dfll_tune_data.min_millivolts;
554         min_dfll_mv =  round_cvb_voltage(min_dfll_mv * 1000, 1000, align);
555         d->max_mv = round_cvb_voltage(d->max_mv * 1000, 1000, align);
556         BUG_ON(min_dfll_mv < tegra12_dvfs_rail_vdd_cpu.min_millivolts);
557
558         /*
559          * Use CVB table to fill in CPU dvfs frequencies and voltages. Each
560          * CVB entry specifies CPU frequency and CVB coefficients to calculate
561          * the respective voltage when either DFLL or PLL is used as CPU clock
562          * source.
563          *
564          * Minimum voltage limit is applied only to DFLL source. For PLL source
565          * voltage can go as low as table specifies. Maximum voltage limit is
566          * applied to both sources, but differently: directly clip voltage for
567          * DFLL, and limit maximum frequency for PLL.
568          */
569         for (i = 0, j = 0; i < MAX_DVFS_FREQS; i++) {
570                 table = &d->cvb_table[i];
571                 if (!table->freq)
572                         break;
573
574                 dfll_mv = get_cvb_voltage(
575                         speedo, d->speedo_scale, &table->cvb_dfll_param);
576                 dfll_mv = round_cvb_voltage(dfll_mv, d->voltage_scale, align);
577
578                 mv = get_cvb_voltage(
579                         speedo, d->speedo_scale, &table->cvb_pll_param);
580                 mv = round_cvb_voltage(mv, d->voltage_scale, align);
581
582                 /*
583                  * Check maximum frequency at minimum voltage for dfll source;
584                  * round down unless all table entries are above Vmin, then use
585                  * the 1st entry as is.
586                  */
587                 dfll_mv = max(dfll_mv, min_dfll_mv);
588                 if (dfll_mv > min_dfll_mv) {
589                         if (!j)
590                                 fmax_at_vmin = table->freq;
591                         if (!fmax_at_vmin)
592                                 fmax_at_vmin = cpu_dvfs->freqs[j - 1];
593                 }
594
595                 /* Clip maximum frequency at maximum voltage for pll source */
596                 if (mv > d->max_mv) {
597                         if (!j)
598                                 break;  /* 1st entry already above Vmax */
599                         if (!fmax_pll_mode)
600                                 fmax_pll_mode = cpu_dvfs->freqs[j - 1];
601                 }
602
603                 /* Minimum rate with pll source voltage above dfll Vmin */
604                 if ((mv >= min_dfll_mv) && (!fmin_use_dfll))
605                         fmin_use_dfll = table->freq;
606
607                 /* fill in dvfs tables */
608                 cpu_dvfs->freqs[j] = table->freq;
609                 cpu_dfll_millivolts[j] = min(dfll_mv, d->max_mv);
610                 cpu_millivolts[j] = mv;
611                 j++;
612
613                 /*
614                  * "Round-up" frequency list cut-off (keep first entry that
615                  *  exceeds max voltage - the voltage limit will be enforced
616                  *  anyway, so when requested this frequency dfll will settle
617                  *  at whatever high frequency it can on the particular chip)
618                  */
619                 if (dfll_mv > d->max_mv)
620                         break;
621         }
622
623         /* Table must not be empty, must have at least one entry above Vmin */
624         if (!i || !j || !fmax_at_vmin) {
625                 pr_err("tegra12_dvfs: invalid cpu dvfs table\n");
626                 return -ENOENT;
627         }
628
629         /* In the dfll operating range dfll voltage at any rate should be
630            better (below) than pll voltage */
631         if (!fmin_use_dfll || (fmin_use_dfll > fmax_at_vmin)) {
632                 WARN(1, "tegra12_dvfs: pll voltage is below dfll in the dfll"
633                         " operating range\n");
634                 fmin_use_dfll = fmax_at_vmin;
635         }
636
637         /* dvfs tables are successfully populated - fill in the rest */
638         cpu_dvfs->speedo_id = d->speedo_id;
639         cpu_dvfs->process_id = d->process_id;
640         cpu_dvfs->freqs_mult = d->freqs_mult;
641         cpu_dvfs->dvfs_rail->nominal_millivolts = min(d->max_mv,
642                 max(cpu_millivolts[j - 1], cpu_dfll_millivolts[j - 1]));
643         *max_freq_index = j - 1;
644
645         cpu_dvfs->dfll_data = d->dfll_tune_data;
646         cpu_dvfs->dfll_data.max_rate_boost = fmax_pll_mode ?
647                 (cpu_dvfs->freqs[j - 1] - fmax_pll_mode) * d->freqs_mult : 0;
648         cpu_dvfs->dfll_data.out_rate_min = fmax_at_vmin * d->freqs_mult;
649         cpu_dvfs->dfll_data.use_dfll_rate_min = fmin_use_dfll * d->freqs_mult;
650         cpu_dvfs->dfll_data.min_millivolts = min_dfll_mv;
651
652         return 0;
653 }
654
655 static int __init set_gpu_dvfs_data(
656         struct gpu_cvb_dvfs *d, struct dvfs *gpu_dvfs, int *max_freq_index)
657 {
658         int i, mv;
659         struct cvb_dvfs_table *table = NULL;
660         int speedo = tegra_gpu_speedo_value();
661         struct rail_alignment *align = &tegra12_dvfs_rail_vdd_gpu.alignment;
662
663         d->max_mv = round_cvb_voltage(d->max_mv * 1000, 1000, align);
664         d->min_mv = round_cvb_voltage(d->min_mv * 1000, 1000, align);
665         BUG_ON(d->min_mv < tegra12_dvfs_rail_vdd_gpu.min_millivolts);
666
667         /*
668          * Use CVB table to fill in gpu dvfs frequencies and voltages. Each
669          * CVB entry specifies gpu frequency and CVB coefficients to calculate
670          * the respective voltage.
671          */
672         for (i = 0; i < MAX_DVFS_FREQS; i++) {
673                 table = &d->cvb_table[i];
674                 if (!table->freq)
675                         break;
676
677                 mv = get_cvb_voltage(
678                         speedo, d->speedo_scale, &table->cvb_pll_param);
679                 mv = round_cvb_voltage(mv, d->voltage_scale, align);
680
681                 if (mv > d->max_mv)
682                         break;
683
684                 /* fill in gpu dvfs tables */
685                 mv = max(mv, d->min_mv);
686                 gpu_millivolts[i] = mv;
687                 gpu_dvfs->freqs[i] = table->freq;
688         }
689         /* Table must not be empty, must have at least one entry in range */
690         if (!i || (gpu_millivolts[i - 1] <
691                    tegra12_dvfs_rail_vdd_gpu.min_millivolts)) {
692                 pr_err("tegra14_dvfs: invalid gpu dvfs table\n");
693                 return -ENOENT;
694         }
695
696         /* dvfs tables are successfully populated - fill in the gpu dvfs */
697         gpu_dvfs->speedo_id = d->speedo_id;
698         gpu_dvfs->process_id = d->process_id;
699         gpu_dvfs->freqs_mult = d->freqs_mult;
700         gpu_dvfs->dvfs_rail->nominal_millivolts =
701                 min(d->max_mv, gpu_millivolts[i - 1]);
702
703         *max_freq_index = i - 1;
704         return 0;
705 }
706
707 static int __init get_core_nominal_mv_index(int speedo_id)
708 {
709         int i;
710         int mv = tegra_core_speedo_mv();
711         int core_edp_voltage = get_core_edp();
712
713         /*
714          * Start with nominal level for the chips with this speedo_id. Then,
715          * make sure core nominal voltage is below edp limit for the board
716          * (if edp limit is set).
717          */
718         if (!core_edp_voltage)
719                 core_edp_voltage = 1100;        /* default 1.1V EDP limit */
720
721         mv = min(mv, core_edp_voltage);
722
723         /* Round nominal level down to the nearest core scaling step */
724         for (i = 0; i < MAX_DVFS_FREQS; i++) {
725                 if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
726                         break;
727         }
728
729         if (i == 0) {
730                 pr_err("tegra12_dvfs: unable to adjust core dvfs table to"
731                        " nominal voltage %d\n", mv);
732                 return -ENOSYS;
733         }
734         return i - 1;
735 }
736
737 int tegra_cpu_dvfs_alter(int edp_thermal_index, const cpumask_t *cpus,
738                          bool before_clk_update, int cpu_event)
739 {
740         /* empty definition for tegra12 */
741         return 0;
742 }
743
744 void __init tegra12x_init_dvfs(void)
745 {
746         int cpu_speedo_id = tegra_cpu_speedo_id();
747         int cpu_process_id = tegra_cpu_process_id();
748         int soc_speedo_id = tegra_soc_speedo_id();
749         int core_process_id = tegra_core_process_id();
750         int gpu_speedo_id = tegra_gpu_speedo_id();
751         int gpu_process_id = tegra_gpu_process_id();
752
753         int i, ret;
754         int core_nominal_mv_index;
755         int gpu_max_freq_index = 0;
756         int cpu_max_freq_index = 0;
757
758 #ifndef CONFIG_TEGRA_CORE_DVFS
759         tegra_dvfs_core_disabled = true;
760 #endif
761 #ifndef CONFIG_TEGRA_CPU_DVFS
762         tegra_dvfs_cpu_disabled = true;
763 #endif
764 #ifndef CONFIG_TEGRA_GPU_DVFS
765         tegra_dvfs_gpu_disabled = true;
766 #endif
767 #ifdef CONFIG_TEGRA_PRE_SILICON_SUPPORT
768         if (!tegra_platform_is_silicon()) {
769                 tegra_dvfs_core_disabled = true;
770                 tegra_dvfs_cpu_disabled = true;
771         }
772 #endif
773
774         /*
775          * Find nominal voltages for core (1st) and cpu rails before rail
776          * init. Nominal voltage index in core scaling ladder can also be
777          * used to determine max dvfs frequencies for all core clocks. In
778          * case of error disable core scaling and set index to 0, so that
779          * core clocks would not exceed rates allowed at minimum voltage.
780          */
781         core_nominal_mv_index = get_core_nominal_mv_index(soc_speedo_id);
782         if (core_nominal_mv_index < 0) {
783                 tegra12_dvfs_rail_vdd_core.disabled = true;
784                 tegra_dvfs_core_disabled = true;
785                 core_nominal_mv_index = 0;
786         }
787         tegra12_dvfs_rail_vdd_core.nominal_millivolts =
788                 core_millivolts[core_nominal_mv_index];
789
790         /*
791          * Setup cpu dvfs and dfll tables from cvb data, determine nominal
792          * voltage for cpu rail, and cpu maximum frequency. Note that entire
793          * frequency range is guaranteed only when dfll is used as cpu clock
794          * source. Reaching maximum frequency with pll as cpu clock source
795          * may not be possible within nominal voltage range (dvfs mechanism
796          * would automatically fail frequency request in this case, so that
797          * voltage limit is not violated). Error when cpu dvfs table can not
798          * be constructed must never happen.
799          */
800         for (ret = 0, i = 0; i <  ARRAY_SIZE(cpu_cvb_dvfs_table); i++) {
801                 struct cpu_cvb_dvfs *d = &cpu_cvb_dvfs_table[i];
802                 if (match_dvfs_one("cpu cvb", d->speedo_id, d->process_id,
803                                    cpu_speedo_id, cpu_process_id)) {
804                         ret = set_cpu_dvfs_data(
805                                 d, &cpu_dvfs, &cpu_max_freq_index);
806                         break;
807                 }
808         }
809         BUG_ON((i == ARRAY_SIZE(cpu_cvb_dvfs_table)) || ret);
810
811         /*
812          * Setup gpu dvfs tables from cvb data, determine nominal voltage for
813          * gpu rail, and gpu maximum frequency. Error when gpu dvfs table can
814          * not be constructed must never happen.
815          */
816         for (ret = 0, i = 0; i < ARRAY_SIZE(gpu_cvb_dvfs_table); i++) {
817                 struct gpu_cvb_dvfs *d = &gpu_cvb_dvfs_table[i];
818                 if (match_dvfs_one("gpu cvb", d->speedo_id, d->process_id,
819                                    gpu_speedo_id, gpu_process_id)) {
820                         ret = set_gpu_dvfs_data(
821                                 d, &gpu_dvfs, &gpu_max_freq_index);
822                         break;
823                 }
824         }
825         BUG_ON((i == ARRAY_SIZE(gpu_cvb_dvfs_table)) || ret);
826
827         /* Init thermal floors */
828         /* FIXME: Uncomment when proper values are available later */
829         /* init_rail_thermal_profile(cpu_cvb_dvfs_table[i].therm_trips_table,
830                 cpu_cvb_dvfs_table[i].therm_floors_table,
831                 &tegra12_dvfs_rail_vdd_cpu, &cpu_dvfs.dfll_data);
832         init_rail_thermal_profile(vdd_core_therm_trips_table,
833                 vdd_core_therm_floors_table, &tegra12_dvfs_rail_vdd_core, NULL);*/
834         tegra_dvfs_rail_init_vmin_thermal_profile(vdd_gpu_therm_trips_table,
835                 vdd_gpu_therm_floors_table, &tegra12_dvfs_rail_vdd_gpu, NULL);
836
837         /* Init rail structures and dependencies */
838         tegra_dvfs_init_rails(tegra12_dvfs_rails,
839                 ARRAY_SIZE(tegra12_dvfs_rails));
840
841         /* Search core dvfs table for speedo/process matching entries and
842            initialize dvfs-ed clocks */
843         if (!tegra_platform_is_linsim()) {
844                 for (i = 0; i <  ARRAY_SIZE(core_dvfs_table); i++) {
845                         struct dvfs *d = &core_dvfs_table[i];
846                         if (!match_dvfs_one(d->clk_name, d->speedo_id,
847                                 d->process_id, soc_speedo_id, core_process_id))
848                                 continue;
849                         init_dvfs_one(d, core_nominal_mv_index);
850                 }
851         }
852
853         /* Initialize matching gpu dvfs entry already found when nominal
854            voltage was determined */
855         init_dvfs_one(&gpu_dvfs, gpu_max_freq_index);
856
857         /* Initialize matching cpu dvfs entry already found when nominal
858            voltage was determined */
859         init_dvfs_one(&cpu_dvfs, cpu_max_freq_index);
860
861         /* Finally disable dvfs on rails if necessary */
862         if (tegra_dvfs_core_disabled)
863                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_core);
864         if (tegra_dvfs_cpu_disabled)
865                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_cpu);
866         if (tegra_dvfs_gpu_disabled)
867                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_gpu);
868
869         pr_info("tegra dvfs: VDD_CPU nominal %dmV, scaling %s\n",
870                 tegra12_dvfs_rail_vdd_cpu.nominal_millivolts,
871                 tegra_dvfs_cpu_disabled ? "disabled" : "enabled");
872         pr_info("tegra dvfs: VDD_CORE nominal %dmV, scaling %s\n",
873                 tegra12_dvfs_rail_vdd_core.nominal_millivolts,
874                 tegra_dvfs_core_disabled ? "disabled" : "enabled");
875         pr_info("tegra dvfs: VDD_GPU nominal %dmV, scaling %s\n",
876                 tegra12_dvfs_rail_vdd_gpu.nominal_millivolts,
877                 tegra_dvfs_gpu_disabled ? "disabled" : "enabled");
878 }
879
880 int tegra_dvfs_rail_disable_prepare(struct dvfs_rail *rail)
881 {
882         return 0;
883 }
884
885 int tegra_dvfs_rail_post_enable(struct dvfs_rail *rail)
886 {
887         return 0;
888 }
889
890 /* Core voltage and bus cap object and tables */
891 static struct kobject *cap_kobj;
892 static struct kobject *gpu_kobj;
893
894 static struct core_dvfs_cap_table tegra12_core_cap_table[] = {
895 #ifdef CONFIG_TEGRA_DUAL_CBUS
896         { .cap_name = "cap.c2bus" },
897         { .cap_name = "cap.c3bus" },
898 #else
899         { .cap_name = "cap.cbus" },
900 #endif
901         { .cap_name = "cap.sclk" },
902         { .cap_name = "cap.emc" },
903         { .cap_name = "cap.host1x" },
904 };
905
906 static struct core_bus_limit_table tegra12_gpu_cap_syfs = {
907         .limit_clk_name = "cap.profile.gbus",
908         .refcnt_attr = {.attr = {.name = "gpu_cap_state", .mode = 0644} },
909         .level_attr  = {.attr = {.name = "gpu_cap_level", .mode = 0644} },
910         .pm_qos_class = PM_QOS_GPU_FREQ_MAX,
911 };
912
913 static struct core_bus_limit_table tegra12_gpu_floor_sysfs = {
914         .limit_clk_name = "floor.profile.gbus",
915         .refcnt_attr = {.attr = {.name = "gpu_floor_state", .mode = 0644} },
916         .level_attr  = {.attr = {.name = "gpu_floor_level", .mode = 0644} },
917         .pm_qos_class = PM_QOS_GPU_FREQ_MIN,
918 };
919
920 static struct core_bus_rates_table tegra12_gpu_rates_sysfs = {
921         .bus_clk_name = "gbus",
922         .rate_attr = {.attr = {.name = "gpu_rate", .mode = 0444} },
923         .available_rates_attr = {
924                 .attr = {.name = "gpu_available_rates", .mode = 0444} },
925 };
926
927 static int __init tegra12_dvfs_init_core_cap(void)
928 {
929         int ret;
930
931         cap_kobj = kobject_create_and_add("tegra_cap", kernel_kobj);
932         if (!cap_kobj) {
933                 pr_err("tegra12_dvfs: failed to create sysfs cap object\n");
934                 return 0;
935         }
936
937         ret = tegra_init_core_cap(
938                 tegra12_core_cap_table, ARRAY_SIZE(tegra12_core_cap_table),
939                 core_millivolts, ARRAY_SIZE(core_millivolts), cap_kobj);
940
941         if (ret) {
942                 pr_err("tegra12_dvfs: failed to init core cap interface (%d)\n",
943                        ret);
944                 kobject_del(cap_kobj);
945                 return 0;
946         }
947         pr_info("tegra dvfs: tegra sysfs cap interface is initialized\n");
948
949         gpu_kobj = kobject_create_and_add("tegra_gpu", kernel_kobj);
950         if (!gpu_kobj) {
951                 pr_err("tegra12_dvfs: failed to create sysfs gpu object\n");
952                 return 0;
953         }
954
955         ret = tegra_init_shared_bus_cap(&tegra12_gpu_cap_syfs,
956                                         1, gpu_kobj);
957         if (ret) {
958                 pr_err("tegra12_dvfs: failed to init gpu cap interface (%d)\n",
959                        ret);
960                 kobject_del(gpu_kobj);
961                 return 0;
962         }
963
964         ret = tegra_init_shared_bus_floor(&tegra12_gpu_floor_sysfs,
965                                           1, gpu_kobj);
966         if (ret) {
967                 pr_err("tegra12_dvfs: failed to init gpu floor interface (%d)\n",
968                        ret);
969                 kobject_del(gpu_kobj);
970                 return 0;
971         }
972
973         ret = tegra_init_sysfs_shared_bus_rate(&tegra12_gpu_rates_sysfs,
974                                                1, gpu_kobj);
975         if (ret) {
976                 pr_err("tegra12_dvfs: failed to init gpu rates interface (%d)\n",
977                        ret);
978                 kobject_del(gpu_kobj);
979                 return 0;
980         }
981         pr_info("tegra dvfs: tegra sysfs gpu interface is initialized\n");
982
983         return 0;
984 }
985 late_initcall(tegra12_dvfs_init_core_cap);