e6090f380233dd260e0ae120f732e5398691ff39
[linux-3.10.git] / arch / arm / mach-tegra / tegra12_dvfs.c
1 /*
2  * arch/arm/mach-tegra/tegra12_dvfs.c
3  *
4  * Copyright (c) 2012-2013 NVIDIA CORPORATION. All rights reserved.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/kernel.h>
18 #include <linux/init.h>
19 #include <linux/string.h>
20 #include <linux/module.h>
21 #include <linux/io.h>
22 #include <linux/clk.h>
23 #include <linux/kobject.h>
24 #include <linux/err.h>
25 #include <linux/pm_qos.h>
26 #include <linux/tegra-fuse.h>
27
28 #include "clock.h"
29 #include "dvfs.h"
30 #include "board.h"
31 #include "tegra_cl_dvfs.h"
32 #include "tegra_core_sysfs_limits.h"
33 #include "pm.h"
34
35 static bool tegra_dvfs_cpu_disabled;
36 static bool tegra_dvfs_core_disabled;
37 static bool tegra_dvfs_gpu_disabled;
38
39 #define KHZ 1000
40 #define MHZ 1000000
41
42 /* FIXME: need tegra12 step */
43 #define VDD_SAFE_STEP                   100
44
45 static int vdd_core_therm_trips_table[MAX_THERMAL_LIMITS] = { 20, };
46 static int vdd_core_therm_floors_table[MAX_THERMAL_LIMITS] = { 900, };
47
48 #ifndef CONFIG_TEGRA_CPU_VOLT_CAP
49 static int vdd_cpu_vmax_trips_table[MAX_THERMAL_LIMITS] = { 62,   72,   82, };
50 static int vdd_cpu_therm_caps_table[MAX_THERMAL_LIMITS] = { 1230, 1210, 1180, };
51
52 static struct tegra_cooling_device cpu_vmax_cdev = {
53         .cdev_type = "cpu_hot",
54 };
55 #endif
56
57 static struct tegra_cooling_device cpu_vmin_cdev = {
58         .cdev_type = "cpu_cold",
59 };
60
61 static struct tegra_cooling_device core_vmin_cdev = {
62         .cdev_type = "core_cold",
63 };
64
65 static struct tegra_cooling_device gpu_vmin_cdev = {
66         .cdev_type = "gpu_cold",
67 };
68
69 static struct tegra_cooling_device gpu_vts_cdev = {
70         .cdev_type = "gpu_scaling",
71 };
72
73 static struct dvfs_rail tegra12_dvfs_rail_vdd_cpu = {
74         .reg_id = "vdd_cpu",
75         .max_millivolts = 1400,
76         .min_millivolts = 800,
77         .step = VDD_SAFE_STEP,
78         .jmp_to_zero = true,
79         .vmin_cdev = &cpu_vmin_cdev,
80 #ifndef CONFIG_TEGRA_CPU_VOLT_CAP
81         .vmax_cdev = &cpu_vmax_cdev,
82 #endif
83         .alignment = {
84                 .step_uv = 10000, /* 10mV */
85         },
86         .stats = {
87                 .bin_uV = 10000, /* 10mV */
88         }
89 };
90
91 static struct dvfs_rail tegra12_dvfs_rail_vdd_core = {
92         .reg_id = "vdd_core",
93         .max_millivolts = 1400,
94         .min_millivolts = 800,
95         .step = VDD_SAFE_STEP,
96         .step_up = 1400,
97         .vmin_cdev = &core_vmin_cdev,
98 };
99
100 /* TBD: fill in actual hw number */
101 static struct dvfs_rail tegra12_dvfs_rail_vdd_gpu = {
102         .reg_id = "vdd_gpu",
103         .max_millivolts = 1350,
104         .min_millivolts = 680,
105         .step = VDD_SAFE_STEP,
106         .step_up = 1350,
107         .in_band_pm = true,
108         .vts_cdev = &gpu_vts_cdev,
109         .vmin_cdev = &gpu_vmin_cdev,
110         .alignment = {
111                 .step_uv = 10000, /* 10mV */
112         },
113         .stats = {
114                 .bin_uV = 10000, /* 10mV */
115         }
116 };
117
118 static struct dvfs_rail *tegra12_dvfs_rails[] = {
119         &tegra12_dvfs_rail_vdd_cpu,
120         &tegra12_dvfs_rail_vdd_core,
121         &tegra12_dvfs_rail_vdd_gpu,
122 };
123
124 void __init tegra12x_vdd_cpu_align(int step_uv, int offset_uv)
125 {
126         tegra12_dvfs_rail_vdd_cpu.alignment.step_uv = step_uv;
127         tegra12_dvfs_rail_vdd_cpu.alignment.offset_uv = offset_uv;
128 }
129
130 /* CPU DVFS tables */
131 static unsigned long cpu_max_freq[] = {
132 /* speedo_id    0        1        2        3      */
133                 2014500, 2320500, 2116500, 2524500,
134 };
135
136 static struct cpu_cvb_dvfs cpu_cvb_dvfs_table[] = {
137         {
138                 .speedo_id = -1,
139                 .process_id = -1,
140                 .dfll_tune_data  = {
141                         .tune0          = 0x005020FF,
142                         .tune0_high_mv  = 0x005040FF,
143                         .tune1          = 0x00000060,
144                         .droop_rate_min = 1000000,
145                         .tune_high_min_millivolts = 900,
146                         .min_millivolts = 800,
147                 },
148                 .max_mv = 1260,
149                 .freqs_mult = KHZ,
150                 .speedo_scale = 100,
151                 .voltage_scale = 1000,
152                 .cvb_table = {
153                         /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
154                         {204000,        {1112619, -29295, 402}, {720000, 0, 0}},
155                         {306000,        {1150460, -30585, 402}, {740000, 0, 0}},
156                         {408000,        {1190122, -31865, 402}, {750000, 0, 0}},
157                         {510000,        {1231606, -33155, 402}, {760000, 0, 0}},
158                         {612000,        {1274912, -34435, 402}, {780000, 0, 0}},
159                         {714000,        {1320040, -35725, 402}, {800000, 0, 0}},
160                         {816000,        {1366990, -37005, 402}, {820000, 0, 0}},
161                         {918000,        {1415762, -38295, 402}, {840000, 0, 0}},
162                         {1020000,       {1466355, -39575, 402}, {880000, 0, 0}},
163                         {1122000,       {1518771, -40865, 402}, {900000, 0, 0}},
164                         {1224000,       {1573009, -42145, 402}, {930000, 0, 0}},
165                         {1326000,       {1629068, -43435, 402}, {960000, 0, 0}},
166                         {1428000,       {1686950, -44715, 402}, {990000, 0, 0}},
167                         {1530000,       {1746653, -46005, 402}, {1020000, 0, 0}},
168                         {1632000,       {1808179, -47285, 402}, {1070000, 0, 0}},
169                         {1734000,       {1871526, -48575, 402}, {1100000, 0, 0}},
170                         {1836000,       {1936696, -49855, 402}, {1140000, 0, 0}},
171                         {1938000,       {2003687, -51145, 402}, {1180000, 0, 0}},
172                         {2014500,       {2054787, -52095, 402}, {1220000, 0, 0}},
173                         {2116500,       {2124957, -53385, 402}, {1260000, 0, 0}},
174                         {2218500,       {2196950, -54665, 402}, {1310000, 0, 0}},
175                         {2320500,       {2270765, -55955, 402}, {1360000, 0, 0}},
176                         {2422500,       {2346401, -57235, 402}, {1400000, 0, 0}},
177                         {2524500,       {2437299, -58535, 402}, {1400000, 0, 0}},
178                         {      0 ,      {      0,      0,   0}, {      0, 0, 0}},
179                 },
180                 .vmin_trips_table = { 20, },
181                 .therm_floors_table = { 900, },
182         },
183 };
184
185 static int cpu_millivolts[MAX_DVFS_FREQS];
186 static int cpu_dfll_millivolts[MAX_DVFS_FREQS];
187
188 static struct dvfs cpu_dvfs = {
189         .clk_name       = "cpu_g",
190         .millivolts     = cpu_millivolts,
191         .dfll_millivolts = cpu_dfll_millivolts,
192         .auto_dvfs      = true,
193         .dvfs_rail      = &tegra12_dvfs_rail_vdd_cpu,
194 };
195
196 /* Core DVFS tables */
197 static const int core_millivolts[MAX_DVFS_FREQS] = {
198         800, 850, 900, 950, 1000, 1050, 1100, 1150};
199
200 #define CORE_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
201         {                                                       \
202                 .clk_name       = _clk_name,                    \
203                 .speedo_id      = _speedo_id,                   \
204                 .process_id     = _process_id,                  \
205                 .freqs          = {_freqs},                     \
206                 .freqs_mult     = _mult,                        \
207                 .millivolts     = core_millivolts,              \
208                 .auto_dvfs      = _auto,                        \
209                 .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
210         }
211
212 static struct dvfs core_dvfs_table[] = {
213         /* Core voltages (mV):                   800,    850,    900,    950,    1000,  1050,    1100,   1150 */
214         /* Clock limits for internal blocks, PLLs */
215
216         CORE_DVFS("emc",        -1, -1, 1, KHZ, 264000, 348000, 384000, 384000, 528000, 528000, 1066000, 1066000),
217
218         CORE_DVFS("cpu_lp",     0, 0, 1, KHZ,   312000, 528000, 660000, 804000, 912000, 1044000, 1044000, 1044000),
219         CORE_DVFS("cpu_lp",     0, 1, 1, KHZ,   312000, 564000, 696000, 828000, 960000, 1044000, 1044000, 1044000),
220         CORE_DVFS("cpu_lp",     1, -1, 1, KHZ,  312000, 564000, 696000, 828000, 960000, 1092000, 1092000, 1092000),
221
222         CORE_DVFS("sbus",       0, 0, 1, KHZ,   120000, 192000, 228000, 264000, 312000, 348000, 372000, 372000),
223         CORE_DVFS("sbus",       0, 1, 1, KHZ,   120000, 204000, 252000, 288000, 324000, 360000, 372000, 372000),
224         CORE_DVFS("sbus",       1, -1, 1, KHZ,  120000, 204000, 252000, 288000, 324000, 360000, 384000, 384000),
225
226         CORE_DVFS("vic03",      0, 0, 1, KHZ,   228000, 324000, 408000, 492000, 588000, 660000, 708000, 756000),
227         CORE_DVFS("vic03",      0, 1, 1, KHZ,   228000, 336000, 420000, 504000, 600000, 684000, 756000, 756000),
228         CORE_DVFS("vic03",      1, -1, 1, KHZ,  228000, 336000, 420000, 504000, 600000, 684000, 756000, 828000),
229
230         CORE_DVFS("tsec",       0, 0, 1, KHZ,   228000, 324000, 408000, 492000, 588000, 660000, 708000, 756000),
231         CORE_DVFS("tsec",       0, 1, 1, KHZ,   228000, 336000, 420000, 504000, 600000, 684000, 756000, 756000),
232         CORE_DVFS("tsec",       1, -1, 1, KHZ,  228000, 336000, 420000, 504000, 600000, 684000, 756000, 828000),
233
234         CORE_DVFS("msenc",      0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
235         CORE_DVFS("msenc",      0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
236         CORE_DVFS("msenc",      1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
237
238         CORE_DVFS("se",         0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
239         CORE_DVFS("se",         0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
240         CORE_DVFS("se",         1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
241
242         CORE_DVFS("vde",        0, 0, 1, KHZ,   156000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
243         CORE_DVFS("vde",        0, 1, 1, KHZ,   168000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
244         CORE_DVFS("vde",        1, -1, 1, KHZ,  168000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
245
246         CORE_DVFS("host1x",     0, 0, 1, KHZ,   108000, 156000, 204000, 240000, 348000, 372000, 408000, 408000),
247         CORE_DVFS("host1x",     0, 1, 1, KHZ,   108000, 156000, 204000, 252000, 348000, 384000, 408000, 408000),
248         CORE_DVFS("host1x",     1, -1, 1, KHZ,  108000, 156000, 204000, 252000, 348000, 384000, 444000, 444000),
249
250         CORE_DVFS("vi",         0, 0, 1, KHZ,   300000, 408000, 480000, 600000, 600000, 600000, 600000, 600000),
251         CORE_DVFS("vi",         0, 1, 1, KHZ,   300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
252         CORE_DVFS("vi",         1, -1, 1, KHZ,  300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
253
254         CORE_DVFS("isp",        0, 0, 1, KHZ,   300000, 408000, 480000, 600000, 600000, 600000, 600000, 600000),
255         CORE_DVFS("isp",        0, 1, 1, KHZ,   300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
256         CORE_DVFS("isp",        1, -1, 1, KHZ,  300000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
257
258 #ifdef CONFIG_TEGRA_DUAL_CBUS
259         CORE_DVFS("c2bus",      0, 0, 1, KHZ,   120000, 216000, 288000, 336000, 384000, 432000, 456000, 480000),
260         CORE_DVFS("c2bus",      0, 1, 1, KHZ,   120000, 228000, 276000, 348000, 396000, 444000, 480000, 480000),
261         CORE_DVFS("c2bus",      1, -1, 1, KHZ,  120000, 228000, 276000, 348000, 396000, 444000, 480000, 528000),
262
263         CORE_DVFS("c3bus",      0, 0, 1, KHZ,   180000, 324000, 408000, 492000, 588000, 660000, 708000, 756000),
264         CORE_DVFS("c3bus",      0, 1, 1, KHZ,   180000, 336000, 420000, 504000, 600000, 684000, 756000, 756000),
265         CORE_DVFS("c3bus",      1, -1, 1, KHZ,  180000, 336000, 420000, 504000, 600000, 684000, 756000, 828000),
266 #else
267         CORE_DVFS("cbus",      -1, -1, 1, KHZ,  120000, 144000, 168000, 168000, 216000, 216000, 372000, 372000),
268 #endif
269
270         CORE_DVFS("c4bus",      0, 0, 1, KHZ,   228000, 408000, 480000, 600000, 600000, 600000, 600000, 600000),
271         CORE_DVFS("c4bus",      0, 1, 1, KHZ,   228000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
272         CORE_DVFS("c4bus",      1, -1, 1, KHZ,  228000, 420000, 480000, 600000, 600000, 600000, 600000, 600000),
273
274         CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
275         CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
276         CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
277         CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000,  800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
278
279         /* Core voltages (mV):                   800,    850,    900,    950,    1000,  1050,    1100,   1150 */
280         /* Clock limits for I/O peripherals */
281         CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
282         CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
283         CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
284         CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
285         CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
286         CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    33000,  33000,  33000,  33000,   33000,  33000,  51000,  51000),
287
288         CORE_DVFS("hdmi",   -1, -1, 1, KHZ,        1, 148500, 148500, 297000,  297000, 297000, 297000, 297000),
289         /* FIXME: Finalize these values for NOR after qual */
290         CORE_DVFS("nor",    -1, -1, 1, KHZ,   102000, 102000, 102000, 102000,  102000, 102000, 102000, 102000),
291
292         CORE_DVFS("pciex",  -1,  -1, 1, KHZ,  250000, 250000, 250000, 500000,  500000, 500000, 500000, 500000),
293         CORE_DVFS("mselect", -1, -1, 1, KHZ,  102000, 102000, 204000, 204000,  408000, 408000, 408000, 408000),
294 };
295
296 /*
297  * Separate sdmmc and display dvfs table to handle dependency of sdmmc
298  * tuning on display maximum rate.
299  *
300  * FIXME: details
301  */
302 #define OVRRD_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
303         {                                                       \
304                 .clk_name       = _clk_name,                    \
305                 .speedo_id      = _speedo_id,                   \
306                 .process_id     = _process_id,                  \
307                 .freqs          = {_freqs},                     \
308                 .freqs_mult     = _mult,                        \
309                 .millivolts     = core_millivolts,              \
310                 .auto_dvfs      = _auto,                        \
311                 .can_override   = true,                         \
312                 .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
313         }
314
315 #define DEFER_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
316         {                                                       \
317                 .clk_name       = _clk_name,                    \
318                 .speedo_id      = _speedo_id,                   \
319                 .process_id     = _process_id,                  \
320                 .freqs          = {_freqs},                     \
321                 .freqs_mult     = _mult,                        \
322                 .millivolts     = core_millivolts,              \
323                 .auto_dvfs      = _auto,                        \
324                 .defer_override = true,                         \
325                 .dvfs_rail      = &tegra12_dvfs_rail_vdd_core,  \
326         }
327
328         /* Core voltages (mV):                   800,    850,    900,    950,    1000,  1050,    1100,   1150 */
329 static struct dvfs sdmmc_dvfs_table[] = {
330         OVRRD_DVFS("sdmmc1", -1, -1, 1, KHZ,       1,      1,  50000,  50000,   50000,  50000,  50000, 204000),
331         OVRRD_DVFS("sdmmc3", -1, -1, 1, KHZ,       1,      1,  50000,  50000,   50000,  50000,  50000, 204000),
332         OVRRD_DVFS("sdmmc4", -1, -1, 1, KHZ,       1,      1,  50000,  50000,   50000,  50000,  50000, 200000),
333 };
334
335 static struct dvfs sdmmc_tune2_dvfs_table[] = {
336         OVRRD_DVFS("sdmmc1", -1, -1, 1, KHZ,       1,      1,  82000,  82000,  136000, 136000, 136000, 204000),
337         OVRRD_DVFS("sdmmc3", -1, -1, 1, KHZ,       1,      1,  82000,  82000,  136000, 136000, 136000, 204000),
338         OVRRD_DVFS("sdmmc4", -1, -1, 1, KHZ,       1,      1,  82000,  82000,  136000, 136000, 136000, 200000),
339 };
340
341 static struct dvfs disp_dvfs_table[] = {
342         /*
343          * The clock rate for the display controllers that determines the
344          * necessary core voltage depends on a divider that is internal
345          * to the display block.  Disable auto-dvfs on the display clocks,
346          * and let the display driver call tegra_dvfs_set_rate manually
347          */
348         /* Core voltages (mV)                     800,    850,    900,    950,    1000,   1050,   1100,   1150 */
349         DEFER_DVFS("disp1",       0,  0, 0, KHZ,  180000, 240000, 282000, 330000, 388000, 408000, 456000, 490000),
350         DEFER_DVFS("disp1",       0,  1, 0, KHZ,  192000, 247000, 306000, 342000, 400000, 432000, 474000, 490000),
351         DEFER_DVFS("disp1",       1, -1, 0, KHZ,  192000, 247000, 306000, 342000, 400000, 432000, 474000, 535000),
352
353         DEFER_DVFS("disp2",       0,  0, 0, KHZ,  180000, 240000, 282000, 330000, 388000, 408000, 456000, 490000),
354         DEFER_DVFS("disp2",       0,  1, 0, KHZ,  192000, 247000, 306000, 342000, 400000, 432000, 474000, 490000),
355         DEFER_DVFS("disp2",       1, -1, 0, KHZ,  192000, 247000, 306000, 342000, 400000, 432000, 474000, 535000),
356 };
357
358 static int resolve_core_override(int min_override_mv)
359 {
360         int i, j;
361         struct dvfs *d = sdmmc_dvfs_table;
362         struct dvfs *d_tune = sdmmc_tune2_dvfs_table;
363
364         BUILD_BUG_ON(ARRAY_SIZE(sdmmc_dvfs_table) !=
365                      ARRAY_SIZE(sdmmc_tune2_dvfs_table));
366
367         if (min_override_mv >=
368             tegra12_dvfs_rail_vdd_core.nominal_millivolts)
369                 return 0;
370
371         /* Override range is not 0: 2+ points for SDMMC tuning are available */
372         for (i = 0; i < ARRAY_SIZE(sdmmc_dvfs_table); i++, d++, d_tune++) {
373                 for (j = 0; j < d->num_freqs; j++)
374                         d->freqs[j] = d_tune->freqs[j] * d_tune->freqs_mult;
375         }
376         return 0;
377 }
378
379 /* GPU DVFS tables */
380 static unsigned long gpu_max_freq[] = {
381 /* speedo_id    0       1       2       */
382                 648000, 852000, 1032000,
383 };
384 static struct gpu_cvb_dvfs gpu_cvb_dvfs_table[] = {
385         {
386                 .speedo_id =  -1,
387                 .process_id = -1,
388                 .max_mv = 1200,
389                 .freqs_mult = KHZ,
390                 .speedo_scale = 100,
391                 .thermal_scale = 10,
392                 .voltage_scale = 1000,
393                 .cvb_table = {
394                         /*f        dfll  pll:   c0,     c1,   c2,   c3,      c4,   c5 */
395                         {   72000, {  }, { 1013806, -14060, -127,   954, -27008,  781}, },
396                         {  108000, {  }, {  983062,  -9373, -263,   954, -26703,  650}, },
397                         {  180000, {  }, { 1040909, -12008, -224,   775, -23193,  376}, },
398                         {  252000, {  }, { 1150002, -20683,  -17,   298, -13428,  232}, },
399                         {  324000, {  }, { 1081549, -10827, -274,   179, -10681,  238}, },
400                         {  396000, {  }, { 1136931, -12086, -274,   119, -10071,  238}, },
401                         {  468000, {  }, { 1195664, -13329, -274,    60,  -8850,  221}, },
402                         {  540000, {  }, { 1257766, -14587, -274,     0,  -7019,  179}, },
403                         {  612000, {  }, { 1323069, -15830, -274,     0,  -4578,  113}, },
404                         {  648000, {  }, { 1356986, -16459, -274,     0,  -3204,   72}, },
405                         {  684000, {  }, { 1391884, -17078, -274,   -60,  -1526,   30}, },
406                         {  708000, {  }, { 1415522, -17497, -274,   -60,   -458,    0}, },
407                         {  756000, {  }, { 1464061, -18331, -274,  -119,   1831,  -72}, },
408                         {  804000, {  }, { 1524225, -20064, -254,  -119,   4272, -155}, },
409                         {  852000, {  }, { 1608418, -21643, -269,     0,    763,  -48}, },
410                         {  900000, {  }, { 1706383, -25155, -209,     0,    305,    0}, },
411                         {  924000, {  }, { 1739600, -26289, -194,     0,    763,    0}, },
412                         {  960000, {  }, { 1889996, -35353,   14,  -179,   4120,   24}, },
413                         {  984000, {  }, { 1898000, -35353,   14,  -179,   4120,   24}, },
414                         { 1008000, {  }, { 1875901, -31345,  -80,  -358,   7477,   89}, },
415                         { 1032000, {  }, { 1842464, -25088, -236,  -477,   9155,  173}, },
416                         {       0, {  }, { }, },
417                 },
418                 .cvb_vmin =  {  0, {  }, { 1160000, -18900,    0,     0,  -6110,    0}, },
419                 .vmin_trips_table = { 15, },
420                 .therm_floors_table = { 900, },
421                 .vts_trips_table = { -10, 10, 30, 50, 70, },
422         }
423 };
424
425 static int gpu_vmin[MAX_THERMAL_RANGES];
426 static int gpu_peak_millivolts[MAX_DVFS_FREQS];
427 static int gpu_millivolts[MAX_THERMAL_RANGES][MAX_DVFS_FREQS];
428 static struct dvfs gpu_dvfs = {
429         .clk_name       = "gbus",
430         .auto_dvfs      = true,
431         .dvfs_rail      = &tegra12_dvfs_rail_vdd_gpu,
432 };
433
434 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)
435 {
436         int ret;
437
438         ret = param_set_bool(arg, kp);
439         if (ret)
440                 return ret;
441
442         if (tegra_dvfs_core_disabled)
443                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_core);
444         else
445                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_core);
446
447         return 0;
448 }
449
450 int tegra_dvfs_disable_cpu_set(const char *arg, const struct kernel_param *kp)
451 {
452         int ret;
453
454         ret = param_set_bool(arg, kp);
455         if (ret)
456                 return ret;
457
458         if (tegra_dvfs_cpu_disabled)
459                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_cpu);
460         else
461                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_cpu);
462
463         return 0;
464 }
465
466 int tegra_dvfs_disable_gpu_set(const char *arg, const struct kernel_param *kp)
467 {
468         int ret;
469
470         ret = param_set_bool(arg, kp);
471         if (ret)
472                 return ret;
473
474         if (tegra_dvfs_gpu_disabled)
475                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_gpu);
476         else
477                 tegra_dvfs_rail_enable(&tegra12_dvfs_rail_vdd_gpu);
478
479         return 0;
480 }
481
482 int tegra_dvfs_disable_get(char *buffer, const struct kernel_param *kp)
483 {
484         return param_get_bool(buffer, kp);
485 }
486
487 static struct kernel_param_ops tegra_dvfs_disable_core_ops = {
488         .set = tegra_dvfs_disable_core_set,
489         .get = tegra_dvfs_disable_get,
490 };
491
492 static struct kernel_param_ops tegra_dvfs_disable_cpu_ops = {
493         .set = tegra_dvfs_disable_cpu_set,
494         .get = tegra_dvfs_disable_get,
495 };
496
497 static struct kernel_param_ops tegra_dvfs_disable_gpu_ops = {
498         .set = tegra_dvfs_disable_gpu_set,
499         .get = tegra_dvfs_disable_get,
500 };
501
502 module_param_cb(disable_core, &tegra_dvfs_disable_core_ops,
503         &tegra_dvfs_core_disabled, 0644);
504 module_param_cb(disable_cpu, &tegra_dvfs_disable_cpu_ops,
505         &tegra_dvfs_cpu_disabled, 0644);
506 module_param_cb(disable_gpu, &tegra_dvfs_disable_gpu_ops,
507         &tegra_dvfs_gpu_disabled, 0644);
508
509 static bool __init can_update_max_rate(struct clk *c, struct dvfs *d)
510 {
511         /* Don't update manual dvfs clocks */
512         if (!d->auto_dvfs)
513                 return false;
514
515         /*
516          * Don't update EMC shared bus, since EMC dvfs is board dependent: max
517          * rate and EMC scaling frequencies are determined by tegra BCT (flashed
518          * together with the image) and board specific EMC DFS table; we will
519          * check the scaling ladder against nominal core voltage when the table
520          * is loaded (and if on particular board the table is not loaded, EMC
521          * scaling is disabled).
522          */
523         if (c->ops->shared_bus_update && (c->flags & PERIPH_EMC_ENB))
524                 return false;
525
526         /*
527          * Don't update shared cbus, and don't propagate common cbus dvfs
528          * limit down to shared users, but set maximum rate for each user
529          * equal to the respective client limit.
530          */
531         if (c->ops->shared_bus_update && (c->flags & PERIPH_ON_CBUS)) {
532                 struct clk *user;
533                 unsigned long rate;
534
535                 list_for_each_entry(
536                         user, &c->shared_bus_list, u.shared_bus_user.node) {
537                         if (user->u.shared_bus_user.client) {
538                                 rate = user->u.shared_bus_user.client->max_rate;
539                                 user->max_rate = rate;
540                                 user->u.shared_bus_user.rate = rate;
541                         }
542                 }
543                 return false;
544         }
545
546         /* Other, than EMC and cbus, auto-dvfs clocks can be updated */
547         return true;
548 }
549
550 static void __init init_dvfs_one(struct dvfs *d, int max_freq_index)
551 {
552         int ret;
553         struct clk *c = tegra_get_clock_by_name(d->clk_name);
554
555         if (!c) {
556                 pr_debug("tegra12_dvfs: no clock found for %s\n",
557                         d->clk_name);
558                 return;
559         }
560
561         /* Update max rate for auto-dvfs clocks, with shared bus exceptions */
562         if (can_update_max_rate(c, d)) {
563                 BUG_ON(!d->freqs[max_freq_index]);
564                 tegra_init_max_rate(
565                         c, d->freqs[max_freq_index] * d->freqs_mult);
566         }
567         d->max_millivolts = d->dvfs_rail->nominal_millivolts;
568
569         ret = tegra_enable_dvfs_on_clk(c, d);
570         if (ret)
571                 pr_err("tegra12_dvfs: failed to enable dvfs on %s\n", c->name);
572 }
573
574 static bool __init match_dvfs_one(const char *name,
575         int dvfs_speedo_id, int dvfs_process_id,
576         int speedo_id, int process_id)
577 {
578         if ((dvfs_process_id != -1 && dvfs_process_id != process_id) ||
579                 (dvfs_speedo_id != -1 && dvfs_speedo_id != speedo_id)) {
580                 pr_debug("tegra12_dvfs: rejected %s speedo %d, process %d\n",
581                          name, dvfs_speedo_id, dvfs_process_id);
582                 return false;
583         }
584         return true;
585 }
586
587 /* cvb_mv = ((c2 * speedo / s_scale + c1) * speedo / s_scale + c0) / v_scale */
588 static inline int get_cvb_voltage(int speedo, int s_scale,
589                                   struct cvb_dvfs_parameters *cvb)
590 {
591         /* apply only speedo scale: output mv = cvb_mv * v_scale */
592         int mv;
593         mv = DIV_ROUND_CLOSEST(cvb->c2 * speedo, s_scale);
594         mv = DIV_ROUND_CLOSEST((mv + cvb->c1) * speedo, s_scale) + cvb->c0;
595         return mv;
596 }
597
598 /* cvb_t_mv =
599    ((c3 * speedo / s_scale + c4 + c5 * T / t_scale) * T / t_scale) / v_scale */
600 static inline int get_cvb_t_voltage(int speedo, int s_scale, int t, int t_scale,
601                                     struct cvb_dvfs_parameters *cvb)
602 {
603         /* apply speedo & temperature scales: output mv = cvb_t_mv * v_scale */
604         int mv;
605         mv = DIV_ROUND_CLOSEST(cvb->c3 * speedo, s_scale) + cvb->c4 +
606                 DIV_ROUND_CLOSEST(cvb->c5 * t, t_scale);
607         mv = DIV_ROUND_CLOSEST(mv * t, t_scale);
608         return mv;
609 }
610
611 static int round_cvb_voltage(int mv, int v_scale, struct rail_alignment *align)
612 {
613         /* combined: apply voltage scale and round to cvb alignment step */
614         int uv;
615         int step = (align->step_uv ? : 1000) * v_scale;
616         int offset = align->offset_uv * v_scale;
617
618         uv = max(mv * 1000, offset) - offset;
619         uv = DIV_ROUND_UP(uv, step) * align->step_uv + align->offset_uv;
620         return uv / 1000;
621 }
622
623 static int round_voltage(int mv, struct rail_alignment *align, bool up)
624 {
625         if (align->step_uv) {
626                 int uv = max(mv * 1000, align->offset_uv) - align->offset_uv;
627                 uv = (uv + (up ? align->step_uv - 1 : 0)) / align->step_uv;
628                 return (uv * align->step_uv + align->offset_uv) / 1000;
629         }
630         return mv;
631 }
632
633 static int __init set_cpu_dvfs_data(unsigned long max_freq,
634         struct cpu_cvb_dvfs *d, struct dvfs *cpu_dvfs, int *max_freq_index)
635 {
636         int j, mv, dfll_mv, min_dfll_mv;
637         unsigned long fmax_at_vmin = 0;
638         unsigned long fmax_pll_mode = 0;
639         unsigned long fmin_use_dfll = 0;
640         struct cvb_dvfs_table *table = NULL;
641         int speedo = tegra_cpu_speedo_value();
642         struct rail_alignment *align = &tegra12_dvfs_rail_vdd_cpu.alignment;
643
644         min_dfll_mv = d->dfll_tune_data.min_millivolts;
645         min_dfll_mv =  round_voltage(min_dfll_mv, align, true);
646         d->max_mv = round_voltage(d->max_mv, align, false);
647         BUG_ON(min_dfll_mv < tegra12_dvfs_rail_vdd_cpu.min_millivolts);
648
649         /*
650          * Use CVB table to fill in CPU dvfs frequencies and voltages. Each
651          * CVB entry specifies CPU frequency and CVB coefficients to calculate
652          * the respective voltage when either DFLL or PLL is used as CPU clock
653          * source.
654          *
655          * Minimum voltage limit is applied only to DFLL source. For PLL source
656          * voltage can go as low as table specifies. Maximum voltage limit is
657          * applied to both sources, but differently: directly clip voltage for
658          * DFLL, and limit maximum frequency for PLL.
659          */
660         for (j = 0; j < MAX_DVFS_FREQS; j++) {
661                 table = &d->cvb_table[j];
662                 if (!table->freq || (table->freq > max_freq))
663                         break;
664
665                 dfll_mv = get_cvb_voltage(
666                         speedo, d->speedo_scale, &table->cvb_dfll_param);
667                 dfll_mv = round_cvb_voltage(dfll_mv, d->voltage_scale, align);
668
669                 mv = get_cvb_voltage(
670                         speedo, d->speedo_scale, &table->cvb_pll_param);
671                 mv = round_cvb_voltage(mv, d->voltage_scale, align);
672
673                 /*
674                  * Check maximum frequency at minimum voltage for dfll source;
675                  * round down unless all table entries are above Vmin, then use
676                  * the 1st entry as is.
677                  */
678                 dfll_mv = max(dfll_mv, min_dfll_mv);
679                 if (dfll_mv > min_dfll_mv) {
680                         if (!j)
681                                 fmax_at_vmin = table->freq;
682                         if (!fmax_at_vmin)
683                                 fmax_at_vmin = cpu_dvfs->freqs[j - 1];
684                 }
685
686                 /* Clip maximum frequency at maximum voltage for pll source */
687                 if (mv > d->max_mv) {
688                         if (!j)
689                                 break;  /* 1st entry already above Vmax */
690                         if (!fmax_pll_mode)
691                                 fmax_pll_mode = cpu_dvfs->freqs[j - 1];
692                 }
693
694                 /* Minimum rate with pll source voltage above dfll Vmin */
695                 if ((mv >= min_dfll_mv) && (!fmin_use_dfll))
696                         fmin_use_dfll = table->freq;
697
698                 /* fill in dvfs tables */
699                 cpu_dvfs->freqs[j] = table->freq;
700                 cpu_dfll_millivolts[j] = min(dfll_mv, d->max_mv);
701                 cpu_millivolts[j] = mv;
702         }
703
704         /* Table must not be empty, must have at least one entry above Vmin */
705         if (!j || !fmax_at_vmin) {
706                 pr_err("tegra12_dvfs: invalid cpu dvfs table\n");
707                 return -ENOENT;
708         }
709
710         /* In the dfll operating range dfll voltage at any rate should be
711            better (below) than pll voltage */
712         if (!fmin_use_dfll || (fmin_use_dfll > fmax_at_vmin)) {
713                 WARN(1, "tegra12_dvfs: pll voltage is below dfll in the dfll"
714                         " operating range\n");
715                 fmin_use_dfll = fmax_at_vmin;
716         }
717
718         /* dvfs tables are successfully populated - fill in the rest */
719         cpu_dvfs->speedo_id = d->speedo_id;
720         cpu_dvfs->process_id = d->process_id;
721         cpu_dvfs->freqs_mult = d->freqs_mult;
722         cpu_dvfs->dvfs_rail->nominal_millivolts = min(d->max_mv,
723                 max(cpu_millivolts[j - 1], cpu_dfll_millivolts[j - 1]));
724         *max_freq_index = j - 1;
725
726         cpu_dvfs->dfll_data = d->dfll_tune_data;
727         cpu_dvfs->dfll_data.max_rate_boost = fmax_pll_mode ?
728                 (cpu_dvfs->freqs[j - 1] - fmax_pll_mode) * d->freqs_mult : 0;
729         cpu_dvfs->dfll_data.out_rate_min = fmax_at_vmin * d->freqs_mult;
730         cpu_dvfs->dfll_data.use_dfll_rate_min = fmin_use_dfll * d->freqs_mult;
731         cpu_dvfs->dfll_data.min_millivolts = min_dfll_mv;
732         cpu_dvfs->dfll_data.is_bypass_down = is_lp_cluster;
733
734         /* Init cpu thermal floors */
735         tegra_dvfs_rail_init_vmin_thermal_profile(
736                 d->vmin_trips_table, d->therm_floors_table,
737                 &tegra12_dvfs_rail_vdd_cpu, &cpu_dvfs->dfll_data);
738
739         /* Init cpu thermal caps */
740 #ifndef CONFIG_TEGRA_CPU_VOLT_CAP
741         tegra_dvfs_rail_init_vmax_thermal_profile(
742                 vdd_cpu_vmax_trips_table, vdd_cpu_therm_caps_table,
743                 &tegra12_dvfs_rail_vdd_cpu, &cpu_dvfs->dfll_data);
744 #endif
745
746         return 0;
747 }
748
749 static int __init set_gpu_dvfs_data(unsigned long max_freq,
750         struct gpu_cvb_dvfs *d, struct dvfs *gpu_dvfs, int *max_freq_index)
751 {
752         int i, j, thermal_ranges, mv;
753         struct cvb_dvfs_table *table = NULL;
754         int speedo = tegra_gpu_speedo_value();
755         struct dvfs_rail *rail = &tegra12_dvfs_rail_vdd_gpu;
756         struct rail_alignment *align = &rail->alignment;
757
758         d->max_mv = round_voltage(d->max_mv, align, false);
759
760         /*
761          * Init thermal trips, find number of thermal ranges; note that the
762          * first trip-point is used for voltage calculations within the lowest
763          * range, but should not be actually set. Hence, at least 2 trip-points
764          * must be specified.
765          */
766         if (tegra_dvfs_rail_init_thermal_dvfs_trips(d->vts_trips_table, rail))
767                 return -ENOENT;
768         thermal_ranges = rail->vts_cdev->trip_temperatures_num;
769         rail->vts_cdev->trip_temperatures_num--;
770
771         if (thermal_ranges < 2)
772                 WARN(1, "tegra12_dvfs: %d gpu trip: thermal dvfs is broken\n",
773                      thermal_ranges);
774
775         /*
776          * Use CVB table to calculate Vmin for each temperature range
777          */
778         mv = get_cvb_voltage(
779                 speedo, d->speedo_scale, &d->cvb_vmin.cvb_pll_param);
780         for (j = 0; j < thermal_ranges; j++) {
781                 int mvj = mv;
782                 int t = rail->vts_cdev->trip_temperatures[j];
783
784                 /* add Vmin thermal offset for this trip-point */
785                 mvj += get_cvb_t_voltage(speedo, d->speedo_scale,
786                         t, d->thermal_scale, &d->cvb_vmin.cvb_pll_param);
787                 mvj = round_cvb_voltage(mvj, d->voltage_scale, align);
788                 if (mvj < rail->min_millivolts) {
789                         WARN(1, "tegra12_dvfs: gpu Vmin %d below rail min %d\n",
790                              mvj, rail->min_millivolts);
791                         mvj = rail->min_millivolts;
792                 }
793                 gpu_vmin[j] = mvj;
794         }
795
796         /*
797          * Use CVB table to fill in gpu dvfs frequencies and voltages. Each
798          * CVB entry specifies gpu frequency and CVB coefficients to calculate
799          * the respective voltage.
800          */
801         for (i = 0; i < MAX_DVFS_FREQS; i++) {
802                 table = &d->cvb_table[i];
803                 if (!table->freq || (table->freq > max_freq))
804                         break;
805
806                 mv = get_cvb_voltage(
807                         speedo, d->speedo_scale, &table->cvb_pll_param);
808
809                 for (j = 0; j < thermal_ranges; j++) {
810                         int mvj = mv;
811                         int t = rail->vts_cdev->trip_temperatures[j];
812
813                         /* get thermal offset for this trip-point */
814                         mvj += get_cvb_t_voltage(speedo, d->speedo_scale,
815                                 t, d->thermal_scale, &table->cvb_pll_param);
816                         mvj = round_cvb_voltage(mvj, d->voltage_scale, align);
817
818                         /* clip to minimum, abort if above maximum */
819                         mvj = max(mvj, gpu_vmin[j]);
820                         if (mvj > d->max_mv)
821                                 break;
822
823                         /* update voltage for adjacent ranges bounded by this
824                            trip-point (cvb & dvfs are transpose matrices) */
825                         gpu_millivolts[j][i] = mvj;
826                         if (j && (gpu_millivolts[j-1][i] < mvj))
827                                 gpu_millivolts[j-1][i] = mvj;
828                 }
829                 /* Make sure all voltages for this frequency are below max */
830                 if (j < thermal_ranges)
831                         break;
832
833                 /* fill in gpu dvfs tables */
834                 gpu_dvfs->freqs[i] = table->freq;
835         }
836
837         /*
838          * Table must not be empty, must have at least one entry in range, and
839          * must specify monotonically increasing voltage on frequency dependency
840          * in each temperature range.
841          */
842         if (!i || tegra_dvfs_init_thermal_dvfs_voltages(&gpu_millivolts[0][0],
843                 gpu_peak_millivolts, i, thermal_ranges, gpu_dvfs)) {
844                 pr_err("tegra12_dvfs: invalid gpu dvfs table\n");
845                 return -ENOENT;
846         }
847
848         /* Shift out the 1st trip-point */
849         for (j = 1; j < thermal_ranges; j++)
850                 rail->vts_cdev->trip_temperatures[j - 1] =
851                 rail->vts_cdev->trip_temperatures[j];
852
853         /* dvfs tables are successfully populated - fill in the gpu dvfs */
854         gpu_dvfs->speedo_id = d->speedo_id;
855         gpu_dvfs->process_id = d->process_id;
856         gpu_dvfs->freqs_mult = d->freqs_mult;
857         gpu_dvfs->dvfs_rail->nominal_millivolts = d->max_mv;
858
859         *max_freq_index = i - 1;
860
861         /* Init thermal floors */
862         tegra_dvfs_rail_init_vmin_thermal_profile(d->vmin_trips_table,
863                 d->therm_floors_table, &tegra12_dvfs_rail_vdd_gpu, NULL);
864
865         return 0;
866 }
867
868 static int __init get_core_nominal_mv_index(int speedo_id)
869 {
870         int i;
871         int mv = tegra_core_speedo_mv();
872         int core_edp_voltage = get_core_edp();
873
874         /*
875          * Start with nominal level for the chips with this speedo_id. Then,
876          * make sure core nominal voltage is below edp limit for the board
877          * (if edp limit is set).
878          */
879         if (!core_edp_voltage)
880                 core_edp_voltage = 1150;        /* default 1.15V EDP limit */
881
882         mv = min(mv, core_edp_voltage);
883
884         /* Round nominal level down to the nearest core scaling step */
885         for (i = 0; i < MAX_DVFS_FREQS; i++) {
886                 if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
887                         break;
888         }
889
890         if (i == 0) {
891                 pr_err("tegra12_dvfs: unable to adjust core dvfs table to"
892                        " nominal voltage %d\n", mv);
893                 return -ENOSYS;
894         }
895         return i - 1;
896 }
897
898 #define INIT_CORE_DVFS_TABLE(table, table_size)                                \
899         do {                                                                   \
900                 for (i = 0; i < (table_size); i++) {                           \
901                         struct dvfs *d = &(table)[i];                          \
902                         if (!match_dvfs_one(d->clk_name, d->speedo_id,         \
903                                 d->process_id, soc_speedo_id, core_process_id))\
904                                 continue;                                      \
905                         init_dvfs_one(d, core_nominal_mv_index);               \
906                 }                                                              \
907         } while (0)
908
909 int tegra_cpu_dvfs_alter(int edp_thermal_index, const cpumask_t *cpus,
910                          bool before_clk_update, int cpu_event)
911 {
912         /* empty definition for tegra12 */
913         return 0;
914 }
915
916 void __init tegra12x_init_dvfs(void)
917 {
918         int cpu_speedo_id = tegra_cpu_speedo_id();
919         int cpu_process_id = tegra_cpu_process_id();
920         int soc_speedo_id = tegra_soc_speedo_id();
921         int core_process_id = tegra_core_process_id();
922         int gpu_speedo_id = tegra_gpu_speedo_id();
923         int gpu_process_id = tegra_gpu_process_id();
924
925         int i, ret;
926         int core_nominal_mv_index;
927         int gpu_max_freq_index = 0;
928         int cpu_max_freq_index = 0;
929
930 #ifndef CONFIG_TEGRA_CORE_DVFS
931         tegra_dvfs_core_disabled = true;
932 #endif
933 #ifndef CONFIG_TEGRA_CPU_DVFS
934         tegra_dvfs_cpu_disabled = true;
935 #endif
936 #ifndef CONFIG_TEGRA_GPU_DVFS
937         tegra_dvfs_gpu_disabled = true;
938 #endif
939 #ifdef CONFIG_TEGRA_PRE_SILICON_SUPPORT
940         if (!tegra_platform_is_silicon()) {
941                 tegra_dvfs_core_disabled = true;
942                 tegra_dvfs_cpu_disabled = true;
943         }
944 #endif
945
946         /*
947          * Find nominal voltages for core (1st) and cpu rails before rail
948          * init. Nominal voltage index in core scaling ladder can also be
949          * used to determine max dvfs frequencies for all core clocks. In
950          * case of error disable core scaling and set index to 0, so that
951          * core clocks would not exceed rates allowed at minimum voltage.
952          */
953         core_nominal_mv_index = get_core_nominal_mv_index(soc_speedo_id);
954         if (core_nominal_mv_index < 0) {
955                 tegra12_dvfs_rail_vdd_core.disabled = true;
956                 tegra_dvfs_core_disabled = true;
957                 core_nominal_mv_index = 0;
958         }
959         tegra12_dvfs_rail_vdd_core.nominal_millivolts =
960                 core_millivolts[core_nominal_mv_index];
961
962         tegra12_dvfs_rail_vdd_core.resolve_override = resolve_core_override;
963
964         /*
965          * Setup cpu dvfs and dfll tables from cvb data, determine nominal
966          * voltage for cpu rail, and cpu maximum frequency. Note that entire
967          * frequency range is guaranteed only when dfll is used as cpu clock
968          * source. Reaching maximum frequency with pll as cpu clock source
969          * may not be possible within nominal voltage range (dvfs mechanism
970          * would automatically fail frequency request in this case, so that
971          * voltage limit is not violated). Error when cpu dvfs table can not
972          * be constructed must never happen.
973          */
974         BUG_ON(cpu_speedo_id >= ARRAY_SIZE(cpu_max_freq));
975         for (ret = 0, i = 0; i <  ARRAY_SIZE(cpu_cvb_dvfs_table); i++) {
976                 struct cpu_cvb_dvfs *d = &cpu_cvb_dvfs_table[i];
977                 unsigned long max_freq = cpu_max_freq[cpu_speedo_id];
978                 if (match_dvfs_one("cpu cvb", d->speedo_id, d->process_id,
979                                    cpu_speedo_id, cpu_process_id)) {
980                         ret = set_cpu_dvfs_data(max_freq,
981                                 d, &cpu_dvfs, &cpu_max_freq_index);
982                         break;
983                 }
984         }
985         BUG_ON((i == ARRAY_SIZE(cpu_cvb_dvfs_table)) || ret);
986
987         /*
988          * Setup gpu dvfs tables from cvb data, determine nominal voltage for
989          * gpu rail, and gpu maximum frequency. Error when gpu dvfs table can
990          * not be constructed must never happen.
991          */
992         BUG_ON(gpu_speedo_id >= ARRAY_SIZE(gpu_max_freq));
993         for (ret = 0, i = 0; i < ARRAY_SIZE(gpu_cvb_dvfs_table); i++) {
994                 struct gpu_cvb_dvfs *d = &gpu_cvb_dvfs_table[i];
995                 unsigned long max_freq = gpu_max_freq[gpu_speedo_id];
996                 if (match_dvfs_one("gpu cvb", d->speedo_id, d->process_id,
997                                    gpu_speedo_id, gpu_process_id)) {
998                         ret = set_gpu_dvfs_data(max_freq,
999                                 d, &gpu_dvfs, &gpu_max_freq_index);
1000                         break;
1001                 }
1002         }
1003         BUG_ON((i == ARRAY_SIZE(gpu_cvb_dvfs_table)) || ret);
1004
1005         /* Init core thermal profile */
1006         tegra_dvfs_rail_init_vmin_thermal_profile(vdd_core_therm_trips_table,
1007                 vdd_core_therm_floors_table, &tegra12_dvfs_rail_vdd_core, NULL);
1008
1009         /* Init rail structures and dependencies */
1010         tegra_dvfs_init_rails(tegra12_dvfs_rails,
1011                 ARRAY_SIZE(tegra12_dvfs_rails));
1012
1013         /* Search core dvfs table for speedo/process matching entries and
1014            initialize dvfs-ed clocks */
1015         if (!tegra_platform_is_linsim()) {
1016                 INIT_CORE_DVFS_TABLE(core_dvfs_table,
1017                                      ARRAY_SIZE(core_dvfs_table));
1018                 INIT_CORE_DVFS_TABLE(sdmmc_dvfs_table,
1019                                      ARRAY_SIZE(sdmmc_dvfs_table));
1020                 INIT_CORE_DVFS_TABLE(disp_dvfs_table,
1021                                      ARRAY_SIZE(disp_dvfs_table));
1022         }
1023
1024         /* Initialize matching gpu dvfs entry already found when nominal
1025            voltage was determined */
1026         init_dvfs_one(&gpu_dvfs, gpu_max_freq_index);
1027
1028         /* Initialize matching cpu dvfs entry already found when nominal
1029            voltage was determined */
1030         init_dvfs_one(&cpu_dvfs, cpu_max_freq_index);
1031
1032         /* Finally disable dvfs on rails if necessary */
1033         if (tegra_dvfs_core_disabled)
1034                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_core);
1035         if (tegra_dvfs_cpu_disabled)
1036                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_cpu);
1037         if (tegra_dvfs_gpu_disabled)
1038                 tegra_dvfs_rail_disable(&tegra12_dvfs_rail_vdd_gpu);
1039
1040         pr_info("tegra dvfs: VDD_CPU nominal %dmV, scaling %s\n",
1041                 tegra12_dvfs_rail_vdd_cpu.nominal_millivolts,
1042                 tegra_dvfs_cpu_disabled ? "disabled" : "enabled");
1043         pr_info("tegra dvfs: VDD_CORE nominal %dmV, scaling %s\n",
1044                 tegra12_dvfs_rail_vdd_core.nominal_millivolts,
1045                 tegra_dvfs_core_disabled ? "disabled" : "enabled");
1046         pr_info("tegra dvfs: VDD_GPU nominal %dmV, scaling %s\n",
1047                 tegra12_dvfs_rail_vdd_gpu.nominal_millivolts,
1048                 tegra_dvfs_gpu_disabled ? "disabled" : "enabled");
1049 }
1050
1051 int tegra_dvfs_rail_disable_prepare(struct dvfs_rail *rail)
1052 {
1053         return 0;
1054 }
1055
1056 int tegra_dvfs_rail_post_enable(struct dvfs_rail *rail)
1057 {
1058         return 0;
1059 }
1060
1061 /* Core voltage and bus cap object and tables */
1062 static struct kobject *cap_kobj;
1063 static struct kobject *gpu_kobj;
1064
1065 static struct core_dvfs_cap_table tegra12_core_cap_table[] = {
1066 #ifdef CONFIG_TEGRA_DUAL_CBUS
1067         { .cap_name = "cap.c2bus" },
1068         { .cap_name = "cap.c3bus" },
1069 #else
1070         { .cap_name = "cap.cbus" },
1071 #endif
1072         { .cap_name = "cap.sclk" },
1073         { .cap_name = "cap.emc" },
1074         { .cap_name = "cap.host1x" },
1075 };
1076
1077 static struct core_bus_limit_table tegra12_gpu_cap_syfs = {
1078         .limit_clk_name = "cap.profile.gbus",
1079         .refcnt_attr = {.attr = {.name = "gpu_cap_state", .mode = 0644} },
1080         .level_attr  = {.attr = {.name = "gpu_cap_rate", .mode = 0644} },
1081         .pm_qos_class = PM_QOS_GPU_FREQ_MAX,
1082 };
1083
1084 static struct core_bus_limit_table tegra12_gpu_floor_sysfs = {
1085         .limit_clk_name = "floor.profile.gbus",
1086         .refcnt_attr = {.attr = {.name = "gpu_floor_state", .mode = 0644} },
1087         .level_attr  = {.attr = {.name = "gpu_floor_rate", .mode = 0644} },
1088         .pm_qos_class = PM_QOS_GPU_FREQ_MIN,
1089 };
1090
1091 static struct core_bus_rates_table tegra12_gpu_rates_sysfs = {
1092         .bus_clk_name = "gbus",
1093         .rate_attr = {.attr = {.name = "gpu_rate", .mode = 0444} },
1094         .available_rates_attr = {
1095                 .attr = {.name = "gpu_available_rates", .mode = 0444} },
1096 };
1097
1098 static int __init tegra12_dvfs_init_core_cap(void)
1099 {
1100         int ret;
1101
1102         cap_kobj = kobject_create_and_add("tegra_cap", kernel_kobj);
1103         if (!cap_kobj) {
1104                 pr_err("tegra12_dvfs: failed to create sysfs cap object\n");
1105                 return 0;
1106         }
1107
1108         ret = tegra_init_core_cap(
1109                 tegra12_core_cap_table, ARRAY_SIZE(tegra12_core_cap_table),
1110                 core_millivolts, ARRAY_SIZE(core_millivolts), cap_kobj);
1111
1112         if (ret) {
1113                 pr_err("tegra12_dvfs: failed to init core cap interface (%d)\n",
1114                        ret);
1115                 kobject_del(cap_kobj);
1116                 return 0;
1117         }
1118         pr_info("tegra dvfs: tegra sysfs cap interface is initialized\n");
1119
1120         gpu_kobj = kobject_create_and_add("tegra_gpu", kernel_kobj);
1121         if (!gpu_kobj) {
1122                 pr_err("tegra12_dvfs: failed to create sysfs gpu object\n");
1123                 return 0;
1124         }
1125
1126         ret = tegra_init_shared_bus_cap(&tegra12_gpu_cap_syfs,
1127                                         1, gpu_kobj);
1128         if (ret) {
1129                 pr_err("tegra12_dvfs: failed to init gpu cap interface (%d)\n",
1130                        ret);
1131                 kobject_del(gpu_kobj);
1132                 return 0;
1133         }
1134
1135         ret = tegra_init_shared_bus_floor(&tegra12_gpu_floor_sysfs,
1136                                           1, gpu_kobj);
1137         if (ret) {
1138                 pr_err("tegra12_dvfs: failed to init gpu floor interface (%d)\n",
1139                        ret);
1140                 kobject_del(gpu_kobj);
1141                 return 0;
1142         }
1143
1144         ret = tegra_init_sysfs_shared_bus_rate(&tegra12_gpu_rates_sysfs,
1145                                                1, gpu_kobj);
1146         if (ret) {
1147                 pr_err("tegra12_dvfs: failed to init gpu rates interface (%d)\n",
1148                        ret);
1149                 kobject_del(gpu_kobj);
1150                 return 0;
1151         }
1152         pr_info("tegra dvfs: tegra sysfs gpu interface is initialized\n");
1153
1154         return 0;
1155 }
1156 late_initcall(tegra12_dvfs_init_core_cap);